DE69613560T2

DE69613560T2 - Ein Prüfgerät für elektronische Schaltkreise oder Platinen mit komprimierten Datenfolgen

Info

Publication number: DE69613560T2
Application number: DE69613560T
Authority: DE
Inventors: Jens Sundermann
Original assignee: Agilent Technologies Inc
Current assignee: Verigy Singapore Pte Ltd
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 2002-03-14
Anticipated expiration: 2016-05-01
Also published as: EP0805458A1; US5899961A; EP0805458B1; JPH1048297A; DE69613560D1

Description

GRUNDLAGEN DER ERFINDUNG

Die Erfindung bezieht sich im Allgemeinen auf das Prüfen von elektronischen Schaltkreisen und insbesondere auf eine Vorrichtung, die Techniken der Datenkomprimierung benutzt.
Elektronische Schaltkreise sind immer komplexer geworden, und geeignete Prüfgeräte für Schaltkreise benötigen immer mehr Funktionen, um in der Lage zu sein, eine ausreichende Prüfung vorzunehmen.
Da die elektronischen Schaltkreise, die geprüft werden sollen, eine riesige Anzahl von elektrischen Verbindungen, wie etwa Stiften, umfassen, vergrößert sich die Ausrüstung stark, die für die Funktionsprüfung eines elektronischen Schaltkreises erforderlich ist. Weiterhin besteht ein Bedarf, die Prüfmuster zu verändern, die auf die elektrischen Anschlüsse eines zu prüfenden elektronischen Schaltkreises oder auf eine zu prüfende Platine mit mehreren integrierten Schaltkreisen einwirken.
Ein Prüfgerät für elektronische Schaltkreise oder Platinen sollte an die Prüfung verschiedener elektronischer Schaltkreise oder Platinen einfach anpassbar sein, die unterschiedlichen Mengen von elektrischen Anschlüssen und unterschiedliche Funktionen haben. Prüfparameter sollten einfach zu programmieren sein. Jedes zu prüfende Bauelement (DUT) umfasst mehrere elektrische Eingabe- und Ausgabeanschlüsse, wie etwa Stifte. Ein Prüfgerät für elektronische Schaltkreise oder Platinen legt an die elektrischen Anschlüsse des DUT Muster digitaler Signale an, wobei die Eigenschaften des jeweiligen DUT in Betracht gezogen werden. Digitale Ausgabesignale oder digitale Muster, die vom DUT erzeugt werden, werden mit einem Signalmuster des gleichen DUT verglichen, dessen Funktionen vollständig vorhanden sind.
Ein DUT kann ein Speicherschaltkreis oder eine Platine mit mehreren Speicherschaltkreisen sein, wie etwa RAMs, SRAMs, VRAMs, Block-SRAMs im Pipelinebetrieb usw. Jede Zelle oder mindestens die meisten der Speicherzellen des Speicherschaltkreises müssen adressiert werden, die binären Signale "0" oder "1" werden in jeder geprüften Zelle aufgezeichnet, und es wird geprüft, ob die Inhalte der Zellen verloren gehen oder verändert werden, wenn auf andere Zellen des Speicherschaltkreises zugegriffen wird.
Um derartige Speicherprüfungen vorzunehmen, hat die Industrie mehrere Standard-Prüfmuster entwickelt, wie etwa "Gänsemarsch, Schachbrett, Abschlagen usw.", welche die Zellen in einer bestimmten zeitlichen Reihenfolge adressieren.
Derartige genormte Prüfmuster benutzen (fortlaufende) Schleifen und werden zur Prüfung elektronischer Speicher und anderer elektronischer Schaltkreise verwendet.
Insbesondere sind Prüfgeräte für elektronische Schaltkreise oder Platinen, die für jeden Anschluss des zu prüfenden elektronischen Bauelementes (DUT) einzelne Prüfgeräte-Schaltkreise benutzen, mit einer großen Anzahl von elektronischen Speichern versehen, wie etwa teuren RAMs. Damit besteht eine Notwendigkeit, die Menge der Speicher und/oder der Speicherkapazität zu vermindern, die für das Ausführen einer Funktionsprüfung bei verschiedenen elektronischen Schaltkreisen oder Platinen erforderlich sind, wie etwa solchen, die integrierte Schaltkreise (ICs) umfassen.
Aus US-Patentschrift 5 402 427 des Anmelders ist bekannt, dass eine Gruppe von Vektorspeichereinheiten benutzt werden kann, von denen jede ein Segment eines Prüfvektors speichert. Für den Fall, dass ein Prüfvektor zwei oder mehr identische Segmente umfasst, wird dieses Segment nur einmal gespeichert. Wenn beispielsweise das Prüfdatensegment an Anschluss 1 und Anschluss 2 im gleichen Taktzyklus gleich ist, wird dieses Segment nur einmal gespeichert. Darüberhinaus schlägt US-Patentschrift 5 402 427 vor, mehrere Abläufe zu benutzen. Es versteht sich, dass eine Kombination einer Vektorspeichereinheit und einer zugehörigen Ablaufsteuerung, bei der jede Kombination mit Ausnahme des gleichen Taktgebersignals unabhängig arbeitet, nicht benutzt werden kann. Andernfalls müssten identische Segmente in mehr als einer Vektorspeichereinheit gespeichert werden, von denen jede mit einem unterschiedlichen elektrischen Anschluss oder Stift des DUT verbunden wäre.
Die Europäische Patentanmeldung EP-A 0 149 048 legt eine Matrixprüfeinrichtung dar, die eine Vielzahl von Anschlussmustergeneratoren für das einzelne Erzeugen serieller Bitfolgen enthält, die während des Prüfvorganges an jedem Anschluss eines zu prüfenden Bauelementes erforderlich sind. Die Generatoren für Einzelanschlussmuster empfangen von einem oder mehreren programmierbaren Controllern Startadressen, und jeder Generator für Einzelanschlussmuster führt dann ein Unterprogramm aus, um Grundmuster oder Kombinationen von Grundmustern je nach Notwendigkeit zu wiederholen. Sowohl die Anschlussmustergeneratoren als auch die programmierbaren Controller können Schleifenlogik enthalten, um die gewünschten Wiederholfolgen zu erhalten. Die Darlegung dieses Dokumentes bildet den Vorsatz von Anspruch 1.
Wenn ein modulares Prüfgerät für Schaltkreise oder Platinen mit einer Vektorspeichereinheit und einer zugehörigen Ablaufsteuerung pro elektrischem Anschluss oder Stift des DUT benutzt wird, besteht ein Bedarf nach einem Prüfgerät für elektronische Schaltkreise oder Platinen, das ein anderes Konzept aufweist.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung stellt ein Prüfgerät für elektronische Schaltkreise oder Platinen bereit, um ein elektronisches Bauelement (DUT) so zu prüfen, wie es in Anspruch 1 angezeigt wird.
Das Prüfgerät für elektronische Schaltkreise oder Platinen nach der Erfindung hat ein modulares Konzept, wobei es eine Vielzahl von Prüfgeräte-Schaltkreisen umfasst. Jeder Prüfgeräte-Schaltkreis ist nur mit einem elektrischen Anschluss verbunden, wie etwa einem Stift eines elektronischen Bauelementes, das geprüft werden soll, und umfasst eine Kombination eines Speichers, wie etwa eines RAM, und einer Ablaufsteuerung. Jeder Prüfgeräte-Schaltkreis und damit jede Kombination eines Speichers und einer Ablaufsteuerung arbeitet unabhängig von den anderen Kombinationen, ausgenommen das Zeitsteuerungssignal. Die Ablaufsteuerung jedes Prüfgeräte-Schaltkreises ist über einen Adressbus und einen Datenbus mit dem ersten Speicher verbunden.
Die Erfindung schlägt vor, pro Anschluss eine getrennte Ablaufsteuerung zu benutzen und jede oder zumindest die meisten Datenfolgen pro Anschluss zu komprimieren. Ein Datenprozessor prüft, ob jede Datenfolge des jeweiligen Anschlusses eine Datenkette umfasst, die in der Datenfolge wiederholt vorkommt, die an einen bestimmten Anschluss angelegt wird oder an eine Vergleichseinrichtung übertragen werden soll, die ein Antwortsignal des zu prüfenden Bauelementes mit der Datenfolge vergleichen soll. Der Datenprozessor erzeugt für jede Ablaufsteuerung pro Anschluss Befehle und pro Anschluss eine komprimierte Folge. Die Ablaufsteuerbefehle und die komprimierte Datenfolge jedes Anschlusses werden in einem oder mehreren Speichern, wie etwa RAMs, des Prüfgeräte-Schaltkreises gespeichert, der mit dem jeweiligen Stift oder elektrischen Anschluss des elektronischen Bauelementes verbunden ist, das geprüft werden soll. Ein Taktmittel legt an jeder einzelnen der Prüfgeräte-Schaltkreise ein Zeitgebersignal an. Während einer Prüfung wird jede Ablaufsteuerung durch ihre jeweiligen Ablaufsteuerbefehle betrieben, die durch den Datenprozessor erzeugt werden und in einem Speicher des gleichen Prüfgeräte-Schaltkreises gespeichert werden. Jede Ablaufsteuerung dekomprimiert die zugehörige Datenfolge ihres zugehörigen Stiftes oder elektrischen Anschlusses des zu prüfenden Bauelementes und erzeugt eine dekomprimierte Datenfolge, die an den zugehörigen Stift der DUT oder an eine Vergleichseinrichtung des Prüfgeräte-Schaltkreises übertragen wird, der sich in Verbindung mit dem jeweiligen Stift des DUT befindet und der die dekomprimierte Datenfolge mit dem Antwortsignal an dem jeweiligen Anschluss des DUT vergleicht.
Nach einer ersten Ausführungsform der Erfindung ist das zu prüfende elektronische Bauelement ein elektronischer Speicher, wie etwa ein RAM, SRAM, VRAM, ein Block-SRAM im Pipelinebetrieb, eine CPU, ein ASIC, ein Mikrocontroller mit einem elektronischen Speicher usw. Wenn eine Prüfung eines elektronischen Speichers durchgeführt wird, wird jede Zelle oder die Mehrzahl der Zellen des elektronischen Speichers nacheinander (oder in eher komplexer Reihenfolge; beispielsweise einem Abschlage-Prüfmuster) adressiert, indem ein Adressgenerator benutzt wird, wobei binäre Information "0" oder "1" in der Zelle aufgezeichnet wird und geprüft wird, ob das Lesen der Information einer anderen Zelle oder das Aufzeichnen in einer anderen Zelle irgend einen Einfluss auf Zellen hat, die schon eine derartige binäre Information umfassen. Man hat mehrere Standard- Prüfmuster entwickelt, wie etwa "Gänsemarsch, Schachbrett, Abschlagen usw.", um die Zellen des zu prüfenden elektronischen Speichers in einer vorgegebenen zeitlichen Reihenfolge zu adressieren, wobei der Ausführungsart des Chips Rechnung getragen wird. Zusätzlich möchten Bediener von Prüfgeräten für elektronische Schaltkreise oder Platinen selbst entwickelte Prüfmuster ausführen.
Nach einer zweiten Ausführungsform der Erfindung schlägt die Erfindung vor, die Adressfolge zu komprimieren, die an einen Adressanschluss des zu prüfenden elektronischen Speichers angelegt wird. Die Datenfolgen aller Prüfgeräte- Schaltkreise, die mit den Adresseingaben des Bauelementes verbunden werden, bilden eine Folge, um Speicherzellen des elektronischen Speichers nacheinander zu adressieren, wobei diese durch ein erstes Taktgebermittel ausgelöst wird.
Wenn in einem elektronischen Speicher eine Zelle nach der anderen adressiert wird, durchläuft ein Adressgenerator eine Schleife. Derartige zum nächsten laufende Schleifen beginnen an einer vorgegebenen Adresse, setzen mit der nächsten Schleife die Adresse um 1, 2, 3, ... usw. voran, d. h. um eine bestimmte Schrittgröße, und halten an der obersten Adresse der Schleife an. Am ersten Adressanschluss des zu prüfenden Bauelementes, wie etwa A&sub0;, erzeugt eine Schleife eine wiederholt vorkommende Datenfolge "01". Im Falle langer Schleifen muss der Anschlussspeicher des Prüfgeräte-Schaltkreises von Adressanschluss A&sub0; mit einer Datenfolge einer binären Datenfolge "010101 ..." geladen werden. Nach der Erfindung wird jede beliebige Schleife zum Adressieren eines zu prüfenden Bauelementes durch einen Datenprozessor analysiert, die Datenfolge jedes Anschlusses wird festgelegt, Redundanzen werden gelöscht, und ein oder mehrere Befehle werden erzeugt, welche die Datenfolge ohne Redundanz wiederholen, d. h., die Datenfolge jedes Anschlusses wird komprimiert. Wenn die Datenfolge (Operand) durch einen oder mehrere Befehle wiederholt wird, wird eine dekomprimierte Datenfolge erzeugt, welche die gleiche Adressfolge umfasst, die von der analysierten Schleife erzeugt worden ist. Da Redundanz entfernt worden ist und der eine oder die mehreren Wiederholbefehle im Vergleich mit einer Datenfolge "010101" viel weniger Speicherplatz benötigen, um gespeichert zu werden, gestattet es die Erfindung, mit kleineren Prüfgeräte-Speichern in den Prüfgeräte- Schaltkreisen für jeden Anschluss eines Prüfgerätes für elektronische Schaltkreise oder Platinen zu arbeiten.
Nach einer dritten Ausführungsform der Erfindung werden eine oder mehrere Schleifen eines Prüfmusters, wie etwa ein Standard-Prüfmuster, durch einen Datenprozessor analysiert, und die Datenfolge pro Anschluss wird komprimiert, d. h., wiederholt vorkommende Datenfolgen werden entfernt, und statt dessen werden ein geeigneter Wiederholbefehl oder auf geeignete Weise verschachtelte Wiederholbefehle erzeugt, um nach dem Dekomprimieren das Adressieren zu bewerkstelligen, d. h., wenn die Wiederholbefehle eine Datenfolge mit geringerer oder ohne jede Redundanz wiederholen, werden die Zellen des Speichers in einer vorgegebenen zeitlichen Reihenfolge wie bei einer oder mehreren analysierten Schleifen adressiert. Eine komprimierte Datenfolge umfasst einen oder mehrere Befehle, wie etwa einen Wiederholbefehl und einen Operanden.
An Stelle des Erzeugens einer komprimierten Datenfolge für eine auszuführende Schleife kann man eine Vergleichseinrichtung benutzen, welche die Schleife mit einer Gruppe von Schleifen vergleicht, die in einer Datenbank gespeichert ist, und wenn sie in der Datenbank gefunden wird, wird die in dieser oder einer anderen Datenbank zugehörige schon komprimierte Datenfolge benutzt, und jeder betroffene Speicher jedes Prüfgeräte-Schaltkreises pro Anschluss wird mit der zugehörigen komprimierten Datenfolge pro Anschluss des zu prüfenden Bauelementes geladen.
Zusätzlich kann ein Prüfgerät für elektronische Schaltkreise oder Platinen nach der Erfindung eine Vergleichseinrichtung umfassen, um festzustellen, ob eine weniger komprimierte Datenfolge und die zugehörigen Befehle zusammen zum Speichern weniger Speicherplatz benötigen als eine vollständig komprimierte Datenfolge, die mehr Befehle und einen Operanden ohne jede Redundanz umfasst. Durch eine derartige Vergleichseinrichtung kann der erforderliche Speicherplatz zum Speichern einer komprimierten Datenfolge minimiert werden.
Nach einer vierten Ausführungsform der Erfindung prüft ein Datenprozessor, der sich entweder außerhalb oder innerhalb eines Prüfgerätes für elektronische Schaltkreise oder Platinen befindet, ob ein Prüfmuster zum Prüfen des Bauelementes, das geprüft werden soll, die folgende Schleife umfasst: für(Adresse=0; Adresse< n; Adresse=Adresse+1); AX, AX-1, AX-2, ..., A&sub2;, A&sub1;, A&sub0; = Adresse.
In diesem Falle wird der elektronische Speicher des Prüfgeräte-Schaltkreises für den Adressanschluss A&sub0; des elektronischen Bauelementes, das geprüft werden soll, mit einem Wiederholbefehl und dem Operanden "01" geladen. Der Wiederholbefehl wiederholt [n(höchste Adresse) geteilt durch 2] mal den Operanden "01". Bei jedem Zyklus wird die Adresse um 1 voran gesetzt.
Wie die Redundanz in jeder Adressdatenfolge pro Anschluss entfernt wird und wie die Wiederholbefehle zum Wiederholen einer Datenfolge ohne oder mit geringer Redundanz erzeugt werden, welche die gleichen Informationen wie die dekomprimierte Datenfolge umfassen, wird später durch Zeichnungen erklärt. Zusätzlich wird ausführlicher erklärt werden, wie der Datenprozessor die komprimierte Datenfolge (Befehle + Operand ohne oder mit geringer Redundanz) für jeden Prüfgeräte-Schaltkreis pro Adressanschluss des zu prüfenden Speichers ermittelt.
Es versteht sich, dass das Vorhandensein anderer Schleifen durch eine Vergleichseinrichtung oder Ähnliches geprüft werden kann, beispielsweise Schleifen, die an einer Adresse beginnen, die sich von 0 unterscheidet und/oder welche bei jedem Zyklus die Adresse um mehr als 1 voran setzen. In diesen Fällen macht ein Datenprozessor Gebrauch von sogenannten aufwärts zählenden Standardfolgebäumen, von denen jeder die Adressdatenfolge eines Adressanschlusses in grafischer Form statt einer Datenfolge von binären "0" und "1" darstellt. Ein aufwärts zählender Standardfolgebaum des zugehörigen Adressanschlusses zeigt die Operanden und die Wiederholbefehle für eine Schleife, um eine Speicherzelle nach der anderen zu adressieren, d. h. eine Schleife, die mit Adresse = 0 beginnt und bei jedem Schritt in der Schleife die Adresse um 1 voran setzt (Standardschleife). Der Datenprozessor vergleicht die Adressschleife, die durch das Prüfgerät für Schaltkreise oder Platinen während der Prüfung eines elektronischen Speichers durchlaufen werden muss, mit der Standardschleife und verändert den aufwärts zählenden Standardfolgebaum jedes Anschlusses dementsprechend, wenn sich die Anfangsadresse von "0" unterscheidet oder sich die Schrittgröße von "1" unterscheidet.
Dadurch ist der Datenprozessor in der Lage, die komprimierte Adressdatenfolge jedes Adressanschlusses in wesentlich kürzerer Zeit zu erzeugen, als notwendig wäre, um die Datenfolge eines Adressanschlusses für die Schleife zu erzeugen, die durchlaufen werden soll, sie hinsichtlich wiederholt vorkommender Teile in der Datenfolge zu analysieren, Redundanz zu entfernen und die geeigneten Wiederholbefehle und die Operanden ohne oder mit geringer Redundanz zu erzeugen. Folgebäume, ob aufwärts oder abwärts zählende, machen Gebrauch von der Tatsache, dass die Datenfolge an jedem Anschluss für die Standardschleife und die meisten anderen Schleifen, die von einem Prüfgerät für Schaltkreise oder Platinen ausgeführt werden sollen, wenn elektronische Speicher geprüft werden, sehr regelmäßig ist.
Es versteht sich und wird ausdrücklich angemerkt, dass sich die Erfindung auf alle nutzbringenden und neuartigen Kombinationen der vorstehend dargelegten Merkmale bezieht, ob nun für sich allein oder in anderer beliebiger Kombination. Darüber hinaus können alle zitierten Vorzüge als Aufgaben angesehen werden, die durch die Erfindung in ihrer Gänze gelöst werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild eines Prüfgeräte-Schaltkreises eines Prüfgerätes für elektronische Schaltkreise oder Platinen zum Prüfen eines elektrischen Anschlusses, wie etwa eines Stiftes eines zu prüfenden elektronischen Bauelementes (DUT);
Fig. 2 ist ein Blockschaltbild eines modularen Prüfgerätes für elektronische Schaltkreise oder Platinen, das drei Prüfgeräte-Schaltkreise der gleichen Art umfasst, wobei sich jeder in elektrischer Verbindung mit einem unterschiedlichen Anschluss eines DUT befindet;
Fig. 3 ist eine Tabelle, welche die Datenfolge an jedem Adressanschluss eines sehr kleinen elektronischen Speichers mit leichten Speicherzellen für ein Gänsemarsch-Muster zeigt;
Fig. 4 zeigt eine komprimierte Datenfolge für Anschluss A&sub1; des Beispiels in Fig. 3.
Fig. 5 zeigt die Datenfolge in Form eines sogenannten "aufwärts zählenden binären Baumes", wie sie an die Adressanschlüsse A&sub0; ... eines elektronischen Speichers angelegt wird, um nacheinander jede Speicherzelle zu adressieren.
Fig. 1 zeigt einen Prüfgeräte-Schaltkreis 10, um eine dekomprimierte Datenfolge an einen elektrischen Eingabeanschluss 18 eines zu prüfenden elektronischen Bauelementes (DUT) oder an eine Vergleichseinrichtung 14 in dem Falle zu übertragen, dass ein Prüfgerät für Schaltkreise 10 mit einem elektrischen Ausgabeanschluss des zu prüfenden elektronischen Bauelementes (DUT) verbunden ist.
Der elektronische Schaltkreis 10 umfasst eine Ablaufsteuerung 11, wie etwa einen durch Software gesteuerten Mikroprozessor (nicht gezeigt), einen Speicher 12 einer Vektorablaufsteuerung, wie etwa einen RAM, einen Formatierer 13, eine Vergleichseinrichtung 14, eine Steuerung 16, einen Empfänger 17 und einen Fehlerspeicher 15. Ein Taktgeber 30 ist elektrisch mit jedem der elektronischen Schaltkreise des Prüfgeräte-Schaltkreises 10 verbunden, diese benötigen zu ihren korrekten Betrieb ein Taktgebersignal (zum besseren Verständnis werden die elektrischen Anschlüsse für die Taktgebersignale nicht im Einzelnen gezeigt). Die Ablaufsteuerung 11 ist über einen Adressbus 19 und einen Datenbus 20 mit dem Speicher 12 der Vektorablaufsteuerung verbunden.
Im Speicher 12 wird in komprimiertem Format eine Datenfolge gespeichert, die an den elektrischen Anschluss von Stift 18 des zu prüfenden Bauelementes (DUT) in dekomprimierter Form angelegt werden soll. Weiterhin sind in Speicher 12 Ablaufsteuerbefehle für Ablaufsteuerung 11 gespeichert. Während der Prüfung löst Taktgeber 30 jeden elektronischen Schaltkreis aus, und die Ablaufsteuerung lädt taktweise Teile der komprimierten Datenfolge und Ablaufsteuerbefehle von Speicher 12 über den Datenbus 20 in eine Speichereinheit der Ablaufsteuerung (nicht gezeigt). Die Ablaufsteuerbefehle veranlassen einen Controller (nicht gezeigt) der Ablaufsteuerung, die betroffene Zelle von Speicher 12 zu adressieren, und die komprimierte Datenfolge wird der Reihe nach in die Speichereinheit der Ablaufsteuerung geladen und wird durch die Ablaufsteuerung in die Datenfolge dekomprimiert.
Für den Fall, dass der elektrische Anschluss 18 des zu prüfenden Bauelementes ein Eingabeanschluss ist, wird die dekomprimierte Datenfolge über Bus 21 an einen Formatierer 13 und vom Formatierer 13 über einen Bus 23 an eine Steuerung 16 übertragen. Der Formatierer 13 und die Steuerung 16 verändern die dekomprimierte Datenfolge im Hinblick auf die jeweiligen Betriebsbedingungen des DUT.
Für den Fall, dass der elektrische Anschluss 18 ein Ausgabeanschluss des zu prüfenden Bauelementes ist, wird die Antwort-Datenfolge des Ausgabeanschlusses 18 an Empfänger 17 übertragen und über einen Bus 24 an Vergleichseinrichtung 14 geschickt. Statt der Übermittlung der dekomprimierten Datenfolge an den Formatierer 13 wird die Datenfolge über den Bus 21 an die Vergleichseinrichtung 14 übertragen. Für den Fall, dass die Antwort-Datenfolge des Ausgabeanschlusses 18 des zu prüfenden Bauelementes (DUT) nicht der durch die Ablaufsteuerung 11 erzeugten Datenfolge gleicht, zeichnet die Vergleichseinrichtung 14 in einem Fehlerspeicher 15 auf, welche Bits an der gleichen Stelle in diesen Datenfolgen gleich waren und welche Bits nicht gleich waren.
Der Gebrauch mehrerer Prüfgeräte-Schaltkreise 10 gestattet es, ein Prüfgerät für elektronische Schaltkreise oder Platinen so zu konfigurieren, dass es einem modularen Konzept folgt und für das Prüfen verschiedener elektronischer Bauelemente leicht anpassbar ist, wie etwa integrierte Schaltkreise (ICs), Platinen mit elektronischen Bauelementen oder ICs. Jeder derartige Prüfgeräte-Schaltkreis 10 kann in Verbindung mit einem Ausgabeanschluss oder einem Eingabeanschluss eines zu prüfenden Bauelementes (DUT) benutzt werden. Es versteht sich, dass auch ein Prüfgeräte-Schaltkreis benutzt werden kann, der keine Vergleichseinrichtung, keinen Empfänger und keinen Fehlerspeicher umfasst, wenn er nur in Verbindung mit einem Eingabeanschluss des DUT benutzt wird. Andererseits kann das Prüfgerät für Schaltkreise, das keinen Formatierer 13 und keine Steuerung 16 umfasst, in Verbindung mit einem Ausgabeanschluss des DUT benutzt werden.
Fig. 2 zeigt ein Prüfgerät für elektronische Schaltkreise oder Platinen, wie es in Fig. 1 gezeigt ist, mit drei Prüfgeräte-Schaltkreisen 10a, 10b und 10c. Jedes Prüfgerät für Schaltkreise 10a, 10b, 10c ist mit einem unterschiedlichen elektrischen Anschluss 18a, 18b und 18c verbunden, wie etwa einem Stift des zu prüfenden elektronischen Bauelementes DUT. Ein gemeinsames Taktgebermittel 30 ist mit jedem Prüfgeräte-Schaltkreis 10a, 10b und 10c und seinen elektronischen Bauelementen über einen elektrischen Anschluss 31 verbunden, wie etwa einem Draht.
Da jeder Stift oder elektrische Anschluss 18a, 18b und 18c des DUT mit seinem eigenen Prüfgeräte-Schaltkreis verbunden ist, der aus einer Ablaufsteuerung 11 und einem Speicher 12 der Vektorablaufsteuerung besteht, kann an den zugehörigen elektrischen Anschluss des DUT oder an die zugehörige Vergleichseinrichtung jedes Prüfgeräte-Schaltkreises 10a, 10b und 10c eine unterschiedliche Datenfolge geschickt werden.
Fig. 3 ist eine Tabelle, welche die Datenfolge an jedem Adressanschluss eines sehr kleinen elektronischen Speichers mit acht Speicherzellen für ein "Gänsemarsch-Prüfmuster" zeigt. Ein sehr kleines Bauelement ist nur des besseren Verständnisses wegen gewählt worden.
Wenn als erster Schritt ein Gänsemarsch-Muster ausgeführt wird, wird die binäre Information "0" in allen Speicherzellen aufgezeichnet. Um dies bewerkstelligen zu können, müssen über die Adressanschlüsse A&sub0;, A&sub1;, und A&sub2; alle Speicherzellen adressiert werden. Während eines ersten Taktgeberzyklus wird an jeden Adressanschluss A&sub0;, A&sub1; und A&sub2; eine binäre "0" angelegt, und damit wird die erste Speicherzelle adressiert. Beim nächsten Taktgeberzyklus wird an den Adressanschluss A&sub0; eine binäre "1" und an jeden Adressanschluss A&sub1; und A&sub2; eine binäre "0" angelegt, um die zweite Speicherzelle des kleinen elektronischen Speichers zu adressieren. Der Rest des ersten Schrittes erklärt sich selbst und ist aus Fig. 3 zu erkennen.
Während des zweiten Schrittes wird die erste Speicherzelle durch Anlegen von "000" an jeden der Adressanschlüsse A&sub0;, A&sub1; und A&sub2; adressiert. Binäre "0", die während des ersten Schrittes schon in der ersten Zelle aufgezeichnet worden ist, wird aus der ersten Speicherzelle gelesen. Während des nächsten Taktgeberzyklus wird die erste Speicherzelle wieder durch Anlegen von "000" an die Adressanschlüsse A&sub0;, A&sub1; und A&sub2; adressiert. Während dieses Zyklus wird in der ersten Zelle eine binäre "1" aufgezeichnet. Das Gleiche erfolgt mit allen übrigen Speicherzeilen, wie aus dem zweiten Schritt in Fig. 3 leicht zu erkennen ist.
Im dritten Schritt wird der zweite Schritt in umgekehrter Reihenfolge ausgeführt, d. h. Lesen von binärer "1", die im zweiten Schritt aufgezeichnet worden ist und dann Aufzeichnen von binären "0" nacheinander in jede der übrigen Speicherzellen.
Im vierten Schritt wird die binäre "0", die während des dritten Schrittes schon in jeder Zelle aufgezeichnet worden ist, nacheinander aus jeder Zelle ausgelesen, und jede Zelle wird der Reihe nach adressiert.
Wie aus Fig. 3 zu erkennen ist, sind die Datenfolgen für die unterschiedlichen Adressanschlüsse sehr regelmäßig. Statt des Ladens der Datenfolge für den jeweiligen Anschluss in den Speicher des Prüfgeräte-Schaltkreise für jeden Anschluss schlägt die Erfindung vor, die Datenfolgen pro Anschluss unabhängig zu komprimieren und einen oder mehrere Befehle und einen Operanden ohne oder mit nur geringer Redundanz zu speichern.
Fig. 4 zeigt die komprimierte Datenfolge für Anschluss A&sub1; des Beispieles in Fig. 3. Die Formel ist wie folgt zu lesen (von links nach rechts, beginnend mit dem Klammerausdrücken):
Ein Befehl, "0" zweimal zu wiederholen, dann ein Befehl, zweimal binäre "1" zu wiederholen, wobei das Vorstehende zweimal nacheinander ausgeführt wird.
Dann ein Befehl, viermal binäre "0" zu erzeugen, ein Befehl, viermal "1" zu erzeugen und der Befehl, zweimal nacheinander das Vorstehende zu erzeugen.
Dann viermal binäre "1" erzeugen, Befehl, viermal binäre "0" zu erzeugen, und der Befehl, das Vorstehende zweimal nacheinander zu wiederholen.
Dann der Befehl, zwei binäre "0" zu erzeugen, Befehl, den Operanden binäre "1" zu erzeugen, und dann der Befehl, das Vorstehende zweimal nacheinander zu wiederholen.
Wenn diese komprimierte Form des Gänsemarsch-Musters im dem Speicher eines Prüfgeräte-Schaltkreises von Adressanschluss A&sub1; gespeichert wird, braucht man viel weniger Speicherplatz als benötigt würde, um die in Fig. 3 unter dem Adressanschluss A&sub1; gezeigte Datenfolge zu speichern.
derholt, dann wird der Operand "1" zweimal wiederholt, und dann wird das Vorstehende immer und immer bis zum Ende der bestimmten Schleife wiederholt.
In dem aufwärts zählenden Baum für A&sub2; findet man die Operanden "0" und "1" auf der untersten Ebene. Im ersten Schritt wird der Operand "0" zweimal zweimal wiederholt, dann wird der Operand "1" zweimal zweimal wiederholt, und dann wird das Vorstehende bis zum Ende der bestimmten Schleife wiederholt, die an dem jeweiligen Adressanschluss des Prüfgerätes für Schaltkreise oder Platinen nach der Erfindung ausgeführt werden soll.
Wie leicht zu erkennen ist, sind die binären Standardbäume für jeden Adressanschluss sehr regelmäßig, von Adressanschluss zu Adressanschluss wird jeder Operand vor dem Wiederholen des Vorhergehenden zweimal mehr wiederholt. Damit wird es einfach sein, damit fortzufahren, die aufwärts zählenden Standardfolgebäume für die folgenden Adressanschlüsse (nicht gezeigt) zu ermitteln.
Da der aufwärts zählende Standardbaum schon eine komprimierte Datenfolge mit Wiederholbefehlen und Operanden ohne Redundanz ist, schlägt die Erfindung vor, dass ein Datenprozessor die durch das Prüfgerät auszuführende Schleife mit der Standardschleife vergleicht und die aufwärts zählende Standardschleife entsprechend verändert.
Wenn beispielsweise nur jede zweite Zelle (1, 3, 5, ...), beginnend mit der ersten Zelle, adressiert werden soll, wird in dem ersten Baum (Baum von A&sub0;) der linke Operand "0" auf der ersten Ebene aus dem Baum entfernt. In dem zweiten Baum (Baum von A&sub1;) werden der linke und der rechte Befehl "2x" auf der zweiten Ebene entfernt. In dem dritten Baum (Baum von A&sub3;) werden der linke und der rechte Wiederholbefehl "2x" auf der zweiten Ebene wieder entfernt und so weiter.
Es ist immer die gesamte Ebene unmittelbar oberhalb der Ebene des Operanden (Blätter des Baumes) zu entfernen, wenn "2x" (beispielsweise die unmittelbar oberhalb liegenden Ebene über der Operandenebenen im Baum von A&sub0;) gleich " " ist, d. h. sich von "2x" unterscheidet. Andernfalls ist in Abhängigkeit von dem An- Es versteht sich, und es wird ausdrücklich angemerkt, dass die Darlegungen der Erfindung auch für elektronische Speicher mit mehr und mit viel mehr Speicherzellen benutzt werden kann und solche, die mit unterschiedlichen Mustern geprüft werden. Zusätzlich kann die Darlegung der Erfindung durch den Fachmann leicht dafür benutzt werden, Speicherbauelemente zu prüfen, auf die unter Verwendung einer Verschlüsselungstabelle zugegriffen werden muss, d. h. dass Adressen in anderen Adressen abgebildet sind. Verschlüsselung wird oft benutzt, wenn die erste Zelle auf Grund des Chip-Layouts nicht direkt neben der zweiten Speicherzelle usw. angeordnet ist, der Bediener aber auf die Zellen nacheinander so zugreifen möchte, wie sie während der Prüfung physisch angeordnet sind. In diesem Falle werden die aufwärts zählenden Standardbäume für jeden Adressanschluss so verändert, wie es mit der Standardschleife auf Grund der Verschlüsselung erfolgt.
Um in der Datenfolge jedes Adressanschlusses die Redundanz zu vermindern, schlägt die Erfindung vor, binäre Bäume zu benutzen, welche die aufwärts zählende Folge jedes Anschlusses beschreiben. Wenn abwärts zählende Schleifen auszuführen sind, werden sie in aufwärts zählende Schleifen mit den gleichen Parametern umgewandelt, und alle aufwärts zählenden Folgebäume innerhalb der Schleife werden gespiegelt.
Fig. 5 zeigt die Datenfolgen in Form eines sogenannten "aufwärts zählenden binären Baumes", der an die Adressanschlüsse A&sub0;, A&sub1;, A&sub2; ... eines elektronischen Speichers angelegt werden soll, um jede Speicherzelle der Reihe nach zu adressieren (Standardschleife).
In dem aufwärts zählenden binären Baum für A&sub0; findet man die Operanden "0" und "1" auf der untersten Ebene, und oberhalb die Wiederholbefehle "2x", d. h. "01" bis zum Ende der bestimmten Schleife zu wiederholen.
In dem aufwärts zählenden binären Baum für A&sub1; findet man die Operanden "0" und "1" auf der untersten Ebene. Im ersten Schritt wird der Operand "0" zweimal wiefangswert der Schleife der linke oder rechte Operand (beispielsweise in A&sub0;) zu entfernen.
Wenn die Schrittgröße der Schleife "4" beträgt, wird der Datenprozessor das vorhergehende Entfernen zweimal vornehmen und so weiter, falls die Schrittgröße höher als "4" liegt.

Claims

1. Prüfgerät für elektronische Schaltkreise oder Platinen zum Prüfen eines elektronischen Bauelementes (DUT), das eine Vielzahl von Prüfgeräte- Schaltkreisen umfasst (10; 10a, 10b, 10c), von denen jeder Folgendes umfasst:

einen Leiter (18; 18a, 18b, 18c) zum Bereitstellen einer elektrischen Verbindung zu dem elektronischen Bauelement (DUT), das geprüft werden soll; einen ersten Speicher (12), der mindestens eine komprimierte Datenfolge speichert (Fig. 4);

eine mit dem ersten Speicher (12) über einen Adressbus (19) und einen Datenbus (20) verbundene Ablaufsteuerung (11), wie etwa eine CPU oder einen Mikrocontroller, durch den das Dekomprimieren der komprimierten Datenfolge und die Übertragung der dekomprimierten Datenfolge an das elektronische Bauelement (DUT) oder an eine erste Vergleichseinrichtung (14) gesteuert wird, die Antwortdaten des elektronischen Bauelementes (DUT) mit der dekomprimierten Datenfolge vergleicht;

dass jeder Prüfgeräte-Schaltkreis (10; 10a, 10b, 10c) an eine weitere elektrische Verbindung (18a, 18b, 18c), wie etwa einen Stift des elektronischen Bauelementes (DUT) angeschlossen ist, das geprüft werden soll; und

ein erstes Taktgebermittel (30), um an die Ablaufsteuerung ein Zeitgebersignal anzulegen, wobei die komprimierte Datenfolge einen Befehl und einen Operanden umfasst, wobei der Befehl ein Wiederholbefehl ist, um den Operanden eine vorgegebene Anzahl von Zeitgebertakten lang zu wiederholen, wobei der Operand eine Folge von binären "0"- und "1"-Daten ohne Redundanz umfasst, d. h. im Wesentlichen ohne jegliche Wiederholung eines Teiles der Folge von "0"- und "1"-Daten;

dadurch gekennzeichnet, dass

das Prüfgerät eine zweite Vergleichseinrichtung umfasst, mit der ermittelt wird, ob eine komprimierte Datenfolge mit einem weniger komprimierten Operanden und die zugehörigen Wiederholbefehle insgesamt zu ihrer Speicherung weniger Speicherplatz benötigen als eine komprimierte Datenfolge mit einem Operanden ohne jede Redundanz und die zugehörigen Wiederholbefehle.

2. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1, dadurch gekennzeichnet, dass das elektronische Bauelement (DUT) ein elektronischer Speicher ist, wie etwa ein RAM, SRAM, VRAM, ein Block- SRAM im Pipelinebetrieb, eine CPU oder ein ASIC mit einem Speicher.

3. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 2, dadurch gekennzeichnet, dass die dekomprimierte Datenfolge eine Adressfolge ist, die an einen Adressanschluss des Bauelementes (DUT) angelegt wird, und die Datenfolgen aller Prüfgeräte-Schaltkreise (10; 10a, 10b, 10c), die mit den Adresseingaben des Bauelementes (DUT) verbunden sind, eine Folge bilden, um Speicherzellen des elektronischen Speichers (DUT) nacheinander zu adressieren.

4. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Gesamtheit aller Datenfolgen der Prüfgeräte-Schaltkreise (10; 10a, 10b, 10c) eine oder mehrere Schleifen bilden, um die Zellen des elektronischen Speichers nacheinander in einer vorgegebenen zeitlichen Reihenfolge zu adressieren.

5. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 4, dadurch gekennzeichnet, dass eine oder mehrere Schleifen mindestens einen Teil eines Standard-Prüfmusters bilden, wie etwa "Gänsemarsch, Schachbrett, Abschlagen usw.", um die Zellen des Speichers (DUT) in einer vorgegebenen zeitlichen Reihenfolge zu adressieren.

6. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1, dadurch gekennzeichnet, dass das Komprimieren einer Datenfolge, die an einen Adressanschluss des zu prüfenden Bauelementes (DUT) angelegt werden soll, durch den Gebrauch eines binären Baumes erfolgt, der eine aufwärts zählende Datenfolge des Adressanschlusses beschreibt.

7. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1, dadurch gekennzeichnet, dass das Komprimieren einer eine abwärts zählende Schleife umfassenden Datenfolge, die an einen Adressanschluss des zu prüfenden Bauelementes (DUT) angelegt werden soll, dadurch erfolgt, dass die abwärts zählende Schleife in eine aufwärts zählende Schleife mit den gleichen Parametern und der Spiegelung des aufwärts zählenden Folgebaumes innerhalb der Schleife umgewandelt wird.

8. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1, dadurch gekennzeichnet, dass ein Datenprozessor die von dem Prüfgerät auszuführende Schleife mit einer Standardschleife vergleicht und eine aufwärts zählende Standardschleife dementsprechend abgewandelt wird.

9. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 1 o- der 3, dadurch gekennzeichnet, dass für die komprimierte Datenfolge für die Schleife gilt:

Für (Adresse=0; Adresse< n; Adresse=Adresse+1); AX, AX-1, AX-2, ..., A&sub2;, A&sub1; A&sub0; = Adresse und der Adressanschluss A&sub0; des elektronischen Bauelementes (DUT) ist:

n/2 X "01"

wobei

- Adresse = 0: erste Adresse

- n: oberste Adresse

- Adresse = Adresse+1: Adresse bei jedem Zyklus um 1 erhöhen

- AX, ..., A&sub0;: Adressanschlüsse

- n/2 X: Befehl, "01" n/2-mal zu wiederholen

10. Prüfgerät für elektronische Schaltkreise oder Platinen nach Anspruch 9, dadurch gekennzeichnet, dass die komprimierte Datenfolge für den Adressanschluss A&sub1; ist:

n/4 X (2 X "0"; 2 X "1")

d. h. "0" zwei Mal wiederholen, dann "1" zwei Mal wiederholen und das Vorhergehende n/4-mal wiederholen.