JP2584172B2 - デイジタル試験信号発生回路 - Google Patents
デイジタル試験信号発生回路Info
- Publication number
- JP2584172B2 JP2584172B2 JP4207428A JP20742892A JP2584172B2 JP 2584172 B2 JP2584172 B2 JP 2584172B2 JP 4207428 A JP4207428 A JP 4207428A JP 20742892 A JP20742892 A JP 20742892A JP 2584172 B2 JP2584172 B2 JP 2584172B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- weight
- test signal
- circuit
- digital test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデイジタル試験信号発生
回路に関し、特に重み付きランダムパターン法による集
積回路チツプデバイスの試験について、試験網羅度の点
において効率的であり、かつチツプ「実領域」の利用に
関しても効率的である質の高い試験をする製品搭載型自
己試験方法に適用して好適なものである。
回路に関し、特に重み付きランダムパターン法による集
積回路チツプデバイスの試験について、試験網羅度の点
において効率的であり、かつチツプ「実領域」の利用に
関しても効率的である質の高い試験をする製品搭載型自
己試験方法に適用して好適なものである。
【０００２】
【従来の技術】集積回路チツプデバイスは一段とコンパ
クトになり一段と高い回路密度で製造されるようになつ
て来たので、論理障害及び他の欠陥についてのこれら回
路の試験が困難な問題となつて来た。個々の回路チツプ
上に製造される回路が複雑なので、完璧に特定された入
力試験信号セツト（一般に試験ベクトルと呼ばれる）を
提供して回路内のすべての欠陥を十分に網羅することは
不可能ではないにしても極めて困難なものとなつて来
た。このような広範囲にわたるパターンのセツトを記憶
することは、例えオフラインにしろこうした大量のデー
タを記憶するのに必要とされるメモリの数の観点から極
めて制限される。従つて設計者はこうした回路試験の問
題の１つの解決策として疑似ランダムパターン試験に注
目した。
クトになり一段と高い回路密度で製造されるようになつ
て来たので、論理障害及び他の欠陥についてのこれら回
路の試験が困難な問題となつて来た。個々の回路チツプ
上に製造される回路が複雑なので、完璧に特定された入
力試験信号セツト（一般に試験ベクトルと呼ばれる）を
提供して回路内のすべての欠陥を十分に網羅することは
不可能ではないにしても極めて困難なものとなつて来
た。このような広範囲にわたるパターンのセツトを記憶
することは、例えオフラインにしろこうした大量のデー
タを記憶するのに必要とされるメモリの数の観点から極
めて制限される。従つて設計者はこうした回路試験の問
題の１つの解決策として疑似ランダムパターン試験に注
目した。
【０００３】一般にチツプ試験法はオンチツプ及びオフ
チツプの２つのクラスに分けられる。オフチツプ手法に
おいては試験ベクトルはチツプ（又はシステム若しくは
ボードレベルの製品）に対し外部的に発生され、試験の
目的でそのチツプに与えられる。この手法の有する利点
は試験データについての記憶要求がオンチツプ解決策よ
り厳しくないということである。しかしながらオフチツ
プ手法は内部回路入力ライン及び回路状態にアクセスす
るための余分な信号ラインを設けなければならないとい
う難点を有している。
チツプの２つのクラスに分けられる。オフチツプ手法に
おいては試験ベクトルはチツプ（又はシステム若しくは
ボードレベルの製品）に対し外部的に発生され、試験の
目的でそのチツプに与えられる。この手法の有する利点
は試験データについての記憶要求がオンチツプ解決策よ
り厳しくないということである。しかしながらオフチツ
プ手法は内部回路入力ライン及び回路状態にアクセスす
るための余分な信号ラインを設けなければならないとい
う難点を有している。
【０００４】さらにオフチツプの解決策はこうした試験
がチツプ製造の後でかつ製品チツプとする前のもとの土
台において実行されるという難点をも有している。チツ
プがフイールド内に置かれると、それ以上の試験又は診
断は行われない。このことは２つの不利益を有する。第
１の不利益は直接的かつ明確である。すなわちオフチツ
プ試験法はフイールド内のチツプ障害に関する診断情報
を提供することができない。さらにオフチツプ法はフイ
ールド内で生ずる障害の性質に関する情報を提供するこ
ともできない。生産環境において用いられる処理により
フイールド内における障害を識別する閉ループ法を提供
するという観点からは、こうしたオフチツプ試験による
解決策はほとんど利益をもたらさない。
がチツプ製造の後でかつ製品チツプとする前のもとの土
台において実行されるという難点をも有している。チツ
プがフイールド内に置かれると、それ以上の試験又は診
断は行われない。このことは２つの不利益を有する。第
１の不利益は直接的かつ明確である。すなわちオフチツ
プ試験法はフイールド内のチツプ障害に関する診断情報
を提供することができない。さらにオフチツプ法はフイ
ールド内で生ずる障害の性質に関する情報を提供するこ
ともできない。生産環境において用いられる処理により
フイールド内における障害を識別する閉ループ法を提供
するという観点からは、こうしたオフチツプ試験による
解決策はほとんど利益をもたらさない。
【０００５】従つて試験信号をオンチツプで発生できる
ようにすることが強く望まれている。さらにチツプ自身
上に最小限の試験回路を配置することによつてこの目標
を達成することが望ましい。他方、消費するチツプ「実
領域」が小さい回路によつて多数の別個の効率的な試験
パターンを発生させることが要求される。このことが要
求されるのは、所望の機能を実際に実行する回路のため
にチツプ領域を使用するほうが一段と有用だからであ
る。かくしてオンチツプ試験回路は単純でコンパクトで
しかも効果的でなければならない。
ようにすることが強く望まれている。さらにチツプ自身
上に最小限の試験回路を配置することによつてこの目標
を達成することが望ましい。他方、消費するチツプ「実
領域」が小さい回路によつて多数の別個の効率的な試験
パターンを発生させることが要求される。このことが要
求されるのは、所望の機能を実際に実行する回路のため
にチツプ領域を使用するほうが一段と有用だからであ
る。かくしてオンチツプ試験回路は単純でコンパクトで
しかも効果的でなければならない。
【０００６】回路領域要求の点で比較的コンパクトな線
形帰還シフトレジスタ（ＬＦＳＲ）構造を用いて疑似ラ
ンダムパターンを発生することができるので、オンチツ
プ試験状況ではこうした方法が用いられる。しかしなが
ら従来のランダムパターン自己試験（ＲＰＳＴ）法はラ
ンダムパターン試験を妨げるような回路障害が存在する
ので終始一貫して高い障害網羅度を常に達成するわけで
はない。このような事情によりフラツトなランダムパタ
ーンはほとんど効果的ではなくなる。すなわち新たな障
害を検出しようとするために数千又は数百万ものパター
ンの発生が必要となることがある（例えば１９８７年３
月発行、コンピータに関するＩＥＥＥの会報、第Ｃ−３
６巻、第３号、「疑似ランダム試験」を参照）。フラツ
トランダムパターン発生回路が入力「重み」を「１／
２」に固定しているという事実はそれらの有効性に貢献
していない。特にこうした試験法ではいかなる回路入力
に対しても論理「１」の確率は論理「０」の確率すなわ
ち０．５と等しい。
形帰還シフトレジスタ（ＬＦＳＲ）構造を用いて疑似ラ
ンダムパターンを発生することができるので、オンチツ
プ試験状況ではこうした方法が用いられる。しかしなが
ら従来のランダムパターン自己試験（ＲＰＳＴ）法はラ
ンダムパターン試験を妨げるような回路障害が存在する
ので終始一貫して高い障害網羅度を常に達成するわけで
はない。このような事情によりフラツトなランダムパタ
ーンはほとんど効果的ではなくなる。すなわち新たな障
害を検出しようとするために数千又は数百万ものパター
ンの発生が必要となることがある（例えば１９８７年３
月発行、コンピータに関するＩＥＥＥの会報、第Ｃ−３
６巻、第３号、「疑似ランダム試験」を参照）。フラツ
トランダムパターン発生回路が入力「重み」を「１／
２」に固定しているという事実はそれらの有効性に貢献
していない。特にこうした試験法ではいかなる回路入力
に対しても論理「１」の確率は論理「０」の確率すなわ
ち０．５と等しい。
【０００７】重み付きランダムパターン試験法はオンチ
ツプ自己試験法によつて実験するには費用がかかる。し
かしながらこの重み付きランダムパターン試験法は高い
障害網羅度を達成することができる。重み付きランダム
パターン試験方法及び回路については、１９８７年発
行、コンピユータ援助設計に関するＩＥＥＥの会報、第
ＣＡＤ６巻、第６号、「試験可能性駆動型ランダム試験
パターン発生」、１９８７年開催、第２４回ＩＥＥＥ設
計自動化会議の論文２４．２の「ランダム試験のため
の、演算における最適化された入力確率」、１９８７年
７月開催、第１７回ＩＥＥＥ障害−許容度の演算シンポ
ジウムの「確率の異なるランダムパターンを用いる自己
試験」、１９８２年開催、ＩＥＥＥ国際試験会議の論文
９．３の「マルチチツプ論理モジユールの自己試験」、
及び１９８５年１２月、ＶＬＳＩシステム設計の「構造
化されたＶＬＳＩのための障害シミユレーシヨン」に示
されている。
ツプ自己試験法によつて実験するには費用がかかる。し
かしながらこの重み付きランダムパターン試験法は高い
障害網羅度を達成することができる。重み付きランダム
パターン試験方法及び回路については、１９８７年発
行、コンピユータ援助設計に関するＩＥＥＥの会報、第
ＣＡＤ６巻、第６号、「試験可能性駆動型ランダム試験
パターン発生」、１９８７年開催、第２４回ＩＥＥＥ設
計自動化会議の論文２４．２の「ランダム試験のため
の、演算における最適化された入力確率」、１９８７年
７月開催、第１７回ＩＥＥＥ障害−許容度の演算シンポ
ジウムの「確率の異なるランダムパターンを用いる自己
試験」、１９８２年開催、ＩＥＥＥ国際試験会議の論文
９．３の「マルチチツプ論理モジユールの自己試験」、
及び１９８５年１２月、ＶＬＳＩシステム設計の「構造
化されたＶＬＳＩのための障害シミユレーシヨン」に示
されている。
【０００８】
【発明が解決しようとする課題】上述の文書に述べられ
ているような重み付きランダムパターン試験発生回路は
１つ又は２つ以上の重みセツトを発生する。重みセツト
は各回路入力において用いられる重みを特定する。この
重みセツトの重みに従つて（一段と多く「０」を発生し
又は一段と多く「１」を発生する方向に）適切にバイア
スされた入力パターン確率を用いると、幾つかのランダ
ムパターン抵抗性障害はすべての入力が重みセツトを
「１／２」に等しくする方法による場合よりも検出され
易くなる。所望の重みセツトを発生する重み付きランダ
ムパターンアルゴリズムが幾つか存在する。これらのア
ルゴリズムは次のような幾つかの点において相違してい
る。（１）重み発生のための次の障害サブセットをどの
ようにして構成するか。（２）矛盾する重み付け要求を
いかにして解決するか。（３）それが放棄される前の最
小の重みセツトの有効性及び発生される新しい重みセツ
ト。（４）どれだけ多くの別個の重み変化を利用できる
かを表現する重み係数。しかしながら重み付きランダム
パターン試験発生回路及び重み記憶オンチツプ回路を実
現することは、重み係数Ｆが増加するので非常に高価と
なる。各入力重みと「固定された」重み「０」及び
「１」とを加えたものを特定するために必要とされるビ
ツト数Ｂは次式（１）の通りである。
ているような重み付きランダムパターン試験発生回路は
１つ又は２つ以上の重みセツトを発生する。重みセツト
は各回路入力において用いられる重みを特定する。この
重みセツトの重みに従つて（一段と多く「０」を発生し
又は一段と多く「１」を発生する方向に）適切にバイア
スされた入力パターン確率を用いると、幾つかのランダ
ムパターン抵抗性障害はすべての入力が重みセツトを
「１／２」に等しくする方法による場合よりも検出され
易くなる。所望の重みセツトを発生する重み付きランダ
ムパターンアルゴリズムが幾つか存在する。これらのア
ルゴリズムは次のような幾つかの点において相違してい
る。（１）重み発生のための次の障害サブセットをどの
ようにして構成するか。（２）矛盾する重み付け要求を
いかにして解決するか。（３）それが放棄される前の最
小の重みセツトの有効性及び発生される新しい重みセツ
ト。（４）どれだけ多くの別個の重み変化を利用できる
かを表現する重み係数。しかしながら重み付きランダム
パターン試験発生回路及び重み記憶オンチツプ回路を実
現することは、重み係数Ｆが増加するので非常に高価と
なる。各入力重みと「固定された」重み「０」及び
「１」とを加えたものを特定するために必要とされるビ
ツト数Ｂは次式（１）の通りである。
【０００９】
【数１】 ここで「最大整数」とは括弧内の数よりも小さい数のう
ち最大の整数を表す。
ち最大の整数を表す。
【００１０】従つて本発明の目的はオンチツプ型及び製
造搭載型の組込み自己試験（ＢＩＳＴ）機能を提供する
ことである。
造搭載型の組込み自己試験（ＢＩＳＴ）機能を提供する
ことである。
【００１１】また本発明の目的は通常の使用中及びフイ
ールドにおけるチツプ障害の後の双方において提供され
る試験機構を提供することである。
ールドにおけるチツプ障害の後の双方において提供され
る試験機構を提供することである。
【００１２】本発明の他の目的はチツプ上又は製品内に
配置されるエラーパターン発生のための回路の数を低減
することである。
配置されるエラーパターン発生のための回路の数を低減
することである。
【００１３】本発明のさらに他の目的は適切な試験ベク
トル発生を提供することである。
トル発生を提供することである。
【００１４】本発明のさらに他の目的は試験パターン発
生回路に関連するオーバーヘツドを減らして重み記憶装
置の大きさを低減することである。
生回路に関連するオーバーヘツドを減らして重み記憶装
置の大きさを低減することである。
【００１５】最後に本発明のさらに他の目的は重み係数
「１」を有し、かつ３つの重みだけをもつシステムを用
いる混成パターン自己試験システムを提供することであ
る。
「１」を有し、かつ３つの重みだけをもつシステムを用
いる混成パターン自己試験システムを提供することであ
る。
【００１６】しかしながら本発明の目的はこれらに限ら
れるものではない。
れるものではない。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、２進数字の疑似ランダムシーケン
スを発生する手段１０と、疑似ランダムシーケンスから
単一ビツトを受け取つて重み付き出力シーケンスを発生
し、かつ供給された重み付け信号に従つて２進数字を変
更するようにした重み付け手段２０′と、重み付け手段
２０′に転送するために２ビツトの重みシーケンスを記
憶する重み記憶手段３０とを設けるようにする。
め本発明においては、２進数字の疑似ランダムシーケン
スを発生する手段１０と、疑似ランダムシーケンスから
単一ビツトを受け取つて重み付き出力シーケンスを発生
し、かつ供給された重み付け信号に従つて２進数字を変
更するようにした重み付け手段２０′と、重み付け手段
２０′に転送するために２ビツトの重みシーケンスを記
憶する重み記憶手段３０とを設けるようにする。
【００１８】
【作用】本発明の好適な実施例によると電子回路デバイ
スの自己試験のための回路は混成パターン自己試験法を
用い、この方法は重み付きランダムパターン試験におい
て使用される重みセツトを非常に単純化する。３つの特
殊な重みだけを使用することにより、低オーバーヘツド
試験パターン発生回路及びコンパクトな重み記憶装置の
双方を実現させることができ、これにより本発明は組込
み自己試験（ＢＩＳＴ）回路用として実用的となる。
スの自己試験のための回路は混成パターン自己試験法を
用い、この方法は重み付きランダムパターン試験におい
て使用される重みセツトを非常に単純化する。３つの特
殊な重みだけを使用することにより、低オーバーヘツド
試験パターン発生回路及びコンパクトな重み記憶装置の
双方を実現させることができ、これにより本発明は組込
み自己試験（ＢＩＳＴ）回路用として実用的となる。
【００１９】さらに特定的には１つの実施例によれば本
発明はデイジタル試験信号発生回路であり、疑似ランダ
ム信号シーケンスを発生する手段と、疑似ランダム信号
シーケンスを受け取つて重み付き出力シーケンスを発生
する重み付け手段とを含む。重み付け手段に転送するた
めに２ビツトの重みシーケンスを記憶する重み記憶手段
が設けられる。さらに本発明の回路は単純かつ効果的で
あり、疑似ランダム信号を発生する線形帰還シフトレジ
スタデバイスへはただ１つの接続を必要とするだけであ
る。
発明はデイジタル試験信号発生回路であり、疑似ランダ
ム信号シーケンスを発生する手段と、疑似ランダム信号
シーケンスを受け取つて重み付き出力シーケンスを発生
する重み付け手段とを含む。重み付け手段に転送するた
めに２ビツトの重みシーケンスを記憶する重み記憶手段
が設けられる。さらに本発明の回路は単純かつ効果的で
あり、疑似ランダム信号を発生する線形帰還シフトレジ
スタデバイスへはただ１つの接続を必要とするだけであ
る。
【００２０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２１】本発明によつて解決すべき問題点を十分に
理解するために図１を参照する。図１には１０入力ＡＮ
Ｄゲートの実際的な例を示す。特にこの例は最右側のＡ
ＮＤゲートが「「０」に膠着」の状態にあるという欠点
を有するものと仮定する。この障害状態を検出するため
に従来のランダムパターン試験が用いられた場合、Ｎ＝
２１０＝１０２４の中のただ１つのパターンだけがこの
障害を検出する。このような状況において「障害検出可
能性」ｋは「１」であると言われ、ここでｋ＝Ｎ（１／
２）１０である。このＡＮＤゲートの実施例は１０本の
入力信号ラインを有しているので指数に１０が生ずるの
である。基礎係数（１／２）が存在するのは、重み付け
されてないランダムパターン試験状況においてはすべて
の入力の重みが事実上「１／２」だからである。これと
は対照的に各入力の重みが「１５／１６」である場合、
障害検出可能性はｋ＝Ｎ（１５／１６）１０＝５７３に
上昇する。実際上これらのパターンは疑似ランダムパタ
ーン発生回路から得られ、パターンは試験を通じて反復
されないのでこれらの数は現実に即したものである。す
べての入力信号ラインが重みｗの信号を受け取る場合の
障害検出可能性ｋ及び試験長さＬについては次式（２）
及び（３）のようになる。
理解するために図１を参照する。図１には１０入力ＡＮ
Ｄゲートの実際的な例を示す。特にこの例は最右側のＡ
ＮＤゲートが「「０」に膠着」の状態にあるという欠点
を有するものと仮定する。この障害状態を検出するため
に従来のランダムパターン試験が用いられた場合、Ｎ＝
２１０＝１０２４の中のただ１つのパターンだけがこの
障害を検出する。このような状況において「障害検出可
能性」ｋは「１」であると言われ、ここでｋ＝Ｎ（１／
２）１０である。このＡＮＤゲートの実施例は１０本の
入力信号ラインを有しているので指数に１０が生ずるの
である。基礎係数（１／２）が存在するのは、重み付け
されてないランダムパターン試験状況においてはすべて
の入力の重みが事実上「１／２」だからである。これと
は対照的に各入力の重みが「１５／１６」である場合、
障害検出可能性はｋ＝Ｎ（１５／１６）１０＝５７３に
上昇する。実際上これらのパターンは疑似ランダムパタ
ーン発生回路から得られ、パターンは試験を通じて反復
されないのでこれらの数は現実に即したものである。す
べての入力信号ラインが重みｗの信号を受け取る場合の
障害検出可能性ｋ及び試験長さＬについては次式（２）
及び（３）のようになる。
【００２２】
【数２】
【００２３】
【数３】
【００２４】この障害の検出の信頼度を95〔％〕にする
には、Ｌ＝973 のフラツトなランダムパターンが必要と
なる。上述の例に重み付きランダムパターン法を用いた
場合、95〔％〕の信頼度にはＬ＝６のこうした重み付き
ランダムパターンが必要となる。
には、Ｌ＝973 のフラツトなランダムパターンが必要と
なる。上述の例に重み付きランダムパターン法を用いた
場合、95〔％〕の信頼度にはＬ＝６のこうした重み付き
ランダムパターンが必要となる。
【００２５】多くの重み付きランダムパターン試験状況
において、一般的に重み係数Ｆは「４」である。こうし
た状況において使用できる重みの形式は（1/2 ）n であ
り、この場合ｎは１≦ｎ≦Ｆ、この値は１−（1/2 ）n
であり、この場合ｎは２≦ｎ≦Ｆである。ｎ＝10かつＦ
＝４の特定の場合、使用できる重みのセツトは〔1/16、
1/8 、1/4 、1/2 、3/4 、7/8 、15/16 〕である。
において、一般的に重み係数Ｆは「４」である。こうし
た状況において使用できる重みの形式は（1/2 ）n であ
り、この場合ｎは１≦ｎ≦Ｆ、この値は１−（1/2 ）n
であり、この場合ｎは２≦ｎ≦Ｆである。ｎ＝10かつＦ
＝４の特定の場合、使用できる重みのセツトは〔1/16、
1/8 、1/4 、1/2 、3/4 、7/8 、15/16 〕である。
【００２６】さらに制御信号を固定値に保持しなければ
ならないので、重み「０」及び「１」も使用できる。
ならないので、重み「０」及び「１」も使用できる。
【００２７】図４（Ａ）及び（Ｂ）はＦ＝４の重み係数
の場合の試験信号発生回路の実施例を示す。図４（Ａ）
において注意すべきは走査チヤネルに供給されるバイア
スされた各入力は線形帰還シフトレジスタ（ＬＦＳＲ）
１０の４つのステージからの入力を必要とするというこ
とである。さらに重み値を選択するために組合わせ論理
回路も必要である。特に図示のようにＡＮＤゲート１
１、１２及び１３は縦続接続されて種々のレベルの重み
付けをマルチプレクサ１４に提供する。マルチプレクサ
１４は信号Ｓ１及び信号Ｓ２によつて制御され、この信
号Ｓ１及び信号Ｓ２を用いて重みのグレイン（ｇｒａｉ
ｎ）を選択する。マルチプレクサ１４は真および相補出
力信号をセレクタ１５に与え、このセレクタ１５は信号
Ｓ３及び信号Ｓ４によつて制御される。一般的にセレク
タ１５は図示のように接続されている一対の２入力ＡＮ
Ｄゲートを含み、この一対の２入力ＡＮＤゲートの出力
は単一のＯＲゲートに供給され、このＯＲゲートの出力
が試験される回路に送られる。例えばＳ３Ｓ４が「０」
「０」の場合、固定された「０」が回路からの出力とし
て供給される。Ｓ３Ｓ４が「１」「１」の場合、出力は
論理「１」に固定される。Ｓ３Ｓ４が「０」「１」の場
合、出力は「１」の方にバイアスされる。他方Ｓ３Ｓ４
が「１」「０」の場合、出力は「０」の方にバイアスさ
れる。
の場合の試験信号発生回路の実施例を示す。図４（Ａ）
において注意すべきは走査チヤネルに供給されるバイア
スされた各入力は線形帰還シフトレジスタ（ＬＦＳＲ）
１０の４つのステージからの入力を必要とするというこ
とである。さらに重み値を選択するために組合わせ論理
回路も必要である。特に図示のようにＡＮＤゲート１
１、１２及び１３は縦続接続されて種々のレベルの重み
付けをマルチプレクサ１４に提供する。マルチプレクサ
１４は信号Ｓ１及び信号Ｓ２によつて制御され、この信
号Ｓ１及び信号Ｓ２を用いて重みのグレイン（ｇｒａｉ
ｎ）を選択する。マルチプレクサ１４は真および相補出
力信号をセレクタ１５に与え、このセレクタ１５は信号
Ｓ３及び信号Ｓ４によつて制御される。一般的にセレク
タ１５は図示のように接続されている一対の２入力ＡＮ
Ｄゲートを含み、この一対の２入力ＡＮＤゲートの出力
は単一のＯＲゲートに供給され、このＯＲゲートの出力
が試験される回路に送られる。例えばＳ３Ｓ４が「０」
「０」の場合、固定された「０」が回路からの出力とし
て供給される。Ｓ３Ｓ４が「１」「１」の場合、出力は
論理「１」に固定される。Ｓ３Ｓ４が「０」「１」の場
合、出力は「１」の方にバイアスされる。他方Ｓ３Ｓ４
が「１」「０」の場合、出力は「０」の方にバイアスさ
れる。
【００２８】しかしながら図４（Ａ）の最も重要な特徴
は、単一の試験出力信号を発生するために４つのＬＦＳ
Ｒステージを使用し、４ビツトを読む必要があることで
ある。さらに各試験出力信号のために３つのＡＮＤゲー
ト（１１、１２及び１３）、マルチプレクサ（１４）及
びセレクタ（１５）が必要となる。このことは、重み係
数Ｆが大きいときに重み付きランダムパターン試験信号
発生回路及び重み記憶装置オンチツプを実施することは
余りにも費用がかかりすぎることを示している。各入力
重みと重み「０」及び「１」とを加えたものを特定する
のに必要なビツト数Ｂは次式（４）により与えられる。
は、単一の試験出力信号を発生するために４つのＬＦＳ
Ｒステージを使用し、４ビツトを読む必要があることで
ある。さらに各試験出力信号のために３つのＡＮＤゲー
ト（１１、１２及び１３）、マルチプレクサ（１４）及
びセレクタ（１５）が必要となる。このことは、重み係
数Ｆが大きいときに重み付きランダムパターン試験信号
発生回路及び重み記憶装置オンチツプを実施することは
余りにも費用がかかりすぎることを示している。各入力
重みと重み「０」及び「１」とを加えたものを特定する
のに必要なビツト数Ｂは次式（４）により与えられる。
【００２９】
【数４】
【００３０】現在のケースではＦ＝４の場合、Ｂ＝４で
ある。
ある。
【００３１】これを図２（Ａ）及び（Ｂ）に示す本発明
の混成パターン自己試験（ＨＰＳＴ）回路と対比すべき
である。本発明の回路は効率的で高品質のオンチツプ自
己試験を使用できるようにする。本発明のＨＰＳＴ回路
は重み「０」、「1/2 」及び「１」を伴う重み係数
「１」に帰着する。この簡単な重みは通常の重み付きラ
ンダムパターンオンチツプ試験と比較して相対的に費用
がかからずにＨＰＳＴを実現できるようにする。図２
（Ａ）は実現性のある重み発生回路を示す。特に注意す
べきは図２（Ａ）の重み制御回路２０は単一のＬＦＳＲ
セルからの入力信号だけをシフトレジスタ１０から要求
することである。さらにこの重み制御回路２０は図２
（Ａ）の１つのＡＮＤ論理回路２１及び１つのＯＲ論理
回路２２だけを用いて実現できることが理解できる。重
み制御信号Ｓ1 はＡＮＤゲート２１への入力を制御し、
重み制御信号Ｓ2 はＡＮＤゲート２１からＯＲゲート２
２に供給される信号を制御する。図２（Ｂ）のようにＳ
1 Ｓ2 が「０」「０」の場合、出力は固定された「０」
となる。Ｓ1 Ｓ2 ＝「１」「０」の場合、「1/2 」の重
みが実行される。Ｓ1 Ｓ2 ＝「０」「１」又はＳ1 Ｓ2
＝「１」「１」の場合、出力は論理１に固定される。耐
久性のある試験信号セツトを発生する場合にもこうした
簡単な重み付け法が効果的であることは予期しない結果
である。
の混成パターン自己試験（ＨＰＳＴ）回路と対比すべき
である。本発明の回路は効率的で高品質のオンチツプ自
己試験を使用できるようにする。本発明のＨＰＳＴ回路
は重み「０」、「1/2 」及び「１」を伴う重み係数
「１」に帰着する。この簡単な重みは通常の重み付きラ
ンダムパターンオンチツプ試験と比較して相対的に費用
がかからずにＨＰＳＴを実現できるようにする。図２
（Ａ）は実現性のある重み発生回路を示す。特に注意す
べきは図２（Ａ）の重み制御回路２０は単一のＬＦＳＲ
セルからの入力信号だけをシフトレジスタ１０から要求
することである。さらにこの重み制御回路２０は図２
（Ａ）の１つのＡＮＤ論理回路２１及び１つのＯＲ論理
回路２２だけを用いて実現できることが理解できる。重
み制御信号Ｓ1 はＡＮＤゲート２１への入力を制御し、
重み制御信号Ｓ2 はＡＮＤゲート２１からＯＲゲート２
２に供給される信号を制御する。図２（Ｂ）のようにＳ
1 Ｓ2 が「０」「０」の場合、出力は固定された「０」
となる。Ｓ1 Ｓ2 ＝「１」「０」の場合、「1/2 」の重
みが実行される。Ｓ1 Ｓ2 ＝「０」「１」又はＳ1 Ｓ2
＝「１」「１」の場合、出力は論理１に固定される。耐
久性のある試験信号セツトを発生する場合にもこうした
簡単な重み付け法が効果的であることは予期しない結果
である。
【００３２】図２（Ａ）及び（Ｂ）、図３並びに図４
（Ａ）及び（Ｂ）に示す線形帰還シフトレジスタはシフ
トレジスタが状態から状態へと循環するときに適切な疑
似ランダム状態パターンセツトを提供するように構成さ
れるべきである。これらの性能としてこうしたシーケン
スを作り出し反復なしに多数の状態を循環させることが
できるデバイスがよく知られている。
（Ａ）及び（Ｂ）に示す線形帰還シフトレジスタはシフ
トレジスタが状態から状態へと循環するときに適切な疑
似ランダム状態パターンセツトを提供するように構成さ
れるべきである。これらの性能としてこうしたシーケン
スを作り出し反復なしに多数の状態を循環させることが
できるデバイスがよく知られている。
【００３３】重み付きランダムパターン試験は極めて良
い結果をもたらすことがレベル感知走査設計（ＬＳＳ
Ｄ）集積回路製品の試験において確認された。例えば引
用されたワイクカウスキー及びモーチカによる論文を参
照されたい。重み記憶、パターン発生及び応答圧縮のた
めの回路を製品に含ませるとコストが高くなるので、そ
の代わりにこれらの回路をテスタに配設するのが普通で
ある。ＬＳＳＤ論理製品の確定試験は大きなパターンメ
モリを使用してアルゴリズムに基づいて発生したパター
ンを記憶し、さらに一段と長い成功の履歴を有するよう
にする。しかしながらいずれの場合においても試験パタ
ーン発生回路を製品上に移動させることは回路サイズの
観点から余りにも「高価」である。ＳＴＵＭＰＳ（Self
Test Using MISR（Multiple Input Shift Register 、
複数入力シフトレジスタ）and Parallel SRSG （Shift
Register Sequence Generator 、シフトレジスタシーケ
ンス発生回路）、MISR及び並列 SRSG を用いる自己試
験、1982年９月３日開催、IEEE国際試験会議の論文9.3
、「マルチチツプ論理モジユールの自己試験」を参
照）はランダムパターン自己試験手法であり、フラツト
ランダムパターン発生回路が製品上に用いられる。しか
しながら一般にランダムパターン自己試験は確定試験の
長さを遙かに越える試験長さにもかかわらず、高い障害
網羅度を実現するうえで効果的であると確認されていな
い。
い結果をもたらすことがレベル感知走査設計（ＬＳＳ
Ｄ）集積回路製品の試験において確認された。例えば引
用されたワイクカウスキー及びモーチカによる論文を参
照されたい。重み記憶、パターン発生及び応答圧縮のた
めの回路を製品に含ませるとコストが高くなるので、そ
の代わりにこれらの回路をテスタに配設するのが普通で
ある。ＬＳＳＤ論理製品の確定試験は大きなパターンメ
モリを使用してアルゴリズムに基づいて発生したパター
ンを記憶し、さらに一段と長い成功の履歴を有するよう
にする。しかしながらいずれの場合においても試験パタ
ーン発生回路を製品上に移動させることは回路サイズの
観点から余りにも「高価」である。ＳＴＵＭＰＳ（Self
Test Using MISR（Multiple Input Shift Register 、
複数入力シフトレジスタ）and Parallel SRSG （Shift
Register Sequence Generator 、シフトレジスタシーケ
ンス発生回路）、MISR及び並列 SRSG を用いる自己試
験、1982年９月３日開催、IEEE国際試験会議の論文9.3
、「マルチチツプ論理モジユールの自己試験」を参
照）はランダムパターン自己試験手法であり、フラツト
ランダムパターン発生回路が製品上に用いられる。しか
しながら一般にランダムパターン自己試験は確定試験の
長さを遙かに越える試験長さにもかかわらず、高い障害
網羅度を実現するうえで効果的であると確認されていな
い。
【００３４】重み付きランダムパターン試験は非常に効
果的なのでＳＴＵＭＰＳ設計に比肩しうる程度に回路オ
ーバヘツドを維持してその出力確率バイアス特性を組合
わせれば強力な組込み自己試験（ＢＩＳＴ）法となる。
テスタによつて記憶された試験情報量は確定試験と比べ
劇的に低減される。ここに述べる混成パターン自己試験
は質の高い試験を維持しながら重み記憶回路のすべて又
はその幾らかと共にパターン発生回路及び応答圧縮回路
を製品すなわちチツプ上に移動させる。
果的なのでＳＴＵＭＰＳ設計に比肩しうる程度に回路オ
ーバヘツドを維持してその出力確率バイアス特性を組合
わせれば強力な組込み自己試験（ＢＩＳＴ）法となる。
テスタによつて記憶された試験情報量は確定試験と比べ
劇的に低減される。ここに述べる混成パターン自己試験
は質の高い試験を維持しながら重み記憶回路のすべて又
はその幾らかと共にパターン発生回路及び応答圧縮回路
を製品すなわちチツプ上に移動させる。
【００３５】また重み付きランダムパターン試験発生の
ために使用するのと同じ試験信号発生回路及びシミユレ
ータコードはこの混成試験プランの展開に使用される。
ために使用するのと同じ試験信号発生回路及びシミユレ
ータコードはこの混成試験プランの展開に使用される。
【００３６】個々の試験プランは重みセツトデータ及び
試験リンクによつて決定される。焦点障害及び周辺障害
のために発生される試験ベクトルが組み合わせられる。
矛盾する入力要求及び「無関心な」入力要求は重み値
「1/2 」を割り当てられる。混成パターン自己試験にお
いては、他のすべての入力は固定された値の「重み」で
ある「０」又は「１」を適切なものとして割り当てる。
次に障害シミユレータは検出された残りの障害を決定す
る（1985年12月発行、 VLSI システム設計の「構造化さ
れたＶＬＳＩのための障害シミユレーシヨン」を参
照）。次の表は重み付きランダムパターン試験における
入力重み割当てと混成パターン自己試験における入力重
み割当てとの比較を示す。
試験リンクによつて決定される。焦点障害及び周辺障害
のために発生される試験ベクトルが組み合わせられる。
矛盾する入力要求及び「無関心な」入力要求は重み値
「1/2 」を割り当てられる。混成パターン自己試験にお
いては、他のすべての入力は固定された値の「重み」で
ある「０」又は「１」を適切なものとして割り当てる。
次に障害シミユレータは検出された残りの障害を決定す
る（1985年12月発行、 VLSI システム設計の「構造化さ
れたＶＬＳＩのための障害シミユレーシヨン」を参
照）。次の表は重み付きランダムパターン試験における
入力重み割当てと混成パターン自己試験における入力重
み割当てとの比較を示す。
【００３７】
【表１】
【００３８】この表は重み付きランダムパターン試験及
び混成パターン自己試験に使用される初期重みセツトを
含んでいない。この場合重み付きランダムパターン（Ｗ
ＲＰ）試験は製品の構造解析によつて重みを発生するた
めに利用し得る重みの全レンジを使用する。しかしなが
ら混成パターン自己試験はフラツトなランダム初期重み
セツトを使用する。
び混成パターン自己試験に使用される初期重みセツトを
含んでいない。この場合重み付きランダムパターン（Ｗ
ＲＰ）試験は製品の構造解析によつて重みを発生するた
めに利用し得る重みの全レンジを使用する。しかしなが
ら混成パターン自己試験はフラツトなランダム初期重み
セツトを使用する。
【００３９】混成パターン自己試験においては重みセツ
トのすべてが各入力に重み（「０」、「１／２」又は
「１」）を特定するためにＢ＝２ビツトを必要とする。
ＬＳＳＤ設計を試験するためには、「入力」はあらゆる
シフトレジスタラツチ回路（ＳＲＬ）及び一次入力を含
む。単一ブロツク内の複数の入力についての重みを符号
化すると重みあたりの平均記憶を一段と低減することが
できるが、さらに複雑な複号回路を製品上に使用すると
いう犠牲を伴う。製品搭載型の混成パターン自己試験回
路は試験パターン発生回路及び応答比較回路又は符号ア
ナライザを含む。試験パターン発生器回路は線形帰還シ
フトレジスタにより実施されるのが好ましい。符号アナ
ライザは複数入力符号レジスタ（ＭＩＳＲ）のことであ
る（以下に説明する図３を参照）。
トのすべてが各入力に重み（「０」、「１／２」又は
「１」）を特定するためにＢ＝２ビツトを必要とする。
ＬＳＳＤ設計を試験するためには、「入力」はあらゆる
シフトレジスタラツチ回路（ＳＲＬ）及び一次入力を含
む。単一ブロツク内の複数の入力についての重みを符号
化すると重みあたりの平均記憶を一段と低減することが
できるが、さらに複雑な複号回路を製品上に使用すると
いう犠牲を伴う。製品搭載型の混成パターン自己試験回
路は試験パターン発生回路及び応答比較回路又は符号ア
ナライザを含む。試験パターン発生器回路は線形帰還シ
フトレジスタにより実施されるのが好ましい。符号アナ
ライザは複数入力符号レジスタ（ＭＩＳＲ）のことであ
る（以下に説明する図３を参照）。
【００４０】チツプ密度とのかね合い、ＲＡＭ（ランダ
ム・アクセス・メモリ）記憶対ＲＯＭ（読出し専用メモ
リ）記憶の選択及び他の考慮事項が、所与の製品上にど
れだけの重みセツトが記憶されるかを厳密に決定する。
実現性のある実施例は単一の符号化されていない製品搭
載型の重みセツトＲＡＭの記憶を含む。さらにテスタは
シーケンス内の各重みセツトをアレイ内に書き込む責任
を果たす。また他のほとんどのＢＩＳＴ法と同様にテス
タ（電子装置）は適切なクロツクシーケンス及び制御信
号を与えて試験を初期化して動作させると共に、線形帰
還シフトレジスタを走査させる。
ム・アクセス・メモリ）記憶対ＲＯＭ（読出し専用メモ
リ）記憶の選択及び他の考慮事項が、所与の製品上にど
れだけの重みセツトが記憶されるかを厳密に決定する。
実現性のある実施例は単一の符号化されていない製品搭
載型の重みセツトＲＡＭの記憶を含む。さらにテスタは
シーケンス内の各重みセツトをアレイ内に書き込む責任
を果たす。また他のほとんどのＢＩＳＴ法と同様にテス
タ（電子装置）は適切なクロツクシーケンス及び制御信
号を与えて試験を初期化して動作させると共に、線形帰
還シフトレジスタを走査させる。
【００４１】図３は修正されたＳＴＵＭＰＳ自己試験回
路をもつ本発明による混成パターン自己試験の実施例を
示す。この修正は重み記憶ＲＡＭ３１及びその関連バツ
フア３２、アドレス発生回路３３及び線形帰還シフトレ
ジスタ並びに関連する重み付け回路２０′を伴う試験パ
ターン発生回路１８を含む。重み付け回路２０′は図３
に示すような重み付け回路２０のバンクを含む。図３に
おいて重み記憶ＲＡＭ３１及びバツフア３２並びにアド
レス発生回路３３は重み記憶手段として一団となつて動
作して重み付け回路２０′に転送するために２ビツトの
重みシーケンスを記憶し、この重み付け回路２０′は重
み付け出力シーケンスを発生する個別の回路を含み、こ
の重み付け回路２０′においては記憶手段３０から供給
された重み付け信号に従つて２進数字の分配が変更され
る。図３においてこの製品は境界走査手法を用いるので
走査チヤネル１から走査チヤネルＮ（符号１９Ａ〜１９
Ｎ）において一次入力制御及び観測をすることができる
（１９８６年開催の境界走査原理の討論のためのテキス
ト「論理設計原理」第１０章、４−４を参照）。
路をもつ本発明による混成パターン自己試験の実施例を
示す。この修正は重み記憶ＲＡＭ３１及びその関連バツ
フア３２、アドレス発生回路３３及び線形帰還シフトレ
ジスタ並びに関連する重み付け回路２０′を伴う試験パ
ターン発生回路１８を含む。重み付け回路２０′は図３
に示すような重み付け回路２０のバンクを含む。図３に
おいて重み記憶ＲＡＭ３１及びバツフア３２並びにアド
レス発生回路３３は重み記憶手段として一団となつて動
作して重み付け回路２０′に転送するために２ビツトの
重みシーケンスを記憶し、この重み付け回路２０′は重
み付け出力シーケンスを発生する個別の回路を含み、こ
の重み付け回路２０′においては記憶手段３０から供給
された重み付け信号に従つて２進数字の分配が変更され
る。図３においてこの製品は境界走査手法を用いるので
走査チヤネル１から走査チヤネルＮ（符号１９Ａ〜１９
Ｎ）において一次入力制御及び観測をすることができる
（１９８６年開催の境界走査原理の討論のためのテキス
ト「論理設計原理」第１０章、４−４を参照）。
【００４２】すべて「１／２」であるか又は「０」及び
「１」だけである重みが発生回路によつて容易に得られ
かつ変換されてそれぞれフラツトなランダムパターンを
供給するか又は確定的パターンを供給する。これらの機
能はＨＰＳＴ法の有用なコンプリメントである。意味の
ある診断を遂行するには、製品のシフトレジスタラツチ
回路（ＳＲＬ）はＭＩＳＲ１８のシフトレジスタを含ん
で観測ができなければならない。修正されたＳＴＭＵＰ
Ｓ法の場合、ＭＩＳＲ１８がシフトレジスタとして動作
する一方でゲート１７を用いていつでも単一の走査チヤ
ネルだけを選択する能力を有することは非常に役に立
つ。またＰＲＰＧ（疑似ランダムパターン発生）データ
形成ブロツク１０のデータをさらに置換して相関効果を
低減するためにブロツク１６が存在する。
「１」だけである重みが発生回路によつて容易に得られ
かつ変換されてそれぞれフラツトなランダムパターンを
供給するか又は確定的パターンを供給する。これらの機
能はＨＰＳＴ法の有用なコンプリメントである。意味の
ある診断を遂行するには、製品のシフトレジスタラツチ
回路（ＳＲＬ）はＭＩＳＲ１８のシフトレジスタを含ん
で観測ができなければならない。修正されたＳＴＭＵＰ
Ｓ法の場合、ＭＩＳＲ１８がシフトレジスタとして動作
する一方でゲート１７を用いていつでも単一の走査チヤ
ネルだけを選択する能力を有することは非常に役に立
つ。またＰＲＰＧ（疑似ランダムパターン発生）データ
形成ブロツク１０のデータをさらに置換して相関効果を
低減するためにブロツク１６が存在する。
【００４３】また一段と高い論理レベルすなわちシステ
ムレベルにおける試験にも本発明のＨＰＳＴ法を適用す
ることができる。実際システム環境の高レベルパツケー
ジングにおけるＨＰＳＴ法の使用は非常に好ましい。こ
のシステムが重み再ロード機能を有しているならば重み
記憶ＲＡＭを機能使用に利用でき、またＲＰＳＴ（ラン
ダムパターン自己試験）の低下モードもいつでも利用で
きる。
ムレベルにおける試験にも本発明のＨＰＳＴ法を適用す
ることができる。実際システム環境の高レベルパツケー
ジングにおけるＨＰＳＴ法の使用は非常に好ましい。こ
のシステムが重み再ロード機能を有しているならば重み
記憶ＲＡＭを機能使用に利用でき、またＲＰＳＴ（ラン
ダムパターン自己試験）の低下モードもいつでも利用で
きる。
【００４４】ＲＰＳＴ ＳＴＵＭＰＳの特性、ＨＰＳＴ
修正ＳＴＵＭＰＳの特性及びオンチツプＷＲＰＳＴ（重
み付けランダムパターン自己試験）修正ＳＴＵＭＰＳ法
の特性を比較することはＨＰＳＴの利益を認識する際に
有用である。この比較を次の表に示す。
修正ＳＴＵＭＰＳの特性及びオンチツプＷＲＰＳＴ（重
み付けランダムパターン自己試験）修正ＳＴＵＭＰＳ法
の特性を比較することはＨＰＳＴの利益を認識する際に
有用である。この比較を次の表に示す。
【００４５】
【表２】
【００４６】ＨＰＳＴはかなり小さな実施コストでＷＲ
ＰＳＴと同じ高い障害網羅能力を発揮する。ここに示し
た実施例の場合、ＨＰＳＴは、比較するのに適したＷＲ
ＰＳＴの実施例と比較してほぼ1/2 の重み記憶装置及び
バツフア、1/4 のシフトレジスタステージ数並びに1/5
の重み付け回路を必要とする。
ＰＳＴと同じ高い障害網羅能力を発揮する。ここに示し
た実施例の場合、ＨＰＳＴは、比較するのに適したＷＲ
ＰＳＴの実施例と比較してほぼ1/2 の重み記憶装置及び
バツフア、1/4 のシフトレジスタステージ数並びに1/5
の重み付け回路を必要とする。
【００４７】実験はＨＰＳＴが発展性のあるオンプロダ
クトＢＩＳＴ手法であることを示している。ＨＰＳＴ重
み発生アルゴリズムにより重み付きランダムパターン試
験よりも一段と多くの矛盾する入力要求が固定値「重
み」を使用する衝撃を低減することができる。もちろん
ＨＰＳＴ及びＷＲＰＳＴの試験長さは同じ障害網羅度を
もつ確定試験の試験長さを超過する。しかしながらＨＰ
ＳＴのパターン総数は同等の網羅度についてＲＰＳＴの
パターン総数をかなり下回る。
クトＢＩＳＴ手法であることを示している。ＨＰＳＴ重
み発生アルゴリズムにより重み付きランダムパターン試
験よりも一段と多くの矛盾する入力要求が固定値「重
み」を使用する衝撃を低減することができる。もちろん
ＨＰＳＴ及びＷＲＰＳＴの試験長さは同じ障害網羅度を
もつ確定試験の試験長さを超過する。しかしながらＨＰ
ＳＴのパターン総数は同等の網羅度についてＲＰＳＴの
パターン総数をかなり下回る。
【００４８】それぞれ5,200 個のゲートを含む11個のバ
イポーラチツプ及び26,000個のゲートを含む１つのＣＭ
ＯＳチツプに関して実験が行われた。12個のチツプのう
ちの３つはかなりランダムパターン抵抗性であつた。こ
の３つを試験することのできる最高のランダムパターン
は100,096 個のフラツトランダムパターンの後、84.4
〔％〕の（障害同値類の）障害網羅度をもたらした。次
の表中のこれら12個のチツプについてのデータは平均パ
ターン数（ＮＰＡＴ）、重みセツト数（ＮＷＴ）及び全
チツプ上の無冗長障害の100 ％障害網羅度のための（モ
デル３０８１プロセツサＣＰＵセコンドにおける）ＣＰ
Ｕ時間を示している。平均はＨＰＳＴ法を重み付きラン
ダムパターン試験と比較する。注意すべきは一段と多く
の重みセツトの使用によつてパターン数が低減すること
である。
イポーラチツプ及び26,000個のゲートを含む１つのＣＭ
ＯＳチツプに関して実験が行われた。12個のチツプのう
ちの３つはかなりランダムパターン抵抗性であつた。こ
の３つを試験することのできる最高のランダムパターン
は100,096 個のフラツトランダムパターンの後、84.4
〔％〕の（障害同値類の）障害網羅度をもたらした。次
の表中のこれら12個のチツプについてのデータは平均パ
ターン数（ＮＰＡＴ）、重みセツト数（ＮＷＴ）及び全
チツプ上の無冗長障害の100 ％障害網羅度のための（モ
デル３０８１プロセツサＣＰＵセコンドにおける）ＣＰ
Ｕ時間を示している。平均はＨＰＳＴ法を重み付きラン
ダムパターン試験と比較する。注意すべきは一段と多く
の重みセツトの使用によつてパターン数が低減すること
である。
【００４９】
【表３】
【００５０】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成の双方について種々の変
更を加えても良い。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成の双方について種々の変
更を加えても良い。
【００５１】
【発明の効果】上述のように本発明の方法及び回路は集
積回路デバイスの試験に大きな利点を提供することが理
解できる。さらに本発明は試験回路をチツプ自身上に移
動させる方法を提供する。これは上述したような多数の
利点を提供し、特に注目すべきは重み記憶装置にオンチ
ツプＲＡＭ回路を用いることは製造環境において優れた
柔軟性及び利益を提供するということである。また本発
明は機能性の損失を生ずることなく、消費するチツプ領
域が小さい試験方法及び回路を提供する。また上述した
幾つかの目的を本発明が達成することは明らかである。
積回路デバイスの試験に大きな利点を提供することが理
解できる。さらに本発明は試験回路をチツプ自身上に移
動させる方法を提供する。これは上述したような多数の
利点を提供し、特に注目すべきは重み記憶装置にオンチ
ツプＲＡＭ回路を用いることは製造環境において優れた
柔軟性及び利益を提供するということである。また本発
明は機能性の損失を生ずることなく、消費するチツプ領
域が小さい試験方法及び回路を提供する。また上述した
幾つかの目的を本発明が達成することは明らかである。
【図１】図１はランダムパターン抵抗性障害の検出にお
いていかにすれば重み付きランダムパターン試験が効果
的になるかを示すブロツク図である。
いていかにすれば重み付きランダムパターン試験が効果
的になるかを示すブロツク図である。
【図２】図２（Ａ）及び（Ｂ）は本発明により構成され
た重み制御回路を示すブロツク図である。
た重み制御回路を示すブロツク図である。
【図３】図３はＳＴＵＭＰＳ（ＭＩＳＲ（複数入力シフ
トレジスタ）及び並列ＳＲＳＧ（シフトレジスタシーケ
ンス発生回路）を使用する自己試験）回路への本発明の
原理の適用を示すブロツク図である。
トレジスタ）及び並列ＳＲＳＧ（シフトレジスタシーケ
ンス発生回路）を使用する自己試験）回路への本発明の
原理の適用を示すブロツク図である。
【図４】図４（Ａ）及び（Ｂ）は重み係数「４」の場合
の従来の試験発生回路の実施例を示すブロツク図であ
り、バイアスされた各入力は重み付けられた値を選択す
るのに線形帰還シフトレジスタに組合わせ論理回路を加
えた４つのステージを必要とするという特定の例を示し
ている。
の従来の試験発生回路の実施例を示すブロツク図であ
り、バイアスされた各入力は重み付けられた値を選択す
るのに線形帰還シフトレジスタに組合わせ論理回路を加
えた４つのステージを必要とするという特定の例を示し
ている。
１０……線形帰還シフトレジスタ（ＬＦＳＲ）、ＰＲＰ
Ｇデータ形成ブロツク、１１、１２、１３、２１……Ａ
ＮＤゲート、１４……マルチプレクサ、１５……セレク
タ、１６……ＸＯＲブロツク、１７……ゲート、１８…
…試験パターン発生回路、１９Ａ〜１９Ｎ……走査チヤ
ネル、２０、２０′……重み付け回路、２２……ＯＲゲ
ート、３０……記憶手段、３１……重み記憶ＲＡＭ、３
２……バツフア、３３……アドレス発生回路。
Ｇデータ形成ブロツク、１１、１２、１３、２１……Ａ
ＮＤゲート、１４……マルチプレクサ、１５……セレク
タ、１６……ＸＯＲブロツク、１７……ゲート、１８…
…試験パターン発生回路、１９Ａ〜１９Ｎ……走査チヤ
ネル、２０、２０′……重み付け回路、２２……ＯＲゲ
ート、３０……記憶手段、３１……重み記憶ＲＡＭ、３
２……バツフア、３３……アドレス発生回路。
フロントページの続き (72)発明者 ケネス・デイビツド・ワグナー アメリカ合衆国、ニユーヨーク州12590、 ワツピンガーズ・フオールズ、ヘレン・ ドライブ 27番地 (72)発明者 ジヨン・アーサー・ワイクカウスキー アメリカ合衆国、オレゴン州97062、チ ユラテイン、サウスウエスト・ノウルウ ツド・コート 6510番地 (56)参考文献 特開 昭60−1578（ＪＰ，Ａ) 国際公開91／3014（ＷＯ，Ａ)
Claims (6)
- 【請求項１】２進数の疑似ランダムシーケンスを発生す
る手段と、 上記疑似ランダムシーケンスから単一ビツトを受け取つ
て重み付き出力シーケンスを発生し、かつ供給された重
み付け信号に従つて２進数の分散の仕方を変更するよう
にした重み付け手段と、上記重み付け信号として 上記重み付け手段に転送するた
めに２ビツトの重みシーケンスを記憶する重み記憶手段
とを具えることを特徴とするデイジタル試験信号発生回
路。 - 【請求項２】上記疑似ランダムシーケンス発生手段は線
形帰還シフトレジスタを含むことを特徴とする請求項１
に記載のデイジタル試験信号発生回路。 - 【請求項３】上記重み記憶手段はランダムアクセスメモ
リ（ＲＡＭ）を含むことを特徴とする請求項１に記載の
デイジタル試験信号発生回路。 - 【請求項４】上記重み記憶手段は読出し専用メモリ（Ｒ
ＯＭ）を含むことを特徴とする請求項１に記載のデイジ
タル試験信号発生回路。 - 【請求項５】上記重み付け手段は、 上記疑似ランダムシーケンス発生手段から単一ビツトを
受け取るＡＮＤゲートと、 上記ＡＮＤゲートからの出力信号を受け取るＯＲゲート
とを具え、 上記ＡＮＤゲート及び上記ＯＲゲートはそれぞれ上記重
み記憶手段から単一ビツト入力を受け取ることを特徴と
する請求項１に記載のデイジタル試験信号発生回路。 - 【請求項６】回路チツプデバイス上に配置され、上記重
み付き出力シーケンスを受け取つて試験をすることを特
徴とする請求項１に記載のデイジタル試験信号発生回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74909391A | 1991-08-23 | 1991-08-23 | |
| US07/749093 | 1991-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196693A JPH05196693A (ja) | 1993-08-06 |
| JP2584172B2 true JP2584172B2 (ja) | 1997-02-19 |
Family
ID=25012224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207428A Expired - Lifetime JP2584172B2 (ja) | 1991-08-23 | 1992-07-09 | デイジタル試験信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5612963A (ja) |
| EP (1) | EP0529290B1 (ja) |
| JP (1) | JP2584172B2 (ja) |
| DE (1) | DE69209404T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518405A (ja) * | 2007-02-12 | 2010-05-27 | メンター グラフィックス コーポレイション | 低消費電力スキャンテスト技術および装置 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5968194A (en) * | 1997-03-31 | 1999-10-19 | Intel Corporation | Method for application of weighted random patterns to partial scan designs |
| US6061818A (en) * | 1997-05-08 | 2000-05-09 | The Board Of Trustees Of The Leland Stanford Junior University | Altering bit sequences to contain predetermined patterns |
| KR100292821B1 (ko) * | 1997-09-08 | 2001-06-15 | 윤종용 | 병렬 시그너츄어 압축 회로 |
| US5983380A (en) * | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
| US6178534B1 (en) | 1998-05-11 | 2001-01-23 | International Business Machines Corporation | System and method for using LBIST to find critical paths in functional logic |
| US6662327B1 (en) * | 1998-05-13 | 2003-12-09 | Janusz Rajski | Method for clustered test pattern generation |
| US6195775B1 (en) | 1998-09-02 | 2001-02-27 | International Business Machines Corporation | Boundary scan latch configuration for generalized scan designs |
| IL132898A (en) * | 1999-11-11 | 2009-09-01 | Nds Ltd | System for bitstream generation |
| US6684358B1 (en) * | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
| US6874109B1 (en) * | 1999-11-23 | 2005-03-29 | Janusz Rajski | Phase shifter with reduced linear dependency |
| US7493540B1 (en) | 1999-11-23 | 2009-02-17 | Jansuz Rajski | Continuous application and decompression of test patterns to a circuit-under-test |
| WO2001039254A2 (en) * | 1999-11-23 | 2001-05-31 | Mentor Graphics Corporation | Continuous application and decompression of test patterns to a circuit-under-test |
| US6353842B1 (en) | 1999-11-23 | 2002-03-05 | Janusz Rajski | Method for synthesizing linear finite state machines |
| US9134370B2 (en) | 1999-11-23 | 2015-09-15 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US8533547B2 (en) * | 1999-11-23 | 2013-09-10 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US6327687B1 (en) | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
| US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US6557129B1 (en) | 1999-11-23 | 2003-04-29 | Janusz Rajski | Method and apparatus for selectively compacting test responses |
| US6591388B1 (en) * | 2000-04-18 | 2003-07-08 | International Business Machines Corporation | High speed sink/source register to reduce level sensitive scan design test time |
| US6671838B1 (en) * | 2000-09-27 | 2003-12-30 | International Business Machines Corporation | Method and apparatus for programmable LBIST channel weighting |
| US6678707B1 (en) * | 2000-10-30 | 2004-01-13 | Hewlett-Packard Development Company, L.P. | Generation of cryptographically strong random numbers using MISRs |
| JP4228061B2 (ja) * | 2000-12-07 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置および試験方法 |
| US6795948B2 (en) | 2000-12-27 | 2004-09-21 | Intel Corporation | Weighted random pattern test using pre-stored weights |
| US6886124B2 (en) * | 2001-02-07 | 2005-04-26 | Nec Corporation | Low hardware overhead scan based 3-weight weighted random BIST architectures |
| US6557132B2 (en) | 2001-02-22 | 2003-04-29 | International Business Machines Corporation | Method and system for determining common failure modes for integrated circuits |
| KR100419902B1 (ko) * | 2001-06-19 | 2004-03-04 | 삼성전자주식회사 | 선형 피드백 쉬프트 레지스터를 이용한 고속 자체 테스트회로 |
| US6968489B2 (en) * | 2002-01-23 | 2005-11-22 | International Business Machines Corporation | Pseudo random optimized built-in self-test |
| US20030188273A1 (en) * | 2002-03-28 | 2003-10-02 | Intel Corporation | Simulation-based technique for contention avoidance in automatic test pattern generation |
| DE10221611B4 (de) * | 2002-05-15 | 2013-01-24 | Infineon Technologies Ag | Digitalbaustein mit einer Selbsttestfunktion |
| US7240260B2 (en) | 2002-12-11 | 2007-07-03 | Intel Corporation | Stimulus generation |
| US7197721B2 (en) * | 2002-12-17 | 2007-03-27 | Intel Corporation | Weight compression/decompression system |
| US7080298B2 (en) * | 2003-02-04 | 2006-07-18 | Toshiba America Electronic Components | Circuit apparatus and method for testing integrated circuits using weighted pseudo-random test patterns |
| US6961886B2 (en) * | 2003-04-16 | 2005-11-01 | International Business Machines Corporation | Diagnostic method for structural scan chain designs |
| US20040230882A1 (en) * | 2003-05-12 | 2004-11-18 | International Business Machines Corporation | Pseudo random LBIST controls |
| WO2005031378A1 (en) * | 2003-09-26 | 2005-04-07 | Koninklijke Philips Electronics N.V. | Method and system for selectively masking test responses |
| JP4440658B2 (ja) * | 2004-01-20 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
| US20050229061A1 (en) * | 2004-04-01 | 2005-10-13 | Sung-Ho Kang | Method of efficiently compressing and decompressing test data using input reduction |
| CN100395557C (zh) * | 2005-03-04 | 2008-06-18 | 清华大学 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
| DE102005046588B4 (de) * | 2005-09-28 | 2016-09-22 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen |
| CN102129031B (zh) | 2006-02-17 | 2015-03-11 | 明导公司 | 多级测试响应压缩器 |
| US7840865B2 (en) * | 2007-03-23 | 2010-11-23 | Mentor Graphics Corporation | Built-in self-test of integrated circuits using selectable weighting of test patterns |
| US8625339B2 (en) * | 2011-04-11 | 2014-01-07 | Grandis, Inc. | Multi-cell per memory-bit circuit and method |
| US8230265B2 (en) | 2010-03-31 | 2012-07-24 | Microsoft Corporation | Testing software in electronic devices |
| CN114563694B (zh) * | 2022-03-31 | 2022-10-28 | 上海韬润半导体有限公司 | 时钟门控控制电路及芯片测试电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3719885A (en) * | 1971-12-13 | 1973-03-06 | Ibm | Statistical logic test system having a weighted random test pattern generator |
| US4687988A (en) * | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4801870A (en) * | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US5043988A (en) * | 1989-08-25 | 1991-08-27 | Mcnc | Method and apparatus for high precision weighted random pattern generation |
| DE69126199T2 (de) * | 1991-02-21 | 1997-10-16 | Ibm | Integrierter Schaltkreis mit eingebautem Selbsttest für die Erkennung logischer Fehler |
| US5323400A (en) * | 1991-09-09 | 1994-06-21 | Northern Telecom Limited | Scan cell for weighted random pattern generation and method for its operation |
| US5394405A (en) * | 1992-04-24 | 1995-02-28 | International Business Machines Corporation | Universal weight generator |
| US5297151A (en) * | 1992-06-17 | 1994-03-22 | International Business Machines Corporation | Adjustable weighted random test pattern generator for logic circuits |
| US5414716A (en) * | 1993-09-22 | 1995-05-09 | Mitsubishi Electronic Research Laboratories, Inc. | Weighting system for testing of circuits utilizing determination of undetected faults |
-
1992
- 1992-07-09 JP JP4207428A patent/JP2584172B2/ja not_active Expired - Lifetime
- 1992-07-18 EP EP92112327A patent/EP0529290B1/en not_active Expired - Lifetime
- 1992-07-18 DE DE69209404T patent/DE69209404T2/de not_active Expired - Fee Related
-
1995
- 1995-06-07 US US08/486,100 patent/US5612963A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518405A (ja) * | 2007-02-12 | 2010-05-27 | メンター グラフィックス コーポレイション | 低消費電力スキャンテスト技術および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0529290B1 (en) | 1996-03-27 |
| EP0529290A1 (en) | 1993-03-03 |
| US5612963A (en) | 1997-03-18 |
| DE69209404T2 (de) | 1996-10-10 |
| DE69209404D1 (de) | 1996-05-02 |
| JPH05196693A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2584172B2 (ja) | デイジタル試験信号発生回路 | |
| JP3652845B2 (ja) | 線形帰還シフトレジスタ，多重入力記号レジスタ及びこれらを用いた内蔵自己診断回路 | |
| JP2554410B2 (ja) | テストパターンビットシーケンス生成回路及びディジタル回路デバイスのテスト方法 | |
| US5325367A (en) | Memory device containing a static ram memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static ram memory | |
| US6662327B1 (en) | Method for clustered test pattern generation | |
| KR100309537B1 (ko) | 논리회로테스트용셀프테스트회로를포함한집적회로및그테스트방법 | |
| EP0472818B1 (en) | Built-in self test for integrated circuits | |
| US5258986A (en) | Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories | |
| US6553530B1 (en) | Integrated circuit devices that include self-test apparatus for testing a plurality of functional blocks and methods of testing same | |
| US3961252A (en) | Testing embedded arrays | |
| EP1241678B1 (en) | Built-in self test circuit employing a linear feedback shift register | |
| US4903266A (en) | Memory self-test | |
| US5475694A (en) | Fuzzy multiple signature compaction scheme for built-in self-testing of large scale digital integrated circuits | |
| US8156391B2 (en) | Data controlling in the MBIST chain architecture | |
| JP2525945B2 (ja) | メモリのチェッカボ―ド自己試験装置および方法 | |
| JPH097397A (ja) | メモリ・アレイ組込み自己テスト回路及びそのための方法 | |
| EP1348134B1 (en) | Weighted random pattern test using pre-stored weights | |
| US20050138501A1 (en) | System and method for testing electronic devices on a microchip | |
| JP5139612B2 (ja) | テストポイントを挿入した半導体集積回路装置 | |
| US6920597B2 (en) | Uniform testing of tristate nets in logic BIST | |
| JPH06102327A (ja) | メモリ内蔵型半導体集積回路およびその論理設計方法 | |
| Pomeranz et al. | On methods to match a test pattern generator to a circuit-under-test | |
| KR100319711B1 (ko) | 디버깅기능을갖는내장자기테스트회로 | |
| JP4025301B2 (ja) | 電子回路試験用回路、電子回路試験装置、および電子回路試験方法 | |
| JPH0257988A (ja) | 試験パターン発生器 |