JP3474214B2 - 論理回路及びこの論理回路を備えたテスト容易化回路 - Google Patents

論理回路及びこの論理回路を備えたテスト容易化回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のテ
スト容易化設計、特に組み込み自己テストに好適な論理
回路及びこの論理回路を用いたテスト容易化回路に関す
る。
【０００２】
【従来の技術】半導体技術の急速な進歩により、ＬＳＩ
をより一層大規模化・複雑化・高性能化したＶＬＳＩが
登場し、さらにはＵＬＳＩの登場が間近という状況にな
りつつある。これに伴って、これらのチップをどのよう
にテストすべきかという問題が極めて深刻な問題となっ
てきた。
【０００３】従来のＬＳＩチップでは通常動作用に定義
された機能だけを用いてＬＳＩテスタでテストすること
が一般に行なわれていたが、ＶＬＳＩ，ＵＬＳＩでは膨
大な量のテストベクトルを作成する必要があり、しか
も、これらチップのテストに対応できるＬＳＩテスタも
ますます高性能、従ってより高価なものに限定される。
【０００４】さらに、これらテストベクトルがどの程度
十分にチップをテストしているかの客観的な判定は別に
行なわなければならず、多大なＣＰＵコストが必要とな
る。こうした理由から、従来の手法でＶＬＳＩ，ＵＬＳ
Ｉのチップを完全にテストするのは、現実的に見てほぼ
不可能である。
【０００５】こうした深刻な問題に対する解として、チ
ップの内部にあらかじめテストを容易にするためのテス
ト用回路を組込み、低コストで完全にテストするテスト
容易化設計が注目され普及しつつある。
【０００６】テスト容易化設計の一種である組込み自己
テスト（Built-In Self Test、以下、ＢＩＳＴ）は、被
テスト回路（Device Under Test 、以下ＤＵＴ）である
ＬＳＩチップに、それ自身の内部の回路ブロックに対す
るテストデータ発生回路とテスト結果判定回路とを内蔵
させ、外部からの信号でテストを開始させ、テスト終了
後、良否判定結果信号または判定のためのテスト結果を
出力させるというテストで、ＬＳＩテスタがほとんど不
要であり、テストコスト削減にきわめて有効である。し
かも、チップを実使用と同じ条件下でテストでき、シス
テムに組込んだ後もテストできる。これら多くの際立っ
た利点により、ＶＬＳＩおよびＵＬＳＩのテストにおい
てＢＩＳＴは極めて重要な役割を果たすものと期待され
ている。
【０００７】上記のようなＢＩＳＴにおいて、最も基本
的な技術は、シグネチャ解析（Signature Analysis) と
呼ばれるものである。この技術は、線型帰還シフトレジ
スタ（Linear Feedback Shift Register、以下、ＬＦＳ
Ｒ）を基本としており、まずこれについて説明する。
【０００８】ＬＦＳＲ（ｎビット幅とする）は、テスト
データ発生回路としてもテスト結果判定回路としても利
用できる。テストデータ発生回路としてのＬＦＳＲは、
図３（ａ）（ｎ＝８の場合）に示すように、シリアル接
続されたｎ個のＤ型フリップフロップ３１と、所定のフ
リップフロップ３１の出力Ｑの排他的論理和（exclusiv
e-ＯＲ、以下、ＸＯＲ）を生成して前記シリアル接続さ
れた第１番目のフリップフロップ３１のＤ入力に入力す
る帰還（feedback）回路３２とから構成される簡単なレ
ジスタ回路である。
【０００９】上記フリップフロップ３１にall-０以外の
初期値（このＬＦＳＲでは初期化用の回路は省略してい
る）を設定してから動作させると、（２n −１）個のほ
ぼランダムなデータ（擬似乱数）出力を一定順序で繰り
返す。この擬似乱数は、ｎ個のフリップフロップ３１の
出力のいずれか（Ｏｕｔｉ，ｉ＝０，・・，７）を利用
すればシーケンシャルに取り出すこともできるし、これ
らの出力全てを利用すれば並列に取り出すこともでき
る。最近の多ビット幅でデータ処理がなされるＶＬＳＩ
やＵＬＳＩでは、後者の方式が一般的かつ重要である。
【００１０】さて、シグネチャ解析は、ＬＦＳＲをテス
ト結果判定回路として利用する技術である。この場合
も、ＤＵＴからの出力をシリアルに入力するタイプのＬ
ＦＳＲと、ＭＩＳＲ（Multiple Input Signature Regis
ter)とも呼ばれる並列入力タイプのＬＦＳＲとがある
が、ＶＬＳＩやＵＬＳＩではやはり後者の方が圧倒的に
重要である。そこで以後は、これに絞って説明していく
ことにする。
【００１１】ｎビット並列入力タイプのＬＦＳＲの構成
例を図３（ｂ）（ｎ＝８の場合）に示す。ＬＦＳＲ内の
ビットｉ（ｉ＝０，・・，６）のフリップフロップ３３
のＱ出力とビットｉの外部データ（Ｉｎｉ）が付加され
たＸＯＲ回路３４を介してビット（ｉ＋１）のフリップ
フロップ３３のＤ入力に入力されるようになっており、
また、ビット０のフリップフロップ３３のＤ入力には、
前述のＬＦＳＲの帰還回路３２の出力とビット０の外部
データとがＸＯＲ回路３４を介して入力されるようにな
っている。
【００１２】この構成により、ある確定値が格納された
ＬＦＳＲにＤＵＴからの応答出力が順次印加されていく
と、それらの値に応じて内部のフリップフロップにほぼ
ランダムなデータが形成されていき、最終的にはある固
有のテスト結果データがＬＦＳＲ内に形成されていくこ
ととなる。このＬＦＳＲ内部に生成されるデータをシグ
ネチャ（signature 、署名）と呼び、ＤＵＴからの応答
出力を印加してシグネチャを生成していく動作をシグネ
チャ圧縮動作と呼ぶ。
【００１３】シグネチャ解析は、一連のテストデータに
対するＤＵＴからの応答出力をシグネチャ圧縮し、最後
にＬＦＳＲ内に残ったテスト結果（シグネチャ）を期待
値と１回だけ比較することにより、ＤＵＴ（自身の内部
の回路ブロック）の良否判定を行なう解析法である。一
般に、十分なテストデータでシグネチャ圧縮を実行した
後に上記のシグネチャが正しい確率は、正常時と異なる
出力があったにも拘らず最終のシグネチャが結果で正常
時と同一になってしまう「うそつき（Aliasing）」確率
を１から差し引いた、（１−２-n）となる「うそつき」
確率は、一般にｎが大きく（ｎ＞２４）なれば無視でき
るので、多ビット（ｎ≧３２）幅のデータ処理が一般的
なＶＬＳＩやＵＬＳＩでは、シグネチャ解析の信頼性は
極めて高いものとなる。なお、上記のＬＦＳＲはＢＩＳ
Ｔ専用に設けることもあるが、テスト用回路の節約とい
う意味から通常動作用のレジスタを転用することも多く
行なわれている。
【００１４】上記のようなＢＩＳＴにも問題点はある。
最も重要なのは、ＢＩＳＴの利点の裏返しであり、ＢＩ
ＳＴ実行後は基本的に多数のテストデータに対する被テ
スト回路（ＤＵＴ）からの応答データをシグネチャ圧縮
した１個のテスト結果データしか残らないため、故障の
存在を検出はできるが、故障が発生したサイクルおよび
その時の出力データを知ることができないため、故障箇
所を特定する故障診断は容易でない、という問題であ
る。
【００１５】これへの対策として最も簡便かつ有効な方
法は、適当なテストモード下においてＬＦＳＲの排他的
論理和の帰還ループが遮断されるとともに、ＬＦＳＲを
構成するフリップフロップのシリアル接続部分がチップ
外部に接続されたデータ経路（スキャンチェーンとい
う）に含まれ、その内容がシリアルに読出される（スキ
ャン転送という）ようにすることである。さらに、ＬＦ
ＳＲに固定データを設定できるようにしておくと、ＢＩ
ＳＴ開始時の初期化が行なえるようになる（この初期化
はスキャン動作によりシリアルに行なうことも可能であ
る）。
【００１６】このように、ＢＩＳＴ用レジスタ回路にお
いては、通常動作、シグネチャ圧縮動作、スキャン動
作、固定データ設定の４種類の動作を簡易なテスト用付
加回路で可能にするのが、故障診断における弱点も補強
したＢＩＳＴを実現するために極めて重要である。
【００１７】上記のような特徴をもったＢＩＳＴ用レジ
スタの代表例がＢＩＬＢＯ（BUILT-IN Logic Block Obs
erver)である。これを図４に示す（８ビット幅）。
【００１８】この回路の動作は、２個のモード信号
Ｂ1 ，Ｂ２により決定される。Ｂ1 ＝１，Ｂ2 ＝１の
時、通常動作（ＤＵＴからの各出力Ｚ1 〜Ｚ8 が別々の
Ｄ型フリップフロップ４１に格納される）をし（図５
（ａ））、Ｂ1 ＝１，Ｂ2 ＝０の時、８個のフリップフ
ロップ４１は並列入力ＬＦＳＲとして動作し（図５
（ｃ））、並列シグネチャ圧縮が可能となる。また、Ｂ
1 ＝０，Ｂ2 ＝０の時、各フリップフロップ４１はシフ
トレジスタとなってスキャン動作可能になる（図５
（ｂ））。さらに、図示していないが、Ｂ1 ＝０，Ｂ2
＝１の時、固定データ設定（リセット）可能となる。
【００１９】以上のようにＢＩＬＢＯ方式は、前述の故
障診断における弱点も補強したＢＩＳＴを実現するＢＩ
ＳＴ用レジスタを簡潔な構成で提供している。しかしな
がら、ＢＩＬＢＯ方式は、スキャン動作（および固定デ
ータ設定）の実現のため、ＤＵＴの出力からＬＦＳＲ内
部のフリップフロップまでの間にシグネチャ圧縮のため
に不可欠な排他的論理和回路４２に加え、ＡＮＤ回路４
３を挿入する必要があり、通常動作時の性能を低下させ
てしまうという大きな欠点があった。
【００２０】このＢＩＬＢＯ方式の欠点については、Ｄ
ＵＴが比率型またはプリチャージ型の出力を有する場合
に限っては、比較的簡単な対策がある。即ち、図６の比
率型ＲＯＭ５１において示されるように、その各出力と
接地電位との間で接続され、共通の信号によりオン／オ
フされる素子を設け、スキャン動作および初期値設定は
これらの素子をオン状態にすることによりＡＮＤ回路の
挿入なしに実現できる。
【００２１】図６において、５３はワード線、５４はビ
ット線、５２は常にオン状態にされたＰＭＯＳ素子で構
成されるビット線のロード（load）回路である。ＲＯＭ
５１のデータは、ビット線５４とワード線５３の交差す
る位置にＮＭＯＳ素子５５が配置される（論理０）か否
（論理１）かによって決まるようになっている。また、
上述の共通信号はＡ、これによりオン／オフされる素子
は５６である。
【００２２】この図６から明らかなように、共通信号Ａ
＝１に設定すると、ビット線５４の出力は強制的に論理
０となるため、信号Ｂの値により、スキャン動作（Ｂ＝
１の時）または固定データ設定（Ｂ＝０の時）が実現さ
れ（Ａ＝０かつＢ＝０では通常動作、Ａ＝０かつＢ＝１
では並列シグネチャ圧縮）、ＢＩＬＢＯで見られるよう
なＡＮＤ回路は不要となっている。
【００２３】しかしながら、上記のような対策が可能な
のは、あくまでＤＵＴの出力が比率型またはプリチャー
ジ型になっている場合だけであり、より一般的な出力に
なっている場合の解は得られていなかった。
【００２４】一方、特開平３−９１９４２号公報には、
外部入力線Ｉ1 〜Ｉ5 とＤ型フリップフロップ回路Ｆ1
〜Ｆ5 の出力Ｑ1 〜Ｑ5 を入力とするセレクタ回路Ｓ1
〜Ｓ5 を備え、外部入力をセレクタ回路を介して出力す
ることにより、レジスタ部を通過させるフィールドスル
ーモードの動作を行ない、演算速度を向上させた半導体
集積回路装置のビルトインテスト回路が開示されてい
る。
【００２５】しかしながら、このようなテスト回路にあ
っても、図４に示したＢＩＬＢＯ方式と同様に、シグネ
チャ圧縮に必要な排他的論理和回路ならびにスキャン動
作に必要なＡＮＤ回路が使用されている。
【００２６】
【発明が解決しようとする課題】上述のように、従来の
ＢＩＬＢＯにおいては、被テスト回路の出力からＬＦＳ
Ｒを構成するフリップフロップのデータ入力端子Ｄまで
のデータ経路の間に、シグネチャ圧縮のために不可欠な
ＸＯＲ回路に加え、スキャン動作実現のためにＡＮＤ回
路を挿入する必要があった。したがって、通常動作時に
ＤＵＴから与えられるデータは、ＸＯＲ回路とＡＮＤ回
路を介してフリップフロップにセットされるので、通常
動作時の動作速度が低下して性能の低下を招いていた。
【００２７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、被テスト回路
とＬＦＳＲを構成するフリップフロップとのデータ経路
にＡＮＤ回路を挿入することなく、ＢＩＬＢＯと同等の
機能を実現させる論理回路及びこの論理回路を用いたテ
スト容易化回路を提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、フリップフロップ回
路間に配置されたテスト容易化回路であって、第２の入
力信号と第１の制御信号を受けて、第１の制御信号が一
方の論理値にある場合は第２の入力信号及びその反転値
を出力し、第１の制御信号が他方の論理値にある場合に
は第２の入力信号を２つの出力端子から出力する第１の
回路と、第１の入力信号と第１の回路の出力信号を受け
て、第１の制御信号が一方の論理値にある場合は、第１
の入力信号の論理値にしたがって第１の回路から出力さ
れる第２の入力信号又はその反転値を択一的に選択して
出力することにより、第１の入力信号と第２の入力信号
との排他的論理和値を出力し、第１の制御信号が他方の
論理値にある場合には、第１の入力信号の論理値にかか
わらず第１の回路の２つの出力端子から出力される第２
の入力信号の内一方の第２の入力信号を出力する第２の
回路とを有することを特徴とする。
【００２９】第２の手段は、フリップフロップ回路間に
配置されたテスト容易化回路であって、第２の入力信号
と第１の￥制御信号を受けて、第１の制御信号が一方の
論理値にある場合は第２の入力信号及びその反転値を出
力し、第１の制御信号が他方の論理値にある場合には第
２の入力信号を２つの出力端子から出力する第１の回路
と、第１の入力信号と第１の回路の出力信号を受けて、
第１の制御信号が一方の論理値にある場合は、第１の入
力信号の論理値にしたがって第１の回路から出力される
第２の入力信号又はその反転値を択一的に選択し、選択
した信号を反転して出力することにより、第１の入力信
号と第２の入力信号との排他的否定論理和値を出力し、
第１の制御信号が他方の論理値にある場合には、第１の
入力信号の論理値にかかわらず第１の回路の２つの出力
端子から出力される第２の入力信号の内一方の第２の入
力信号を反転して出力する第２の回路とを有することを
特徴とする。
【００３０】第３の手段は、前記第１の手段の論理回路
と、第３の入力信号と第２の制御信号を受けて、第２の
制御信号が一方の論理値にある場合は、第３の入力信号
を第２の入力信号として第１の回路に出力し、第２の制
御信号が他方の論理値にある場合には、固定値を第２の
入力信号として第１の回路に出力する第３の回路とを有
することを特徴とする。
【００３１】第４の手段は、前記第２の手段の論理回路
と、第３の入力信号と第２の制御信号を受けて、第２の
制御信号が一方の論理値にある場合は、第３の入力信号
の反転値を第２の入力信号として第１の回路に出力し、
第２の制御信号が他方の論理値にある場合には、固定値
を第２の入力信号として第１の回路に出力する第３の回
路とを有することを特徴とする。
【００３２】第５の手段は、前記第１又は第３の手段に
おいて、前記第１の回路は、第１の制御信号を反転出力
する第１のインバータと、第１の制御信号及び第１のイ
ンバータの出力信号にしたがって、第２の入力信号を受
けて反転出力する第１のクロックトインバータと、第１
の制御信号及び第１のインバータの出力信号にしたがっ
て、第１のクロックトインバータがオン状態にある時に
第１のクロックトインバータの入出力端子を非接続状態
とし、第１のクロックトインバータがオフ状態にある時
には第１のクロックトインバータの入出力端子を接続す
る第１のトランスファゲートとからなり、前記第２の回
路は、第１の入力信号を反転出力する第２のインバータ
と、第１の入力信号及び第２のインバータの出力信号に
したがって、第１のクロックトインバータの出力端子と
第２の回路の出力端子とを接続／非接続制御する第２の
トランスファゲートと、第１の入力信号及び第２のイン
バータの出力信号にしたがって、第２のトランスファゲ
ートの接続／非接続制御とは逆に第１のクロックトイン
バータの入力端子と第２の回路の出力端子とを非接続／
接続制御する第３のトランスファゲートとからなること
を特徴とする。
【００３３】第６の手段は、前記第２又は第４の手段に
おいて、前記第１の回路は、第１の制御信号を反転出力
する第１のインバータと、第１の制御信号及び第１のイ
ンバータの出力信号にしたがって、第２の入力信号を受
けて反転出力する第１のクロックトインバータと、第１
の制御信号及び第１のインバータの出力信号にしたがっ
て、第１のクロックトインバータがオン状態にある時に
第１のクロックトインバータの入出力端子を非接続状態
とし、第１のクロックトインバータがオフ状態にある時
には第１のクロックトインバータの入出力端子を接続す
る第１のトランスファゲートからなり、前記第２の回路
は、第１の入力信号を反転出力する第２のインバータ
と、入力端子が第１のクロックトインバータの出力端子
に接続されて、第１の入力信号及び第２のインバータの
出力信号にしたがってオン／オフ制御される第２のクロ
ックトインバータと、入力端子が第１のクロックトイン
バータの入力端子に接続され、出力端子が第２のクロッ
クトインバータの出力端子に接続されて、第１の入力信
号及び第２のインバータの出力信号にしたがって、第２
のクロックトインバータのオン／オフ制御と逆にオン／
オフ制御される第３のクロックトインバータとからなる
ことを特徴とする。
【００３４】第７の手段は、前記第３又は第４の手段の
論理回路と、論理回路の第３の入力信号が前段のフリッ
プフロップ（Ｆ／Ｆ）回路の出力となり、論理回路の第
２の回路の出力信号が次段のＦ／Ｆ回路の入力となるよ
うに、論理回路を介して縦続接続されたｎ個のＦ／Ｆ回
路と、ｎ番目のＦ／Ｆ回路を含む所定のＦ／Ｆ回路の出
力の排他的論理和をとる排他的論理和回路からなる帰還
回路と、第１の制御信号に基づいて、スキャンチェーン
の出力信号又は帰還回路の出力信号を選択し、選択した
信号を第３の入力信号とする論理回路を介して初段のＦ
／Ｆ回路に接続されてなる選択回路とを有することを特
徴とする。
【００３５】第８の手段は、前記第７の手段において、
前記第３又は第４の手段の論理回路は、第１及び第２の
制御信号にしたがって、第１及び第２の制御信号が一方
の論理値にある場合は、第１の入力信号として被テスト
回路の出力を並列入力してシグネチャ圧縮し、第１の制
御信号が一方の論理値かつ第２の制御信号が他方の論理
値にある場合は、第１の入力信号として被テスト回路の
出力をそれぞれ対応するＦ／Ｆ回路にセットし、第１の
制御信号が他方の論理値かつ第２の制御信号が一方の論
理値にある場合は、Ｆ／Ｆ回路にセットされた内容をス
キャンさせて順次読み出し、第１及び第２の制御信号が
他方の論理値にある場合は、固定値をＦ／Ｆ回路にセッ
トしてなることを特徴とする。
【００３６】
【００３７】
【作用】上記構成において、前記第１の手段は、第１の
制御信号にしたがって、第２の入力信号及びその反転値
を出力し、第１の入力信号にしたがって、第２の入力信
号又はその反転値を選択出力し、第１の入力信号と第２
の入力信号との排他的論理和値を得るようにしている。
【００３８】前記第２の手段は、第１の制御信号にした
がって、第２の入力信号及びその反転値を出力し、第１
の入力信号にしたがって、第２の入力信号又はその反転
値を選択出力し、選択した信号を反転して第１の入力信
号と第２の入力信号との排他的否定論和値を得るように
している。
【００３９】前記第３又は第４の手段は、第１及び第２
の制御信号が一方の論理値にある場合には第１の入力信
号と第３の入力信号との排他的論理値を出力し、第１の
制御信号が一方の論理値、第２の制御信号が他方の論理
値にある場合は第１の入力信号を出力し、第１の制御信
号が他方の論理値、第２の制御信号が一方の論理値にあ
る場合は第３の入力信号を出力し、第１及び第２の制御
信号が他方の論理値にある場合は固定値を出力するよう
にしている。
【００４０】前記第５の手段は、第１の制御信号が一方
の論理値にある場合は、第１のクロックトインバータを
オン状態とし、第１のトランスファゲートを非接続状態
とし、第１の入力信号にしたがって第１のクロックトイ
ンバータの出力又は第２の入力信号を選択出力し、第１
の制御信号が他方の論理値にある場合には、第１のクロ
ックトインバータをオフ状態とし、第１のトランスファ
ゲートを接続状態とし、第１の入力信号にかかわらず第
２の入力信号を出力するようにしている。
【００４１】前記第６の手段は、第１の制御信号が一方
の論理値にある場合は、第１のクロックトインバータを
オン状態とし、第１のトランスファゲートを非接続状態
とし、第１の入力信号にしたがって第１のクロックトイ
ンバータの出力又は第２の入力信号を選択して反転出力
し、第１の制御信号が他方の論理値にある場合には、第
１のクロックトインバータをオフ状態とし、第１のトラ
ンスファゲートを接続状態とし、第１の入力信号にかか
わらず第２の入力信号の反転値を出力するようにしてい
る。
【００４２】前記第７又は第８の手段は、第１及び第２
の制御信号にしたがって、シグネチャ圧縮動作、被テス
ト回路からのテストデータをＦ／Ｆ回路にセットする通
常動作、スキャン動作ならびにそれぞれのＦ／Ｆ回路に
固定値をセットするリセット動作からなる４つの動作モ
ードを行うようにしている。
【００４３】
【００４４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００４５】図１はこの発明の一実施例に係わる論理回
路を備えたテスト容易化回路の一部を示す図であり、同
図（ａ）は構成図、同図（ｂ）は同図（ａ）の一部構成
図、同図（ｃ）は同図（ａ）の動作説明図である。
【００４６】図１（ａ）に示すテスト容易化回路は、ｎ
ビット幅のＢＩＳＴ用レジスタ内部のＬＦＳＲの一部で
あり、ＬＦＳＲのｉ（ｉ＝１，２，・・，（ｎ−１））
番目のＤ型のフリップフロップ（Ｆ／Ｆ）回路１及び
（ｉ＋１）番目のＤ型のフリップフロップ（Ｆ／Ｆ）回
路２と、両Ｆ／Ｆ回路１，２を接続する論理回路３の部
分だけを図示したものである。
【００４７】また、図１（ａ）に示すテスト容易化回路
は、その１番目のＦ／Ｆ回路は、その入力Ｄが論理回路
３を介して図４に示したマルチプレクサ４４と同様のマ
ルチプレクサ（図示せず）の出力に接続されている。こ
のマルチプレクサは、スキャン動作時にはチップ外部か
ら接続されてきているスキャンチェーンの出力信号を選
択し、シグネチャ圧縮動作時には、ｎ番目のＦ／Ｆ回路
を含む所定のＦ／Ｆ回路の出力の排他的論理和をとる排
他的論理和（ＸＯＲ）回路からなるＬＦＳＲの帰還回路
（図示せず）の出力信号を選択する選択回路として機能
する。
【００４８】図１において、この発明の特徴となる論理
回路３は、第１の回路４、第２の回路５、第３の回路６
によって構成されている。
【００４９】第１の回路４は、クロックトインバータ７
と、Ｎチャネル及びＰチャネルＦＥＴからなるトランス
ファゲート８及びインバータ９とから構成されている。
クロックトインバータ７は、図１（ｂ）に示すように、
ＰチャネルのＦＥＴ１１，１２とＮチャネルのＦＥＴ１
３，１４とによって構成され、ＰチャネルのＦＥＴ１１
を導通制御する信号ＹとＮチャネルのＦＥＴ１４を導通
制御する信号Ｘとは互いに逆相となる。
【００５０】クロックトインバータ７は、ノードａに与
えられる第１の回路４の入力信号を受けて、第１の制御
信号Ａ及び第１の制御信号Ａをインバータ９により反転
した信号によりオン／オフ制御される。すなわち、クロ
ックトインバータ７は、第１の制御信号Ａが“１”（ハ
イレベル）の時はオン状態となり、第１の制御信号Ａが
“０”（ロウレベル）の時はオフ状態となり、インバー
タとして機能する。
【００５１】トランスファゲート８は、第１の制御信号
Ａと第１の制御信号Ａをインバータ９により反転した信
号によりクロックトインバータ７の入出力端子を接続／
非接続制御している。すなわち、トランスファゲート８
は、第１の制御信号Ａが“１”の時はクロックトインバ
ータ７の入出力端子ノードａとノードｂを非接続状態と
し、第１の制御信号Ａが“０”の時にはクロックトイン
バータ７の入出力端子ノードａとノードｂを接続状態に
する。
【００５２】したがって、第１の回路４は、第１の制御
信号Ａが“１”の時には、ノードａに与えられる入力信
号をそのまま出力するとともに、入力信号をクロックト
インバータ７で反転した反転信号をノードｂから出力す
る。一方、第１の制御信号Ａが“０”の時には、入力信
号をそのまま出力するとともに、トランスファゲート８
を介してノードｂから出力する。
【００５３】第２の回路５は、２つのクロックトインバ
ータ１５，１６とインバータ１７とから構成されてい
る。
【００５４】クロックトインバータ１５は、第１の回路
４の一方の出力であるノードｂから入力信号を受けて、
ＤＵＴからの出力信号（Ｄｉｎ）及びこの出力信号をイ
ンバータ１７により反転した信号を制御信号としてオン
／オフ制御される。クロックトインバータ１６は、第１
の回路４の他方の出力であるノードａから入力信号を受
けて、ＤＵＴからの出力信号（Ｄｉｎ）及びこの出力信
号をインバータ１７により反転した信号を制御信号とし
て、クロックトインバータ１５のオン／オフ制御とは逆
にオン／オフ制御される。
【００５５】すなわち、第２の回路５は、ＤＵＴからの
出力信号（Ｄｉｎ）が“１”にある時は、クロックトイ
ンバータ１５がオン状態、クロックトインバータ１６が
オフ状態となり、ノードｂに与えられた入力信号を反転
した信号をノードｃに出力する。一方、ＤＵＴからの出
力信号（Ｄｉｎ）が“０”にある時には、クロックトイ
ンバータ１５がオフ状態、クロックトインバータ１６が
オフ状態となり、ノードａに与えられた入力信号を反転
した信号をノードｃに出力する。
【００５６】したがって、第２の回路５は、ＤＵＴから
の出力信号（Ｄｉｎ）を選択信号として、第１の回路４
のノードａ又はノードｂから出力される出力信号のいず
れか一方の出力信号を選択するセレクタとして機能する
ことになる。
【００５７】このような第１の回路４と第２の回路５が
縦続接続された構成において、第２の回路５に与えられ
るＤＵＴからの出力信号（Ｄｉｎ）を第１の入力信号と
し、第１の回路４のノードｂに与えらえる入力信号を第
２の入力信号とすると、第１の制御信号Ａが“１”の時
に、第１及び第２の入力信号がともに“１”又は“０”
であると、ノードｃの出力信号は“１”となり、第１及
び第２の入力信号が“１”，“０”又は“０”，“１”
であると、ノードｃの出力信号は“０”となる。したが
って、第１の回路と第２の回路とは、第１の制御信号Ａ
が“１”の時には、ノードａに与えられる論理値とＤＵ
Ｔからの出力信号（Ｄｉｎ）の論理値との排他的否定論
調和をとる排他的否定論理和（ＸＮＯＲ）回路として機
能することになる。
【００５８】第３の回路６は、ｉ番目のＦ／Ｆ回路１の
出力Ｑと第２の制御信号Ｂとを入力とする否定論理積
（ＮＡＮＤ）回路により構成され、その否定論理積出力
は第１の回路４の入力となるノードａに与えられる。
【００５９】このような第１の回路４、第２の回路５な
らびに第３の回路６が縦続接続されてなる論理回路３に
おいて、第１の制御信号Ａが“１”、かつ第２の制御信
号Ｂが“１”の時には、第１の回路４と第２の回路５は
ＸＮＯＲ回路、第３の回路６はインバータとしてそれぞ
れ機能することになるので、ＤＵＴからの出力信号（Ｄ
ｉｎ）を第１の入力信号、ｉ番目のＦ／Ｆ回路１からの
出力Ｑを第３の入力信号とすると、論理回路３は第１の
入力信号と第３の入力信号を入力とする排他的論理和
（ＸＯＲ）回路として機能することになる。
【００６０】したがって、図１（ｃ）に示すように、第
１及び第２の制御信号Ａ，Ｂがともに“１”にある時
は、図１（ａ）に示したＬＦＳＲとしては、図５（ｃ）
に示すように、ＤＵＴからの出力を並列入力してシグネ
チャ圧縮することになる。
【００６１】次に、第１の制御信号Ａが“１”、かつ第
２の制御信号Ｂが“０”の時は、第１の回路４と第２の
回路５はＸＮＯＲ回路として機能し、第３の回路６の出
力は“１”となるので、第１の入力信号のＤＵＴからの
出力信号（Ｄｉｎ）と同じ論理値が論理回路３から出力
されて、（ｉ＋１）番目のＦ／Ｆ回路２に与えられる。
【００６２】したがって、図１（ｃ）に示すように、こ
のような条件において、ＬＦＳＲとしては、図５（ａ）
に示すように、通常動作が行われることになる。
【００６３】一方、第１の制御信号が“０”の時には、
第１の回路４のクロックトインバータ７がオフ状態、か
つトランスファゲート８が接続状態となり、第１の回路
４のノードａとノードｂとはともに第３の回路６の出力
と等しくなるので、論理回路３の出力はＤＵＴからの出
力信号（Ｄｉｎ）にかかわらず第３の回路６の出力とな
る。このことは、図４に示したＢＩＬＢＯ方式におい
て、ＤＵＴからの出力信号（Ｄｉｎ）とＬＦＳＲのＦ／
Ｆ回路４１とのデータ経路にＡＮＤゲート４３を挿入
し、このＡＮＤゲート４３の出力を“０”にして、ＤＵ
Ｔからの出力信号を無効としているのと等価となる。
【００６４】したがって、図１（ｃ）に示すように、第
１の制御信号Ａが“０”、かつ第２の制御信号Ｂが
“１”の時は、図５（ｂ）に示すように、それぞれのＦ
／Ｆ回路にセットされた内容がスキャンされて順次読み
出されるスキャン動作が行われる。
【００６５】一方、第１及び第２の制御信号Ａ，Ｂがと
もに“０”の時には、固定値として“０”がすべのてＦ
／Ｆ回路にセットされて、リセット動作が行なわれる。
【００６６】以上のように、本発明のテスト容易化回路
では、故障診断の容易性が付加されているＢＩＬＢＯと
同様に、通常動作，シグネチャ圧縮動作，スキャン動
作，固定データ設定（リセット動作）を簡潔な構成で実
現しているが、この際、図４に示すように、ＢＩＬＢＯ
では必要であった被テスト回路（ＤＵＴ）と内部のＬＦ
ＳＲのフリップフロップ４１との間に挿入されるＡＮＤ
回路４３は、本発明では不要となり、通常動作時の性能
の低下をＢＩＬＢＯより少なく構成できる。
【００６７】ＢＩＳＴは今後ユーザーに解放されること
が多くなると予想され、その場合に、通常動作と同じク
ロック周波数で実行されることになる。ここで、ＢＩＳ
Ｔは被テスト回路（ＤＵＴ）の通常動作でのクリティカ
ルパス（critical path)をテストできるようになってい
ることが重要だが、最近よく見られる極限までの高速動
作が要求されるようなＶＬＳＩ，ＵＬＳＩでは動作速度
がボトルネックとなる場合が多く、ＢＩＳＴ用回路の追
加による通常動作性能の低下は、本来良品とされるべき
チップがＢＩＳＴにより不良品と判定されるようになる
ことを意味する。
【００６８】従って、これらのＶＬＳＩ・ＵＬＳＩにと
って、ＢＩＳＴ（シグネチャ圧縮）での性能低下が少な
いということは、歩留りの向上に直接的に反映されるた
め極めて重要である。
【００６９】したがって、本発明では、ＢＩＳＴが通常
動作時のクリティカルパスをテストするようになってい
る極めて高速なＶＬＳＩ，ＵＬＳＩでは、歩留りの向上
が期待できる。
【００７０】図２はこの発明の第２の実施例を示す図で
ある。
【００７１】図２に示す実施例の特徴とするところは、
図１に示した第１の実施例の構成に比べて、第２の回路
５のクロックトインバータ１６，１７をＰチャネルとＮ
チャネルのＦＥＴからなるトランスファゲート２１，２
２に置き換え、第１の回路４と第２の回路５とでＮＡＮ
Ｄ回路を構成し、第３の回路６をＡＮＤ回路で構成し、
図２（ｂ）に示すように、図１に示した構成と同様の機
能を実現したことにある。
【００７２】このような構成においても、図１に示した
第１の実施例と同様の効果を得ることができる。さら
に、論理回路３を構成する総素子数は減少するが、ＣＭ
ＯＳプロセスにおいては必ずしもレイアウト面積が有意
に減少するとは限らず、また、ＤＵＴからの出力のフリ
ップフロップへのセットアップ時間も若干増加する可能
性があり、採用に当たっては十分な事前検討が必要であ
る。
【００７３】また、各信号の極性を変更する、さらに
は、クロックトインバータのゲート入力信号の配置を変
える（第１の制御信号ＡとＤｉｎ、または第２の制御信
号ＢとＤｉｎ）、といった変更も容易である。
【００７４】なお、本発明は上記実施例に限ることはな
く、本発明の論理回路３の一部をフリップフロップと組
合せることも可能であり、例えば第３の回路６をｉ番目
のＦ／Ｆ回路１に組み込み、第２の回路５のクロックト
インバータ１６，１７やトランスファゲート２１，２２
を（ｉ＋１）番目のＦ／Ｆ回路２に組み込むようにして
もよい。
【００７５】
【発明の効果】以上説明したように、この発明によれ
ば、第１の制御信号にしたがって第１の入力信号と第２
の入力信号との排他的論理和値を出力し、又は第１の入
力信号にかかわらず第２の入力信号を出力するようにし
たので、ＬＦＳＲにおけるＦ／Ｆ回路を接続するに好適
な論理回路を提供できる。
【００７６】また、上記論理回路を用いてＬＦＳＲを構
成してなるテスト容易化回路にあっては、被テスト回路
からＦ／Ｆ回路の入力までのデータ経路にＡＮＤ回路を
挿入することなく、シグネチャ圧縮動作、通常動作、ス
キャン動作ならびにリセット動作を行うことが可能とな
る。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係わる論理回路を用
いたテスト容易化回路の一部構成及び動作を示す図であ
る。
【図２】この発明の第２の実施例に係わる論理回路の構
成及び動作を示す図である。
【図３】従来の線形帰還シフトレジスタの構成を示す図
である。
【図４】従来のＢＩＬＢＯの構成を示す図である。
【図５】図４に示すＢＩＬＢＯの動作時における等価回
路の構成を示す図である。
【図６】被テスト回路が比率型出力を有するＢＩＬＢＯ
の構成を示す図である。
【符号の説明】 １，２ フリップフロップ（Ｆ／Ｆ）回路 ３ 論理回路 ４ 第１の回路 ５ 第２の回路 ６ 第３の回路 ７，１５，１６ クロックトインバータ ８，２１，２２ トランスファゲート ９，１７ インバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−140677（ＪＰ，Ａ) 特開 平４−69580（ＪＰ，Ａ) 特開 平３−118641（ＪＰ，Ａ) 特開 平４−255000（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 フリップフロップ回路間に配置されたテ
    スト容易化回路であって、 第２の入力信号と第１の制御信号を受けて、第１の制御
    信号が一方の論理値にある場合は第２の入力信号及びそ
    の反転値を出力し、第１の制御信号が他方の論理値にあ
    る場合には第２の入力信号を２つの出力端子から出力す
    る第１の回路と、 第１の入力信号と第１の回路の出力信号を受けて、第１
    の制御信号が一方の論理値にある場合は、第１の入力信
    号の論理値にしたがって第１の回路から出力される第２
    の入力信号又はその反転値を択一的に選択して出力する
    ことにより、第１の入力信号と第２の入力信号との排他
    的論理和値を出力し、第１の制御信号が他方の論理値に
    ある場合には、第１の入力信号の論理値にかかわらず第
    １の回路の２つの出力端子から出力される第２の入力信
    号の内一方の第２の入力信号を出力する第２の回路とを
    有することを特徴とする論理回路。
  2. 【請求項２】 フリップフロップ回路間に配置されたテ
    スト容易化回路であって、 第２の入力信号と第１の￥制御信号を受けて、第１の制
    御信号が一方の論理値にある場合は第２の入力信号及び
    その反転値を出力し、第１の制御信号が他方の論理値に
    ある場合には第２の入力信号を２つの出力端子から出力
    する第１の回路と、 第１の入力信号と第１の回路の出力信号を受けて、第１
    の制御信号が一方の論理値にある場合は、第１の入力信
    号の論理値にしたがって第１の回路から出力される第２
    の入力信号又はその反転値を択一的に選択し、選択した
    信号を反転して出力することにより、第１の入力信号と
    第２の入力信号との排他的否定論理和値を出力し、第１
    の制御信号が他方の論理値にある場合には、第１の入力
    信号の論理値にかかわらず第１の回路の２つの出力端子
    から出力される第２の入力信号の内一方の第２の入力信
    号を反転して出力する第２の回路とを有することを特徴
    とする論理回路。
  3. 【請求項３】 フリップフロップ回路間に配置されたテ
    スト容易化回路であって、 請求項１記載の論理回路と、 第３の入力信号と第２の制御信号を受けて、第２の制御
    信号が一方の論理値にある場合は、第３の入力信号を第
    ２の入力信号として第１の回路に出力し、第２の制御信
    号が他方の論理値にある場合には、固定値を第２の入力
    信号として第１の回路に出力する第３の回路とを有する
    ことを特徴とする論理回路。
  4. 【請求項４】 フリップフロップ回路間に配置されたテ
    スト容易化回路であって、 請求項２記載の論理回路と、 第３の入力信号と第２の制御信号を受けて、第２の制御
    信号が一方の論理値にある場合は、第３の入力信号の反
    転値を第２の入力信号として第１の回路に出力し、第２
    の制御信号が他方の論理値にある場合には、固定値を第
    ２の入力信号として第１の回路に出力する第３の回路と
    を有することを特徴とする論理回路。
  5. 【請求項５】 前記第１の回路は、 第１の制御信号を反転出力する第１のインバータと、 第１の制御信号及び第１のインバータの出力信号にした
    がって、第２の入力信号を受けて反転出力する第１のク
    ロックトインバータと、 第１の制御信号及び第１のインバータの出力信号にした
    がって、第１のクロックトインバータがオン状態にある
    時に第１のクロックトインバータの入出力端子を非接続
    状態とし、第１のクロックトインバータがオフ状態にあ
    る時には第１のクロックトインバータの入出力端子を接
    続する第１のトランスファゲートとからなり、 前記第２の回路は、 第１の入力信号を反転出力する第２のインバータと、 第１の入力信号及び第２のインバータの出力信号にした
    がって、第１のクロックトインバータの出力端子と第２
    の回路の出力端子とを接続／非接続制御する第２のトラ
    ンスファゲートと、 第１の入力信号及び第２のインバータの出力信号にした
    がって、第２のトランスファゲートの接続／非接続制御
    とは逆に第１のクロックトインバータの入力端子と第２
    の回路の出力端子とを非接続／接続制御する第３のトラ
    ンスファゲートとからなることを特徴とする請求項１又
    は３記載の論理回路。
  6. 【請求項６】 前記第１の回路は、 第１の制御信号を反転出力する第１のインバータと、 第１の制御信号及び第１のインバータの出力信号にした
    がって、第２の入力信号を受けて反転出力する第１のク
    ロックトインバータと、 第１の制御信号及び第１のインバータの出力信号にした
    がって、第１のクロックトインバータがオン状態にある
    時に第１のクロックトインバータの入出力端子を非接続
    状態とし、第１のクロックトインバータがオフ状態にあ
    る時には第１のクロックトインバータの入出力端子を接
    続する第１のトランスファゲートからなり、 前記第２の回路は、 第１の入力信号を反転出力する第２のインバータと、 入力端子が第１のクロックトインバータの出力端子に接
    続されて、第１の入力信号及び第２のインバータの出力
    信号にしたがってオン／オフ制御される第２のクロック
    トインバータと、 入力端子が第１のクロックトインバータの入力端子に接
    続され、出力端子が第２のクロックトインバータの出力
    端子に接続されて、第１の入力信号及び第２のインバー
    タの出力信号にしたがって、第２のクロックトインバー
    タのオン／オフ制御と逆にオン／オフ制御される第３の
    クロックトインバータとからなることを特徴とする請求
    項２又は４記載の論理回路。
  7. 【請求項７】 請求項３又は４記載の論理回路と、 論理回路の第３の入力信号が前段のフリップフロップ
    （Ｆ／Ｆ）回路の出力となり、論理回路の第２の回路の
    出力信号が次段のＦ／Ｆ回路の入力となるように、論理
    回路を介して縦続接続されたｎ個のＦ／Ｆ回路と、 ｎ番目のＦ／Ｆ回路を含む所定のＦ／Ｆ回路の出力の排
    他的論理和をとる排他的論理和回路からなる帰還回路
    と、 第１の制御信号に基づいて、スキャンチェーンの出力信
    号又は帰還回路の出力信号を選択し、選択した信号を第
    ３の入力信号とする論理回路を介して初段のＦ／Ｆ回路
    に接続されてなる選択回路とを有することを特徴とする
    テスト容易化回路。
  8. 【請求項８】 前記請求項３又は４記載の論理回路は、 第１及び第２の制御信号にしたがって、第１及び第２の
    制御信号が一方の論理値にある場合は、第１の入力信号
    として被テスト回路の出力を並列入力してシグネチャ圧
    縮し、第１の制御信号が一方の論理値かつ第２の制御信
    号が他方の論理値にある場合は、第１の入力信号として
    被テスト回路の出力をそれぞれ対応するＦ／Ｆ回路にセ
    ットし、第１の制御信号が他方の論理値かつ第２の制御
    信号が一方の論理値にある場合は、Ｆ／Ｆ回路にセット
    された内容をスキャンさせて順次読み出し、第１及び第
    ２の制御信号が他方の論理値にある場合は、固定値をＦ
    ／Ｆ回路にセットしてなることを特徴とする請求項７記
    載のテスト容易化回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867409A (en) * 1995-03-09 1999-02-02 Kabushiki Kaisha Toshiba Linear feedback shift register
JP2985056B2 (ja) * 1995-09-29 1999-11-29 日本プレシジョン・サーキッツ株式会社 Ｉｃ試験装置
TW338159B (en) * 1996-04-29 1998-08-11 Texas Instruments Inc Apparatus and method for subarray testing in dynamic random access memories using a built-in-self-test unit
EP0805460B1 (en) * 1996-04-30 2004-07-07 Texas Instruments Incorporated Integrated circuit having a built-in selft-test arrangement
US20020071325A1 (en) * 1996-04-30 2002-06-13 Hii Kuong Hua Built-in self-test arrangement for integrated circuit memory devices
JP3691170B2 (ja) * 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
KR100206128B1 (ko) * 1996-10-21 1999-07-01 윤종용 선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로
US5936900A (en) * 1996-12-19 1999-08-10 Texas Instruments Incorporated Integrated circuit memory device having built-in self test circuit with monitor and tester modes
US6408410B1 (en) * 1997-06-13 2002-06-18 Intel Corporation Method and apparatus for built in self-test of buffer circuits for speed related defects
KR100455373B1 (ko) * 1997-11-12 2005-01-17 삼성전자주식회사 다중 입력 부호 레지스터를 이용한 자동 셀프 테스트 회로
GB9814608D0 (en) 1998-07-07 1998-09-02 Lucas Ind Plc Data integrity checking apparatus
GB2345976B (en) * 1999-01-22 2003-06-25 Sgs Thomson Microelectronics Test circuit for memory
JP4183333B2 (ja) * 1999-03-23 2008-11-19 株式会社 沖マイクロデザイン 半導体集積回路およびその試験方法
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
WO2001039254A2 (en) 1999-11-23 2001-05-31 Mentor Graphics Corporation Continuous application and decompression of test patterns to a circuit-under-test
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
JP2002100738A (ja) 2000-09-25 2002-04-05 Toshiba Corp 半導体集積回路及びテスト容易化回路の自動挿入方法
JP4863547B2 (ja) * 2000-12-27 2012-01-25 ルネサスエレクトロニクス株式会社 Ｂｉｓｔ回路内蔵半導体集積回路装置
US6711633B2 (en) * 2002-01-30 2004-03-23 International Business Machines Corporation 4:2 compressor circuit for use in an arithmetic unit
US7308616B2 (en) * 2004-08-26 2007-12-11 International Business Machines Corporation Method, apparatus, and computer program product for enhanced diagnostic test error reporting utilizing fault isolation registers
JP4864306B2 (ja) * 2004-09-27 2012-02-01 富士通セミコンダクター株式会社 半導体装置およびその試験方法
US10014899B2 (en) * 2016-07-15 2018-07-03 Texas Instruments Incorporated System and method for built-in self-test of electronic circuits
US10460822B2 (en) * 2017-08-23 2019-10-29 Arm Limited Memory with a controllable I/O functional unit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7612223A (nl) * 1976-11-04 1978-05-08 Philips Nv Geintegreerde schakeling.
US4377757A (en) * 1980-02-11 1983-03-22 Siemens Aktiengesellschaft Logic module for integrated digital circuits
US4598401A (en) * 1984-05-03 1986-07-01 Siemens Corporate Research & Support, Inc. Circuit testing apparatus employing signature analysis
US4601033A (en) * 1984-01-16 1986-07-15 Siemens Corporate Research & Suppport, Inc. Circuit testing apparatus employing signature analysis
US4779273A (en) * 1984-06-14 1988-10-18 Data General Corporation Apparatus for self-testing a digital logic circuit
US5043990A (en) * 1987-12-04 1991-08-27 Hitachi, Ltd. Semiconductor integrated circuit device
JP2937326B2 (ja) * 1988-06-22 1999-08-23 株式会社東芝 論理回路のテスト容易化回路
US5189675A (en) * 1988-06-22 1993-02-23 Kabushiki Kaisha Toshiba Self-diagnostic circuit for logic circuit block
US5184067A (en) * 1988-07-12 1993-02-02 Kabushiki Kaisha Toshiba Signature compression circuit
US5042034A (en) * 1989-10-27 1991-08-20 International Business Machines Corporation By-pass boundary scan design

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