JP2591825B2 - 圧縮データを用いた論理回路試験方法及びその装置 - Google Patents
圧縮データを用いた論理回路試験方法及びその装置Info
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- JP2591825B2 JP2591825B2 JP1136504A JP13650489A JP2591825B2 JP 2591825 B2 JP2591825 B2 JP 2591825B2 JP 1136504 A JP1136504 A JP 1136504A JP 13650489 A JP13650489 A JP 13650489A JP 2591825 B2 JP2591825 B2 JP 2591825B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテストパターンを圧縮したデータを用いて論
理回路の動作試験を行う論理回路試験方法及びその装置
に関する。
理回路の動作試験を行う論理回路試験方法及びその装置
に関する。
［従来の技術］ 論理回路の動作試験では、テスターを用いて、入力パ
ターンと正常出力パターンとの組合せからなるテストパ
ターンのうち、入力パターンを論理回路に供給し、論理
回路に１個のクロックパルスを供給してこの論理回路を
動作させた後その出力パターンと正常出力パターンとを
比較して論理回路の動作が正常てあるかどうかを判定す
る。このテストパターンは、前記テスターとは別個の計
算機を用いて、検査対象である論理回路の設計データに
基づき作成される。
ターンと正常出力パターンとの組合せからなるテストパ
ターンのうち、入力パターンを論理回路に供給し、論理
回路に１個のクロックパルスを供給してこの論理回路を
動作させた後その出力パターンと正常出力パターンとを
比較して論理回路の動作が正常てあるかどうかを判定す
る。このテストパターンは、前記テスターとは別個の計
算機を用いて、検査対象である論理回路の設計データに
基づき作成される。
しかし、検査パターン作成時間は論理回路の規模が大
きくなるほど長時間となり、論理回路のゲート数をＧと
すると、テストパターン作成時間は平均してＧ2.2に比
例すると言われている。そこで、大規模な論理回路を試
験する場合には、例えば第５図に示す如く、被試験ボー
ド10上の論理回路を試験上互いに独立な部分論理回路ａ
〜ｈに分割し、各部分論理回路毎にテストパターンを供
給して試験を行う方式が採用されている。各部分論理回
路は出力側から入力側に遡ってその入力点及び出力点が
決定され、一般には、他の部分回路と一部重複する。
きくなるほど長時間となり、論理回路のゲート数をＧと
すると、テストパターン作成時間は平均してＧ2.2に比
例すると言われている。そこで、大規模な論理回路を試
験する場合には、例えば第５図に示す如く、被試験ボー
ド10上の論理回路を試験上互いに独立な部分論理回路ａ
〜ｈに分割し、各部分論理回路毎にテストパターンを供
給して試験を行う方式が採用されている。各部分論理回
路は出力側から入力側に遡ってその入力点及び出力点が
決定され、一般には、他の部分回路と一部重複する。
第６図は複数の部分論理回路に分割した論理回路に対
するテストパターンを示しており、このテストパターン
は、部分論理回路及びテスト目的に応じた多数のパター
ンからなる。
するテストパターンを示しており、このテストパターン
は、部分論理回路及びテスト目的に応じた多数のパター
ンからなる。
第７図はテストパターンを用いた論理回路試験装置の
要部構成を示し、テストパターンはテストパターンメモ
リ12に書き込まれ、アドレス制御回路14により各テスト
パターンが順次アドレス指定されて、テストインタフェ
ース16に供給される。テストインタフェース16は同一構
成のユニット16iをテスト用入出力点数（例えば、LSIの
試験では数千点）分だけ備えており、各ユニット16i
は、テストパターンを構成する１ビットのデータをクロ
ックパルスのタイミングで保持するＤフリップフロップ
18と、Ｄフリップフロップ18のＱ出力端子と被試験ボー
ド10の１個の端子との間に接続された波形成形・比較回
路20とからなる。この波形成形・比較回路20は、切換制
御信号が例えば高レベルの場合には出力波形成形回路と
して機能し、この回路で成形されたパルスを被試験ボー
ド10へ供給する。一方、切換制御信号が例えば低レベル
の場合には比較回路として機能し、被試験ボード10から
供給される出力パターンのビットデータとＤフリップフ
ロップ18のＱ出力とを比較してその比較結果を出力す
る。
要部構成を示し、テストパターンはテストパターンメモ
リ12に書き込まれ、アドレス制御回路14により各テスト
パターンが順次アドレス指定されて、テストインタフェ
ース16に供給される。テストインタフェース16は同一構
成のユニット16iをテスト用入出力点数（例えば、LSIの
試験では数千点）分だけ備えており、各ユニット16i
は、テストパターンを構成する１ビットのデータをクロ
ックパルスのタイミングで保持するＤフリップフロップ
18と、Ｄフリップフロップ18のＱ出力端子と被試験ボー
ド10の１個の端子との間に接続された波形成形・比較回
路20とからなる。この波形成形・比較回路20は、切換制
御信号が例えば高レベルの場合には出力波形成形回路と
して機能し、この回路で成形されたパルスを被試験ボー
ド10へ供給する。一方、切換制御信号が例えば低レベル
の場合には比較回路として機能し、被試験ボード10から
供給される出力パターンのビットデータとＤフリップフ
ロップ18のＱ出力とを比較してその比較結果を出力す
る。
しかし、各部分論理回路及びテスト目的に応じた多数
のテストパターンをテストパターンメモリ12に書き込む
必要があるので、テストパターンのデータ量が膨大とな
る。このため、テストパターンを格納するための記憶媒
体、例えば磁気テープが多数（LSIの場合10巻程度）必
要となり、テスターのテストパターンメモリへ頻繁にデ
ータを転送する必要があるためデータ転送時間及び試験
所要時間が長くなるという問題点があった。
のテストパターンをテストパターンメモリ12に書き込む
必要があるので、テストパターンのデータ量が膨大とな
る。このため、テストパターンを格納するための記憶媒
体、例えば磁気テープが多数（LSIの場合10巻程度）必
要となり、テスターのテストパターンメモリへ頻繁にデ
ータを転送する必要があるためデータ転送時間及び試験
所要時間が長くなるという問題点があった。
そこで、各テストパターン及びテストパターン内のビ
ットに番号を付与し、テストパターンの各ビットの時間
軸方向について、ビットの値が変化するときのテストパ
ターン番号と、ビット番号と、ビットの値とを、圧縮デ
ータとして記憶装置に記憶させることにより、必要な記
憶容量を低減させる方法が提案されている（特開昭61−
53579号公報）。
ットに番号を付与し、テストパターンの各ビットの時間
軸方向について、ビットの値が変化するときのテストパ
ターン番号と、ビット番号と、ビットの値とを、圧縮デ
ータとして記憶装置に記憶させることにより、必要な記
憶容量を低減させる方法が提案されている（特開昭61−
53579号公報）。
［発明が解決しようとする課題］ しかし、論理回路試験装置において、記憶装置から読
み出した変化点のテストパターン番号、ビット番号及び
ビットの値をそれぞれ異なるレジスタに保持させ、レジ
スト間の関係に基づいて圧縮前のテストパターンに復元
する必要があるので、論理回路試験装置の構成が複雑に
なる。
み出した変化点のテストパターン番号、ビット番号及び
ビットの値をそれぞれ異なるレジスタに保持させ、レジ
スト間の関係に基づいて圧縮前のテストパターンに復元
する必要があるので、論理回路試験装置の構成が複雑に
なる。
ここで、上記のように各部分論理回路毎にテストパタ
ーンを供給して試験を行う方式では、テストパターン中
に‘0'でも‘1'でもかまわない無効データが多いので、
この点に着目して論理回路試験装置の構成を簡単化する
ことが望まれる。
ーンを供給して試験を行う方式では、テストパターン中
に‘0'でも‘1'でもかまわない無効データが多いので、
この点に着目して論理回路試験装置の構成を簡単化する
ことが望まれる。
しかしながら、テストパターンに関し被試験ボード10
の各端子について有効／無効及び‘1'/‘0'のデータを
割り当てると、各テストパターンのビット数が２倍にな
り、また、被試験ボード10の各端子について‘1'/‘0'
のみのビットデータを割り当てると、そのビットの有効
／無効の判定ができない。
の各端子について有効／無効及び‘1'/‘0'のデータを
割り当てると、各テストパターンのビット数が２倍にな
り、また、被試験ボード10の各端子について‘1'/‘0'
のみのビットデータを割り当てると、そのビットの有効
／無効の判定ができない。
本発明の目的は、このような問題点に鑑み、圧縮デー
タを用いた論理回路試験装置の構成を簡単化することが
可能な論理回路試験方法及びその装置を提供することに
ある。
タを用いた論理回路試験装置の構成を簡単化することが
可能な論理回路試験方法及びその装置を提供することに
ある。
［課題を解決するための手段］ 第１発明の論理回路試験方法では、 試験対象である論理回路の設計データを用いて、該論
理回路に対する試験用入力パターンと該入力パターンに
対する該論理回路の正常出力パターンとを有するテスト
パターンを作成し、 各テストパターンを、該テストパターンを構成するビ
ットデータのうちテストに有効なビットかつ２値の一方
の値のビットに対応した入出力点識別番号と、該テスト
パターンに含まれる該入出力点識別番号の個数とを有す
る圧縮データに変換し、 該圧縮データを記憶手段に記憶させ、 （１）該記憶手段から該圧縮データを該個数に基づいて
１テストパターン分読み出させ、 （２）リセット信号をバッファ記憶手段に供給してその
保持内容を該２値の一方と反対の値にリセットし、 （３）該リセットの後に、読み出された該圧縮データに
基づいて該バッファ記憶手段内の該入出力点識別番号に
対応したビットに該２値の一方の値を保持させ、 （４）該バッファ記憶手段に保持された該入力パターン
を試験対象である論理回路に供給して該論理回路を動作
させ、 （５）該論理回路の出力パターンと該バッファ記憶手段
に保持された該正常出力パターンとを比較し、 ステップ（１）〜（５）を繰り返すことを特徴とす
る。
理回路に対する試験用入力パターンと該入力パターンに
対する該論理回路の正常出力パターンとを有するテスト
パターンを作成し、 各テストパターンを、該テストパターンを構成するビ
ットデータのうちテストに有効なビットかつ２値の一方
の値のビットに対応した入出力点識別番号と、該テスト
パターンに含まれる該入出力点識別番号の個数とを有す
る圧縮データに変換し、 該圧縮データを記憶手段に記憶させ、 （１）該記憶手段から該圧縮データを該個数に基づいて
１テストパターン分読み出させ、 （２）リセット信号をバッファ記憶手段に供給してその
保持内容を該２値の一方と反対の値にリセットし、 （３）該リセットの後に、読み出された該圧縮データに
基づいて該バッファ記憶手段内の該入出力点識別番号に
対応したビットに該２値の一方の値を保持させ、 （４）該バッファ記憶手段に保持された該入力パターン
を試験対象である論理回路に供給して該論理回路を動作
させ、 （５）該論理回路の出力パターンと該バッファ記憶手段
に保持された該正常出力パターンとを比較し、 ステップ（１）〜（５）を繰り返すことを特徴とす
る。
第２発明の論理回路試験装置では、 入力パターンと正常出力パターンとの組合せとを有す
る各テストパターンについて、該テストパターンのうち
テストに有効なビットかつ２値の一方の値のビットに対
応した入出力点識別番号と、該テストパターンに含まれ
る該入出力識別番号の個数とを有する圧縮データを記憶
する圧縮データ記憶手段と、 １テストパターン分のデータを保持し、リセット信号
により該１テストパターン分のデータが２値の該一方と
反対の値にリセットされるバッファ記憶手段と、 該圧縮データ記憶手段から該圧縮データを該個数に基
づいて１テストパターン分ずつ読み出させ、テストパタ
ーン毎に、 該リセット信号を該バッファ記憶手段に供給した後、
読み出された該圧縮データに基づいて該バッファ記憶手
段内の該入出力点識別番号に対応したビットに該２値の
一方の値を保持させ、該バッファ記憶手段に保持された
該入力パターンを試験対象である論理回路に供給して該
論理回路を動作させ、該論理回路の出力パターンと該バ
ッファ記憶手段に保持された該正常出力パターンとを比
較することにより該論理回路の試験を行う試験実行手段
と、 を有することを特徴とする。
る各テストパターンについて、該テストパターンのうち
テストに有効なビットかつ２値の一方の値のビットに対
応した入出力点識別番号と、該テストパターンに含まれ
る該入出力識別番号の個数とを有する圧縮データを記憶
する圧縮データ記憶手段と、 １テストパターン分のデータを保持し、リセット信号
により該１テストパターン分のデータが２値の該一方と
反対の値にリセットされるバッファ記憶手段と、 該圧縮データ記憶手段から該圧縮データを該個数に基
づいて１テストパターン分ずつ読み出させ、テストパタ
ーン毎に、 該リセット信号を該バッファ記憶手段に供給した後、
読み出された該圧縮データに基づいて該バッファ記憶手
段内の該入出力点識別番号に対応したビットに該２値の
一方の値を保持させ、該バッファ記憶手段に保持された
該入力パターンを試験対象である論理回路に供給して該
論理回路を動作させ、該論理回路の出力パターンと該バ
ッファ記憶手段に保持された該正常出力パターンとを比
較することにより該論理回路の試験を行う試験実行手段
と、 を有することを特徴とする。
［解決手段の作用及び効果］ 以下、理解を容易にするために上記２値の一方の値が
‘1'の場合について説明するが、２値の一方の値が‘0'
の場合についても‘1'の場合と同様である。
‘1'の場合について説明するが、２値の一方の値が‘0'
の場合についても‘1'の場合と同様である。
本発明によれば、テストパターンを構成するビットデ
ータのうちテストに有効なビットかつ‘1'のビットに対
応した入出力点識別番号と、該テストパターンに含まれ
る該入出力点識別番号の個数とを有する圧縮データにテ
ストパターンを変換すればよいので、該個数がテストに
有効なビットの数の約半分になって、テストパターンが
効率よく圧縮される。
ータのうちテストに有効なビットかつ‘1'のビットに対
応した入出力点識別番号と、該テストパターンに含まれ
る該入出力点識別番号の個数とを有する圧縮データにテ
ストパターンを変換すればよいので、該個数がテストに
有効なビットの数の約半分になって、テストパターンが
効率よく圧縮される。
従来と本案では圧縮方式が異なり、かつ、圧縮対象の
具体的なデータによって両方式の圧縮率が異なるので、
圧縮率については一般的な比較ができないが、特に上記
のように各部分論理回路毎にテストパターンを供給して
試験を行う方式では、本案は、次の理由により有利であ
る。
具体的なデータによって両方式の圧縮率が異なるので、
圧縮率については一般的な比較ができないが、特に上記
のように各部分論理回路毎にテストパターンを供給して
試験を行う方式では、本案は、次の理由により有利であ
る。
（１）従来では、テストパターンの各ビットの時間軸方
向の変化点のみに着目していたが、有効／無効にかかわ
らず且つ変化点の各ビットについてビット番号のみなら
ずテストパターン番号及びビットの値を記憶する必要が
ある。
向の変化点のみに着目していたが、有効／無効にかかわ
らず且つ変化点の各ビットについてビット番号のみなら
ずテストパターン番号及びビットの値を記憶する必要が
ある。
（２）各部分論理回路毎にテストパターンを供給して試
験を行う場合には、テストパターン中に‘0'でも‘1'で
もかまわない無効データが多いので、テストに有効なビ
ットかつ‘1'のビットにのみ着目した本案の圧縮効率は
一般に高い。
験を行う場合には、テストパターン中に‘0'でも‘1'で
もかまわない無効データが多いので、テストに有効なビ
ットかつ‘1'のビットにのみ着目した本案の圧縮効率は
一般に高い。
また、本発明では、テストパターン毎にリセット信号
でバッファ記憶手段をゼロクリアしておき、バッファ記
憶手段の、圧縮データに基づいて選択された所定ビット
に、‘1'を保持させればよいので、論理回路試験装置の
構成を従来よりも簡単化することが可能となるという効
果を奏する。
でバッファ記憶手段をゼロクリアしておき、バッファ記
憶手段の、圧縮データに基づいて選択された所定ビット
に、‘1'を保持させればよいので、論理回路試験装置の
構成を従来よりも簡単化することが可能となるという効
果を奏する。
［実施例］ 以下、図面に基づいて本発明の実施例を説明する。
（１）第１実施例 第１図は、検査対象である論理回路に対するテストパ
ターンを示す。
ターンを示す。
この論理回路の全入出力点数Ｎは例えば2,000であ
り、各入出力点をピン番号１〜Ｎで示す。また、各テス
トパターンを番号で区別する。各テストパターンはある
部分論理回路のある動作試験を行うためのものであり、
表中の‘−’はその試験に無効なデータであって、論理
‘1'または‘0'のいずれであってもよい。
り、各入出力点をピン番号１〜Ｎで示す。また、各テス
トパターンを番号で区別する。各テストパターンはある
部分論理回路のある動作試験を行うためのものであり、
表中の‘−’はその試験に無効なデータであって、論理
‘1'または‘0'のいずれであってもよい。
第２図は第１図に示すテストパターンを圧縮したデー
タを示す。この圧縮データは、テストパターンを構成す
るビットデータのうち試験に有効なビットかつ論理‘1'
を有するビットに対応したピン番号ｉと、このテストパ
ターンに属する該ピン番号の個数ｋとからなる。例えば
第２図において、番号１のテストパターンはピン番号ｉ
が１のみで個数ｋが１であり、番号３のテストパターン
はピン番号ｉが２と３で個数ｋが２であり、番号８のテ
ストパターンはピン番号ｉが無く個数ｋが０である。こ
のようにすればテストパターンを大幅に圧縮することが
できる。
タを示す。この圧縮データは、テストパターンを構成す
るビットデータのうち試験に有効なビットかつ論理‘1'
を有するビットに対応したピン番号ｉと、このテストパ
ターンに属する該ピン番号の個数ｋとからなる。例えば
第２図において、番号１のテストパターンはピン番号ｉ
が１のみで個数ｋが１であり、番号３のテストパターン
はピン番号ｉが２と３で個数ｋが２であり、番号８のテ
ストパターンはピン番号ｉが無く個数ｋが０である。こ
のようにすればテストパターンを大幅に圧縮することが
できる。
テストパターンは不図示の高速計算機、通常ミニコン
ピュータまたはスーパーミニコンピュータを用い、論理
回路の設計データに基づいて作成され、上記の如く圧縮
されて磁気テープに書き込まれる。論理回路がLSIの場
合、この磁気テープはデータ圧縮を行なわないと10巻程
度にもなるが、この圧縮により３巻程度で足りる。当該
磁気テープには、各ピン番号が入力点であるか出力点で
あるかを示す入出力割付データも書き込まれる。
ピュータまたはスーパーミニコンピュータを用い、論理
回路の設計データに基づいて作成され、上記の如く圧縮
されて磁気テープに書き込まれる。論理回路がLSIの場
合、この磁気テープはデータ圧縮を行なわないと10巻程
度にもなるが、この圧縮により３巻程度で足りる。当該
磁気テープには、各ピン番号が入力点であるか出力点で
あるかを示す入出力割付データも書き込まれる。
第３図は圧縮データを用いた論理回路試験装置（テス
ター）の要部構成を示す。被試験ボード10上の論理回路
についてのテストパターンを圧縮したデータ及び入出力
割付データは、磁気テープ22に書き込まれており、磁気
テープ読取装置24により読み出される。CPU26はプログ
ラムメモリ28に書き込まれたプログラムに従って、磁気
テープ読取装置24で読み取られたテストパターンを上記
の如く圧縮し、その圧縮データを、テストパターンメモ
リの一部を構成する個数メモリ30及びピン番号メモリ32
へ書き込む。圧縮パターンメモリ34にはピン番号メモリ
32に書き込まれたピン番号の論理値が書き込まれ、本実
施例では全て‘1'が書き込まれる。また、各テストイン
ターフェース16iの波形成形・比較回路20に対し１ビッ
トが対応する制御レジスタ38には、ピン番号１〜Ｎの各
々について、上記入出力割付データに基づき、入力点で
あるか出力点であるかが書き込まれる。
ター）の要部構成を示す。被試験ボード10上の論理回路
についてのテストパターンを圧縮したデータ及び入出力
割付データは、磁気テープ22に書き込まれており、磁気
テープ読取装置24により読み出される。CPU26はプログ
ラムメモリ28に書き込まれたプログラムに従って、磁気
テープ読取装置24で読み取られたテストパターンを上記
の如く圧縮し、その圧縮データを、テストパターンメモ
リの一部を構成する個数メモリ30及びピン番号メモリ32
へ書き込む。圧縮パターンメモリ34にはピン番号メモリ
32に書き込まれたピン番号の論理値が書き込まれ、本実
施例では全て‘1'が書き込まれる。また、各テストイン
ターフェース16iの波形成形・比較回路20に対し１ビッ
トが対応する制御レジスタ38には、ピン番号１〜Ｎの各
々について、上記入出力割付データに基づき、入力点で
あるか出力点であるかが書き込まれる。
テストインターフェース16は第７図に示すものと同一
構成であり、その構成要素には第７図に示す符号と同一
符号を付して省説する。但し、全てのＤフリップフロッ
プ18のリセット端子にはリセット信号RESETを供給する
ための信号線が共通に接続されている。ユニット16iの
波形成形・比較回路20は制御レジスタ38の対応するビッ
トデータによりその機能が上述の如く切り換えられる。
すなわち、波形成形・比較回路20は、対応するピン番号
のピンが入力点であれば波形成形回路として機能し、出
力点であれば比較回路として機能する。波形成形・比較
回路20から出力される比較結果は、データバスDBを介し
てテスト結果メモリ40に書き込まれる。このデータバス
DBは上記構成要素24〜38間も接続している。
構成であり、その構成要素には第７図に示す符号と同一
符号を付して省説する。但し、全てのＤフリップフロッ
プ18のリセット端子にはリセット信号RESETを供給する
ための信号線が共通に接続されている。ユニット16iの
波形成形・比較回路20は制御レジスタ38の対応するビッ
トデータによりその機能が上述の如く切り換えられる。
すなわち、波形成形・比較回路20は、対応するピン番号
のピンが入力点であれば波形成形回路として機能し、出
力点であれば比較回路として機能する。波形成形・比較
回路20から出力される比較結果は、データバスDBを介し
てテスト結果メモリ40に書き込まれる。このデータバス
DBは上記構成要素24〜38間も接続している。
制御回路42は各テストパターンについて個数メモリ30
から１つの個数ｋを読み出し、カウンタ44を介しピン番
号メモリ32及び圧縮パターンメモリ34をアドレス指定し
て、このテストパターンに属するｋ個のピン番号データ
及びパターンデータを順次読み出し、それぞれデコーダ
46、Ｄフリップフロップ18へ供給させる。デコーダ46
は、ピン番号メモリ32から供給されるピン番号を解読し
て、テストインタフェース16の対応する１個のＤフリッ
プフロップ18のクロック端子に‘1'を供給する。一方、
圧縮パターンメモリ34の出力（本実施例では‘1'）はテ
ストインタフェース16の全てのＤフリップフロップ18の
データ入力端子Ｄに供給される。したがって、デコーダ
46により選択されたＤフリップフロップ18のみにデータ
‘1'が保持され、そのＱ出力端子から波形成形・比較回
路20へ‘1'が供給される。
から１つの個数ｋを読み出し、カウンタ44を介しピン番
号メモリ32及び圧縮パターンメモリ34をアドレス指定し
て、このテストパターンに属するｋ個のピン番号データ
及びパターンデータを順次読み出し、それぞれデコーダ
46、Ｄフリップフロップ18へ供給させる。デコーダ46
は、ピン番号メモリ32から供給されるピン番号を解読し
て、テストインタフェース16の対応する１個のＤフリッ
プフロップ18のクロック端子に‘1'を供給する。一方、
圧縮パターンメモリ34の出力（本実施例では‘1'）はテ
ストインタフェース16の全てのＤフリップフロップ18の
データ入力端子Ｄに供給される。したがって、デコーダ
46により選択されたＤフリップフロップ18のみにデータ
‘1'が保持され、そのＱ出力端子から波形成形・比較回
路20へ‘1'が供給される。
次に、第４図に基づいて第３図に示す装置の処理手順
を説明する。
を説明する。
（50）CPU26は磁気テープ読取装置24を介し磁気テープ2
2から入出力割付データ及び圧縮データを読み出し、こ
の入出力割付データを制御レジスタ38に格納し、圧縮デ
ータのうち、個数ｋを個数メモリ30へ格納し、ピン番号
ｉをピン番号メモリ32へ格納し、また、圧縮パターンメ
モリ34の全ビットに‘1'を格納する。制御回路42は、カ
ウンタ44の内容をクリアする。
2から入出力割付データ及び圧縮データを読み出し、こ
の入出力割付データを制御レジスタ38に格納し、圧縮デ
ータのうち、個数ｋを個数メモリ30へ格納し、ピン番号
ｉをピン番号メモリ32へ格納し、また、圧縮パターンメ
モリ34の全ビットに‘1'を格納する。制御回路42は、カ
ウンタ44の内容をクリアする。
（52）制御回路42は、個数メモリ30からその内容ｋを読
み出させる。
み出させる。
（54）ｋの値がテストパターンの終了を示す値、例えば
16進数‘FFF'であれば処理を終了し、そうでなければ、 （56）リセット信号RESETをテストインタフェース16の
全Ｄフリップフロップ18のリセット端子Ｒに供給してそ
のＱ出力を全て‘0'とし、 （58）ｋ≠０であれば、 （60）メモリ32、34からそれぞれピン番号及び理論値を
読み出し、 （62）ｋの値をデクリメントし、カウンタ44に１個のパ
ルスを供給してカウンタ44の内容をインクリメントし、
ステップ58へ戻る。
16進数‘FFF'であれば処理を終了し、そうでなければ、 （56）リセット信号RESETをテストインタフェース16の
全Ｄフリップフロップ18のリセット端子Ｒに供給してそ
のＱ出力を全て‘0'とし、 （58）ｋ≠０であれば、 （60）メモリ32、34からそれぞれピン番号及び理論値を
読み出し、 （62）ｋの値をデクリメントし、カウンタ44に１個のパ
ルスを供給してカウンタ44の内容をインクリメントし、
ステップ58へ戻る。
ステップ58でｋ＝０となれば、テストインタフェース
16の全てＤフリップフロップ18のＱ出力から圧縮前のテ
ストパターンが取り出されて、各波形成形・比較回路20
へ供給されている。
16の全てＤフリップフロップ18のＱ出力から圧縮前のテ
ストパターンが取り出されて、各波形成形・比較回路20
へ供給されている。
（64）制御回路42は波形成形・比較回路20へトリガ信号
を供給する。これにより、テストパターンのうち入力パ
ターンが被試験ボード10の論理回路に供給される。制御
回路42は１個のクロックパルスをこの論理回路に供給し
て動作させる。波形成形・比較回路20はこのときの出力
パターンを正常出力パターンと比較する。CPU26はこの
比較結果をテスト結果メモリ40へ書き込む。
を供給する。これにより、テストパターンのうち入力パ
ターンが被試験ボード10の論理回路に供給される。制御
回路42は１個のクロックパルスをこの論理回路に供給し
て動作させる。波形成形・比較回路20はこのときの出力
パターンを正常出力パターンと比較する。CPU26はこの
比較結果をテスト結果メモリ40へ書き込む。
次に、ステップ52へ戻って上記処理を繰り返す。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記各実施例では入出力点が論理回路（LSI
またはPCボード等）の外部端子である場合を説明した
が、入出力点は、テストモードで被試験論理回路内のフ
リップフロップが直列接続されてシフトレジスタが構成
される場合（いわゆるスキャン方式の場合）の該フリッ
プフロップであってもよいことは勿論である。
またはPCボード等）の外部端子である場合を説明した
が、入出力点は、テストモードで被試験論理回路内のフ
リップフロップが直列接続されてシフトレジスタが構成
される場合（いわゆるスキャン方式の場合）の該フリッ
プフロップであってもよいことは勿論である。
第１図乃至第４図は本発明の一実施例に係り、 第１図はテストパターンの一例を示す表、 第２図はこのテストパターンの圧縮データを示す表、 第３図は圧縮データを用いた論理回路試験装置の要部構
成を示すブロック図、 第４図は第３図に示す装置の処理手順を示すフローチャ
ートである。 第５図乃至第７図は従来技術の問題点説明に係り、 第５図は論理回路分割説明図、 第６図はテストパターンを示す表、 第７図は論理回路試験装置の要部構成を示すブロック図
である。 10は被試験ボード 16はテストインタフェース 18はＤフリップフロップ 20は波形成形・比較回路 30は個数メモリ 32はピン番号メモリ 34は圧縮パターンメモリ 38は制御レジスタ 42は制御回路 46はデコーダ
成を示すブロック図、 第４図は第３図に示す装置の処理手順を示すフローチャ
ートである。 第５図乃至第７図は従来技術の問題点説明に係り、 第５図は論理回路分割説明図、 第６図はテストパターンを示す表、 第７図は論理回路試験装置の要部構成を示すブロック図
である。 10は被試験ボード 16はテストインタフェース 18はＤフリップフロップ 20は波形成形・比較回路 30は個数メモリ 32はピン番号メモリ 34は圧縮パターンメモリ 38は制御レジスタ 42は制御回路 46はデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 真二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−53579（ＪＰ，Ａ)
Claims (2)
- 【請求項１】試験対象である論理回路の設計データを用
いて、該論理回路に対する試験用入力パターンと該入力
パターンに対する該論理回路の正常出力パターンとを有
するテストパターンを作成し、 各テストパターンを、該テストパターンを構成するビッ
トデータのうちテストに有効なビットかつ２値の一方の
値のビットに対応した入出力点識別番号と、該テストパ
ターンに含まれる該入出力点識別番号の個数とを有する
圧縮データに変換し、 該圧縮データを記憶手段に記憶させ、 （１）該記憶手段から該圧縮データを該個数に基づいて
１テストパターン分読み出させ、 （２）リセット信号をバッファ記憶手段に供給してその
保持内容を該２値の一方と反対の値にリセットし、 （３）該リセットの後に、読み出された該圧縮データに
基づいて該バッファ記憶手段内の該入出力点識別番号に
対応したビットに該２値の一方の値を保持させ、 （４）該バッファ記憶手段に保持された該入力パターン
を試験対象である論理回路に供給して該論理回路を動作
させ、 （５）該論理回路の出力パターンと該バッファ記憶手段
に保持された該正常出力パターンとを比較し、 該ステップ（１）〜（５）を繰り返すことを特徴とす
る、圧縮データを用いた論理回路試験方法。 - 【請求項２】入力パターンと正常出力パターンとの組合
せとを有する各テストパターンについて、該テストパタ
ーンのうちテストに有効なビットかつ２値の一方の値の
ビットに対応した入出力点識別番号と、該テストパター
ンに含まれる該入出力点識別番号の個数とを有する圧縮
データを記憶する圧縮データ記憶手段と、 １テストパターン分のデータを保持し、リセット信号に
より該１テストパターン分のデータが２値の該一方と反
対の値にリセットされるバッファ記憶手段と、 該圧縮データ記憶手段から該圧縮データを該個数に基づ
いて１テストパターン分ずつ読み出させ、テストパター
ン毎に、 該リセット信号を該バッファ記憶手段に供給した後、読
み出された該圧縮データに基づいて該バッファ記憶手段
内の該入出力点識別番号に対応したビットに該２値の一
方の値を保持させ、該バッファ記憶手段に保持された該
入力パターンを試験対象である論理回路に供給して該論
理回路を動作させ、該論理回路の出力パターンと該バッ
ファ記憶手段に保持された該正常出力パターンとを比較
することにより該論理回路の試験を行う試験実行手段
と、 を有することを特徴とする、圧縮データを用いた論理回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136504A JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136504A JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH032579A JPH032579A (ja) | 1991-01-08 |
| JP2591825B2 true JP2591825B2 (ja) | 1997-03-19 |
Family
ID=15176711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136504A Expired - Fee Related JP2591825B2 (ja) | 1989-05-30 | 1989-05-30 | 圧縮データを用いた論理回路試験方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591825B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684358B1 (en) | 1999-11-23 | 2004-01-27 | Janusz Rajski | Decompressor/PRPG for applying pseudo-random and deterministic test patterns |
| US6327687B1 (en) | 1999-11-23 | 2001-12-04 | Janusz Rajski | Test pattern compression for an integrated circuit test environment |
| US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| WO2001039254A2 (en) * | 1999-11-23 | 2001-05-31 | Mentor Graphics Corporation | Continuous application and decompression of test patterns to a circuit-under-test |
| JP4791954B2 (ja) | 2003-02-13 | 2011-10-12 | メンター・グラフィクス・コーポレーション | コンパクタを使用する試験応答の圧縮 |
| US7437640B2 (en) | 2003-02-13 | 2008-10-14 | Janusz Rajski | Fault diagnosis of compressed test responses having one or more unknown states |
| US7302624B2 (en) | 2003-02-13 | 2007-11-27 | Janusz Rajski | Adaptive fault diagnosis of compressed test responses |
| US7509550B2 (en) | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
| US7284185B2 (en) | 2004-10-08 | 2007-10-16 | Telefonaktiebolaget Lm Ericsson (Publ) | Puncturing/depuncturing using compressed differential puncturing pattern |
| EP2677328B1 (en) | 2006-02-17 | 2015-07-29 | Mentor Graphics Corporation | Multi-stage test response compactors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153579A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 論理回路機能試験機 |
| JPH0283473A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | Ｉｃ試験装置 |
-
1989
- 1989-05-30 JP JP1136504A patent/JP2591825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH032579A (ja) | 1991-01-08 |
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