JP3512939B2 - 疑似乱数発生回路及び双方向シフトレジスタ - Google Patents
疑似乱数発生回路及び双方向シフトレジスタInfo
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
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Description
【０００１】
【発明の属する技術分野】この発明は、リニア・フィー
ドバック・シフトレジスタを用いて構成される疑似乱数
発生回路に関し、特に所定の疑似乱数列とその所定の疑
似乱数列の初項から最終項までの各項の順序が全く逆に
なるよう並べ替えて得られる他の疑似乱数列の２種類の
疑似乱数列を発生可能な疑似乱数発生回路に関するもの
である。また、この発明は、このような疑似乱数発生回
路等に用いられる双方向シフトレジスタに関するもので
ある。
ドバック・シフトレジスタを用いて構成される疑似乱数
発生回路に関し、特に所定の疑似乱数列とその所定の疑
似乱数列の初項から最終項までの各項の順序が全く逆に
なるよう並べ替えて得られる他の疑似乱数列の２種類の
疑似乱数列を発生可能な疑似乱数発生回路に関するもの
である。また、この発明は、このような疑似乱数発生回
路等に用いられる双方向シフトレジスタに関するもので
ある。
【０００２】
【従来の技術】図２３は、例えば特開昭６３−２０４３
２５号公報に示されている従来の疑似乱数発生回路と類
似の疑似乱数発生回路である。図２３に示されているの
は、４ビットの双方向シフトレジスタを用いて構成され
た疑似乱数発生回路である。この種のＮビットの疑似乱
数発生回路は、リニア・フィードバック・シフト・レジ
スタ（以下ＬＦＳＲという。）を基本とし、ＮＯＲ回路
が付加されることによって全てが０の場合を含む２のＮ
乗通りの疑似乱数を所定の順序で発生できる。さらに、
図２３に示した疑似乱数発生回路には双方向シフトレジ
スタが用いられており、図２３に示した疑似乱数発生回
路は、この双方向シフトレジスタが第１のシフト方向に
データをシフトするモードの時に所定の第１の順序で疑
似乱数が発生できるが、シフト方向制御信号DIRによっ
てシフトモードを切り換えて第１のシフト方向からその
逆の第２のシフト方向へ変更することにより、この疑似
乱数発生回路は、第１の順序で発生した疑似乱数の数列
とは全く逆の第２の順序を持った疑似乱数列を発生でき
る。以下、このような機能、つまり第１の順序及びその
逆の第２の順序で疑似乱数列を発生できる機能を持つ疑
似乱数発生回路を双方向疑似乱数発生回路という。
２５号公報に示されている従来の疑似乱数発生回路と類
似の疑似乱数発生回路である。図２３に示されているの
は、４ビットの双方向シフトレジスタを用いて構成され
た疑似乱数発生回路である。この種のＮビットの疑似乱
数発生回路は、リニア・フィードバック・シフト・レジ
スタ（以下ＬＦＳＲという。）を基本とし、ＮＯＲ回路
が付加されることによって全てが０の場合を含む２のＮ
乗通りの疑似乱数を所定の順序で発生できる。さらに、
図２３に示した疑似乱数発生回路には双方向シフトレジ
スタが用いられており、図２３に示した疑似乱数発生回
路は、この双方向シフトレジスタが第１のシフト方向に
データをシフトするモードの時に所定の第１の順序で疑
似乱数が発生できるが、シフト方向制御信号DIRによっ
てシフトモードを切り換えて第１のシフト方向からその
逆の第２のシフト方向へ変更することにより、この疑似
乱数発生回路は、第１の順序で発生した疑似乱数の数列
とは全く逆の第２の順序を持った疑似乱数列を発生でき
る。以下、このような機能、つまり第１の順序及びその
逆の第２の順序で疑似乱数列を発生できる機能を持つ疑
似乱数発生回路を双方向疑似乱数発生回路という。
【０００３】このような双方向疑似乱数発生回路は、Ｒ
ＡＭやＲＯＭ等のメモリに対するアドレス発生回路とし
て用いることもできるし、通常のランダムロジックで用
いられるＵＰ／ＤＯＷＮバイナリーカウンタの代わりに
用いることもできる。
ＡＭやＲＯＭ等のメモリに対するアドレス発生回路とし
て用いることもできるし、通常のランダムロジックで用
いられるＵＰ／ＤＯＷＮバイナリーカウンタの代わりに
用いることもできる。
【０００４】図２３に示した双方向疑似乱数発生回路に
ついて説明を行う。図２３において、１は４ビットのデ
ータを左右いずれかの方向に移動しつつ直列に入力して
並列に出力することが可能な双方向シフトレジスタ、２
は双方向シフトレジスタ１の出力と「０」とを受けてこ
れらを選択的に出力する選択回路、３は選択回路２から
出力されたデータを構成している複数のビットのうち
「１」のビットが偶数個あるか奇数個あるかを検出して
検出結果を出力するパリティ検出回路、４は双方向シフ
トレジスタ１の最も右端にある最下位ビットの出力端子
８0を除く双方向シフトレジスタ１の全出力端子８1〜８
3から出力された全ビットの否定論理和演算を実行する
第１のＮＯＲ回路、５は双方向シフトレジスタ１の最も
左端にある最上位ビットの出力端子８3を除く双方向シ
フトレジスタ１の全出力端子８2〜８0から出力された全
出力Ｑ２〜Ｑ０の否定論理和演算を実行する第２のＮＯ
Ｒ回路、６はパリティ検出回路３の出力と第１のＮＯＲ
回路４の出力の排他的論理和を双方向シフトレジスタ１
の右シフト入力端子９に対して出力する第１の排他的論
理和回路（以下ＸＯＲ回路という。）、７はパリティ検
出回路３の出力と第２のＮＯＲ回路５の出力の排他的論
理和を双方向シフトレジスタ１の左シフト入力端子１０
に対して出力する第２のＸＯＲ回路である。
ついて説明を行う。図２３において、１は４ビットのデ
ータを左右いずれかの方向に移動しつつ直列に入力して
並列に出力することが可能な双方向シフトレジスタ、２
は双方向シフトレジスタ１の出力と「０」とを受けてこ
れらを選択的に出力する選択回路、３は選択回路２から
出力されたデータを構成している複数のビットのうち
「１」のビットが偶数個あるか奇数個あるかを検出して
検出結果を出力するパリティ検出回路、４は双方向シフ
トレジスタ１の最も右端にある最下位ビットの出力端子
８0を除く双方向シフトレジスタ１の全出力端子８1〜８
3から出力された全ビットの否定論理和演算を実行する
第１のＮＯＲ回路、５は双方向シフトレジスタ１の最も
左端にある最上位ビットの出力端子８3を除く双方向シ
フトレジスタ１の全出力端子８2〜８0から出力された全
出力Ｑ２〜Ｑ０の否定論理和演算を実行する第２のＮＯ
Ｒ回路、６はパリティ検出回路３の出力と第１のＮＯＲ
回路４の出力の排他的論理和を双方向シフトレジスタ１
の右シフト入力端子９に対して出力する第１の排他的論
理和回路（以下ＸＯＲ回路という。）、７はパリティ検
出回路３の出力と第２のＮＯＲ回路５の出力の排他的論
理和を双方向シフトレジスタ１の左シフト入力端子１０
に対して出力する第２のＸＯＲ回路である。
【０００５】選択回路２は、「０」か、双方向シフトレ
ジスタ１の最左端の出力端子８3からの出力Ｑ３かをシ
フト方向制御信号DIRに応じて選択して出力するセレク
タ１１と、双方向シフトレジスタ１の出力Ｑ２か、出力
Ｑ３かをシフト方向制御信号DIRに応じて選択して出力
するセレクタ１２と、双方向シフトレジスタ１の最右端
の出力端子８0からの出力Ｑ０か、「０」かをシフト方
向制御信号DIRに応じて選択して出力するセレクタ１３
とで構成されている。これらセレクタ１１〜１３は、ス
イッチ手段の一種である。パリティ検出回路３は、第１
及び第２の入力端並びにそれらから入力されたビットの
パリティチェックの結果を出力する出力端を持つＸＯＲ
ゲート１４と、ＸＯＲゲート１４の第２の入力端に接続
された出力端並びに第１及び第２の入力端を持つＸＯＲ
ゲート１５とで構成されている。第１のＮＯＲ回路４
は、最下位ビット，最上位ビットに当たる出力Ｑ０，Ｑ
３を除く全ての出力Ｑ１，Ｑ２の論理和演算を行うＯＲ
ゲート１６と、ＯＲゲート１６の出力及び双方向シフト
レジスタ１の出力Ｑ３の否定論理和演算を行うＮＯＲゲ
ート１７とで構成されている。第２のＮＯＲ回路５は、
ＯＲゲート１６と、ＯＲゲート１６の出力及び双方向シ
フトレジスタ１の出力Ｑ０の否定論理和演算を行うＮＯ
Ｒゲート１８とで構成されている。そして、これら選択
回路２、パリティ検出回路３、第１及び第２のＮＯＲ回
路４，５並びに第１及び第２のＸＯＲ回路６，７により
フィードバック回路が構成されている。
ジスタ１の最左端の出力端子８3からの出力Ｑ３かをシ
フト方向制御信号DIRに応じて選択して出力するセレク
タ１１と、双方向シフトレジスタ１の出力Ｑ２か、出力
Ｑ３かをシフト方向制御信号DIRに応じて選択して出力
するセレクタ１２と、双方向シフトレジスタ１の最右端
の出力端子８0からの出力Ｑ０か、「０」かをシフト方
向制御信号DIRに応じて選択して出力するセレクタ１３
とで構成されている。これらセレクタ１１〜１３は、ス
イッチ手段の一種である。パリティ検出回路３は、第１
及び第２の入力端並びにそれらから入力されたビットの
パリティチェックの結果を出力する出力端を持つＸＯＲ
ゲート１４と、ＸＯＲゲート１４の第２の入力端に接続
された出力端並びに第１及び第２の入力端を持つＸＯＲ
ゲート１５とで構成されている。第１のＮＯＲ回路４
は、最下位ビット，最上位ビットに当たる出力Ｑ０，Ｑ
３を除く全ての出力Ｑ１，Ｑ２の論理和演算を行うＯＲ
ゲート１６と、ＯＲゲート１６の出力及び双方向シフト
レジスタ１の出力Ｑ３の否定論理和演算を行うＮＯＲゲ
ート１７とで構成されている。第２のＮＯＲ回路５は、
ＯＲゲート１６と、ＯＲゲート１６の出力及び双方向シ
フトレジスタ１の出力Ｑ０の否定論理和演算を行うＮＯ
Ｒゲート１８とで構成されている。そして、これら選択
回路２、パリティ検出回路３、第１及び第２のＮＯＲ回
路４，５並びに第１及び第２のＸＯＲ回路６，７により
フィードバック回路が構成されている。
【０００６】シフト方向制御信号DIR＝０の場合、双方
向シフトレジスタ１は右シフトモードになる。右シフト
モードでは、双方向シフトレジスタ１の右シフト入力端
子９からデータがビットシリアルに入力され、このデー
タを構成している各ビットは、双方向シフトレジスタ１
の出力の上位ビットから下位ビットに順次移っていく。
シフト方向制御信号DIR＝０の時にシフト動作を行う
と、双方向シフトレジスタ１の出力(Q3,Q2,Q1,Q0)は、
(0,0,0,0)→(1,0,0,0)→(1,1,0,0)→(1,1,1,0)→(1,1,
1,1)→(0,1,1,1)→(1,0,1,1)→(0,1,0,1)→(1,0,1,0)→
(1,1,0,1)→(0,1,1,0)→(0,0,1,1)→(1,0,0,1)→(0,1,
0,0)→(0,0,1,0)→(0,0,0,1)→(0,0,0,0)のように変化
する。
向シフトレジスタ１は右シフトモードになる。右シフト
モードでは、双方向シフトレジスタ１の右シフト入力端
子９からデータがビットシリアルに入力され、このデー
タを構成している各ビットは、双方向シフトレジスタ１
の出力の上位ビットから下位ビットに順次移っていく。
シフト方向制御信号DIR＝０の時にシフト動作を行う
と、双方向シフトレジスタ１の出力(Q3,Q2,Q1,Q0)は、
(0,0,0,0)→(1,0,0,0)→(1,1,0,0)→(1,1,1,0)→(1,1,
1,1)→(0,1,1,1)→(1,0,1,1)→(0,1,0,1)→(1,0,1,0)→
(1,1,0,1)→(0,1,1,0)→(0,0,1,1)→(1,0,0,1)→(0,1,
0,0)→(0,0,1,0)→(0,0,0,1)→(0,0,0,0)のように変化
する。
【０００７】一方、シフト方向制御信号DIR＝１の場
合、双方向シフトレジスタ１は左シフトモードになる。
左シフトモードでは、左シフト入力端子１０からデータ
がビットシリアルに入力され、このデータを構成してい
る各ビットは、双方向シフトレジスタ１の出力の下位ビ
ットから上位ビットに順次移っていく。
合、双方向シフトレジスタ１は左シフトモードになる。
左シフトモードでは、左シフト入力端子１０からデータ
がビットシリアルに入力され、このデータを構成してい
る各ビットは、双方向シフトレジスタ１の出力の下位ビ
ットから上位ビットに順次移っていく。
【０００８】シフト方向制御信号DIR＝１の時にシフト
動作を行うと、双方向シフトレジスタ１の出力(Q3,Q2,Q
1,Q0)は、(0,0,0,0)→(0,0,0,1)→(0,0,1,0)→(0,1,0,
0)→(1,0,0,1)→(0,0,1,1)→(0,1,1,0)→(1,1,0,1)→
(1,0,1,0)→(0,1,0,1)→(1,0,1,1)→(0,1,1,1)→(1,1,
1,1)→(1,1,1,0)→(1,1,0,0)→(1,0,0,0)→(0,0,0,0)の
ように変化する。
動作を行うと、双方向シフトレジスタ１の出力(Q3,Q2,Q
1,Q0)は、(0,0,0,0)→(0,0,0,1)→(0,0,1,0)→(0,1,0,
0)→(1,0,0,1)→(0,0,1,1)→(0,1,1,0)→(1,1,0,1)→
(1,0,1,0)→(0,1,0,1)→(1,0,1,1)→(0,1,1,1)→(1,1,
1,1)→(1,1,1,0)→(1,1,0,0)→(1,0,0,0)→(0,0,0,0)の
ように変化する。
【０００９】次に、双方向シフトレジスタ１の構成につ
いて図２４を用いて説明する。双方向シフトレジスタ１
は、４ビットのシフトレジスタであり、そのため４つの
フリップフロップ回路２０0〜２０3と４つのセレクタ２
１0〜２１3で構成される。ここで、フリップフロップ回
路２０0〜２０3は、データ保持手段の一種として用いら
れている。フリップフロップ回路２０0〜２０3の出力
が、それぞれ、双方向シフトレジスタ１の出力Ｑ０〜Ｑ
３になる。セレクタ２１3は、シフト方向制御信号DIRが
「０」の時、右シフト入力端子９からビットシリアルに
入力されるデータＳＩＲをフリップフロッブ回路２０3
に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０2の出力Ｑ２をフリップ
フロップ回路２０3に対して出力する。セレクタ２１
2は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０3の出力Ｑ３をフリップフロッブ回路２
０2に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０1の出力Ｑ１をフリップ
フロップ回路２０2に対して出力する。セレクタ２１
1は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０2の出力Ｑ２をフリップフロッブ回路２
０1に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０0の出力Ｑ０をフリップ
フロップ回路２０1に対して出力する。セレクタ２１
0は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０1の出力Ｑ１をフリップフロッブ回路２
０0に対して出力し、シフト方向制御信号DIRが「１」の
時、左シフト入力端子１０からビットシリアルに入力さ
れるデータＳＩＬをフリップフロップ回路２０0に対し
て出力する。
いて図２４を用いて説明する。双方向シフトレジスタ１
は、４ビットのシフトレジスタであり、そのため４つの
フリップフロップ回路２０0〜２０3と４つのセレクタ２
１0〜２１3で構成される。ここで、フリップフロップ回
路２０0〜２０3は、データ保持手段の一種として用いら
れている。フリップフロップ回路２０0〜２０3の出力
が、それぞれ、双方向シフトレジスタ１の出力Ｑ０〜Ｑ
３になる。セレクタ２１3は、シフト方向制御信号DIRが
「０」の時、右シフト入力端子９からビットシリアルに
入力されるデータＳＩＲをフリップフロッブ回路２０3
に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０2の出力Ｑ２をフリップ
フロップ回路２０3に対して出力する。セレクタ２１
2は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０3の出力Ｑ３をフリップフロッブ回路２
０2に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０1の出力Ｑ１をフリップ
フロップ回路２０2に対して出力する。セレクタ２１
1は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０2の出力Ｑ２をフリップフロッブ回路２
０1に対して出力し、シフト方向制御信号DIRが「１」の
時、フリップフロップ回路２０0の出力Ｑ０をフリップ
フロップ回路２０1に対して出力する。セレクタ２１
0は、シフト方向制御信号DIRが「０」の時、フリップフ
ロップ回路２０1の出力Ｑ１をフリップフロッブ回路２
０0に対して出力し、シフト方向制御信号DIRが「１」の
時、左シフト入力端子１０からビットシリアルに入力さ
れるデータＳＩＬをフリップフロップ回路２０0に対し
て出力する。
【００１０】
【発明が解決しようとする課題】従来の疑似乱数発生回
路は以上のように構成され、フィードバック回路の構成
が複雑であるため、回路規模が大きくなるという問題が
あった。
路は以上のように構成され、フィードバック回路の構成
が複雑であるため、回路規模が大きくなるという問題が
あった。
【００１１】この発明は上記のような問題点を解決する
ためになされたものであり、フィードバック回路を改良
して、双方向疑似乱数発生回路の回路規模の削減を目的
とする。また、双方向疑似乱数発生回路を構成する双方
向シフトレジスタを改良し、フィードバック回路の構成
を簡略化して、双方向疑似乱数発生回路の回路規模を削
減することを目的とする。
ためになされたものであり、フィードバック回路を改良
して、双方向疑似乱数発生回路の回路規模の削減を目的
とする。また、双方向疑似乱数発生回路を構成する双方
向シフトレジスタを改良し、フィードバック回路の構成
を簡略化して、双方向疑似乱数発生回路の回路規模を削
減することを目的とする。
【００１２】
【課題を解決するための手段】第１の発明に係る疑似乱
数発生回路は、Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、前記双方向シフトレジスタの前記
Ｎ本の出力端子から出力される信号に応じたデータを前
記右シフト入力端子及び前記左シフト入力端子にフィー
ドバックするフィードバック回路とを備え、前記双方向
シフトレジスタの前記Ｎ本の出力端子から２N通りのデ
ータが一度ずつ所定の順序に従って現れる疑似乱数列を
出力可能であって、かつシフト方向制御信号に応じて前
記双方向シフトレジスタのシフト方向を切り換えること
により前記所定の順序について正逆いずれかの順序を選
択可能な疑似乱数発生回路であって、前記フィードバッ
ク回路は、与えられたデータを構成している複数のビッ
トのうちで真であるビットが偶数個か奇数個かを検出し
て、検出結果に応じた信号を前記右シフト入力端子及び
前記左シフト入力端子に直接出力するパリティ検出回路
と、前記双方向シフトレジスタの前記Ｎ本の出力端子の
うち最右端に配置された出力端子を除く前記双方向シフ
トレジスタの全出力端子から出力されたデータの否定論
理和演算を実行する第１のＮＯＲ回路と、前記双方向シ
フトレジスタの前記Ｎ本の出力端子のうち最左端に配置
された出力端子を除く前記双方向シフトレジスタの全出
力端子から出力されたデータの否定論理和演算を実行す
る第２のＮＯＲ回路と、前記双方向シフトレジスタの前
記Ｎ本の出力端子のうちの第１群の出力端子及び前記第
１のＮＯＲ回路から出力される第１の出力データか、前
記Ｎ本の出力端子のうちの第２群の出力端子及び前記第
２のＮＯＲ回路から出力される第２の出力データかを前
記シフト方向制御信号に応じて選択し、選択されたデー
タを前記パリティ検出回路に対して与える選択回路とを
備えて構成される。
数発生回路は、Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、前記双方向シフトレジスタの前記
Ｎ本の出力端子から出力される信号に応じたデータを前
記右シフト入力端子及び前記左シフト入力端子にフィー
ドバックするフィードバック回路とを備え、前記双方向
シフトレジスタの前記Ｎ本の出力端子から２N通りのデ
ータが一度ずつ所定の順序に従って現れる疑似乱数列を
出力可能であって、かつシフト方向制御信号に応じて前
記双方向シフトレジスタのシフト方向を切り換えること
により前記所定の順序について正逆いずれかの順序を選
択可能な疑似乱数発生回路であって、前記フィードバッ
ク回路は、与えられたデータを構成している複数のビッ
トのうちで真であるビットが偶数個か奇数個かを検出し
て、検出結果に応じた信号を前記右シフト入力端子及び
前記左シフト入力端子に直接出力するパリティ検出回路
と、前記双方向シフトレジスタの前記Ｎ本の出力端子の
うち最右端に配置された出力端子を除く前記双方向シフ
トレジスタの全出力端子から出力されたデータの否定論
理和演算を実行する第１のＮＯＲ回路と、前記双方向シ
フトレジスタの前記Ｎ本の出力端子のうち最左端に配置
された出力端子を除く前記双方向シフトレジスタの全出
力端子から出力されたデータの否定論理和演算を実行す
る第２のＮＯＲ回路と、前記双方向シフトレジスタの前
記Ｎ本の出力端子のうちの第１群の出力端子及び前記第
１のＮＯＲ回路から出力される第１の出力データか、前
記Ｎ本の出力端子のうちの第２群の出力端子及び前記第
２のＮＯＲ回路から出力される第２の出力データかを前
記シフト方向制御信号に応じて選択し、選択されたデー
タを前記パリティ検出回路に対して与える選択回路とを
備えて構成される。
【００１３】第２の発明に係る疑似乱数発生回路は、Ｎ
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、前記右シフ
ト入力端子及び前記左シフト入力端子に対して出力され
る信号の値を検出結果に応じて制御するためのパリティ
検出回路と、前記双方向シフトレジスタの前記Ｎ本の出
力端子のうちの第１群の出力端子からの出力を含む第１
の出力データか、前記Ｎ本の出力端子のうちの第２群の
出力端子からの出力を含む第２の出力データかを前記シ
フト方向制御信号に応じて選択し、選択されたデータを
前記パリティ検出回路に対して与える選択回路とを備
え、前記第１群の出力端子と前記第２群の出力端子とに
共通な出力端子が存在する場合には、該共通な出力端子
からの出力を前記選択回路を素通りさせて、前記パリテ
ィ検出回路に直接出力することを特徴とする。
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、前記右シフ
ト入力端子及び前記左シフト入力端子に対して出力され
る信号の値を検出結果に応じて制御するためのパリティ
検出回路と、前記双方向シフトレジスタの前記Ｎ本の出
力端子のうちの第１群の出力端子からの出力を含む第１
の出力データか、前記Ｎ本の出力端子のうちの第２群の
出力端子からの出力を含む第２の出力データかを前記シ
フト方向制御信号に応じて選択し、選択されたデータを
前記パリティ検出回路に対して与える選択回路とを備
え、前記第１群の出力端子と前記第２群の出力端子とに
共通な出力端子が存在する場合には、該共通な出力端子
からの出力を前記選択回路を素通りさせて、前記パリテ
ィ検出回路に直接出力することを特徴とする。
【００１４】第３の発明に係る疑似乱数発生回路は、Ｎ
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、検出結果に
応じた信号を前記右シフト入力端子及び前記左シフト入
力端子に直接出力するパリティ検出回路と、前記双方向
シフトレジスタの前記Ｎ本の出力端子のうちの最右端及
び最左端に配置された出力端子のいずれか一方を、前記
シフト方向制御信号に応じて選択する第１の選択回路
と、前記Ｎ本の出力端子のうち前記双方向シフトレジス
タの前記Ｎ本の出力端子のうちの最右端及び最左端に配
置された前記出力端子を除く前記双方向シフトレジスタ
の全出力端子から出力されたデータ及び前記第１の選択
回路から出力されたデータの否定論理和を前記パリティ
検出回路に与えるＮＯＲ回路と、前記双方向シフトレジ
スタの前記Ｎ本の出力端子のうちの第１群の出力端子か
ら出力される第１の出力データか、前記Ｎ本の出力端子
のうちの第２群の出力端子から出力される第２の出力デ
ータかを前記シフト方向制御信号に応じて選択し、選択
されたデータを前記パリティ検出回路に対して与える第
２の選択回路とを備えて構成される。
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、検出結果に
応じた信号を前記右シフト入力端子及び前記左シフト入
力端子に直接出力するパリティ検出回路と、前記双方向
シフトレジスタの前記Ｎ本の出力端子のうちの最右端及
び最左端に配置された出力端子のいずれか一方を、前記
シフト方向制御信号に応じて選択する第１の選択回路
と、前記Ｎ本の出力端子のうち前記双方向シフトレジス
タの前記Ｎ本の出力端子のうちの最右端及び最左端に配
置された前記出力端子を除く前記双方向シフトレジスタ
の全出力端子から出力されたデータ及び前記第１の選択
回路から出力されたデータの否定論理和を前記パリティ
検出回路に与えるＮＯＲ回路と、前記双方向シフトレジ
スタの前記Ｎ本の出力端子のうちの第１群の出力端子か
ら出力される第１の出力データか、前記Ｎ本の出力端子
のうちの第２群の出力端子から出力される第２の出力デ
ータかを前記シフト方向制御信号に応じて選択し、選択
されたデータを前記パリティ検出回路に対して与える第
２の選択回路とを備えて構成される。
【００１５】第４の発明に係る疑似乱数発生回路は、第
３の発明の疑似乱数発生回路において、前記双方向シフ
トレジスタの前記第１群の出力端子には前記Ｎ本の出力
端子のうちの最右端の出力端子が含まれ、前記第２群の
出力端子には前記Ｎ本の出力端子のうちの最左端の出力
端子が含まれ、前記パリティ検出回路に与えられるデー
タは、前記双方向シフトレジスタの出力及び前記ＮＯＲ
回路の出力のみであることを特徴とする。
３の発明の疑似乱数発生回路において、前記双方向シフ
トレジスタの前記第１群の出力端子には前記Ｎ本の出力
端子のうちの最右端の出力端子が含まれ、前記第２群の
出力端子には前記Ｎ本の出力端子のうちの最左端の出力
端子が含まれ、前記パリティ検出回路に与えられるデー
タは、前記双方向シフトレジスタの出力及び前記ＮＯＲ
回路の出力のみであることを特徴とする。
【００１６】第５の発明に係る疑似乱数発生回路は、Ｎ
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、前記右シフ
ト入力端子及び前記左シフト入力端子に対して出力され
る信号の値を検出結果に応じて制御するためのパリティ
検出回路と、前記双方向シフトレジスタの前記Ｎ本の出
力端子のうちの第１群の出力端子から出力される第１の
出力データか、前記Ｎ本の出力端子のうちの第２群の出
力端子から出力される第２の出力データかを前記シフト
方向制御信号に応じて選択し、選択されたデータを前記
パリティ検出回路に対して与える選択回路とを備え、前
記双方向シフトレジスタの前記第１群の出力端子には前
記Ｎ本の出力端子のうちの最右端の出力端子が含まれ、
前記第２群の出力端子には前記Ｎ本の出力端子のうちの
最左端の出力端子が含まれ、前記パリティ検出回路に与
えられるデータは前記双方向シフトレジスタの出力のみ
であることを特徴とする。
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路は、与え
られたデータを構成している複数のビットのうちで真で
あるビットが偶数個か奇数個かを検出して、前記右シフ
ト入力端子及び前記左シフト入力端子に対して出力され
る信号の値を検出結果に応じて制御するためのパリティ
検出回路と、前記双方向シフトレジスタの前記Ｎ本の出
力端子のうちの第１群の出力端子から出力される第１の
出力データか、前記Ｎ本の出力端子のうちの第２群の出
力端子から出力される第２の出力データかを前記シフト
方向制御信号に応じて選択し、選択されたデータを前記
パリティ検出回路に対して与える選択回路とを備え、前
記双方向シフトレジスタの前記第１群の出力端子には前
記Ｎ本の出力端子のうちの最右端の出力端子が含まれ、
前記第２群の出力端子には前記Ｎ本の出力端子のうちの
最左端の出力端子が含まれ、前記パリティ検出回路に与
えられるデータは前記双方向シフトレジスタの出力のみ
であることを特徴とする。
【００１７】第６の発明に係る疑似乱数発生回路は、第
５の発明の疑似乱数発生回路において、前記右シフト入
力端子に接続された出力端子並びに第１及び第２の入力
端子を持つ第１の排他的論理和回路と、前記左シフト入
力端子に接続された出力端子並びに第１及び第２の入力
端子を持つ第２の排他的論理和回路と、前記双方向シフ
トレジスタの前記Ｎ本の出力端子のうち最右端に配置さ
れた出力端子を除く前記双方向シフトレジスタの全出力
端子から出力されたデータの否定論理和を前記第１の排
他的論理和回路の前記第１の入力端子に対して出力する
第１のＮＯＲ回路と、前記双方向シフトレジスタの前記
Ｎ本の出力端子のうち最左端に配置された出力端子を除
く前記双方向シフトレジスタの全出力端子から出力され
たデータの否定論理和を前記第２の排他的論理和回路の
前記第１の入力端子に対して出力する第２のＮＯＲ回路
とをさらに備え、前記パリティ検出回路は、前記第１及
び第２の排他的論理和回路の前記第２の入力端子の双方
に対して検出結果に基づいた信号を直接出力することを
特徴とする。
５の発明の疑似乱数発生回路において、前記右シフト入
力端子に接続された出力端子並びに第１及び第２の入力
端子を持つ第１の排他的論理和回路と、前記左シフト入
力端子に接続された出力端子並びに第１及び第２の入力
端子を持つ第２の排他的論理和回路と、前記双方向シフ
トレジスタの前記Ｎ本の出力端子のうち最右端に配置さ
れた出力端子を除く前記双方向シフトレジスタの全出力
端子から出力されたデータの否定論理和を前記第１の排
他的論理和回路の前記第１の入力端子に対して出力する
第１のＮＯＲ回路と、前記双方向シフトレジスタの前記
Ｎ本の出力端子のうち最左端に配置された出力端子を除
く前記双方向シフトレジスタの全出力端子から出力され
たデータの否定論理和を前記第２の排他的論理和回路の
前記第１の入力端子に対して出力する第２のＮＯＲ回路
とをさらに備え、前記パリティ検出回路は、前記第１及
び第２の排他的論理和回路の前記第２の入力端子の双方
に対して検出結果に基づいた信号を直接出力することを
特徴とする。
【００１８】第７の発明に係る疑似乱数発生回路は、Ｎ
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から疑似乱数が所定の順序に従って
現れる疑似乱数列を出力可能であって、かつシフト方向
制御信号に応じて前記双方向シフトレジスタのシフト方
向を切り換えることにより前記所定の順序について正逆
いずれかの順序を選択可能な疑似乱数発生回路であっ
て、前記フィードバック回路は、与えられたデータを構
成している複数のビットのうちで真であるビットが偶数
個か奇数個かを検出して、前記右シフト入力端子及び前
記左シフト入力端子に対して出力される信号の値を検出
結果に応じて制御するためのパリティ検出回路と、前記
双方向シフトレジスタの前記Ｎ本の出力端子のうちの第
１群の出力端子から出力される第１の出力データか、前
記Ｎ本の出力端子のうちの第２群の出力端子から出力さ
れる第２の出力データかを前記シフト方向制御信号に応
じて選択し、選択されたデータを前記パリティ検出回路
に対して与える選択回路とを備え、前記双方向シフトレ
ジスタの前記第１群の出力端子には前記Ｎ本の出力端子
のうちの最右端の出力端子が含まれ、前記第２群の出力
端子には前記Ｎ本の出力端子のうちの最左端の出力端子
が含まれ、前記パリティ検出回路に与えられるデータは
前記双方向シフトレジスタの出力のみであり、前記パリ
ティ検出回路は、検出結果に基づいた信号を前記右シフ
ト入力端子及び前記左シフト入力端子に直接出力するこ
とを特徴とする。
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から疑似乱数が所定の順序に従って
現れる疑似乱数列を出力可能であって、かつシフト方向
制御信号に応じて前記双方向シフトレジスタのシフト方
向を切り換えることにより前記所定の順序について正逆
いずれかの順序を選択可能な疑似乱数発生回路であっ
て、前記フィードバック回路は、与えられたデータを構
成している複数のビットのうちで真であるビットが偶数
個か奇数個かを検出して、前記右シフト入力端子及び前
記左シフト入力端子に対して出力される信号の値を検出
結果に応じて制御するためのパリティ検出回路と、前記
双方向シフトレジスタの前記Ｎ本の出力端子のうちの第
１群の出力端子から出力される第１の出力データか、前
記Ｎ本の出力端子のうちの第２群の出力端子から出力さ
れる第２の出力データかを前記シフト方向制御信号に応
じて選択し、選択されたデータを前記パリティ検出回路
に対して与える選択回路とを備え、前記双方向シフトレ
ジスタの前記第１群の出力端子には前記Ｎ本の出力端子
のうちの最右端の出力端子が含まれ、前記第２群の出力
端子には前記Ｎ本の出力端子のうちの最左端の出力端子
が含まれ、前記パリティ検出回路に与えられるデータは
前記双方向シフトレジスタの出力のみであり、前記パリ
ティ検出回路は、検出結果に基づいた信号を前記右シフ
ト入力端子及び前記左シフト入力端子に直接出力するこ
とを特徴とする。
【００１９】第８の発明に係る疑似乱数発生回路は、Ｎ
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路及び前記
双方向シフトレジスタは、前記Ｎ本の出力端子のうちの
少なくとも２つの出力の選択を行う共通のセレクタを含
むことを特徴とする。
ビットのデータを左右いずれかの方向に移動しつつデー
タを直列に入力するため下位ビットから上位ビットへの
左シフト時に用いられる左シフト入力端子及び上位ビッ
トから下位ビットへの右シフト時に用いられる右シフト
入力端子並びに直列に入力されたデータを並列に出力す
るためのＮ本の出力端子を有する双方向シフトレジスタ
と、前記双方向シフトレジスタの前記Ｎ本の出力端子か
ら出力される信号に応じたデータを前記右シフト入力端
子及び前記左シフト入力端子にフィードバックするフィ
ードバック回路とを備え、前記双方向シフトレジスタの
前記Ｎ本の出力端子から２N通りのデータが一度ずつ所
定の順序に従って現れる疑似乱数列を出力可能であっ
て、かつシフト方向制御信号に応じて前記双方向シフト
レジスタのシフト方向を切り換えることにより前記所定
の順序について正逆いずれかの順序を選択可能な疑似乱
数発生回路であって、前記フィードバック回路及び前記
双方向シフトレジスタは、前記Ｎ本の出力端子のうちの
少なくとも２つの出力の選択を行う共通のセレクタを含
むことを特徴とする。
【００２０】第９の発明に係る双方向シフトレジスタ
は、右または左にシフトしながら直列にデータを入力す
るための右シフト入力端子、左シフト入力端子、及び入
力したデータを並列に出力するための複数の出力端子を
備え、入力されたデータをシフトせずに保持するデータ
保持機能を有する双方向シフトレジスタであって、右シ
フト、左シフト、及びデータ保持のモードの切り換えを
行うため内部の接続経路を繋ぎ換える経路切換手段をさ
らに備え、前記経路切換手段は、前記複数の出力端子の
うちの隣接する出力端子から出力されるデータの切り換
えを行う少なくとも一つの隣接出力切換用スイッチ手段
を含むことを特徴とする。
は、右または左にシフトしながら直列にデータを入力す
るための右シフト入力端子、左シフト入力端子、及び入
力したデータを並列に出力するための複数の出力端子を
備え、入力されたデータをシフトせずに保持するデータ
保持機能を有する双方向シフトレジスタであって、右シ
フト、左シフト、及びデータ保持のモードの切り換えを
行うため内部の接続経路を繋ぎ換える経路切換手段をさ
らに備え、前記経路切換手段は、前記複数の出力端子の
うちの隣接する出力端子から出力されるデータの切り換
えを行う少なくとも一つの隣接出力切換用スイッチ手段
を含むことを特徴とする。
【００２１】第１０の発明に係る双方向シフトレジスタ
は、第９の発明の双方向シフトレジスタにおいて、前記
少なくとも一つの隣接出力切換スイッチ手段により切り
換えが行われる前記隣接する出力端子のうちの一方に対
してデータを出力する少なくとも一つのデータ保持手段
をさらに備え、前記経路切換手段は、前記少なくとも一
つのデータ保持手段と前記少なくとも一つの隣接出力切
換スイッチ手段との間に設けられ、前記少なくとも一つ
の隣接出力切換スイッチ手段により切り換えが行われる
前記隣接する出力端子以外の前記複数の出力端子のうち
の所定の出力端子からの出力データ及び前記少なくとも
一つの隣接出力切換スイッチ手段からの出力データのう
ちの一方を、前記少なくとも一つのデータ保持手段に対
して選択的に出力する少なくとも一つの中間スイッチ手
段をさらに含むことを特徴とする。
は、第９の発明の双方向シフトレジスタにおいて、前記
少なくとも一つの隣接出力切換スイッチ手段により切り
換えが行われる前記隣接する出力端子のうちの一方に対
してデータを出力する少なくとも一つのデータ保持手段
をさらに備え、前記経路切換手段は、前記少なくとも一
つのデータ保持手段と前記少なくとも一つの隣接出力切
換スイッチ手段との間に設けられ、前記少なくとも一つ
の隣接出力切換スイッチ手段により切り換えが行われる
前記隣接する出力端子以外の前記複数の出力端子のうち
の所定の出力端子からの出力データ及び前記少なくとも
一つの隣接出力切換スイッチ手段からの出力データのう
ちの一方を、前記少なくとも一つのデータ保持手段に対
して選択的に出力する少なくとも一つの中間スイッチ手
段をさらに含むことを特徴とする。
【００２２】第１１の発明に係る双方向シフトレジスタ
は、第１０の発明の双方向シフトレジスタにおいて、前
記少なくとも一つの隣接出力切換用スイッチ手段は、第
１ないし第３の隣接出力切換用スイッチ手段を含み、前
記少なくとも一つのデータ保持手段は、前記第１ないし
第３の隣接出力切換スイッチ手段にそれぞれ対応して設
けられた第１ないし第３のデータ保持手段を含み、前記
少なくとも一つの中間スイッチ手段は、前記第１ないし
第３のデータ保持手段にそれぞれ対応して設けられた第
１ないし第３の中間スイッチ手段を含み、前記第１の中
間スイッチ手段は、右へシフトすべき右シフトデータ
か、前記第１の隣接出力切換用スイッチ手段の出力デー
タかを第１の方向信号に応じて選択して前記第１のデー
タ保持手段に対して出力し、前記第１の隣接出力切換用
スイッチ手段は、前記第１のデータ保持手段の出力デー
タか、前記第２のデータ保持手段の出力データかを第２
の方向信号に応じて選択して出力し、前記第２の中間ス
イッチ手段は、前記第１のデータ保持手段の出力データ
か、前記第２の隣接出力切換用スイッチ手段の出力デー
タかを前記第１の方向信号に応じて選択して前記第２の
データ保持手段に対して出力し、前記第２の隣接出力切
換用スイッチ手段は、前記第２のデータ保持手段の出力
データか、前記第３のデータ保持手段の出力データかを
前記第２の方向信号に応じて選択して出力し、前記第３
の中間スイッチ手段は、前記第２のデータ保持手段の出
力データか、前記第３の隣接出力切換用スイッチ手段の
出力データかを前記第１の方向信号に応じて選択して前
記第３のデータ保持手段に対して出力し、前記第３の隣
接出力切換用スイッチ手段は、前記第３のデータ保持手
段の出力データか、左にシフトすべき左シフトデータか
を前記第２の方向信号に応じて選択して出力することを
特徴とする。
は、第１０の発明の双方向シフトレジスタにおいて、前
記少なくとも一つの隣接出力切換用スイッチ手段は、第
１ないし第３の隣接出力切換用スイッチ手段を含み、前
記少なくとも一つのデータ保持手段は、前記第１ないし
第３の隣接出力切換スイッチ手段にそれぞれ対応して設
けられた第１ないし第３のデータ保持手段を含み、前記
少なくとも一つの中間スイッチ手段は、前記第１ないし
第３のデータ保持手段にそれぞれ対応して設けられた第
１ないし第３の中間スイッチ手段を含み、前記第１の中
間スイッチ手段は、右へシフトすべき右シフトデータ
か、前記第１の隣接出力切換用スイッチ手段の出力デー
タかを第１の方向信号に応じて選択して前記第１のデー
タ保持手段に対して出力し、前記第１の隣接出力切換用
スイッチ手段は、前記第１のデータ保持手段の出力デー
タか、前記第２のデータ保持手段の出力データかを第２
の方向信号に応じて選択して出力し、前記第２の中間ス
イッチ手段は、前記第１のデータ保持手段の出力データ
か、前記第２の隣接出力切換用スイッチ手段の出力デー
タかを前記第１の方向信号に応じて選択して前記第２の
データ保持手段に対して出力し、前記第２の隣接出力切
換用スイッチ手段は、前記第２のデータ保持手段の出力
データか、前記第３のデータ保持手段の出力データかを
前記第２の方向信号に応じて選択して出力し、前記第３
の中間スイッチ手段は、前記第２のデータ保持手段の出
力データか、前記第３の隣接出力切換用スイッチ手段の
出力データかを前記第１の方向信号に応じて選択して前
記第３のデータ保持手段に対して出力し、前記第３の隣
接出力切換用スイッチ手段は、前記第３のデータ保持手
段の出力データか、左にシフトすべき左シフトデータか
を前記第２の方向信号に応じて選択して出力することを
特徴とする。
【００２３】第１２の発明に係る双方向シフトレジスタ
は、第９の発明の双方向シフトレジスタにおいて、前記
右シフト入力端子または前記左シフト入力端子から入力
したデータが前記内部の接続経路を伝搬しないように無
効化するキャンセル手段と、前記内部の接続経路中にス
キャンデータを送り込む送信手段とをさらに備えて構成
される。
は、第９の発明の双方向シフトレジスタにおいて、前記
右シフト入力端子または前記左シフト入力端子から入力
したデータが前記内部の接続経路を伝搬しないように無
効化するキャンセル手段と、前記内部の接続経路中にス
キャンデータを送り込む送信手段とをさらに備えて構成
される。
【００２４】第１３の発明に係る双方向シフトレジスタ
は、第１２の発明の双方向シフトレジスタにおいて、前
記少なくとも一つの隣接出力切換スイッチ手段により切
り換えが行われる前記隣接する出力端子のうちの一方
は、前記複数の出力端子のうちの最端部の出力端子を含
み、前記最端部の出力端子に対してデータを出力する少
なくとも一つのデータ保持手段をさらに備え、前記経路
切換手段は、前記少なくとも一つのデータ保持手段と前
記少なくとも一つの隣接出力切換スイッチ手段との間に
設けられ、前記右シフト入力端子または前記左シフト入
力端子のうち前記最端部の出力端子に近い方のシフト入
力端子で受けるデータか、前記少なくとも一つの隣接出
力切換スイッチ手段の出力データかを選択して出力する
少なくとも一つの中間スイッチ手段と、前記中間スイッ
チ手段と前記少なくとも一つのデータ保持手段との間に
設けられ、スキャンデータか、前記少なくとも一つの中
間スイッチ手段の出力データかをスキャン制御信号に応
じて選択して出力可能な、前記キャンセル手段と前記送
信手段の働きを兼ねるスキャンスイッチ手段とを備えて
構成される。
は、第１２の発明の双方向シフトレジスタにおいて、前
記少なくとも一つの隣接出力切換スイッチ手段により切
り換えが行われる前記隣接する出力端子のうちの一方
は、前記複数の出力端子のうちの最端部の出力端子を含
み、前記最端部の出力端子に対してデータを出力する少
なくとも一つのデータ保持手段をさらに備え、前記経路
切換手段は、前記少なくとも一つのデータ保持手段と前
記少なくとも一つの隣接出力切換スイッチ手段との間に
設けられ、前記右シフト入力端子または前記左シフト入
力端子のうち前記最端部の出力端子に近い方のシフト入
力端子で受けるデータか、前記少なくとも一つの隣接出
力切換スイッチ手段の出力データかを選択して出力する
少なくとも一つの中間スイッチ手段と、前記中間スイッ
チ手段と前記少なくとも一つのデータ保持手段との間に
設けられ、スキャンデータか、前記少なくとも一つの中
間スイッチ手段の出力データかをスキャン制御信号に応
じて選択して出力可能な、前記キャンセル手段と前記送
信手段の働きを兼ねるスキャンスイッチ手段とを備えて
構成される。
【００２５】第１４の発明に係る双方向シフトレジスタ
は、第１２の発明の双方向シフトレジスタにおいて、前
記キャンセル手段と前記送信手段との働きを兼ねるスキ
ャンスイッチ手段が、前記右シフト入力端子または前記
左シフト入力端子の直後に設けられていることを特徴と
する。
は、第１２の発明の双方向シフトレジスタにおいて、前
記キャンセル手段と前記送信手段との働きを兼ねるスキ
ャンスイッチ手段が、前記右シフト入力端子または前記
左シフト入力端子の直後に設けられていることを特徴と
する。
【００２６】
実施の形態１．以下、この発明の実施の形態１による双
方向疑似乱数発生回路を図について説明する。図１はこ
の発明の実施の形態１の第１の態様による４ビットの双
方向疑似乱数発生回路の構成を示すブロック図である。
図１において、１は４ビットのデータを左右いずれかの
方向に移動しつつ直列に入力して並列に出力することが
可能な図２３に示したと同様の双方向シフトレジスタ、
４は双方向シフトレジスタ１の最も右端にある最下位ビ
ットの出力端子８0を除く双方向シフトレジスタ１の全
出力端子８1〜８3から出力された全出力Ｑ１〜Ｑ３の否
定論理和演算を実行する第１のＮＯＲ回路、５は双方向
シフトレジスタ１の最も左端にある最上位ビットの出力
端子８3を除く双方向シフトレジスタ１の全出力端子８2
〜８0から出力された全出力Ｑ２〜Ｑ０の否定論理和演
算を実行する第２のＮＯＲ回路、２は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２，Ｑ３と第１及び第２のＮＯＲ
回路４，５の出力を受けてこれらをシフト方向制御信号
DIRに応じて選択的に出力する選択回路、３は選択回路
２から出力されたデータを構成している複数のビットの
うち「１」のビットが偶数個あるか奇数個あるかを検出
して検出結果を双方向シフトレジスタ１の右シフト入力
端子９と左シフト入力端子１０とに対して直接出力する
パリティ検出回路である。
方向疑似乱数発生回路を図について説明する。図１はこ
の発明の実施の形態１の第１の態様による４ビットの双
方向疑似乱数発生回路の構成を示すブロック図である。
図１において、１は４ビットのデータを左右いずれかの
方向に移動しつつ直列に入力して並列に出力することが
可能な図２３に示したと同様の双方向シフトレジスタ、
４は双方向シフトレジスタ１の最も右端にある最下位ビ
ットの出力端子８0を除く双方向シフトレジスタ１の全
出力端子８1〜８3から出力された全出力Ｑ１〜Ｑ３の否
定論理和演算を実行する第１のＮＯＲ回路、５は双方向
シフトレジスタ１の最も左端にある最上位ビットの出力
端子８3を除く双方向シフトレジスタ１の全出力端子８2
〜８0から出力された全出力Ｑ２〜Ｑ０の否定論理和演
算を実行する第２のＮＯＲ回路、２は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２，Ｑ３と第１及び第２のＮＯＲ
回路４，５の出力を受けてこれらをシフト方向制御信号
DIRに応じて選択的に出力する選択回路、３は選択回路
２から出力されたデータを構成している複数のビットの
うち「１」のビットが偶数個あるか奇数個あるかを検出
して検出結果を双方向シフトレジスタ１の右シフト入力
端子９と左シフト入力端子１０とに対して直接出力する
パリティ検出回路である。
【００２７】選択回路２は、第１のＮＯＲ回路４の出力
か、双方向シフトレジスタ１の最左端の出力端子８3か
らの出力Ｑ３かをシフト方向制御信号DIRに応じて選択
して出力するセレクタ１１と、双方向シフトレジスタ１
の出力Ｑ２か、出力Ｑ３かをシフト方向制御信号DIRに
応じて選択して出力するセレクタ１２と、双方向シフト
レジスタ１の最右端の出力端子８0からの出力Ｑ０か、
第２のＮＯＲ回路５の出力かをシフト方向制御信号DIR
に応じて選択して出力するセレクタ１３とで構成されて
いる。これらセレクタ１１〜１３は、スイッチ手段の一
種である。パリティ検出回路３は、第１及び第２の入力
端並びにそれらから入力されたデータの排他的論理和を
出力する出力端を持つＸＯＲゲート１４と、ＸＯＲゲー
ト１４の第２の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート１５とで構成されて
いる。ＸＯＲゲート１４の第１の入力端にはセレクタ１
１の出力が与えられる。ＸＯＲゲート１５の第１の入力
端にはセレクタ１２の出力が与えられ、ＸＯＲゲート１
５の第２の入力端にはセレクタ１３の出力が与えられ
る。第１のＮＯＲ回路４は、最下位ビット，最上位ビッ
トに当たる出力Ｑ０，Ｑ３を除く全出力Ｑ１，Ｑ２の論
理和演算を行うＯＲゲート１６と、ＯＲゲート１６の出
力及び双方向シフトレジスタ１の出力Ｑ３の否定論理和
演算を行うＮＯＲゲート１７とで構成されている。そし
て、第１のＮＯＲ回路４の出力は、ＮＯＲゲート１７の
出力である。第２のＮＯＲ回路５は、ＯＲゲート１６
と、ＯＲゲート１６の出力及び双方向シフトレジスタ１
の出力Ｑ０の否定論理和演算を行うＮＯＲゲート１８と
で構成されている。そして、第２のＮＯＲ回路５の出力
は、ＮＯＲゲート１８の出力である。
か、双方向シフトレジスタ１の最左端の出力端子８3か
らの出力Ｑ３かをシフト方向制御信号DIRに応じて選択
して出力するセレクタ１１と、双方向シフトレジスタ１
の出力Ｑ２か、出力Ｑ３かをシフト方向制御信号DIRに
応じて選択して出力するセレクタ１２と、双方向シフト
レジスタ１の最右端の出力端子８0からの出力Ｑ０か、
第２のＮＯＲ回路５の出力かをシフト方向制御信号DIR
に応じて選択して出力するセレクタ１３とで構成されて
いる。これらセレクタ１１〜１３は、スイッチ手段の一
種である。パリティ検出回路３は、第１及び第２の入力
端並びにそれらから入力されたデータの排他的論理和を
出力する出力端を持つＸＯＲゲート１４と、ＸＯＲゲー
ト１４の第２の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート１５とで構成されて
いる。ＸＯＲゲート１４の第１の入力端にはセレクタ１
１の出力が与えられる。ＸＯＲゲート１５の第１の入力
端にはセレクタ１２の出力が与えられ、ＸＯＲゲート１
５の第２の入力端にはセレクタ１３の出力が与えられ
る。第１のＮＯＲ回路４は、最下位ビット，最上位ビッ
トに当たる出力Ｑ０，Ｑ３を除く全出力Ｑ１，Ｑ２の論
理和演算を行うＯＲゲート１６と、ＯＲゲート１６の出
力及び双方向シフトレジスタ１の出力Ｑ３の否定論理和
演算を行うＮＯＲゲート１７とで構成されている。そし
て、第１のＮＯＲ回路４の出力は、ＮＯＲゲート１７の
出力である。第２のＮＯＲ回路５は、ＯＲゲート１６
と、ＯＲゲート１６の出力及び双方向シフトレジスタ１
の出力Ｑ０の否定論理和演算を行うＮＯＲゲート１８と
で構成されている。そして、第２のＮＯＲ回路５の出力
は、ＮＯＲゲート１８の出力である。
【００２８】これら選択回路２、パリティ検出回路３、
並びに第１及び第２のＮＯＲ回路４，５によりフィード
バック回路が構成されている。フィードバック回路の構
成について図２３に示した従来の疑似乱数発生回路と比
較すると、第１及び第２のＸＯＲ回路６，７が省かれる
分だけ簡略化されていることが分かる。これは、シフト
方向制御信号DIR＝「０」の時、ＸＯＲゲート１４の第
１の入力端に「０」を与える代わりに、第１のＮＯＲ回
路４の出力を与えており、シフト方向制御信号DIR＝
「１」の時、ＸＯＲゲート１５の第２の入力端に「０」
を与える代わりに、第２のＮＯＲ回路５の出力を与えて
いるためである。つまり、双方向シフトレジスタ１の第
１群の出力端子８3，８0からの出力Ｑ３，Ｑ０及び第１
のＸＯＲ回路６の出力か、双方向シフトレジスタ１の第
２群の出力端子８3，８2からの出力Ｑ３，Ｑ２及び第２
のＸＯＲ回路７の出力かを、選択回路２が、シフト方向
制御信号DIRに応じて選択してパリティ検出回路３に対
して出力しているためである。なお、図１に示した双方
向疑似乱数発生回路から出力される疑似乱数列は、図２
３に示した従来の双方向疑似乱数発生回路が出力する疑
似乱数列と同じである。
並びに第１及び第２のＮＯＲ回路４，５によりフィード
バック回路が構成されている。フィードバック回路の構
成について図２３に示した従来の疑似乱数発生回路と比
較すると、第１及び第２のＸＯＲ回路６，７が省かれる
分だけ簡略化されていることが分かる。これは、シフト
方向制御信号DIR＝「０」の時、ＸＯＲゲート１４の第
１の入力端に「０」を与える代わりに、第１のＮＯＲ回
路４の出力を与えており、シフト方向制御信号DIR＝
「１」の時、ＸＯＲゲート１５の第２の入力端に「０」
を与える代わりに、第２のＮＯＲ回路５の出力を与えて
いるためである。つまり、双方向シフトレジスタ１の第
１群の出力端子８3，８0からの出力Ｑ３，Ｑ０及び第１
のＸＯＲ回路６の出力か、双方向シフトレジスタ１の第
２群の出力端子８3，８2からの出力Ｑ３，Ｑ２及び第２
のＸＯＲ回路７の出力かを、選択回路２が、シフト方向
制御信号DIRに応じて選択してパリティ検出回路３に対
して出力しているためである。なお、図１に示した双方
向疑似乱数発生回路から出力される疑似乱数列は、図２
３に示した従来の双方向疑似乱数発生回路が出力する疑
似乱数列と同じである。
【００２９】また、図２は、図１と同じ思想により設計
された、この発明の実施の形態１の第２の態様による８
ビットの双方向疑似乱数発生回路の構成を示すブロック
図である。図２に示した双方向疑似乱数発生回路は、２
の８乗通りの疑似乱数を発生できる。図２において、２
２は８ビットのデータを左右いずれかの方向に移動しつ
つ直列に入力して並列に出力することが可能な双方向シ
フトレジスタ、２３は双方向シフトレジスタ２２の最も
右端にある最下位ビットの出力端子２７0を除く双方向
シフトレジスタ２２の全出力端子２７1〜２７7から出力
された全出力Ｑ１〜Ｑ７の否定論理和演算を実行する第
１のＮＯＲ回路、２４は双方向シフトレジスタ２２の最
も左端にある最上位ビットの出力端子２７7を除く双方
向シフトレジスタ２２の全出力端子２７6〜２７0から出
力された全出力Ｑ６〜Ｑ０の否定論理和演算を実行する
第２のＮＯＲ回路、２５は双方向シフトレジスタ２２の
出力Ｑ０〜Ｑ２，Ｑ６，Ｑ７と第１及び第２のＮＯＲ回
路２３，２４の出力を受けてこれらをシフト方向制御信
号DIRに応じて選択的に出力する選択回路、２６は選択
回路２５から出力されたデータを構成している複数のビ
ットのうち「１」のビットが偶数個あるか奇数個あるか
を検出して検出結果を双方向シフトレジスタ２２の右シ
フト入力端子２８と左シフト入力端子２９とに対して直
接出力するパリティ検出回路である。
された、この発明の実施の形態１の第２の態様による８
ビットの双方向疑似乱数発生回路の構成を示すブロック
図である。図２に示した双方向疑似乱数発生回路は、２
の８乗通りの疑似乱数を発生できる。図２において、２
２は８ビットのデータを左右いずれかの方向に移動しつ
つ直列に入力して並列に出力することが可能な双方向シ
フトレジスタ、２３は双方向シフトレジスタ２２の最も
右端にある最下位ビットの出力端子２７0を除く双方向
シフトレジスタ２２の全出力端子２７1〜２７7から出力
された全出力Ｑ１〜Ｑ７の否定論理和演算を実行する第
１のＮＯＲ回路、２４は双方向シフトレジスタ２２の最
も左端にある最上位ビットの出力端子２７7を除く双方
向シフトレジスタ２２の全出力端子２７6〜２７0から出
力された全出力Ｑ６〜Ｑ０の否定論理和演算を実行する
第２のＮＯＲ回路、２５は双方向シフトレジスタ２２の
出力Ｑ０〜Ｑ２，Ｑ６，Ｑ７と第１及び第２のＮＯＲ回
路２３，２４の出力を受けてこれらをシフト方向制御信
号DIRに応じて選択的に出力する選択回路、２６は選択
回路２５から出力されたデータを構成している複数のビ
ットのうち「１」のビットが偶数個あるか奇数個あるか
を検出して検出結果を双方向シフトレジスタ２２の右シ
フト入力端子２８と左シフト入力端子２９とに対して直
接出力するパリティ検出回路である。
【００３０】第１のＮＯＲ回路２３は、双方向シフトレ
ジスタ２２の出力のうち最下位ビットと最上位ビットに
当たる出力Ｑ０，Ｑ７を除く全て出力Ｑ１〜Ｑ６の論理
和演算を行うＯＲゲート３０と、ＯＲゲート３０の出力
及び双方向シフトレジスタ２２の出力Ｑ７の否定論理和
演算を行うＮＯＲゲート３１とで構成されている。そし
て、第１のＮＯＲ回路２３の出力は、ＮＯＲゲート３１
の出力である。第２のＮＯＲ回路２４は、ＯＲゲート３
０と、ＯＲゲート３０の出力及び双方向シフトレジスタ
２２の出力Ｑ０の否定論理和演算を行うＮＯＲゲート３
２とで構成されている。そして、第２のＮＯＲ回路２４
の出力は、ＮＯＲゲート３２の出力である。選択回路２
５は、第１のＮＯＲ回路２３の出力か双方向シフトレジ
スタ２２の最左端の出力端子２７7からの出力Ｑ７かを
シフト方向制御信号DIRに応じて選択して出力するセレ
クタ３３と、双方向シフトレジスタ２２の出力Ｑ６，Ｑ
７のうちのいずれかをシフト方向制御信号DIRに応じて
選択して出力するセレクタ３４と、双方向シフトレジス
タ２２の出力Ｑ２，Ｑ１のうちのいずれかをシフト方向
制御信号DIRに応じて選択して出力するセレクタ３５
と、双方向シフトレジスタ２２の出力Ｑ１，Ｑ０のうち
の一方をシフト方向制御信号DIRに応じて選択的に出力
するセレクタ３６と、双方向シフトレジスタ２２の最右
端の出力端子２７0からの出力Ｑ０と第２のＮＯＲ回路
２４の出力のうちの一方をシフト方向制御信号DIRに応
じて選択的に出力するセレクタ３７とで構成されてい
る。これらセレクタ３３〜３７は、スイッチ手段の一種
である。パリティ検出回路２６は、第１及び第２の入力
端並びにそれらから入力されたデータの排他的論理和を
出力する出力端を持つＸＯＲゲート３８と、ＸＯＲゲー
ト３８の第１の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート３９と、ＸＯＲゲー
ト３８の第２の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート４０と、第１及び第
２の入力端とＸＯＲゲート４０の第２の入力端に接続さ
れた出力端を持つＸＯＲゲート４１とで構成されてい
る。ＸＯＲゲート３９の第１の入力端にはセレクタ３３
の出力が与えられ、第２の入力端にはセレクタ３４の出
力が与えられる。ＸＯＲゲート４０の第１の入力端には
セレクタ３５の出力が与えられ、ＸＯＲゲート４１の第
１の入力端にはセレクタ３６の出力が与えられ、第２の
入力端にはセレクタ３７の出力が与えられる。
ジスタ２２の出力のうち最下位ビットと最上位ビットに
当たる出力Ｑ０，Ｑ７を除く全て出力Ｑ１〜Ｑ６の論理
和演算を行うＯＲゲート３０と、ＯＲゲート３０の出力
及び双方向シフトレジスタ２２の出力Ｑ７の否定論理和
演算を行うＮＯＲゲート３１とで構成されている。そし
て、第１のＮＯＲ回路２３の出力は、ＮＯＲゲート３１
の出力である。第２のＮＯＲ回路２４は、ＯＲゲート３
０と、ＯＲゲート３０の出力及び双方向シフトレジスタ
２２の出力Ｑ０の否定論理和演算を行うＮＯＲゲート３
２とで構成されている。そして、第２のＮＯＲ回路２４
の出力は、ＮＯＲゲート３２の出力である。選択回路２
５は、第１のＮＯＲ回路２３の出力か双方向シフトレジ
スタ２２の最左端の出力端子２７7からの出力Ｑ７かを
シフト方向制御信号DIRに応じて選択して出力するセレ
クタ３３と、双方向シフトレジスタ２２の出力Ｑ６，Ｑ
７のうちのいずれかをシフト方向制御信号DIRに応じて
選択して出力するセレクタ３４と、双方向シフトレジス
タ２２の出力Ｑ２，Ｑ１のうちのいずれかをシフト方向
制御信号DIRに応じて選択して出力するセレクタ３５
と、双方向シフトレジスタ２２の出力Ｑ１，Ｑ０のうち
の一方をシフト方向制御信号DIRに応じて選択的に出力
するセレクタ３６と、双方向シフトレジスタ２２の最右
端の出力端子２７0からの出力Ｑ０と第２のＮＯＲ回路
２４の出力のうちの一方をシフト方向制御信号DIRに応
じて選択的に出力するセレクタ３７とで構成されてい
る。これらセレクタ３３〜３７は、スイッチ手段の一種
である。パリティ検出回路２６は、第１及び第２の入力
端並びにそれらから入力されたデータの排他的論理和を
出力する出力端を持つＸＯＲゲート３８と、ＸＯＲゲー
ト３８の第１の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート３９と、ＸＯＲゲー
ト３８の第２の入力端に接続された出力端並びに第１及
び第２の入力端を持つＸＯＲゲート４０と、第１及び第
２の入力端とＸＯＲゲート４０の第２の入力端に接続さ
れた出力端を持つＸＯＲゲート４１とで構成されてい
る。ＸＯＲゲート３９の第１の入力端にはセレクタ３３
の出力が与えられ、第２の入力端にはセレクタ３４の出
力が与えられる。ＸＯＲゲート４０の第１の入力端には
セレクタ３５の出力が与えられ、ＸＯＲゲート４１の第
１の入力端にはセレクタ３６の出力が与えられ、第２の
入力端にはセレクタ３７の出力が与えられる。
【００３１】これら第１及び第２のＮＯＲ回路２３，２
４、選択回路２５、並びにパリティ検出回路２６により
フィードバック回路が構成されている。そのため、フィ
ードバック回路の構成について従来の疑似乱数発生回路
と比較すると、双方向シフトレジスタ２２の右シフト入
力端子２８及び左シフト入力端子２９に接続される第１
及び第２のＸＯＲ回路が省かれる分だけ簡略化される。
これは、シフト方向制御信号DIR＝「０」の時、従来の
ようにＸＯＲゲート３９の第１の入力端に「０」を与え
る代わりに、第１のＮＯＲ回路２３の出力をパリティ検
出回路２６に与え、シフト方向制御信号DIR＝「１」の
時、従来のようにＸＯＲゲート４１の第２の入力端に
「０」を与える代わりに、第２のＮＯＲ回路２４の出力
を与えるためである。つまり、双方向シフトレジスタ２
２の第１群の出力端子２７7，２７2，２７1，２７0から
の出力Ｑ７，Ｑ２〜Ｑ０及び第１のＸＯＲ回路２３の出
力か、双方向シフトレジスタ２２の第２群の出力端子２
７7，２７6，２７1，２７0からの出力Ｑ７，Ｑ６，Ｑ
１，Ｑ０及び第２のＸＯＲ回路２４の出力かを、選択回
路２５が、シフト方向制御信号DIRに応じて選択してパ
リティ検出回路２６に対して出力しているためである。
４、選択回路２５、並びにパリティ検出回路２６により
フィードバック回路が構成されている。そのため、フィ
ードバック回路の構成について従来の疑似乱数発生回路
と比較すると、双方向シフトレジスタ２２の右シフト入
力端子２８及び左シフト入力端子２９に接続される第１
及び第２のＸＯＲ回路が省かれる分だけ簡略化される。
これは、シフト方向制御信号DIR＝「０」の時、従来の
ようにＸＯＲゲート３９の第１の入力端に「０」を与え
る代わりに、第１のＮＯＲ回路２３の出力をパリティ検
出回路２６に与え、シフト方向制御信号DIR＝「１」の
時、従来のようにＸＯＲゲート４１の第２の入力端に
「０」を与える代わりに、第２のＮＯＲ回路２４の出力
を与えるためである。つまり、双方向シフトレジスタ２
２の第１群の出力端子２７7，２７2，２７1，２７0から
の出力Ｑ７，Ｑ２〜Ｑ０及び第１のＸＯＲ回路２３の出
力か、双方向シフトレジスタ２２の第２群の出力端子２
７7，２７6，２７1，２７0からの出力Ｑ７，Ｑ６，Ｑ
１，Ｑ０及び第２のＸＯＲ回路２４の出力かを、選択回
路２５が、シフト方向制御信号DIRに応じて選択してパ
リティ検出回路２６に対して出力しているためである。
【００３２】図３は、図１の双方向疑似乱数発生回路と
同じ思想により設計された、この発明の実施の形態１の
第３の態様による８ビットの双方向疑似乱数発生回路の
構成を示すブロック図である。図３に示した双方向疑似
乱数発生回路は、図２に示したそれとは異なる順序で、
２の８乗通りの疑似乱数を発生できる。図３の双方向疑
似乱数発生回路が、図２の双方向疑似乱数発生回路と異
なる点は、選択回路２５が選択する双方向シフトレジス
タ２２の第１群の出力端子と第２群の出力端子である。
つまり、図３に示した双方向疑似乱数発生回路の選択回
路２５は、シフト方向制御信号DIRが「０」の時に、第
１のＮＯＲ回路２３の出力と共に、第１群の出力端子と
して、双方向シフトレジスタ２２の出力端子２７5，２
７3，２７2，２７0を選択する。また、図３に示した双
方向疑似乱数発生回路の選択回路２５は、シフト方向制
御信号DIRが「１」の時に、第２のＮＯＲ回路２４の出
力と共に、第２群の出力端子として、双方向シフトレジ
スタ２２の出力端子２７7，２７4，２７2，２７1を選択
する。図３に示した双方向疑似乱数発生回路は、図２に
示した双方向疑似乱数発生回路と同様の効果を奏する。
同じ思想により設計された、この発明の実施の形態１の
第３の態様による８ビットの双方向疑似乱数発生回路の
構成を示すブロック図である。図３に示した双方向疑似
乱数発生回路は、図２に示したそれとは異なる順序で、
２の８乗通りの疑似乱数を発生できる。図３の双方向疑
似乱数発生回路が、図２の双方向疑似乱数発生回路と異
なる点は、選択回路２５が選択する双方向シフトレジス
タ２２の第１群の出力端子と第２群の出力端子である。
つまり、図３に示した双方向疑似乱数発生回路の選択回
路２５は、シフト方向制御信号DIRが「０」の時に、第
１のＮＯＲ回路２３の出力と共に、第１群の出力端子と
して、双方向シフトレジスタ２２の出力端子２７5，２
７3，２７2，２７0を選択する。また、図３に示した双
方向疑似乱数発生回路の選択回路２５は、シフト方向制
御信号DIRが「１」の時に、第２のＮＯＲ回路２４の出
力と共に、第２群の出力端子として、双方向シフトレジ
スタ２２の出力端子２７7，２７4，２７2，２７1を選択
する。図３に示した双方向疑似乱数発生回路は、図２に
示した双方向疑似乱数発生回路と同様の効果を奏する。
【００３３】実施の形態２．次に、この発明の実施の形
態２による双方向疑似乱数発生回路を図について説明す
る。図４は、この発明の実施の形態２の第１の態様によ
る４ビットの双方向疑似乱数発生回路の構成を示すブロ
ック図である。図４において、４２は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２と第１及び第２のＮＯＲ回路
４，５の出力を受けてこれらを選択的に出力する選択回
路であり、その他図１と同一符号の部分は図１の同一符
号部分に相当するものである。選択回路４２は、第１の
ＮＯＲ回路４の出力か双方向シフトレジスタ１の出力端
子８2からの出力Ｑ２かをシフト方向制御信号DIRに応じ
て選択してＸＯＲゲート１４の第１の入力端に対して出
力するセレクタ４３と、双方向シフトレジスタ１の最右
端の出力端子８0からの出力Ｑ０か第２のＮＯＲ回路５
の出力かをシフト方向制御信号DIRに応じて選択してＸ
ＯＲゲート１５の第２の入力端に対して出力するセレク
タ４４とで構成されている。これらセレクタ４３，４４
は、スイッチ手段の一種である。そして、ＸＯＲゲート
１５の第１の入力端には、双方向シフトレジスタ１の最
左端の出力端子８3が直接接続されている。図４に示し
た双方向疑似乱数発生回路が図１のそれと異なる点は、
図１の選択回路２における第１群の出力端子と第２群の
出力端子に共通した出力端子８3からの出力Ｑ３を、選
択回路４２では選択を行わずに通過させている点であ
る。選択回路４２の構成が、選択回路２に比べて簡略化
されることにより、図４の双方向疑似乱数発生回路のフ
ィードバック回路構成が簡易化され、疑似乱数発生回路
全体の回路規模が削減できる。なお、図４の双方向疑似
乱数発生回路が出力する疑似乱数列は、図１の双方向疑
似乱数発生回路が出力する疑似乱数列と同じである。
態２による双方向疑似乱数発生回路を図について説明す
る。図４は、この発明の実施の形態２の第１の態様によ
る４ビットの双方向疑似乱数発生回路の構成を示すブロ
ック図である。図４において、４２は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２と第１及び第２のＮＯＲ回路
４，５の出力を受けてこれらを選択的に出力する選択回
路であり、その他図１と同一符号の部分は図１の同一符
号部分に相当するものである。選択回路４２は、第１の
ＮＯＲ回路４の出力か双方向シフトレジスタ１の出力端
子８2からの出力Ｑ２かをシフト方向制御信号DIRに応じ
て選択してＸＯＲゲート１４の第１の入力端に対して出
力するセレクタ４３と、双方向シフトレジスタ１の最右
端の出力端子８0からの出力Ｑ０か第２のＮＯＲ回路５
の出力かをシフト方向制御信号DIRに応じて選択してＸ
ＯＲゲート１５の第２の入力端に対して出力するセレク
タ４４とで構成されている。これらセレクタ４３，４４
は、スイッチ手段の一種である。そして、ＸＯＲゲート
１５の第１の入力端には、双方向シフトレジスタ１の最
左端の出力端子８3が直接接続されている。図４に示し
た双方向疑似乱数発生回路が図１のそれと異なる点は、
図１の選択回路２における第１群の出力端子と第２群の
出力端子に共通した出力端子８3からの出力Ｑ３を、選
択回路４２では選択を行わずに通過させている点であ
る。選択回路４２の構成が、選択回路２に比べて簡略化
されることにより、図４の双方向疑似乱数発生回路のフ
ィードバック回路構成が簡易化され、疑似乱数発生回路
全体の回路規模が削減できる。なお、図４の双方向疑似
乱数発生回路が出力する疑似乱数列は、図１の双方向疑
似乱数発生回路が出力する疑似乱数列と同じである。
【００３４】図５は、この発明の実施の形態２の第２の
態様による双方向疑似乱数発生回路の構成を示すブロッ
ク図である。図５において、４５は双方向シフトレジス
タ２２の出力Ｑ２，Ｑ６並びに第１及び第２のＮＯＲ回
路２３，２４の出力を受けてこれらを選択的に出力する
選択回路であり、その他図２と同一符号の部分は図２の
同一符号部分に相当するものである。選択回路４５は、
第１のＮＯＲ回路２３の出力か双方向シフトレジスタ２
２の出力端子２７6からの出力Ｑ６かをシフト方向制御
信号DIRに応じて選択してＸＯＲゲート３９の第１の入
力端に対して出力するセレクタ４６と、双方向シフトレ
ジスタ２２の出力端子２７2からの出力Ｑ２か第２のＮ
ＯＲ回路２４の出力かをシフト方向制御信号DIRに応じ
て選択してＸＯＲゲート４１の第２の入力端に対して出
力するセレクタ４７とで構成されている。これらセレク
タ４６，４７は、スイッチ手段の一種である。そして、
ＸＯＲゲート３９の第２の入力端には、双方向シフトレ
ジスタ２２の最左端の出力端子２７7が直接接続され、
ＸＯＲゲート４０の第１の入力端には双方向シフトレジ
スタ２２の出力端子２７1が直接接続され、ＸＯＲゲー
ト４１の第１の入力端には双方向シフトレジスタ２２の
出力端子２７0が直接接続されている。図５に示した双
方向疑似乱数発生回路が図２のそれと異なる点は、図２
の選択回路２５における第１群の出力端子と第２群の出
力端子に共通した出力端子２７7，２７1，２７0からの
出力Ｑ７，Ｑ１，Ｑ０を、選択回路４５では選択を行わ
ずに通過させている点である。そのため、選択回路４５
の構成が、図２の選択回路２５に比べて簡略化されるこ
とにより、図５の双方向疑似乱数発生回路のフィードバ
ック回路構成が簡易化され、疑似乱数発生回路全体の回
路規模が削減できる。なお、図５の双方向疑似乱数発生
回路が出力する疑似乱数列は、図２の双方向疑似乱数発
生回路が出力する疑似乱数列と同じである。
態様による双方向疑似乱数発生回路の構成を示すブロッ
ク図である。図５において、４５は双方向シフトレジス
タ２２の出力Ｑ２，Ｑ６並びに第１及び第２のＮＯＲ回
路２３，２４の出力を受けてこれらを選択的に出力する
選択回路であり、その他図２と同一符号の部分は図２の
同一符号部分に相当するものである。選択回路４５は、
第１のＮＯＲ回路２３の出力か双方向シフトレジスタ２
２の出力端子２７6からの出力Ｑ６かをシフト方向制御
信号DIRに応じて選択してＸＯＲゲート３９の第１の入
力端に対して出力するセレクタ４６と、双方向シフトレ
ジスタ２２の出力端子２７2からの出力Ｑ２か第２のＮ
ＯＲ回路２４の出力かをシフト方向制御信号DIRに応じ
て選択してＸＯＲゲート４１の第２の入力端に対して出
力するセレクタ４７とで構成されている。これらセレク
タ４６，４７は、スイッチ手段の一種である。そして、
ＸＯＲゲート３９の第２の入力端には、双方向シフトレ
ジスタ２２の最左端の出力端子２７7が直接接続され、
ＸＯＲゲート４０の第１の入力端には双方向シフトレジ
スタ２２の出力端子２７1が直接接続され、ＸＯＲゲー
ト４１の第１の入力端には双方向シフトレジスタ２２の
出力端子２７0が直接接続されている。図５に示した双
方向疑似乱数発生回路が図２のそれと異なる点は、図２
の選択回路２５における第１群の出力端子と第２群の出
力端子に共通した出力端子２７7，２７1，２７0からの
出力Ｑ７，Ｑ１，Ｑ０を、選択回路４５では選択を行わ
ずに通過させている点である。そのため、選択回路４５
の構成が、図２の選択回路２５に比べて簡略化されるこ
とにより、図５の双方向疑似乱数発生回路のフィードバ
ック回路構成が簡易化され、疑似乱数発生回路全体の回
路規模が削減できる。なお、図５の双方向疑似乱数発生
回路が出力する疑似乱数列は、図２の双方向疑似乱数発
生回路が出力する疑似乱数列と同じである。
【００３５】図６は、この発明の実施の形態２の第３の
態様による双方向疑似乱数発生回路の構成を示すブロッ
ク図である。図６において、４８は双方向シフトレジス
タ２２の出力Ｑ０，Ｑ１，Ｑ３〜Ｑ５，Ｑ７と第１及び
第２のＮＯＲ回路２３，２４の出力を受けてこれらを選
択的に出力する選択回路であり、その他図３と同一符号
の部分は図３の同一符号部分に相当するものである。選
択回路４８は、第１のＮＯＲ回路２３の出力か双方向シ
フトレジスタ２２の出力端子２７7からの出力Ｑ７かを
シフト方向制御信号DIRに応じて選択してＸＯＲゲート
３９の第１の入力端に対して出力するセレクタ４９と、
双方向シフトレジスタ２２の出力端子２７5からの出力
Ｑ５か双方向シフトレジスタ２２の出力端子２７4から
の出力Ｑ４かをシフト方向制御信号DIRに応じて選択し
てＸＯＲゲート３９の第２の入力端に対して出力するセ
レクタ５０と、双方向シフトレジスタ２２の出力端子２
７3からの出力Ｑ３か双方向シフトレジスタ２２の出力
端子２７1からの出力Ｑ１かをシフト方向制御信号DIRに
応じて選択してＸＯＲゲート４０の第１の入力端に対し
て出力するセレクタ５１と、双方向シフトレジスタ２２
の出力端子２７0からの出力Ｑ０か第２のＮＯＲ回路２
４の出力かをシフト方向制御信号DIRに応じて選択して
ＸＯＲゲート４１の第２の入力端に対して出力するセレ
クタ５２とで構成されている。これらセレクタ４９〜５
２は、スイッチ手段の一種である。そして、ＸＯＲゲー
ト４１の第１の入力端には双方向シフトレジスタ２２の
出力端子２７2が直接接続されている。図６に示した双
方向疑似乱数発生回路が図３のそれと異なる点は、図３
の選択回路２５における第１群の出力端子と第２群の出
力端子に共通した出力端子２７2からの出力Ｑ２を、選
択回路４８では選択を行わずに通過させている点であ
る。選択回路４８の構成が、図３の選択回路２５に比べ
て簡略化されることにより、図６の双方向疑似乱数発生
回路のフィードバック回路構成が簡易化され、疑似乱数
発生回路全体の回路規模が削減できる。なお、図６の双
方向疑似乱数発生回路が出力する疑似乱数列は、図３の
双方向疑似乱数発生回路が出力する疑似乱数列と同じで
ある。また、図６に示した双方向シフトレジスタ２２が
図２４に示した双方向シフトレジスタと同様の構成であ
れば、その内部に出力Ｑ１とＱ３の選択を行うセレクタ
を持っているため、選択回路４８のセレクタ５１との共
用が可能となり、その場合にはさらにセレクタを一つ削
減できる。
態様による双方向疑似乱数発生回路の構成を示すブロッ
ク図である。図６において、４８は双方向シフトレジス
タ２２の出力Ｑ０，Ｑ１，Ｑ３〜Ｑ５，Ｑ７と第１及び
第２のＮＯＲ回路２３，２４の出力を受けてこれらを選
択的に出力する選択回路であり、その他図３と同一符号
の部分は図３の同一符号部分に相当するものである。選
択回路４８は、第１のＮＯＲ回路２３の出力か双方向シ
フトレジスタ２２の出力端子２７7からの出力Ｑ７かを
シフト方向制御信号DIRに応じて選択してＸＯＲゲート
３９の第１の入力端に対して出力するセレクタ４９と、
双方向シフトレジスタ２２の出力端子２７5からの出力
Ｑ５か双方向シフトレジスタ２２の出力端子２７4から
の出力Ｑ４かをシフト方向制御信号DIRに応じて選択し
てＸＯＲゲート３９の第２の入力端に対して出力するセ
レクタ５０と、双方向シフトレジスタ２２の出力端子２
７3からの出力Ｑ３か双方向シフトレジスタ２２の出力
端子２７1からの出力Ｑ１かをシフト方向制御信号DIRに
応じて選択してＸＯＲゲート４０の第１の入力端に対し
て出力するセレクタ５１と、双方向シフトレジスタ２２
の出力端子２７0からの出力Ｑ０か第２のＮＯＲ回路２
４の出力かをシフト方向制御信号DIRに応じて選択して
ＸＯＲゲート４１の第２の入力端に対して出力するセレ
クタ５２とで構成されている。これらセレクタ４９〜５
２は、スイッチ手段の一種である。そして、ＸＯＲゲー
ト４１の第１の入力端には双方向シフトレジスタ２２の
出力端子２７2が直接接続されている。図６に示した双
方向疑似乱数発生回路が図３のそれと異なる点は、図３
の選択回路２５における第１群の出力端子と第２群の出
力端子に共通した出力端子２７2からの出力Ｑ２を、選
択回路４８では選択を行わずに通過させている点であ
る。選択回路４８の構成が、図３の選択回路２５に比べ
て簡略化されることにより、図６の双方向疑似乱数発生
回路のフィードバック回路構成が簡易化され、疑似乱数
発生回路全体の回路規模が削減できる。なお、図６の双
方向疑似乱数発生回路が出力する疑似乱数列は、図３の
双方向疑似乱数発生回路が出力する疑似乱数列と同じで
ある。また、図６に示した双方向シフトレジスタ２２が
図２４に示した双方向シフトレジスタと同様の構成であ
れば、その内部に出力Ｑ１とＱ３の選択を行うセレクタ
を持っているため、選択回路４８のセレクタ５１との共
用が可能となり、その場合にはさらにセレクタを一つ削
減できる。
【００３６】なお、実施の形態２においては、実施の形
態１による双方向疑似乱数発生回路を改良した構成を示
して説明したが、従来の双方向疑似乱数発生回路におい
て、選択回路で選択している双方向シフトレジスタの出
力で、第１群の出力端子と第２群の出力端子の間で共通
のものを直接パリティ検出回路に接続してもよく、例え
ば図２３に示したセレクタ１１，１２に代えて双方向シ
フトレジスタ１の出力Ｑ２と「０」を選択的にパリティ
検出回路３に出力するセレクタを設けるとともに、双方
向シフトレジスタ１の出力端子８3をパリティ検出回路
３に直接接続してもよく、上記実施例と同様の効果を奏
する。
態１による双方向疑似乱数発生回路を改良した構成を示
して説明したが、従来の双方向疑似乱数発生回路におい
て、選択回路で選択している双方向シフトレジスタの出
力で、第１群の出力端子と第２群の出力端子の間で共通
のものを直接パリティ検出回路に接続してもよく、例え
ば図２３に示したセレクタ１１，１２に代えて双方向シ
フトレジスタ１の出力Ｑ２と「０」を選択的にパリティ
検出回路３に出力するセレクタを設けるとともに、双方
向シフトレジスタ１の出力端子８3をパリティ検出回路
３に直接接続してもよく、上記実施例と同様の効果を奏
する。
【００３７】実施の形態３．
次に、この発明の実施の形態３による双方向疑似乱数発
生回路を図について説明する。図７は、この発明の実施
の形態３による双方向疑似乱数発生回路の構成を示すブ
ロック図である。図７において、１は４ビットのデータ
を左右いずれかの方向に移動しつつ直列に入力して並列
に出力することが可能な図２３に示したと同様の双方向
シフトレジスタ、５３は双方向シフトレジスタ１の最右
端または最左端に配置された出力端子８0，８3からの出
力Ｑ０，Ｑ３をシフト方向制御信号DIRに応じて選択す
る第１の選択回路、５４は最下位ビットまたは最上位ビ
ットを出力する出力端子８0，８3を除く双方向シフトレ
ジスタ１の全出力端子８1，８2と第１の選択回路５３の
出力との否定論理和演算を行うＮＯＲ回路、５５は双方
向シフトレジスタ１の出力Ｑ０，Ｑ２，Ｑ３及び「０」
をシフト方向制御信号DIRに応じて選択的に出力する第
２の選択回路、５６はＮＯＲ回路５４の出力と第２の選
択回路５５の出力とを含めた複数のビットのうち「１」
であるビットが偶数個あるか奇数個あるかを検出して検
出結果を双方向シフトレジスタ１の右シフト入力端子９
と左シフト入力端子１０とに対して直接出力するパリテ
ィ検出回路である。第２の選択回路５５は、双方向シフ
トレジスタ１の出力Ｑ３か出力Ｑ２かをシフト方向制御
信号DIRに応じて選択して出力するセレクタ５７と、双
方向シフトレジスタ１の出力Ｑ３及びシフト方向制御信
号DIRの論理積を出力するゲート５８と、シフト方向制
御信号DIRの否定及び双方向シフトレジスタ１の出力Ｑ
０の論理積を出力するゲート５９とで構成されている。
パリティ検出回路５６は、ＮＯＲ回路５４の出力を受け
る第１の入力端子、第２の入力端、並びに双方向シフト
レジスタ１の右シフト入力端子９及び左シフト入力端子
１０に接続された出力端を持つＸＯＲゲート６０と、ゲ
ート５８の出力を受ける第１の入力端、及び第２の入力
端、及びＸＯＲゲート６０の第２の入力端に接続された
出力端を持つＸＯＲゲート６１と、セレクタ５７の出力
を受ける第１の入力端、ゲート５９の出力を受ける第２
の入力端、及びＸＯＲゲート６１の第２の入力端に接続
された出力端を持つＸＯＲゲート６２とで構成されてい
る。図７に示した双方向疑似乱数発生回路は、ＮＯＲ回
路５４に双方向シフトレジスタ１の両端の出力端子
８0，８3からの出力Ｑ０，Ｑ３をシフト方向制御信号DI
Rによって選択して与えることにより、図２３に示した
従来の双方向疑似乱数発生回路では、右シフト入力端子
９及び左シフト入力端子１０にそれぞれ接続されていた
第１及び第２のＸＯＲ回路６，７の働きを、一つのＸＯ
Ｒゲート６０で行わせることができる。そのため、図７
に示した双方向疑似乱数発生回路は、フィードバック回
路の構成が簡略化されており、図２３に示した従来の双
方向疑似乱数発生回路に比べてその回路規模が削減され
ている。なお、図７に示した双方向疑似乱数発生回路で
は、望ましい例として、図２３におけるセレクタ１１，
１３をゲート回路５８，５９に置き換えているが、これ
はこの発明にとって必須の構成ではない。
生回路を図について説明する。図７は、この発明の実施
の形態３による双方向疑似乱数発生回路の構成を示すブ
ロック図である。図７において、１は４ビットのデータ
を左右いずれかの方向に移動しつつ直列に入力して並列
に出力することが可能な図２３に示したと同様の双方向
シフトレジスタ、５３は双方向シフトレジスタ１の最右
端または最左端に配置された出力端子８0，８3からの出
力Ｑ０，Ｑ３をシフト方向制御信号DIRに応じて選択す
る第１の選択回路、５４は最下位ビットまたは最上位ビ
ットを出力する出力端子８0，８3を除く双方向シフトレ
ジスタ１の全出力端子８1，８2と第１の選択回路５３の
出力との否定論理和演算を行うＮＯＲ回路、５５は双方
向シフトレジスタ１の出力Ｑ０，Ｑ２，Ｑ３及び「０」
をシフト方向制御信号DIRに応じて選択的に出力する第
２の選択回路、５６はＮＯＲ回路５４の出力と第２の選
択回路５５の出力とを含めた複数のビットのうち「１」
であるビットが偶数個あるか奇数個あるかを検出して検
出結果を双方向シフトレジスタ１の右シフト入力端子９
と左シフト入力端子１０とに対して直接出力するパリテ
ィ検出回路である。第２の選択回路５５は、双方向シフ
トレジスタ１の出力Ｑ３か出力Ｑ２かをシフト方向制御
信号DIRに応じて選択して出力するセレクタ５７と、双
方向シフトレジスタ１の出力Ｑ３及びシフト方向制御信
号DIRの論理積を出力するゲート５８と、シフト方向制
御信号DIRの否定及び双方向シフトレジスタ１の出力Ｑ
０の論理積を出力するゲート５９とで構成されている。
パリティ検出回路５６は、ＮＯＲ回路５４の出力を受け
る第１の入力端子、第２の入力端、並びに双方向シフト
レジスタ１の右シフト入力端子９及び左シフト入力端子
１０に接続された出力端を持つＸＯＲゲート６０と、ゲ
ート５８の出力を受ける第１の入力端、及び第２の入力
端、及びＸＯＲゲート６０の第２の入力端に接続された
出力端を持つＸＯＲゲート６１と、セレクタ５７の出力
を受ける第１の入力端、ゲート５９の出力を受ける第２
の入力端、及びＸＯＲゲート６１の第２の入力端に接続
された出力端を持つＸＯＲゲート６２とで構成されてい
る。図７に示した双方向疑似乱数発生回路は、ＮＯＲ回
路５４に双方向シフトレジスタ１の両端の出力端子
８0，８3からの出力Ｑ０，Ｑ３をシフト方向制御信号DI
Rによって選択して与えることにより、図２３に示した
従来の双方向疑似乱数発生回路では、右シフト入力端子
９及び左シフト入力端子１０にそれぞれ接続されていた
第１及び第２のＸＯＲ回路６，７の働きを、一つのＸＯ
Ｒゲート６０で行わせることができる。そのため、図７
に示した双方向疑似乱数発生回路は、フィードバック回
路の構成が簡略化されており、図２３に示した従来の双
方向疑似乱数発生回路に比べてその回路規模が削減され
ている。なお、図７に示した双方向疑似乱数発生回路で
は、望ましい例として、図２３におけるセレクタ１１，
１３をゲート回路５８，５９に置き換えているが、これ
はこの発明にとって必須の構成ではない。
【００３８】実施の形態４．次に、この発明の実施の形
態４による双方向疑似乱数発生回路を図について説明す
る。図８は、この発明の実施の形態４の第１の態様によ
る４ビットの双方向疑似乱数発生回路の構成を示すブロ
ック図である。図８において、６３は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２，Ｑ３を受けてシフト方向制御
信号DIRに応じて双方向シフトレジスタ１の出力の選択
のみを行う選択回路、６４は選択回路６３から出力され
たデータを構成している複数のビットのうち「１」のビ
ットが偶数個あるか奇数個あるかを検出して検出結果を
第１及び第２のＸＯＲ回路６，７の第１の入力端に対し
て出力するパリティ検出回路であり、その他図２３と同
一符号のものは図２３の同一符号部分に相当するもので
ある。選択回路６３は、双方向シフトレジスタ１の出力
Ｑ３か出力Ｑ２かをシフト方向制御信号DIRに応じて選
択して出力するセレクタ６５と、双方向シフトレジスタ
１の出力Ｑ３か出力Ｑ０かをシフト方向制御信号DIRに
応じて選択して出力するセレクタ６６とで構成されてい
る。パリティ検出回路６４は、セレクタ６５の出力を受
ける第１の入力端、セレクタ６６の出力を受ける第２の
入力端、並びに第１及び第２のＸＯＲ回路６，７の双方
の第１の入力端に共通に接続された出力端を持つＸＯＲ
ゲート６７で構成されている。なお、第１及び第２のＸ
ＯＲ回路６，７の第２の入力端は、図２３に示した双方
向疑似乱数発生回路と同様に、それぞれ、ＮＯＲゲート
１７，１８の出力端に接続されている。
態４による双方向疑似乱数発生回路を図について説明す
る。図８は、この発明の実施の形態４の第１の態様によ
る４ビットの双方向疑似乱数発生回路の構成を示すブロ
ック図である。図８において、６３は双方向シフトレジ
スタ１の出力Ｑ０，Ｑ２，Ｑ３を受けてシフト方向制御
信号DIRに応じて双方向シフトレジスタ１の出力の選択
のみを行う選択回路、６４は選択回路６３から出力され
たデータを構成している複数のビットのうち「１」のビ
ットが偶数個あるか奇数個あるかを検出して検出結果を
第１及び第２のＸＯＲ回路６，７の第１の入力端に対し
て出力するパリティ検出回路であり、その他図２３と同
一符号のものは図２３の同一符号部分に相当するもので
ある。選択回路６３は、双方向シフトレジスタ１の出力
Ｑ３か出力Ｑ２かをシフト方向制御信号DIRに応じて選
択して出力するセレクタ６５と、双方向シフトレジスタ
１の出力Ｑ３か出力Ｑ０かをシフト方向制御信号DIRに
応じて選択して出力するセレクタ６６とで構成されてい
る。パリティ検出回路６４は、セレクタ６５の出力を受
ける第１の入力端、セレクタ６６の出力を受ける第２の
入力端、並びに第１及び第２のＸＯＲ回路６，７の双方
の第１の入力端に共通に接続された出力端を持つＸＯＲ
ゲート６７で構成されている。なお、第１及び第２のＸ
ＯＲ回路６，７の第２の入力端は、図２３に示した双方
向疑似乱数発生回路と同様に、それぞれ、ＮＯＲゲート
１７，１８の出力端に接続されている。
【００３９】図８の双方向疑似乱数発生回路と図２３に
示した従来の双方向疑似乱数発生回路とが異なる点は、
従来の選択回路２のセレクタ１１，１３が双方向シフト
レジスタ１の出力の最上位ビットと「０」の選択及び最
下位ビットと「０」の選択を行うために設けられていた
のに対し、図８の選択回路６３のセレクタ６６が双方向
シフトレジスタ１の最上位ビット及び最下位ビットの選
択を行ったいる点である。このように構成できるのは、
パリティ検出回路が「１」であるビット数の偶数奇数を
判断するため、「０」を入力してもしなくてもその結果
に違いを生じないからである。従って、図８の双方向疑
似乱数発生回路が発生する疑似乱数列は、図２３の双方
向疑似乱数発生回路が発生する疑似乱数列と同じであ
る。図８のように構成することで、図８の選択回路６３
のセレクタの個数及びパリティ検出回路６４のＸＯＲゲ
ートの個数を、図２３の選択回路２及びパリティ検出回
路３に比べて削減することができる。従って、図８の双
方向疑似乱数発生回路は、従来に比べてフィードバック
回路を簡易化して、回路規模を削減できる。
示した従来の双方向疑似乱数発生回路とが異なる点は、
従来の選択回路２のセレクタ１１，１３が双方向シフト
レジスタ１の出力の最上位ビットと「０」の選択及び最
下位ビットと「０」の選択を行うために設けられていた
のに対し、図８の選択回路６３のセレクタ６６が双方向
シフトレジスタ１の最上位ビット及び最下位ビットの選
択を行ったいる点である。このように構成できるのは、
パリティ検出回路が「１」であるビット数の偶数奇数を
判断するため、「０」を入力してもしなくてもその結果
に違いを生じないからである。従って、図８の双方向疑
似乱数発生回路が発生する疑似乱数列は、図２３の双方
向疑似乱数発生回路が発生する疑似乱数列と同じであ
る。図８のように構成することで、図８の選択回路６３
のセレクタの個数及びパリティ検出回路６４のＸＯＲゲ
ートの個数を、図２３の選択回路２及びパリティ検出回
路３に比べて削減することができる。従って、図８の双
方向疑似乱数発生回路は、従来に比べてフィードバック
回路を簡易化して、回路規模を削減できる。
【００４０】図９は、この発明の実施の形態４の第２の
態様による４ビットの双方向疑似乱数発生回路の構成を
示すブロック図である。図９において、図８と同一符号
部分は、図８の同一符号部分に相当するものである。図
９に示した双方向疑似乱数発生回路が、図８の双方向疑
似乱数発生回路と異なる点は、フィードバック回路にお
いて、第１及び第２のＮＯＲ回路４，５と第１及び第２
のＸＯＲ回路６，７を省いて、パリティ検出回路６４の
出力を直接双方向シフトレジスタ１の右シフト入力端子
９及び左シフト入力端子１０に接続した点にある。その
ため、図９に示した双方向疑似乱数発生回路は、図８の
双方向疑似乱数発生回路が発生する２の４乗通りの疑似
乱数のうち（Ｑ３，Ｑ２，Ｑ１，Ｑ０）＝（０，０，
０，０）の発生が禁止される。それは、図９の双方向疑
似乱数発生回路は、その出力が全て「０」の状態となる
と、シフトクロックを与えてもこの状態のまま出力が変
化しなくなるからである。そのため、図９の双方向疑似
乱数発生回路は、全てが「０」の状態以外の状態にリセ
ットされなければならない。このようなリセットは、例
えば、双方向シフトレジスタ１を構成しているフリップ
フロップ回路にセットリセット機能を持つものを用いて
実現することもでき、右シフト信号ＳＩＲまたは左シフ
ト信号ＳＩＬに強制的に「１」を含められるように右シ
フト入力端子９または左シフト入力端子１０の前段にゲ
ートを挿入してもよい。また、フリップフロップ回路の
入力にゲートを挿入して外部からの信号に応答してその
入力の「０」を「１」に変更するよう構成しても図９の
双方向疑似乱数発生回路で必要なリセットが行える。
態様による４ビットの双方向疑似乱数発生回路の構成を
示すブロック図である。図９において、図８と同一符号
部分は、図８の同一符号部分に相当するものである。図
９に示した双方向疑似乱数発生回路が、図８の双方向疑
似乱数発生回路と異なる点は、フィードバック回路にお
いて、第１及び第２のＮＯＲ回路４，５と第１及び第２
のＸＯＲ回路６，７を省いて、パリティ検出回路６４の
出力を直接双方向シフトレジスタ１の右シフト入力端子
９及び左シフト入力端子１０に接続した点にある。その
ため、図９に示した双方向疑似乱数発生回路は、図８の
双方向疑似乱数発生回路が発生する２の４乗通りの疑似
乱数のうち（Ｑ３，Ｑ２，Ｑ１，Ｑ０）＝（０，０，
０，０）の発生が禁止される。それは、図９の双方向疑
似乱数発生回路は、その出力が全て「０」の状態となる
と、シフトクロックを与えてもこの状態のまま出力が変
化しなくなるからである。そのため、図９の双方向疑似
乱数発生回路は、全てが「０」の状態以外の状態にリセ
ットされなければならない。このようなリセットは、例
えば、双方向シフトレジスタ１を構成しているフリップ
フロップ回路にセットリセット機能を持つものを用いて
実現することもでき、右シフト信号ＳＩＲまたは左シフ
ト信号ＳＩＬに強制的に「１」を含められるように右シ
フト入力端子９または左シフト入力端子１０の前段にゲ
ートを挿入してもよい。また、フリップフロップ回路の
入力にゲートを挿入して外部からの信号に応答してその
入力の「０」を「１」に変更するよう構成しても図９の
双方向疑似乱数発生回路で必要なリセットが行える。
【００４１】図１０は、この発明の実施の形態４の第３
の態様による４ビットの双方向疑似乱数発生回路の構成
を示すブロック図である。図１０において、６８は双方
向シフトレジスタ１の出力Ｑ０，Ｑ２を受けてシフト方
向制御信号DIRに応じて双方向シフトレジスタ１の出力
の選択のみを行う選択回路であり、その他図８と同一符
号部分は、図８の同一符号部分に相当するものである。
図１０に示した双方向疑似乱数発生回路が、図８の双方
向疑似乱数発生回路と異なる点は、選択回路６８と選択
回路６３との構成の違いにある。選択回路６８は、選択
回路６３と異なり、セレクタ６９において、双方向シフ
トレジスタ１の出力Ｑ２，Ｑ０の選択を行い、出力Ｑ３
についての選択を行うセレクタを持たず、出力Ｑ３につ
いてはそのままパリティ検出回路６４に与えている。そ
のため、選択回路６８は、選択回路６３に比べてセレク
タの個数を削減することができる。
の態様による４ビットの双方向疑似乱数発生回路の構成
を示すブロック図である。図１０において、６８は双方
向シフトレジスタ１の出力Ｑ０，Ｑ２を受けてシフト方
向制御信号DIRに応じて双方向シフトレジスタ１の出力
の選択のみを行う選択回路であり、その他図８と同一符
号部分は、図８の同一符号部分に相当するものである。
図１０に示した双方向疑似乱数発生回路が、図８の双方
向疑似乱数発生回路と異なる点は、選択回路６８と選択
回路６３との構成の違いにある。選択回路６８は、選択
回路６３と異なり、セレクタ６９において、双方向シフ
トレジスタ１の出力Ｑ２，Ｑ０の選択を行い、出力Ｑ３
についての選択を行うセレクタを持たず、出力Ｑ３につ
いてはそのままパリティ検出回路６４に与えている。そ
のため、選択回路６８は、選択回路６３に比べてセレク
タの個数を削減することができる。
【００４２】実施の形態５．
次に、この発明の実施の形態５による双方向疑似乱数発
生回路を図について説明する。図１１は、この発明の実
施の形態５の第１の態様による４ビットの双方向疑似乱
数発生回路の構成を示すブロック図である。図１１にお
いて、７０はＮＯＲ回路５４の出力と第２の選択回路６
３出力とを含めた複数のビットのうち「１」であるビッ
トが偶数個あるか奇数個あるかを検出して検出結果を双
方向シフトレジスタ１の右シフト入力端子９と左シフト
入力端子１０とに対して出力するパリティ検出回路であ
り、その他図７または図８と同一符号の部分は図７また
は図８の同一符号部分に相当するものである。パリティ
検出回路７０は、セレクタ６５，６６の出力の排他的論
理和演算を行うためのＸＯＲゲート７２と、ＸＯＲゲー
ト７２の出力及びＮＯＲ回路５４の出力の排他的論理和
演算を行ってその結果を双方向シフトレジスタ１の右シ
フト入力端子９及び左シフト入力端子１０に対して同時
に出力するＸＯＲゲート７１とを備えて構成されてい
る。図１１の双方向疑似乱数発生回路は、実施の形態３
による双方向疑似乱数発生回路の特徴と実施の形態４に
よる双方向疑似乱数発生回路の特徴とを同時に備えるも
のである。従って、従来の図２３の双方向疑似乱数発生
回路に比べて回路規模が大幅に削減されるので回路規模
削減の効果は最も大きい。なお、実施の形態５の説明で
も述べたように、セレクタ６５，６６を一つにまとめる
ことができる。そのように構成された双方向疑似乱数発
生回路を図１２に示す。図１２において、図１０または
図１１と同一符号の部分は、図１０または図１１の同一
符号部分に相当するものである。
生回路を図について説明する。図１１は、この発明の実
施の形態５の第１の態様による４ビットの双方向疑似乱
数発生回路の構成を示すブロック図である。図１１にお
いて、７０はＮＯＲ回路５４の出力と第２の選択回路６
３出力とを含めた複数のビットのうち「１」であるビッ
トが偶数個あるか奇数個あるかを検出して検出結果を双
方向シフトレジスタ１の右シフト入力端子９と左シフト
入力端子１０とに対して出力するパリティ検出回路であ
り、その他図７または図８と同一符号の部分は図７また
は図８の同一符号部分に相当するものである。パリティ
検出回路７０は、セレクタ６５，６６の出力の排他的論
理和演算を行うためのＸＯＲゲート７２と、ＸＯＲゲー
ト７２の出力及びＮＯＲ回路５４の出力の排他的論理和
演算を行ってその結果を双方向シフトレジスタ１の右シ
フト入力端子９及び左シフト入力端子１０に対して同時
に出力するＸＯＲゲート７１とを備えて構成されてい
る。図１１の双方向疑似乱数発生回路は、実施の形態３
による双方向疑似乱数発生回路の特徴と実施の形態４に
よる双方向疑似乱数発生回路の特徴とを同時に備えるも
のである。従って、従来の図２３の双方向疑似乱数発生
回路に比べて回路規模が大幅に削減されるので回路規模
削減の効果は最も大きい。なお、実施の形態５の説明で
も述べたように、セレクタ６５，６６を一つにまとめる
ことができる。そのように構成された双方向疑似乱数発
生回路を図１２に示す。図１２において、図１０または
図１１と同一符号の部分は、図１０または図１１の同一
符号部分に相当するものである。
【００４３】実施の形態６．
次に、この発明の実施の形態６による双方向疑似乱数発
生回路を図について説明する。実施の形態１〜実施の形
態５で説明した双方向疑似乱数発生回路は、クロックの
変化に応じてデータのシフトが必然的に惹き起こされる
ような構成である。クロックの変化があってもデータの
シフトを起こさせないような構成とするためには、図１
３に示すように、フリップフロップ回路７３の出力端子
と入力端子とを接続するようなループを設けるのが、一
般的であると考える。例えば、図２４のフリップフロッ
プ回路２０ 1 とセレクタ２１ 1 とに代えて、図１３のよう
なセレクタ７４，７５とフリップフロップ回路７３とを
用いるものである。セレクタ７４は、ホールド信号ＨＬ
が「０」の時にフリップフロップ回路７３の出力端子と
入力端子とを接続してホールドモードとなり、ホールド
信号ＨＬが「１」の時にセレクタ７５の出力をフリップ
フロップ回路７３に与えてシフトモードになる。セレク
タ７５は、シフト方向制御信号DIRに応じて、左右に配
置されているフリップフロップ回路の出力を対応するフ
リップフロップ回路７３に与えることで、左右いずれか
にデータをシフトさせる。このようにして構成した双方
向シフトレジスタ中には、隣接するフリップフロップ回
路の出力の選択を行うセレクタが存在しない。そのた
め、双方向シフトレジスタ中のセレクタと、選択回路中
のセレクタの共用が難しい。実施の形態６による疑似乱
数発生回路にはこの点についての改善が加えられてい
る。
生回路を図について説明する。実施の形態１〜実施の形
態５で説明した双方向疑似乱数発生回路は、クロックの
変化に応じてデータのシフトが必然的に惹き起こされる
ような構成である。クロックの変化があってもデータの
シフトを起こさせないような構成とするためには、図１
３に示すように、フリップフロップ回路７３の出力端子
と入力端子とを接続するようなループを設けるのが、一
般的であると考える。例えば、図２４のフリップフロッ
プ回路２０ 1 とセレクタ２１ 1 とに代えて、図１３のよう
なセレクタ７４，７５とフリップフロップ回路７３とを
用いるものである。セレクタ７４は、ホールド信号ＨＬ
が「０」の時にフリップフロップ回路７３の出力端子と
入力端子とを接続してホールドモードとなり、ホールド
信号ＨＬが「１」の時にセレクタ７５の出力をフリップ
フロップ回路７３に与えてシフトモードになる。セレク
タ７５は、シフト方向制御信号DIRに応じて、左右に配
置されているフリップフロップ回路の出力を対応するフ
リップフロップ回路７３に与えることで、左右いずれか
にデータをシフトさせる。このようにして構成した双方
向シフトレジスタ中には、隣接するフリップフロップ回
路の出力の選択を行うセレクタが存在しない。そのた
め、双方向シフトレジスタ中のセレクタと、選択回路中
のセレクタの共用が難しい。実施の形態６による疑似乱
数発生回路にはこの点についての改善が加えられてい
る。
【００４４】図１４は、この発明の実施の形態６による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。図１４において、７６は４ビットのデータを左右い
ずれかの方向に移動しつつ直列に入力して並列に出力す
るかクロックに関係なくそれらのデータを保持するかを
外部から与えられる信号によって選択できる双方向シフ
トレジスタ、７７は双方向シフトレジスタ７６の出力Ｑ
０，Ｑ２，Ｑ３をシフト方向制御信号DIR2に応じて選択
的にパリティ検出回路６４に対して与える選択回路であ
り、その他図１０と同一符号の部分は図１０の同一符号
部分に相当するものである。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。図１４において、７６は４ビットのデータを左右い
ずれかの方向に移動しつつ直列に入力して並列に出力す
るかクロックに関係なくそれらのデータを保持するかを
外部から与えられる信号によって選択できる双方向シフ
トレジスタ、７７は双方向シフトレジスタ７６の出力Ｑ
０，Ｑ２，Ｑ３をシフト方向制御信号DIR2に応じて選択
的にパリティ検出回路６４に対して与える選択回路であ
り、その他図１０と同一符号の部分は図１０の同一符号
部分に相当するものである。
【００４５】双方向シフトレジスタ７６は、４つのフリ
ップフロップ回路８１0〜８１3と、８つのセレクタ８２
0〜８２3，８３0〜８３3とで構成されている。フリップ
フロップ回路８１3は、最上位ビットを出力する出力端
子８０3に接続された出力端とセレクタ８２3の出力を受
ける入力端とを持つ。フリップフロップ回路８１0は、
最下位ビットを出力する出力端子８０0に接続された出
力端とセレクタ８２0の出力を受ける入力端とを持つ。
フリップフロップ回路８１1，８１2は、それぞれ、対応
する出力端子８０1，８０2に接続された出力端と、セレ
クタ８２1，８２2の出力を受ける入力端とを持つ。セレ
クタ８２3は、シフト方向制御信号DIR1が「０」の時、
右シフト入力端子７８から入力され右にシフトすべき右
シフトデータＳＩＲをフリップフロップ回路８１3の入
力端に対して出力し、シフト方向制御信号DIR1が「１」
の時、セレクタ８３3の出力をフリップフロップ回路８
１3の入力端に対して与える。フリップフロップ回路８
１0〜８１2は、それぞれ対応する出力端子８０0〜８０2
に接続された出力端と、対応するセレクタ８２0〜８２2
の出力を受ける入力端とを持つ。セレクタ８２0〜８２2
は、シフト方向制御信号DIR1が「０」の時、それぞれ左
にあるフリップフロップ回路８１1〜８１3の出力を、対
応するフリップフロップ回路８１0〜８１2の入力端に対
して与え、シフト方向制御信号DIR1が「１」の時、それ
ぞれ、対応するセレクタ８３0〜８３2の出力を対応する
フリップフロップ回路８１0〜８１2の入力端に対して与
える。セレクタ８３0は、シフト方向制御信号DIR2が
「１」の時、左シフト入力端子７９から入力され左にシ
フトすべき左シフトデータＳＩＬをセレクタ８２0に対
して与え、シフト方向制御信号DIR2が「０」の時、フリ
ップフロップ回路８１0の出力をセレクタ８２0に対して
与える。セレクタ８３ 1 〜８３ 3 は、それぞれ、シフト方
向制御信号DIR2が「１」の時、右にあるフリップフロッ
プ回路８１0〜８１2の出力を、対応するセレクタ８２1
〜８２3の入力端に対して出力し、シフト方向制御信号D
IR2が「０」の時、対応するフリップフロップ回路８１1
〜８１3の出力を対応するセレクタ８２1〜８２3に対し
て出力する。これらセレクタ８２0〜８２3とセレクタ８
３0〜８３3とにより、データ保持手段の一種であるフリ
ップフロップ回路８１0〜８１3の入力端と出力端との接
続関係を変更してデータの伝送される経路を切り換える
経路切換手段が構成されている。
ップフロップ回路８１0〜８１3と、８つのセレクタ８２
0〜８２3，８３0〜８３3とで構成されている。フリップ
フロップ回路８１3は、最上位ビットを出力する出力端
子８０3に接続された出力端とセレクタ８２3の出力を受
ける入力端とを持つ。フリップフロップ回路８１0は、
最下位ビットを出力する出力端子８０0に接続された出
力端とセレクタ８２0の出力を受ける入力端とを持つ。
フリップフロップ回路８１1，８１2は、それぞれ、対応
する出力端子８０1，８０2に接続された出力端と、セレ
クタ８２1，８２2の出力を受ける入力端とを持つ。セレ
クタ８２3は、シフト方向制御信号DIR1が「０」の時、
右シフト入力端子７８から入力され右にシフトすべき右
シフトデータＳＩＲをフリップフロップ回路８１3の入
力端に対して出力し、シフト方向制御信号DIR1が「１」
の時、セレクタ８３3の出力をフリップフロップ回路８
１3の入力端に対して与える。フリップフロップ回路８
１0〜８１2は、それぞれ対応する出力端子８０0〜８０2
に接続された出力端と、対応するセレクタ８２0〜８２2
の出力を受ける入力端とを持つ。セレクタ８２0〜８２2
は、シフト方向制御信号DIR1が「０」の時、それぞれ左
にあるフリップフロップ回路８１1〜８１3の出力を、対
応するフリップフロップ回路８１0〜８１2の入力端に対
して与え、シフト方向制御信号DIR1が「１」の時、それ
ぞれ、対応するセレクタ８３0〜８３2の出力を対応する
フリップフロップ回路８１0〜８１2の入力端に対して与
える。セレクタ８３0は、シフト方向制御信号DIR2が
「１」の時、左シフト入力端子７９から入力され左にシ
フトすべき左シフトデータＳＩＬをセレクタ８２0に対
して与え、シフト方向制御信号DIR2が「０」の時、フリ
ップフロップ回路８１0の出力をセレクタ８２0に対して
与える。セレクタ８３ 1 〜８３ 3 は、それぞれ、シフト方
向制御信号DIR2が「１」の時、右にあるフリップフロッ
プ回路８１0〜８１2の出力を、対応するセレクタ８２1
〜８２3の入力端に対して出力し、シフト方向制御信号D
IR2が「０」の時、対応するフリップフロップ回路８１1
〜８１3の出力を対応するセレクタ８２1〜８２3に対し
て出力する。これらセレクタ８２0〜８２3とセレクタ８
３0〜８３3とにより、データ保持手段の一種であるフリ
ップフロップ回路８１0〜８１3の入力端と出力端との接
続関係を変更してデータの伝送される経路を切り換える
経路切換手段が構成されている。
【００４６】選択回路７７は、ＸＯＲゲート６７の第１
の入力端に対して双方向シフトレジスタ７６の出力Ｑ
２，Ｑ３を選択的に与えるセレクタ８３3と、ＸＯＲゲ
ート６７の第２の入力端に対して双方向シフトレジスタ
７６の出力Ｑ０，Ｑ３の出力を選択的に与えるセレクタ
８４とを備えて構成されている。双方向シフトレジスタ
７６内のセレクタ８３3を双方向疑似乱数発生用のフィ
ードバック回路中の選択回路７７のセレクタと兼用した
ことを特徴とする。そのため、選択回路のセレクタが削
減されることでフィードバック回路の構成が簡易化さ
れ、これにより回路規模が削減される。そして、図１４
に示した双方向シフトレジスタ７６は、選択回路とのセ
レクタの共有化が容易になるように、隣接するフリップ
フロップ回路の出力を選択するセレクタ８３0〜８３3を
経路切換手段に含めて構成されている。双方向疑似乱数
発生回路においては、隣接するフリップフロップ回路を
選択回路で選択する構成が、比較的多く出現するからで
ある。
の入力端に対して双方向シフトレジスタ７６の出力Ｑ
２，Ｑ３を選択的に与えるセレクタ８３3と、ＸＯＲゲ
ート６７の第２の入力端に対して双方向シフトレジスタ
７６の出力Ｑ０，Ｑ３の出力を選択的に与えるセレクタ
８４とを備えて構成されている。双方向シフトレジスタ
７６内のセレクタ８３3を双方向疑似乱数発生用のフィ
ードバック回路中の選択回路７７のセレクタと兼用した
ことを特徴とする。そのため、選択回路のセレクタが削
減されることでフィードバック回路の構成が簡易化さ
れ、これにより回路規模が削減される。そして、図１４
に示した双方向シフトレジスタ７６は、選択回路とのセ
レクタの共有化が容易になるように、隣接するフリップ
フロップ回路の出力を選択するセレクタ８３0〜８３3を
経路切換手段に含めて構成されている。双方向疑似乱数
発生回路においては、隣接するフリップフロップ回路を
選択回路で選択する構成が、比較的多く出現するからで
ある。
【００４７】シフト方向制御信号DIR1＝０の時、双方向
シフトレジスタ７６は、右シフトデータＳＩＲを右にシ
フトしつつ直列に入力し、並列に出力する右シフトモー
ドになる（シフト方向制御信号DIR2は０／１どちらでも
よい）。この時、経路切換手段によって、各フリップフ
ロップ回路８１ 2 〜８１ 0 は、その入力端を左のフリップ
フロップ回路の出力端に接続される。シフト方向制御信
号DIR1＝１で、かつDIR2＝０の時、双方向シフトレジス
タ７６は、その時点での出力Ｑ０〜Ｑ３を保持するホー
ルドモードになる。ホールドモードの時、各フリップフ
ロップ回路８１0〜８１3は、それぞれ、自己の出力端と
自己の入力端が接続され、出力データがそのまま入力デ
ータとなる。シフト方向制御信号DIR1＝１で、かつDIR2
＝１の時、双方向シフトレジスタ７６は、左シフトデー
タＳＩＬを左にシフトしつつ直列に入力し、並列に出力
する左シフトモードになるものである。この時、経路切
換手段によって、各フリップフロップ回路８１ 1 〜８１ 3
は、その入力端を右のフリップフロップ回路の出力端に
接続される。
シフトレジスタ７６は、右シフトデータＳＩＲを右にシ
フトしつつ直列に入力し、並列に出力する右シフトモー
ドになる（シフト方向制御信号DIR2は０／１どちらでも
よい）。この時、経路切換手段によって、各フリップフ
ロップ回路８１ 2 〜８１ 0 は、その入力端を左のフリップ
フロップ回路の出力端に接続される。シフト方向制御信
号DIR1＝１で、かつDIR2＝０の時、双方向シフトレジス
タ７６は、その時点での出力Ｑ０〜Ｑ３を保持するホー
ルドモードになる。ホールドモードの時、各フリップフ
ロップ回路８１0〜８１3は、それぞれ、自己の出力端と
自己の入力端が接続され、出力データがそのまま入力デ
ータとなる。シフト方向制御信号DIR1＝１で、かつDIR2
＝１の時、双方向シフトレジスタ７６は、左シフトデー
タＳＩＬを左にシフトしつつ直列に入力し、並列に出力
する左シフトモードになるものである。この時、経路切
換手段によって、各フリップフロップ回路８１ 1 〜８１ 3
は、その入力端を右のフリップフロップ回路の出力端に
接続される。
【００４８】データの保持を行うホールドモードとする
かデータのシフトを行うシフトモードとするかを指定す
る信号ＨＬと、双方向シフトレジスタに対してデータの
シフト方向を切り換えるシフト方向制御信号DIRとか
ら、シフト方向制御信号DIR1，DIR2を発生する変換回路
の構成の一例を図１５に示す。図１５において、８５は
信号ＨＬ及びシフト方向制御信号DIRの論理和を演算し
てシフト方向制御信号DIR1を出力するＯＲゲート、８６
は信号ＨＬの反転論理及びシフト方向制御信号ＤＩＲの
論理積を演算してシフト方向制御信号ＤＩＲ２を出力す
るゲートである。信号ＨＬ＝０で、かつシフト方向制御
信号DIR＝０の時、シフト方向制御信号DIR1＝０になる
ので、双方向シフトレジスタ７６は右シフトモードにな
る。信号ＨＬ＝１の時、シフト方向制御信号DIR1＝１，
DIR2＝０になるので、双方向シフトレジスタ７６はホー
ルドモードになる。信号ＨＬ＝０，DIR＝１の時、シフ
ト方向制御信号DIR1＝１，DIR2＝１になるので、双方向
シフトレジスタ７６は、左シフトモードになる。
かデータのシフトを行うシフトモードとするかを指定す
る信号ＨＬと、双方向シフトレジスタに対してデータの
シフト方向を切り換えるシフト方向制御信号DIRとか
ら、シフト方向制御信号DIR1，DIR2を発生する変換回路
の構成の一例を図１５に示す。図１５において、８５は
信号ＨＬ及びシフト方向制御信号DIRの論理和を演算し
てシフト方向制御信号DIR1を出力するＯＲゲート、８６
は信号ＨＬの反転論理及びシフト方向制御信号ＤＩＲの
論理積を演算してシフト方向制御信号ＤＩＲ２を出力す
るゲートである。信号ＨＬ＝０で、かつシフト方向制御
信号DIR＝０の時、シフト方向制御信号DIR1＝０になる
ので、双方向シフトレジスタ７６は右シフトモードにな
る。信号ＨＬ＝１の時、シフト方向制御信号DIR1＝１，
DIR2＝０になるので、双方向シフトレジスタ７６はホー
ルドモードになる。信号ＨＬ＝０，DIR＝１の時、シフ
ト方向制御信号DIR1＝１，DIR2＝１になるので、双方向
シフトレジスタ７６は、左シフトモードになる。
【００４９】実施の形態７．次に、この発明の実施の形
態７による双方向疑似乱数発生回路を図について説明す
る。図１６は、この発明の実施の形態７による双方向疑
似乱数発生回路の構成を示すブロック図である。図１６
において、８７は４ビットのデータを左右いずれかの方
向に移動しつつ直列に入力して並列に出力するかクロッ
クに関係なくそれらのデータを保持するかを外部から与
えられる信号によって選択できる双方向シフトレジスタ
であり、その他図１４と同一符号の部分は、図１４の同
一符号部分に相当するものである。図１６の双方向シフ
トレジスタ８７が、図１４の双方向シフトレジスタ７６
と異なる点は、スキャンセレクタ８８を備えている点で
ある。スキャンセレクタ８８は、フリップフロップ回路
８１3の入力端とセレクタ８２3との間に挿入される。ス
キャンセレクタ８８は、双方向シフトレジスタ８７のデ
ータ伝達経路中に設けられ、スキャンテスト時に必要な
データをフリップフロップ回路８１0〜８１3に対して与
えるとともに右シフトデータＳＩＲを無効化する役割を
果たす。シフト方向制御信号DIR1＝０で、かつスキャン
モード信号ＳＭ＝１に設定することにより、スキャンテ
ストに用いるデータＳＩが、右にシフトしつつフリップ
フップ回路８１3〜８１0にセットされる。つまり、この
時、双方向シフトレジスタ８７は、スキャンパス（ＳＩ
からＱ０）の直列シフト動作が可能になっている。以上
のように構成することにより、僅かな回路の追加でスキ
ャンテストが可能な双方向疑似乱数発生回路が得られ
る。
態７による双方向疑似乱数発生回路を図について説明す
る。図１６は、この発明の実施の形態７による双方向疑
似乱数発生回路の構成を示すブロック図である。図１６
において、８７は４ビットのデータを左右いずれかの方
向に移動しつつ直列に入力して並列に出力するかクロッ
クに関係なくそれらのデータを保持するかを外部から与
えられる信号によって選択できる双方向シフトレジスタ
であり、その他図１４と同一符号の部分は、図１４の同
一符号部分に相当するものである。図１６の双方向シフ
トレジスタ８７が、図１４の双方向シフトレジスタ７６
と異なる点は、スキャンセレクタ８８を備えている点で
ある。スキャンセレクタ８８は、フリップフロップ回路
８１3の入力端とセレクタ８２3との間に挿入される。ス
キャンセレクタ８８は、双方向シフトレジスタ８７のデ
ータ伝達経路中に設けられ、スキャンテスト時に必要な
データをフリップフロップ回路８１0〜８１3に対して与
えるとともに右シフトデータＳＩＲを無効化する役割を
果たす。シフト方向制御信号DIR1＝０で、かつスキャン
モード信号ＳＭ＝１に設定することにより、スキャンテ
ストに用いるデータＳＩが、右にシフトしつつフリップ
フップ回路８１3〜８１0にセットされる。つまり、この
時、双方向シフトレジスタ８７は、スキャンパス（ＳＩ
からＱ０）の直列シフト動作が可能になっている。以上
のように構成することにより、僅かな回路の追加でスキ
ャンテストが可能な双方向疑似乱数発生回路が得られ
る。
【００５０】また、図１７は、データの保持を行うホー
ルドモードとするかデータのシフトを行うシフトモード
とするかを指定する信号ＨＬと、双方向シフトレジスタ
に対してデータのシフト方向を切り換えるシフト方向制
御信号DIRと、スキャンモードにするか否かの指定を行
うスキャンモード信号ＳＭとから、シフト方向制御信号
DIR1，DIR2を発生する変換回路の構成の一例を示す論理
図ある。図１７において、８９はＯＲゲート８５の出力
とスキャンモード信号ＳＭの反転論理の論理積を演算す
ることによってシフト方向制御信号DIR1を生成するゲー
トであり、その他図１５と同一符号の部分は図１５の同
一符号部分に相当するものである。スキャンモード信号
ＳＭ＝１の時、図１７に示すように強制的にシフト方向
制御信号DIR1＝０（右シフト）になるようにゲート８９
が追加されている。なお、上記実施の形態７では、右シ
フトモードの時にスキャンパスができる場合について説
明したが、左シフトモード時にスキャンパスを形成して
もよく、それを実現するためには、スキャンセレクタ８
８と同様のものをセレクタ８３0とフリップフロップ回
路８１0との間に挿入すればよい。この時変換回路の構
成の変更が必要になることはいうまでもない。
ルドモードとするかデータのシフトを行うシフトモード
とするかを指定する信号ＨＬと、双方向シフトレジスタ
に対してデータのシフト方向を切り換えるシフト方向制
御信号DIRと、スキャンモードにするか否かの指定を行
うスキャンモード信号ＳＭとから、シフト方向制御信号
DIR1，DIR2を発生する変換回路の構成の一例を示す論理
図ある。図１７において、８９はＯＲゲート８５の出力
とスキャンモード信号ＳＭの反転論理の論理積を演算す
ることによってシフト方向制御信号DIR1を生成するゲー
トであり、その他図１５と同一符号の部分は図１５の同
一符号部分に相当するものである。スキャンモード信号
ＳＭ＝１の時、図１７に示すように強制的にシフト方向
制御信号DIR1＝０（右シフト）になるようにゲート８９
が追加されている。なお、上記実施の形態７では、右シ
フトモードの時にスキャンパスができる場合について説
明したが、左シフトモード時にスキャンパスを形成して
もよく、それを実現するためには、スキャンセレクタ８
８と同様のものをセレクタ８３0とフリップフロップ回
路８１0との間に挿入すればよい。この時変換回路の構
成の変更が必要になることはいうまでもない。
【００５１】実施の形態８．次に、この発明の実施の形
態８による双方向疑似乱数発生回路を図について説明す
る。図１８は、この発明の実施の形態８による双方向疑
似乱数発生回路の構成を示すブロック図である。図１８
において、９０は４ビットのデータを左右いずれかの方
向に移動しつつ直列に入力して並列に出力するかクロッ
クに関係なくそれらのデータを保持するかを外部から与
えられる信号によって選択できる双方向シフトレジスタ
であり、その他図１４と同一符号の部分は、図１４の同
一符号部分に相当するものである。図１８の双方向シフ
トレジスタ９０が、図１６の双方向シフトレジスタ８７
と異なる点は、スキャンセレクタが挿入されている場所
である。スキャンセレクタ９１は、右シフト入力端子７
８とセレクタ８２3との間に挿入されているが、その働
きはスキャンセレクタ８８と同じである。実施の形態８
による双方向疑似乱数発生回路も実施の形態７による双
方向疑似乱数発生回路と同様の効果を奏する。なお、上
記実施の形態８では、右シフトモードの時にスキャンパ
スができる場合について説明したが、左シフトモード時
にスキャンパスを形成してもよく、それを実現するため
には、スキャンセレクタ９１と同様のものを左シフト入
力端子７９とセレクタ８３0の間に挿入すればよい。こ
の時変換回路の構成の変更が必要になることはいうまで
もない。
態８による双方向疑似乱数発生回路を図について説明す
る。図１８は、この発明の実施の形態８による双方向疑
似乱数発生回路の構成を示すブロック図である。図１８
において、９０は４ビットのデータを左右いずれかの方
向に移動しつつ直列に入力して並列に出力するかクロッ
クに関係なくそれらのデータを保持するかを外部から与
えられる信号によって選択できる双方向シフトレジスタ
であり、その他図１４と同一符号の部分は、図１４の同
一符号部分に相当するものである。図１８の双方向シフ
トレジスタ９０が、図１６の双方向シフトレジスタ８７
と異なる点は、スキャンセレクタが挿入されている場所
である。スキャンセレクタ９１は、右シフト入力端子７
８とセレクタ８２3との間に挿入されているが、その働
きはスキャンセレクタ８８と同じである。実施の形態８
による双方向疑似乱数発生回路も実施の形態７による双
方向疑似乱数発生回路と同様の効果を奏する。なお、上
記実施の形態８では、右シフトモードの時にスキャンパ
スができる場合について説明したが、左シフトモード時
にスキャンパスを形成してもよく、それを実現するため
には、スキャンセレクタ９１と同様のものを左シフト入
力端子７９とセレクタ８３0の間に挿入すればよい。こ
の時変換回路の構成の変更が必要になることはいうまで
もない。
【００５２】実施の形態９．次に、この発明の実施の形
態９による双方向疑似乱数発生回路を図について説明す
る。図１９は、この発明の実施の形態９による双方向疑
似乱数発生回路の構成を示すブロック図である。図１９
において、図１８と同一符号の部分は、図１８の同一符
号部分に相当するものである。図１９の双方向疑似乱数
発生回路が、図１８の双方向疑似乱数発生回路と異なる
点は、第１のＮＯＲ回路４、第２のＮＯＲ回路５、第１
のＸＯＲ回路６及び第２のＸＯＲ回路７を省いている点
である。図１９と図１８の双方向疑似乱数発生回路の関
係は、図９と図８の双方向疑似乱数発生回路の関係と同
等である。実施の形態９による双方向疑似乱数発生回路
も実施の形態８による双方向疑似乱数発生回路と同様の
効果を奏する。図１９に示す双方向疑似乱数発生回路は
全てが０の状態を発生することを禁止されているため、
図１９に示す双方向疑似乱数発生回路に対しては全てが
０の状態以外の状態にリセットする必要があるが、それ
は図９の双方向疑似乱数発生回路と同様であるので説明
は省略する。
態９による双方向疑似乱数発生回路を図について説明す
る。図１９は、この発明の実施の形態９による双方向疑
似乱数発生回路の構成を示すブロック図である。図１９
において、図１８と同一符号の部分は、図１８の同一符
号部分に相当するものである。図１９の双方向疑似乱数
発生回路が、図１８の双方向疑似乱数発生回路と異なる
点は、第１のＮＯＲ回路４、第２のＮＯＲ回路５、第１
のＸＯＲ回路６及び第２のＸＯＲ回路７を省いている点
である。図１９と図１８の双方向疑似乱数発生回路の関
係は、図９と図８の双方向疑似乱数発生回路の関係と同
等である。実施の形態９による双方向疑似乱数発生回路
も実施の形態８による双方向疑似乱数発生回路と同様の
効果を奏する。図１９に示す双方向疑似乱数発生回路は
全てが０の状態を発生することを禁止されているため、
図１９に示す双方向疑似乱数発生回路に対しては全てが
０の状態以外の状態にリセットする必要があるが、それ
は図９の双方向疑似乱数発生回路と同様であるので説明
は省略する。
【００５３】実施の形態１０．
図２０は、この発明の実施の形態１０による双方向疑似
乱数発生回路の構成を示すブロック図である。図２０に
おいて、９２は双方向シフトレジスタ９０の出力Ｑ０，
Ｑ２，Ｑ３と第１及び第２のＮＯＲ回路４，５の出力を
受けてこれらをシフト方向制御信号DIR2に応じて選択的
にパリティ検出回路３に対して与える選択回路であり、
その他図１または図１８と同一符号の部分は、図１また
は図１８の同一符号部分に相当するものである。選択回
路９２は、シフト方向制御信号DIR2＝０の時に第１のＮ
ＯＲ回路４の出力を選び、シフト方向制御信号DIR2＝１
の時に双方向シフトレジスタ９０の出力Ｑ３を選ぶよう
な選択を行ってその結果をＸＯＲゲート１４の第１の入
力端に対して出力するセレクタ９３と、選択結果をＸＯ
Ｒゲート１５の第１の入力端に対して出力するセレクタ
８３3と、シフト方向制御信号DIR2＝１の時に第２のＮ
ＯＲ回路５の出力を選び、シフト方向制御信号DIR2＝０
の時に双方向シフトレジスタ９０の出力Ｑ０を選ぶよう
な選択を行って選択結果をＸＯＲゲート１５の第２の入
力端に対して出力するセレクタ９４とで構成されてい
る。
乱数発生回路の構成を示すブロック図である。図２０に
おいて、９２は双方向シフトレジスタ９０の出力Ｑ０，
Ｑ２，Ｑ３と第１及び第２のＮＯＲ回路４，５の出力を
受けてこれらをシフト方向制御信号DIR2に応じて選択的
にパリティ検出回路３に対して与える選択回路であり、
その他図１または図１８と同一符号の部分は、図１また
は図１８の同一符号部分に相当するものである。選択回
路９２は、シフト方向制御信号DIR2＝０の時に第１のＮ
ＯＲ回路４の出力を選び、シフト方向制御信号DIR2＝１
の時に双方向シフトレジスタ９０の出力Ｑ３を選ぶよう
な選択を行ってその結果をＸＯＲゲート１４の第１の入
力端に対して出力するセレクタ９３と、選択結果をＸＯ
Ｒゲート１５の第１の入力端に対して出力するセレクタ
８３3と、シフト方向制御信号DIR2＝１の時に第２のＮ
ＯＲ回路５の出力を選び、シフト方向制御信号DIR2＝０
の時に双方向シフトレジスタ９０の出力Ｑ０を選ぶよう
な選択を行って選択結果をＸＯＲゲート１５の第２の入
力端に対して出力するセレクタ９４とで構成されてい
る。
【００５４】図２０の双方向疑似乱数発生回路は、図１
の双方向シフトレジスタ１を図１８の双方向疑似乱数発
生回路の双方向シフトレジスタ９０と置き換えてもので
ある。そして、選択回路９２と双方向シフトレジスタ９
０とは、セレクタ８３3を共用している。従って、実施
の形態１０による双方向疑似乱数発生回路は、実施の形
態１に加えて、実施の形態６及び実施の形態８の双方向
疑似乱数発生回路の特徴を合わせ持ち、これらと同様の
効果を奏する。なお、図２０には、図１の双方向疑似乱
数発生回路の双方向シフトレジスタ１に代えて、双方向
シフトレジスタ９０を用いたものを示したが、実施の形
態７に示した双方向シフトレジスタ８７を用いてもよ
く、上記実施の形態と同様の効果を奏する。また、スキ
ャン設計を必要としない場合は、スキャンセレクタ９１
及び図１７に示した信号ＳＭに関するゲート８９は削除
できる。
の双方向シフトレジスタ１を図１８の双方向疑似乱数発
生回路の双方向シフトレジスタ９０と置き換えてもので
ある。そして、選択回路９２と双方向シフトレジスタ９
０とは、セレクタ８３3を共用している。従って、実施
の形態１０による双方向疑似乱数発生回路は、実施の形
態１に加えて、実施の形態６及び実施の形態８の双方向
疑似乱数発生回路の特徴を合わせ持ち、これらと同様の
効果を奏する。なお、図２０には、図１の双方向疑似乱
数発生回路の双方向シフトレジスタ１に代えて、双方向
シフトレジスタ９０を用いたものを示したが、実施の形
態７に示した双方向シフトレジスタ８７を用いてもよ
く、上記実施の形態と同様の効果を奏する。また、スキ
ャン設計を必要としない場合は、スキャンセレクタ９１
及び図１７に示した信号ＳＭに関するゲート８９は削除
できる。
【００５５】実施の形態１１．
図２１は、この発明の実施の形態１１による双方向疑似
乱数発生回路の構成を示すブロック図である。図２１に
おいて、９５は双方向シフトレジスタ９０の出力Ｑ０，
Ｑ２，Ｑ３とＮＯＲ回路５４の出力を受けてこれらをシ
フト方向制御信号DIR2に応じて選択的にパリティ検出回
路７０に対して出力する選択回路であり、その他図１
１、図１７または図１８と同一符号の部分は、図１１、
図１７または図１８の同一符号部分に相当するものであ
る。選択回路９５は、シフト方向制御信号DIR2＝０の時
に双方向シフトレジスタ９０の出力Ｑ０を選びシフト方
向制御信号DIR2＝１の時に双方向シフトレジスタ９０の
出力Ｑ３を選ぶような選択を行ってその結果をＸＯＲゲ
ート７２の第２の入力端に対して出力するセレクタ９６
と、選択結果をＸＯＲゲート７２の第１の入力端に対し
て出力するセレクタ８３3とで構成されている。
乱数発生回路の構成を示すブロック図である。図２１に
おいて、９５は双方向シフトレジスタ９０の出力Ｑ０，
Ｑ２，Ｑ３とＮＯＲ回路５４の出力を受けてこれらをシ
フト方向制御信号DIR2に応じて選択的にパリティ検出回
路７０に対して出力する選択回路であり、その他図１
１、図１７または図１８と同一符号の部分は、図１１、
図１７または図１８の同一符号部分に相当するものであ
る。選択回路９５は、シフト方向制御信号DIR2＝０の時
に双方向シフトレジスタ９０の出力Ｑ０を選びシフト方
向制御信号DIR2＝１の時に双方向シフトレジスタ９０の
出力Ｑ３を選ぶような選択を行ってその結果をＸＯＲゲ
ート７２の第２の入力端に対して出力するセレクタ９６
と、選択結果をＸＯＲゲート７２の第１の入力端に対し
て出力するセレクタ８３3とで構成されている。
【００５６】図２１の双方向疑似乱数発生回路は、図１
１の双方向シフトレジスタ１を図１８の双方向疑似乱数
発生回路の双方向シフトレジスタ９０と置き換えてもの
である。そして、選択回路９５と双方向シフトレジスタ
９０とは、セレクタ８３3を共用している。従って、実
施の形態１１による双方向疑似乱数発生回路は、実施の
形態５に加えて、実施の形態６及び実施の形態８の双方
向疑似乱数発生回路の特徴を合わせ持ち、これらと同様
の効果を奏する。なお、図２１には、図１１の双方向疑
似乱数発生回路の双方向シフトレジスタ１に代えて、双
方向シフトレジスタ９０を用いたものを示したが、図２
２に示すように実施の形態７に示した双方向シフトレジ
スタ８７を用いてもよく、上記実施の形態と同様の効果
を奏する。また、スキャン設計を必要としない場合は、
スキャンセレクタ９１及び信号ＳＭに関するゲート８９
は削除できる。なお、この発明の上記実施の形態で示し
たフリップフロップ回路はスキャンフリップフロップ回
路に変更してもよい。スキャンフリップフロップ回路を
用いることで任意のフリップフロップ回路からスキャン
データの入力が可能になる。
１の双方向シフトレジスタ１を図１８の双方向疑似乱数
発生回路の双方向シフトレジスタ９０と置き換えてもの
である。そして、選択回路９５と双方向シフトレジスタ
９０とは、セレクタ８３3を共用している。従って、実
施の形態１１による双方向疑似乱数発生回路は、実施の
形態５に加えて、実施の形態６及び実施の形態８の双方
向疑似乱数発生回路の特徴を合わせ持ち、これらと同様
の効果を奏する。なお、図２１には、図１１の双方向疑
似乱数発生回路の双方向シフトレジスタ１に代えて、双
方向シフトレジスタ９０を用いたものを示したが、図２
２に示すように実施の形態７に示した双方向シフトレジ
スタ８７を用いてもよく、上記実施の形態と同様の効果
を奏する。また、スキャン設計を必要としない場合は、
スキャンセレクタ９１及び信号ＳＭに関するゲート８９
は削除できる。なお、この発明の上記実施の形態で示し
たフリップフロップ回路はスキャンフリップフロップ回
路に変更してもよい。スキャンフリップフロップ回路を
用いることで任意のフリップフロップ回路からスキャン
データの入力が可能になる。
【００５７】
【発明の効果】以上のように請求項１記載の発明の疑似
乱数発生回路によれば、フィードバック回路において、
選択回路が、双方向シフトレジスタのＮ本の出力端子の
うちの第１群の出力端子及び第１のＮＯＲ回路から出力
される第１の出力データかＮ本の出力端子のうちの第２
群の出力端子及び第２のＮＯＲ回路から出力される第２
の出力データかをシフト方向制御信号に応じて選択する
とともに、選択されたデータをパリティ検出回路に対し
て与え、それを受けてパリティ検出回路が、検出結果に
応じた信号を右シフト入力端子及び左シフト入力端子に
対して直接出力するよう構成されているので、従来必要
であったパリティ検出回路の出力と第１のＮＯＲ回路の
出力の排他的論理和を演算する排他的論理和回路、及び
パリティ検出回路の出力と第２のＮＯＲ回路の出力の排
他的論理和を演算する排他的論理和回路を省くことがで
き、従来に比べて回路規模を小さくできるという効果が
ある。
乱数発生回路によれば、フィードバック回路において、
選択回路が、双方向シフトレジスタのＮ本の出力端子の
うちの第１群の出力端子及び第１のＮＯＲ回路から出力
される第１の出力データかＮ本の出力端子のうちの第２
群の出力端子及び第２のＮＯＲ回路から出力される第２
の出力データかをシフト方向制御信号に応じて選択する
とともに、選択されたデータをパリティ検出回路に対し
て与え、それを受けてパリティ検出回路が、検出結果に
応じた信号を右シフト入力端子及び左シフト入力端子に
対して直接出力するよう構成されているので、従来必要
であったパリティ検出回路の出力と第１のＮＯＲ回路の
出力の排他的論理和を演算する排他的論理和回路、及び
パリティ検出回路の出力と第２のＮＯＲ回路の出力の排
他的論理和を演算する排他的論理和回路を省くことがで
き、従来に比べて回路規模を小さくできるという効果が
ある。
【００５８】請求項２記載の発明の疑似乱数発生回路に
よれば、シフト方向制御信号に応じて選択回路が選択す
べき、第１群の出力端子と第２群の出力端子とに共通な
出力端子が存在する場合に、該共通な出力端子からの出
力を選択回路を素通りさせて、パリティ検出回路に直接
出力するように構成されているので、例えばセレクタの
数を削減できるなど選択回路の構成を簡易化して、従来
に比べて回路規模を小さくできるという効果がある。
よれば、シフト方向制御信号に応じて選択回路が選択す
べき、第１群の出力端子と第２群の出力端子とに共通な
出力端子が存在する場合に、該共通な出力端子からの出
力を選択回路を素通りさせて、パリティ検出回路に直接
出力するように構成されているので、例えばセレクタの
数を削減できるなど選択回路の構成を簡易化して、従来
に比べて回路規模を小さくできるという効果がある。
【００５９】請求項３記載の発明の疑似乱数発生回路に
よれば、第１の選択回路で選択された双方向シフトレジ
スタの最右端または最左端の出力端子の出力をＮＯＲ回
路に与えるので、従来必要であったパリティ検出回路の
出力と第１のＮＯＲ回路の出力の排他的論理和を演算す
る排他的論理和回路、及びパリティ検出回路の出力と第
２のＮＯＲ回路の出力の排他的論理和を演算する排他的
論理和回路を一つにまとめることができ、従来に比べて
回路規模を小さくできるという効果がある。
よれば、第１の選択回路で選択された双方向シフトレジ
スタの最右端または最左端の出力端子の出力をＮＯＲ回
路に与えるので、従来必要であったパリティ検出回路の
出力と第１のＮＯＲ回路の出力の排他的論理和を演算す
る排他的論理和回路、及びパリティ検出回路の出力と第
２のＮＯＲ回路の出力の排他的論理和を演算する排他的
論理和回路を一つにまとめることができ、従来に比べて
回路規模を小さくできるという効果がある。
【００６０】請求項４記載の発明の疑似乱数発生回路に
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力及びＮＯＲ回路の出力のみである
ため、従来必要であった選択回路での「０」の選択が省
かれ、選択回路の構成を簡易化して、さらに回路規模を
小さくできるという効果がある。
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力及びＮＯＲ回路の出力のみである
ため、従来必要であった選択回路での「０」の選択が省
かれ、選択回路の構成を簡易化して、さらに回路規模を
小さくできるという効果がある。
【００６１】請求項５記載の発明の疑似乱数発生回路に
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力のみであるため、従来必要であっ
た選択回路での「０」の選択が省かれ、選択回路及びパ
リティ検出回路の構成を簡易化して、さらに回路規模を
小さくできるという効果がある。
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力のみであるため、従来必要であっ
た選択回路での「０」の選択が省かれ、選択回路及びパ
リティ検出回路の構成を簡易化して、さらに回路規模を
小さくできるという効果がある。
【００６２】請求項６記載の発明の疑似乱数発生回路に
よれば、第１の排他的論理和回路によって、第１のＮＯ
Ｒ回路の出力とパリティ検出回路の出力の排他的論理和
を右シフト入力端子に対して出力し、第２の排他的論理
和回路によって、第２のＮＯＲ回路の出力とパリティ検
出回路の出力の排他的論理和を左シフト入力端子に対し
て出力するように構成されているので、出力が全て
「０」の疑似乱数を発生することができる回路規模の小
さい疑似乱数発生回路を得ることができるという効果が
ある。
よれば、第１の排他的論理和回路によって、第１のＮＯ
Ｒ回路の出力とパリティ検出回路の出力の排他的論理和
を右シフト入力端子に対して出力し、第２の排他的論理
和回路によって、第２のＮＯＲ回路の出力とパリティ検
出回路の出力の排他的論理和を左シフト入力端子に対し
て出力するように構成されているので、出力が全て
「０」の疑似乱数を発生することができる回路規模の小
さい疑似乱数発生回路を得ることができるという効果が
ある。
【００６３】請求項７記載の発明の疑似乱数発生回路に
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力のみであるため、従来必要であっ
た選択回路への「０」の入力が省かれ、選択回路及びパ
リティ検出回路の構成を簡易化して、さらに回路規模を
小さくできるという効果があり、パリティ検出回路にお
ける検出結果を出力するためのパリティ検出回路の出力
端子と右シフト入力端子及び左シフト入力端子と直接接
続されているため、出力の全てが「０」である疑似乱数
を発生することはできないが、フィードバック回路の構
成が単純化された疑似乱数発生回路の回路規模を小さく
できるという効果がある。
よれば、パリティ検出回路に与えられるデータは双方向
シフトレジスタの出力のみであるため、従来必要であっ
た選択回路への「０」の入力が省かれ、選択回路及びパ
リティ検出回路の構成を簡易化して、さらに回路規模を
小さくできるという効果があり、パリティ検出回路にお
ける検出結果を出力するためのパリティ検出回路の出力
端子と右シフト入力端子及び左シフト入力端子と直接接
続されているため、出力の全てが「０」である疑似乱数
を発生することはできないが、フィードバック回路の構
成が単純化された疑似乱数発生回路の回路規模を小さく
できるという効果がある。
【００６４】請求項８記載の発明の疑似乱数発生回路に
よれば、フィードバック回路及び双方向シフトレジスタ
において、セレクタが共通化されているため、セレクタ
の数を削減できるなど選択回路の構成を簡易化して、従
来に比べて回路規模を小さくできるという効果がある。
よれば、フィードバック回路及び双方向シフトレジスタ
において、セレクタが共通化されているため、セレクタ
の数を削減できるなど選択回路の構成を簡易化して、従
来に比べて回路規模を小さくできるという効果がある。
【００６５】請求項９記載の発明の双方向シフトレジス
タによれば、経路切換手段が、隣接する出力端子から出
力されるデータの切り換えを行う隣接出力切換用スイッ
チ手段を含むので、疑似乱数発生回路等に用いて、双方
向シフトレジスタの隣接する出力端子の切換を行うセレ
クタを省くことができ、回路規模の縮小を容易にする双
方向シフトレジスタが得られるという効果がある。
タによれば、経路切換手段が、隣接する出力端子から出
力されるデータの切り換えを行う隣接出力切換用スイッ
チ手段を含むので、疑似乱数発生回路等に用いて、双方
向シフトレジスタの隣接する出力端子の切換を行うセレ
クタを省くことができ、回路規模の縮小を容易にする双
方向シフトレジスタが得られるという効果がある。
【００６６】請求項１０記載の発明の双方向シフトレジ
スタによれば、中間スイッチ手段が、少なくとも一つの
隣接出力切換スイッチ手段の出力データを、少なくとも
一つのデータ保持手段に対して選択的に出力させるの
で、隣接出力切換スイッチ手段を内蔵する双方向シフト
レジスタにあってデータを保持する機能を簡単な構成で
実現することができるという効果がある。
スタによれば、中間スイッチ手段が、少なくとも一つの
隣接出力切換スイッチ手段の出力データを、少なくとも
一つのデータ保持手段に対して選択的に出力させるの
で、隣接出力切換スイッチ手段を内蔵する双方向シフト
レジスタにあってデータを保持する機能を簡単な構成で
実現することができるという効果がある。
【００６７】請求項１１記載の発明の双方向シフトレジ
スタによれば、例えば、第１ないし第３の隣接出力切換
用スイッチ手段によって左シフト動作を行い、第１ない
し第３の中間スイッチ手段によって右シフト動作を行え
るので、双方向のシフト機能を簡単な構成で実現するこ
とができるという効果がある。
スタによれば、例えば、第１ないし第３の隣接出力切換
用スイッチ手段によって左シフト動作を行い、第１ない
し第３の中間スイッチ手段によって右シフト動作を行え
るので、双方向のシフト機能を簡単な構成で実現するこ
とができるという効果がある。
【００６８】請求項１２記載の発明の双方向シフトレジ
スタによれば、キャンセル手段により右シフト入力端子
または左シフト入力端子から入力したデータを無効化
し、送信手段により内部の接続経路中にスキャンデータ
を送り込むよう構成されているので、スキャンテストが
可能になるという効果がある。
スタによれば、キャンセル手段により右シフト入力端子
または左シフト入力端子から入力したデータを無効化
し、送信手段により内部の接続経路中にスキャンデータ
を送り込むよう構成されているので、スキャンテストが
可能になるという効果がある。
【００６９】請求項１３記載の発明の双方向シフトレジ
スタによれば、スキャンスイッチ手段が、スキャンデー
タと少なくとも一つの中間スイッチ手段の出力データと
をスキャン制御信号に応じて選択的に出力可能であり、
かつキャンセル手段と送信手段の働きを兼ねるように構
成されているので、スキャンスイッチ手段の追加という
僅かな構成の変更でスキャンテストが可能になるという
効果がある。
スタによれば、スキャンスイッチ手段が、スキャンデー
タと少なくとも一つの中間スイッチ手段の出力データと
をスキャン制御信号に応じて選択的に出力可能であり、
かつキャンセル手段と送信手段の働きを兼ねるように構
成されているので、スキャンスイッチ手段の追加という
僅かな構成の変更でスキャンテストが可能になるという
効果がある。
【００７０】請求項１４記載の発明の双方向シフトレジ
スタによれば、キャンセル手段と送信手段との働きを兼
ねるスキャンスイッチ手段が、右シフト入力端子または
左シフト入力端子の直後に設けられているので、スキャ
ンスイッチ手段の追加という僅かな構成の変更でスキャ
ンテストが可能になるという効果がある。
スタによれば、キャンセル手段と送信手段との働きを兼
ねるスキャンスイッチ手段が、右シフト入力端子または
左シフト入力端子の直後に設けられているので、スキャ
ンスイッチ手段の追加という僅かな構成の変更でスキャ
ンテストが可能になるという効果がある。
【図１】 この発明の実施の形態１の第１の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図２】 この発明の実施の形態１の第２の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図３】 この発明の実施の形態１の第３の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図４】 この発明の実施の形態２の第１の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図５】 この発明の実施の形態２の第２の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図６】 この発明の実施の形態２の第３の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図７】 この発明の実施の形態３による双方向疑似乱
数発生回路の構成を示すブロック図である。
数発生回路の構成を示すブロック図である。
【図８】 この発明の実施の形態４の第１の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図９】 この発明の実施の形態４の第２の態様による
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図１０】 この発明の実施の形態４の第３の態様によ
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図１１】 この発明の実施の形態５の第１の態様によ
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図１２】 この発明の実施の形態５の第２の態様によ
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
る双方向疑似乱数発生回路の構成を示すブロック図であ
る。
【図１３】 データ保持が可能な双方向疑似乱数発生回
路の構成を説明するためのブロック図である。
路の構成を説明するためのブロック図である。
【図１４】 この発明の実施の形態６による双方向疑似
乱数発生回路の構成を示すブロック図である。
乱数発生回路の構成を示すブロック図である。
【図１５】 双方向疑似乱数発生回路の制御信号を変換
する変換回路の構成を示す論理図である。
する変換回路の構成を示す論理図である。
【図１６】 この発明の実施の形態７による双方向疑似
乱数発生回路の構成を示すブロック図である。
乱数発生回路の構成を示すブロック図である。
【図１７】 双方向疑似乱数発生回路の制御信号を変換
する変換回路の構成を示す論理図である。
する変換回路の構成を示す論理図である。
【図１８】 この発明の実施の形態８による双方向疑似
乱数発生回路の構成を示すブロック図である。
乱数発生回路の構成を示すブロック図である。
【図１９】 この発明の実施の形態９による双方向疑似
乱数発生回路の構成を示すブロック図である。
乱数発生回路の構成を示すブロック図である。
【図２０】 この発明の実施の形態１０による双方向疑
似乱数発生回路の構成を示すブロック図である。
似乱数発生回路の構成を示すブロック図である。
【図２１】 この発明の実施の形態１１の第１の態様に
よる双方向疑似乱数発生回路の構成を示すブロック図で
ある。
よる双方向疑似乱数発生回路の構成を示すブロック図で
ある。
【図２２】 この発明の実施の形態１１の第２の態様に
よる双方向疑似乱数発生回路の構成を示すブロック図で
ある。
よる双方向疑似乱数発生回路の構成を示すブロック図で
ある。
【図２３】 従来の双方向疑似乱数発生回路の構成を示
すブロック図である。
すブロック図である。
【図２４】 図２３の双方向シフトレジスタの構成を示
す回路図である。
す回路図である。
１，２２，７６，８７，９０ 双方向シフトレジスタ、
２，２５，４２，４５，４８，６３，６８，７７，９
２，９５ 選択回路、５３ 第１の選択回路、５４ Ｎ
ＯＲ回路、５５ 第２の選択回路、３，２６，６４，５
６，７０ パリティ検出回路、４，２３ 第１のＮＯＲ
回路、５，２４ 第２のＮＯＲ回路、６第１の排他的論
理和回路、７ 第２の排他的論理和回路。
２，２５，４２，４５，４８，６３，６８，７７，９
２，９５ 選択回路、５３ 第１の選択回路、５４ Ｎ
ＯＲ回路、５５ 第２の選択回路、３，２６，６４，５
６，７０ パリティ検出回路、４，２３ 第１のＮＯＲ
回路、５，２４ 第２のＮＯＲ回路、６第１の排他的論
理和回路、７ 第２の排他的論理和回路。
Claims (14)
- 【請求項１】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から２
N通りのデータが一度ずつ所定の順序に従って現れる疑
似乱数列を出力可能であって、かつシフト方向制御信号
に応じて前記双方向シフトレジスタのシフト方向を切り
換えることにより前記所定の順序について正逆いずれか
の順序を選択可能な疑似乱数発生回路において、 前記フィードバック回路は、 与えられたデータを構成している複数のビットのうちで
真であるビットが偶数個か奇数個かを検出して、検出結
果に応じた信号を前記右シフト入力端子及び前記左シフ
ト入力端子に直接出力するパリティ検出回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
最右端に配置された出力端子を除く前記双方向シフトレ
ジスタの全出力端子から出力されたデータの否定論理和
演算を実行する第１のＮＯＲ回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
最左端に配置された出力端子を除く前記双方向シフトレ
ジスタの全出力端子から出力されたデータの否定論理和
演算を実行する第２のＮＯＲ回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の第１群の出力端子及び前記第１のＮＯＲ回路から出力
される第１の出力データか、前記Ｎ本の出力端子のうち
の第２群の出力端子及び前記第２のＮＯＲ回路から出力
される第２の出力データかを前記シフト方向制御信号に
応じて選択し、選択されたデータを前記パリティ検出回
路に対して与える選択回路とを備える、疑似乱数発生回
路。 - 【請求項２】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から２
N通りのデータが一度ずつ所定の順序に従って現れる疑
似乱数列を出力可能であって、かつシフト方向制御信号
に応じて前記双方向シフトレジスタのシフト方向を切り
換えることにより前記所定の順序について正逆いずれか
の順序を選択可能な疑似乱数発生回路において、 前記フィードバック回路は、 与えられたデータを構成している複数のビットのうちで
真であるビットが偶数個か奇数個かを検出して、前記右
シフト入力端子及び前記左シフト入力端子に対して出力
される信号の値を検出結果に応じて制御するためのパリ
ティ検出回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の第１群の出力端子からの出力を含む第１の出力データ
か、前記Ｎ本の出力端子のうちの第２群の出力端子から
の出力を含む第２の出力データかを前記シフト方向制御
信号に応じて選択し、選択されたデータを前記パリティ
検出回路に対して与える選択回路とを備え、 前記第１群の出力端子と前記第２群の出力端子とに共通
な出力端子が存在する場合には、該共通な出力端子から
の出力を前記選択回路を素通りさせて、前記パリティ検
出回路に直接出力することを特徴とする、疑似乱数発生
回路。 - 【請求項３】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から２
N通りのデータが一度ずつ所定の順序に従って現れる疑
似乱数列を出力可能であって、かつシフト方向制御信号
に応じて前記双方向シフトレジスタのシフト方向を切り
換えることにより前記所定の順序について正逆いずれか
の順序を選択可能な疑似乱数発生回路において、 前記フィードバック回路は、 与えられたデータを構成している複数のビットのうちで
真であるビットが偶数個か奇数個かを検出して、検出結
果に応じた信号を前記右シフト入力端子及び前記左シフ
ト入力端子に直接出力するパリティ検出回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の最右端及び最左端に配置された出力端子のいずれか一
方を、前記シフト方向制御信号に応じて選択する第１の
選択回路と、 前記Ｎ本の出力端子のうち前記双方向シフトレジスタの
前記Ｎ本の出力端子のうちの最右端及び最左端に配置さ
れた前記出力端子を除く前記双方向シフトレジスタの全
出力端子から出力されたデータ及び前記第１の選択回路
から出力されたデータの否定論理和を前記パリティ検出
回路に与えるＮＯＲ回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の第１群の出力端子から出力される第１の出力データ
か、前記Ｎ本の出力端子のうちの第２群の出力端子から
出力される第２の出力データかを前記シフト方向制御信
号に応じて選択し、選択されたデータを前記パリティ検
出回路に対して与える第２の選択回路とを備える、疑似
乱数発生回路。 - 【請求項４】 前記双方向シフトレジスタの前記第１群
の出力端子には前記Ｎ本の出力端子のうちの最右端の出
力端子が含まれ、前記第２群の出力端子には前記Ｎ本の
出力端子のうちの最左端の出力端子が含まれ、前記パリ
ティ検出回路に与えられるデータは、前記双方向シフト
レジスタの出力及び前記ＮＯＲ回路の出力のみであるこ
とを特徴とする、請求項３記載の疑似乱数発生回路。 - 【請求項５】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から２
N通りのデータが一度ずつ所定の順序に従って現れる疑
似乱数列を出力可能であって、かつシフト方向制御信号
に応じて前記双方向シフトレジスタのシフト方向を切り
換えることにより前記所定の順序について正逆いずれか
の順序を選択可能な疑似乱数発生回路において、 前記フィードバック回路は、 与えられたデータを構成している複数のビットのうちで
真であるビットが偶数個か奇数個かを検出して、前記右
シフト入力端子及び前記左シフト入力端子に対して出力
される信号の値を検出結果に応じて制御するためのパリ
ティ検出回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の第１群の出力端子から出力される第１の出力データ
か、前記Ｎ本の出力端子のうちの第２群の出力端子から
出力される第２の出力データかを前記シフト方向制御信
号に応じて選択し、選択されたデータを前記パリティ検
出回路に対して与える選択回路とを備え、 前記双方向シフトレジスタの前記第１群の出力端子には
前記Ｎ本の出力端子のうちの最右端の出力端子が含ま
れ、前記第２群の出力端子には前記Ｎ本の出力端子のう
ちの最左端の出力端子が含まれ、前記パリティ検出回路
に与えられるデータは前記双方向シフトレジスタの出力
のみであることを特徴とする、疑似乱数発生回路。 - 【請求項６】 前記右シフト入力端子に接続された出力
端子並びに第１及び第２の入力端子を持つ第１の排他的
論理和回路と、 前記左シフト入力端子に接続された出力端子並びに第１
及び第２の入力端子を持つ第２の排他的論理和回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
最右端に配置された出力端子を除く前記双方向シフトレ
ジスタの全出力端子から出力されたデータの否定論理和
を前記第１の排他的論理和回路の前記第１の入力端子に
対して出力する第１のＮＯＲ回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
最左端に配置された出力端子を除く前記双方向シフトレ
ジスタの全出力端子から出力されたデータの否定論理和
を前記第２の排他的論理和回路の前記第１の入力端子に
対して出力する第２のＮＯＲ回路とをさらに備え、 前記パリティ検出回路は、前記第１及び第２の排他的論
理和回路の前記第２の入力端子の双方に対して検出結果
に基づいた信号を直接出力することを特徴とする、請求
項５記載の疑似乱数発生回路。 - 【請求項７】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から疑
似乱数が所定の順序に従って現れる疑似乱数列を出力可
能であって、かつシフト方向制御信号に応じて前記双方
向シフトレジスタのシフト方向を切り換えることにより
前記所定の順序について正逆いずれかの順序を選択可能
な疑似乱数発生回路において、 前記フィードバック回路は、 与えられたデータを構成している複数のビットのうちで
真であるビットが偶数個か奇数個かを検出して、前記右
シフト入力端子及び前記左シフト入力端子に対して出力
される信号の値を検出結果に応じて制御するためのパリ
ティ検出回路と、 前記双方向シフトレジスタの前記Ｎ本の出力端子のうち
の第１群の出力端子から出力される第１の出力データ
か、前記Ｎ本の出力端子のうちの第２群の出力端子から
出力される第２の出力データかを前記シフト方向制御信
号に応じて選択し、選択されたデータを前記パリティ検
出回路に対して与える選択回路とを備え、 前記双方向シフトレジスタの前記第１群の出力端子には
前記Ｎ本の出力端子のうちの最右端の出力端子が含ま
れ、前記第２群の出力端子には前記Ｎ本の出力端子のう
ちの最左端の出力端子が含まれ、前記パリティ検出回路
に与えられるデータは前記双方向シフトレジスタの出力
のみであり、 前記パリティ検出回路は、検出結果に基づいた信号を前
記右シフト入力端子及び前記左シフト入力端子に直接出
力することを特徴とする、疑似乱数発生回路。 - 【請求項８】 Ｎビットのデータを左右いずれかの方向
に移動しつつデータを直列に入力するため下位ビットか
ら上位ビットへの左シフト時に用いられる左シフト入力
端子及び上位ビットから下位ビットへの右シフト時に用
いられる右シフト入力端子並びに直列に入力されたデー
タを並列に出力するためのＮ本の出力端子を有する双方
向シフトレジスタと、 前記双方向シフトレジスタの前記Ｎ本の出力端子から出
力される信号に応じたデータを前記右シフト入力端子及
び前記左シフト入力端子にフィードバックするフィード
バック回路とを備え、 前記双方向シフトレジスタの前記Ｎ本の出力端子から２
N通りのデータが一度ずつ所定の順序に従って現れる疑
似乱数列を出力可能であって、かつシフト方向制御信号
に応じて前記双方向シフトレジスタのシフト方向を切り
換えることにより前記所定の順序について正逆いずれか
の順序を選択可能な疑似乱数発生回路において、 前記フィードバック回路及び前記双方向シフトレジスタ
は、前記Ｎ本の出力端子のうちの少なくとも２つの出力
の選択を行う共通のセレクタを含むことを特徴とする、
疑似乱数発生回路。 - 【請求項９】 右または左にシフトしながら直列にデー
タを入力するための右シフト入力端子、左シフト入力端
子、及び入力したデータを並列に出力するための複数の
出力端子を備え、入力されたデータをシフトせずに保持
するデータ保持機能を有する双方向シフトレジスタにお
いて、 右シフト、左シフト、及びデータ保持のモードの切り換
えを行うため内部の接続経路を繋ぎ換える経路切換手段
をさらに備え、 前記経路切換手段は、前記複数の出力端子のうちの隣接
する出力端子から出力されるデータの切り換えを行う少
なくとも一つの隣接出力切換用スイッチ手段を含むこと
を特徴とする、双方向シフトレジスタ。 - 【請求項１０】 前記少なくとも一つの隣接出力切換ス
イッチ手段により切り換えが行われる前記隣接する出力
端子のうちの一方に対してデータを出力する少なくとも
一つのデータ保持手段をさらに備え、 前記経路切換手段は、 前記少なくとも一つのデータ保持手段と前記少なくとも
一つの隣接出力切換スイッチ手段との間に設けられ、前
記少なくとも一つの隣接出力切換スイッチ手段により切
り換えが行われる前記隣接する出力端子以外の前記複数
の出力端子のうちの所定の出力端子からの出力データ及
び前記少なくとも一つの隣接出力切換スイッチ手段から
の出力データのうちの一方を、前記少なくとも一つのデ
ータ保持手段に対して選択的に出力する少なくとも一つ
の中間スイッチ手段をさらに含むことを特徴とする、請
求項９記載の双方向シフトレジスタ。 - 【請求項１１】 前記少なくとも一つの隣接出力切換用
スイッチ手段は、第１ないし第３の隣接出力切換用スイ
ッチ手段を含み、 前記少なくとも一つのデータ保持手段は、前記第１ない
し第３の隣接出力切換スイッチ手段にそれぞれ対応して
設けられた第１ないし第３のデータ保持手段を含み、 前記少なくとも一つの中間スイッチ手段は、前記第１な
いし第３のデータ保持手段にそれぞれ対応して設けられ
た第１ないし第３の中間スイッチ手段を含み、 前記第１の中間スイッチ手段は、右へシフトすべき右シ
フトデータか、前記第１の隣接出力切換用スイッチ手段
の出力データかを第１の方向信号に応じて選択して前記
第１のデータ保持手段に対して出力し、 前記第１の隣接出力切換用スイッチ手段は、前記第１の
データ保持手段の出力データか、前記第２のデータ保持
手段の出力データかを第２の方向信号に応じて選択して
出力し、 前記第２の中間スイッチ手段は、前記第１のデータ保持
手段の出力データか、前記第２の隣接出力切換用スイッ
チ手段の出力データかを前記第１の方向信号に応じて選
択して前記第２のデータ保持手段に対して出力し、 前記第２の隣接出力切換用スイッチ手段は、前記第２の
データ保持手段の出力データか、前記第３のデータ保持
手段の出力データかを前記第２の方向信号に応じて選択
して出力し、 前記第３の中間スイッチ手段は、前記第２のデータ保持
手段の出力データと前記第３の隣接出力切換用スイッチ
手段の出力データのいずれかを前記第１の方向信号に応
じて前記第３のデータ保持手段に対して選択的に出力
し、 前記第３の隣接出力切換用スイッチ手段は、前記第３の
データ保持手段の出力データか左にシフトすべき左シフ
トデータかを前記第２の方向信号に応じて選択して出力
することを特徴とする、請求項１０記載の双方向シフト
レジスタ。 - 【請求項１２】 前記右シフト入力端子または前記左シ
フト入力端子から入力したデータが前記内部の接続経路
を伝搬しないように無効化するキャンセル手段と、 前記内部の接続経路中にスキャンデータを送り込む送信
手段とをさらに備える、請求項９記載の双方向シフトレ
ジスタ。 - 【請求項１３】 前記少なくとも一つの隣接出力切換ス
イッチ手段により切り換えが行われる前記隣接する出力
端子のうちの一方は、前記複数の出力端子のうちの最端
部の出力端子を含み、 前記最端部の出力端子に対してデータを出力する少なく
とも一つのデータ保持手段をさらに備え、 前記経路切換手段は、 前記少なくとも一つのデータ保持手段と前記少なくとも
一つの隣接出力切換スイッチ手段との間に設けられ、前
記右シフト入力端子または前記左シフト入力端子のうち
前記最端部の出力端子に近い方のシフト入力端子で受け
るデータか、前記少なくとも一つの隣接出力切換スイッ
チ手段の出力データかを選択して出力する少なくとも一
つの中間スイッチ手段と、 前記中間スイッチ手段と前記少なくとも一つのデータ保
持手段との間に設けられ、スキャンデータか、前記少な
くとも一つの中間スイッチ手段の出力データかをスキャ
ン制御信号に応じて選択して出力可能な、前記キャンセ
ル手段と前記送信手段の働きを兼ねるスキャンスイッチ
手段とを備える、請求項１２記載の双方向シフトレジス
タ。 - 【請求項１４】 前記キャンセル手段と前記送信手段と
の働きを兼ねるスキャンスイッチ手段が、前記右シフト
入力端子または前記左シフト入力端子の直後に設けられ
ていることを特徴とする、請求項１２記載の双方向シフ
トレジスタ。
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| JP05465596A JP3512939B2 (ja) | 1996-03-12 | 1996-03-12 | 疑似乱数発生回路及び双方向シフトレジスタ |
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