DE3009945A1

DE3009945A1 - Integrierter, logischer schaltkreis mit funktionspruefung

Info

Publication number: DE3009945A1
Application number: DE19803009945
Authority: DE
Inventors: Yoshihiro Kasuya
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-03-15
Filing date: 1980-03-14
Publication date: 1980-09-18
Also published as: FR2451672A1; GB2125170B; GB2049958A; GB8311223D0; GB2049958B; GB2125170A; FR2451672B1; DE3009945C2; US4536881A; US4366393A

Description

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Die Erfindung betrifft einen integrierten, logischen Schaltkreis mit eingebauter Funktionsprüfung. Die Funktionsprüfung derartiger Schaltkreise kann leicht durchgeführt werden. Insbesondere betrifft die Erfindung universell einsetzbare, integrierte, logische Schaltkreise mit systematischem Aufbau und eingebauten Flip-Flops; die Strukturelemente dieser Schaltkreise können für einen fehlerfreien Betrieb leicht geprüft werden.

Während die Integrationstechnik für Schaltkreise in den letzten Jahren erhebliche Fortschritte erzielt hat, wobei eine hohe Integrationsdichte mit außerordentlich komplexen logischen Funktionen erfolgreich realisiert wurde, ist die Feststellung von fehlerhaften Bauelementen immer schwieriger geworden, und zwar aufgrund zunehmender Komplexität der Schaltkreise, Begrenzung der Anzahl der Eingangs- und Ausgangsanschlüsse und aufgrund der Unmöglichkeit, die interne Struktur des integrierten Schaltkreises direkt zu inspizieren. Programmierbare, logische Anordnungen oder Schaltungen (nachstehend als ?LA bezeichnet) finden zunehmende umfang-

reiche Anwendung als universell einsetzbare, integrierte, logische Schaltungselemente aufgrund ihrer Vielseitigkeit und Erleichterung der Schaltungsauslegung. Umsomehr is-t eine rasche Feststellung fehlerhafter Elemente erforderlich.

Die Funktionsprüfung eines großen integrierten logischen Schaltkreises für alle möglichen Eingangskombinationen würde jedoch einen enormen Zeitaufwand erfordern» In der letzten Zeit sind PLA-Schaltkreise mit eingebauten Flip-Flops

entwickelt worden, die die Zusammenfügung aufeinanderfol-35

gender Schaltungan mit komplexeren, logischen Funktionen ermöglichen; deren Funktionsprüfung ist noch erheblich schwie-

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riger. Diese integrierten logischen Schaltkreise sind daher vorher so ausgebildet, daß sie eine rasche überprüfung fehlerhafter Elemente bei Auftreten ermöglichen.

Aus der US-PS 3 958 110 ist eine Schaltung zur Erleichterung der Punktionsprüfung von integrierten, logischen Schaltkreisen bekannt, bei der die Ausgangs signale von speziellen Signalleitungen (z.B. die Ergebnisleitungen einer logischen UND-Schaltung) von einem Schieberegister empfangen werden, dessen Inhalt herausgeführt wirdj bei dem sogenannten Abtastpfad-System werden eine Gruppe von Flip-Flops, die als interne Speicherelemente zur sequentiellen Schaltungsfunktion vorliegen, miteinander verbunden, um das Schieberegister für

die Funktionsprüfung zu bilden»
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Diese beiden Systeme ergeben eine große Anzahl von Prüfausgangs Signalen mit einer geringen Anzahl an Meßanschlüssen, indem durch ein Schieberegister die interne Information der Schaltung, auf die man direkt keinen Zugriff hat, herausge-

zogen wird, so daß die Prüfmöglichkeiten verbessert werden.

Insbesondere das Abtastpfad-System, bei dem das Prüfeingangssignal in den Rückkoppelkreis durch Einsehreiben in das Schieberegister zugeführt wird, kann selbst eine sequentielle Schaltung, die komplexe logische Operationen durchführen 25

kann, lediglich als Schaltnetz überprüfen.

Diese Systeme mit einem Schieberegister erfordern jedoch eine vorherige Vorbereitung der Testeingangssignale, da

darüber hinaus die Information abtastend in das Schieberegi-30

ster eingelesen oder aus diesem ausgelesen wird, und zwar jedes Mal wenn das Testeingangssignal zugeführt und das Testergebnis erfaßt wird; so geht nicht nur während der Funktionsprüfung zusätzliche Zeit verloren, sondern es ist auch

unmöglich, eine dynamische Prüfung der Schaltungsfunktionen 35

unter realen Bedingungen durchzuführen.

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Der Erfindung liegt daher die Aufgabe zugrunde, einen funktionsprüfbaren integrierten logischen Schaltkreis zu schaffen, der ohne Vorbereitung ein Testeingangssignal zur Verfügung stellt und darüber hinaus die Prüfung jedes Fehlers im dynamischen Zustand bei schneller Schaltungsfunktion ermöglicht »

Der erfindungsgemäße logische Schaltkreis weist folgende Baugruppen auf: Eine Gruppe von Flip-Flop-Schaltungen zum Rückkoppeln partieller Ausgangssignale eines Schaltungsnetzes als partielle Eingangs signale zu diesem logischen Schaltungsnetz; einen Zufallssignalgenerator; einen ersten Schaltkreis zum Zusammenfügen der Gruppe von Flip-Flop-Schaltungen zu einem rückgekoppelten Schieberegister aufgrund eines Eingangs-Steuersignals; einen zweiten Schaltkreis zum Zuführen der partiellen Ausgangssignale des Schaltnetzes zu dem rückgekoppelten Register durch Modulo-2-Addition für jedes Bit; sowie ein dritter Schaltkreis zum wahlweisen Zuführen eines der Ausgangssignale der Gruppe der Flip-Flop-Schaltungen und ä_es Zufallssignals als partielles Eingangssignal für das Schaltnetz, Bei normalem Betrieb werden die Ausgangssignale der Gruppe von Flip-Flop-Schaltungen an den Eingang des logischen Schaltnetzes gelegt. Bei der Funktionsprüfung wird das Zufalls signal dem Schaltnetz zugeführt, und die partiellan Ausgangssignale des logischen Schaltnetzes werden in dem rückgekoppelten Schieberegister akkumuliert, um so die Beobachtung der Prüfergebnisse zu erleichtern.

Der Test des erfindungsgemäßen integrierten Logikschaltkreises kann in einem Schaltungsteil erfolgen, der sich von dem Betriebsteil während des normalen Betriebs unterscheidet, d.h. durch Abtrennen der Rückkopplungsschleife des sequentiellen Schaltkreises, um das Schaltnetz zu trennen, wobei Zufallssignale als Testeingangssignale verwendet werden; ferner wird die Gruppe der Flip-Flop-Schaltungen, die als interne Speicherelemente vorliegen, zum Sammeln der Prüf-

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ergebnisse verwendet»

Die Erfindung wird nachstehend mit Bezug auf die anliegende Zeichnung näher erläutert. Es zeigeni 5

Fig» 1 ein Blockdiagramm einer ersten erfindungsgemäßen

Ausführungsform,
Fig. 2 ein Blockdiagramm des bei der Ausführungsform gemäß Fig. 1 verwendeten ZufallsSignalgenerators, Fig. 3 ein Blockdiagramm des bei der Ausführungsform gemäß Fig. 1 verwendeten Registers,

Fig. 4 ein Blockdiagramm einer Prüfeinrichtung für den integrierten. Logikschaltkreis der ersten Ausführungsform, Fig. 5 ein Blockdiagramm einer zweiten erfindungsgemäßen Aus führungs form,

Fig. 6 und 7 Blockdiagramme zweier Ausführungsformen des bei der zweiten Ausführungsform gemäß Fig. 5 verwendeten ZufallsSignalgenerators,

Fig. 8A bis 8F Diagramme der Signalformen an verschiedenen Teilen des zweiten Ausführungsbeispiels des Zufallssignalgenerators gemäß Fig. 7, Fig» 9 ein Blockdiagramm einer dritten erfindungsgemäßen Ausführungsform,

Fig. 10 ein Beispiel für eine Diodenmatrix und Fig. 11 und 12 Blockdiagramme einer vierten bzw. einer fünften erfindungsgemäßen Ausführungsform.

Gemäß Flg. 1 weist die erste Ausführungsform 100 ein logisches Schaltnetz 1 mit mehrfachen Eingängen und mehrfachen Ausgängen auf, die zur Realisierung von logischen Funktionen in geeigneter Weise zusammengefügt werden können, beispielsweise in Form eines logischen UND- .oder ODER-Schaltkreises in einem PLA. Der logische Schaltkreis 1 stellt eine logische .Verbindung zwischen einem externen Eingang X und einem Rückkopplungseingang Y¹ her und erzeugt ein Ausgangssignal Z sowie ein Flipr-Flop-Treibersignal Y. Ein Register 2 weist

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eine Gruppe .von Flip-Flop«Schaltungen entsprechend den internen Speicherelementen eines sequentiellen Schaltkreises auf und wird als Kompressor für die Signalfolge verwendet.

Die erste Ausfuhrungsform 100 weist ferner Signalleitungen 101 zum Zuführen des internen Eingangssignals X, Signalleitung 102 für das externe Ausgangssignal Z, Signalleitung

107 für das rückgekoppelte Eingangssignal Y¹, Signalleitung

108 für die Flip-Flop-Treibersignale Y und Signalleitung 109 zum Rückkoppeln des Ausgangssignals Y" des Registers zum Eingang des Schaltnetzes 1 auf; jede dieser Signalleitungen 101, 102, 107, 108 und 109 überträgt mehrere Signale. Der integrierte Logikschaltkreis 100 arbeitet synchron und weist eine Signalleitung 104 zum Zuführen eines Synchronisationssignals C von außen sowie Signalleitungen 105 zum Zuführen eines Startsignals R zum Auslösen des integrierten Logil-csehaltkrelses 100 auf.

Die Prüfung erfolgt unabhängig von dem Normalbetrieb, und zu diesem Zweck ist eine Signalleitung 103 vorgesehen, auf der ein Umschaltsignal A für die Betriebsart zugeführt wird, um das Umschalten zwischen dem Normalbetrieb und dem Prüfbetrieb zu steuern. Ein ZufallsSignalgenerator 3 erzeugt ein Zufallssignal für die Funktionsprüfung. Ein Multiplexer 4 führt dem logischen Schaltnetz 1 wahlweise entweder das Zufallssignal vom Zufallssignalgenerator 3 oder das Ausgangssignal Y" vom Register 2 zu, die wiederum über Signalleitung 106 bzw. 109 zugeführt werden. Das Prüfergebnis wird aus dem Register 2 über eine Signalleitung 110 herausgeführt.

Gemäß Fig. 2 weist der ZufallsSignalgenerator 3 ein Schieberegister 32 sowie einen EXOR-Schaltkreis 31 (exclusives ODER) auf. Ein lineares, rückgekoppeltes Schieberegister besteht aus dem Schieberegister 32 und dem EXOR-Schaltkreis 31, wobei Signale an spezifischen Bit-Stellen in dem Schie-

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bevagister 32 durch den EXOR-Schaltkreis 31 zurückgeführt werden, so daß Pseudo-Zufallssignale mit maximaler Folgelänge erzeugt werden können. Das Schieberegister 32 erzeugt nach dem Initialisieren durch das Startsignal R mit einem

nicht vorgegebenen Zustand, wo alle Bits/Null sind, eine bestimmte Pseudo-Zufallssequenz synchron mit dem Synchronisationssignal C.

Den ÜND-Schaltkreisen 33^, 33₂ ··· u*¹⁰ 33_L werden in verschiedenen Kombinationen mehrere Ausgangssignale von einigen oder allen Bit-Stellen des Schieberegisters 32 oder deren invertierte Signale zugeführt. Dadurch erzeugen die UND-Schaltkreise 3J₁, 33₂, ... und 33r die Pseudo-Zufallsfolge, die in dem Schieberegister 32 als Pseudo-Zufallssignale erzeugt worden sind, die sich in ihrer zeitlichen Lage voneinander unterscheiden. Mehrere Ausgangssignale der UND-Schaltkreise 33^, 33₂, ··· und 33_L werden in verschiedenen Kombinationen den QDER-Schaltkreisen 3²^₁, 3¹J₂, ·.· und 3^_Μ zugeführt, die somit zur überlagerung der Pseudo-Zufallssignale vorgesehen sind, die von den UND-Schaltkreisesn 33*,

werden ^A

33₂, ·.· und 33r abgegeben/und sich in ihrer Zeitlage voneinander unterscheiden; dadurch werden die Signale auf eine geeignete Frequenz zur Impulserzeugung eingestellt. Die Anzahl der ODER-Schaltkreise 3^₁* 3¹I₂, ... 34_M ist .gleich der Sit-Anzahl M der Rückkoppeleingänge Y", und jeder dieser Schaltkreise erzeugt ein verschiedenes Pseudo-Zufallssignal, das den zugehörigen Signalleitungen 106 zugeführt wird.

Gemäß Fig. 3 weist ein Register 2 Master-Slave-Flip-Flops 23_i# 23₂» ·»♦ ^unä 23_M auf, die in einem vorgegebenen Zustand durch das Startsignal R initialisiert und durch das Synchronisationssignal C angesteuert werden. Die EXOR-Schaltkreise 22₁, 22₂, ... und 22_M leiten die Flip-Flop-Treibersignale Y zu entsprechenden Flip-Flop-Schaltungen 23«, 23_?, ··. und 23_M· Entsprechend der Anweisung des Umschaltsignals A für die Betriebsart bestimmen die UND-Schaltkreise 2JL₉ 21g,

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,*» und 21_Mj0b der Inhalt der vorhergehenden Plip-Flop-Schaltung zur nachfolgenden übertragen oder nicht übertragen wird. Die Ausgangssignale der vorhergehenden Flip-Flop-Schaltungen, d.h. der Flip-Flop-Schaltungen 23₂ und 23_M» werden dem EXOR-Sehaltkreis 24 zugeführt, der das Rückkopplungssignal erzeugt und der Flip-Flop-Schaltung 23^ zuführt.

Die Arbeitsweise des Registers 2 wird nachstehend zunächst im Normalbetrieb beschrieben. Wenn das Umsehaltsignal A für die Betriebsart auf logisch NULL ist, so sind alle Ausgangssignale der UND-Schaltkreise 2I₁, 21p, ... und 2i„, die entsprechend die Eingangssignale für die EXOR-Schaltkreise 22^, 22₂, ... und 22_M sind, logisch NULL, so daß die Flip-Flop-Treibersignale Y ungestört durch die EXOR-Schaltkreise 22^, 22₂, ... und 22„ den Eingängen der entsprechenden Flip-Flop-Schaltungen 23., 23_, ... und 23« hinzugeführt werden. Dadurch können dia Flip-Flop-Schaltungen 23₁, 23₂, *.. und 23_M unabhängig voneinander als interne Speicherelemente des sequentiellen Schaltkreises arbeiten.

Im folgenden wird die Arbeitsweise des Registers 2 im Prüfbetrieb beschrieben. Beim übergang des Umschaltsignals A für die Betriebsart nach logisch "1" überträgt der UND-Schaltkreis 2I₁ das Rückkoppelsignal vom EXOR-Schaltkreis 2¹I über den EXOR-Schaltkreis 22. zum Eingang der ersten Flip-Flop-Schaltung 23^· Jeder der UND-Schaltkreise 2I₂, ... und 21_M gibt den Inhalt der vorhergehenden Flip-Flop-Schaltung an die nachfolgende weiter, so daß die Flip-Flop-Schaltungen 23-, 23₂, ... und 23_M als rückgekoppeltes Schieberegister arbeiten. Ferner werden die Flip-Flop-Treibersignale Y durch den Durchlauf durch die EXOR-Schaltkreise 22_1# 22p, ... und 22_M dem Rückkopplungssignal überlagert. Dies bedeutet, daß die Änderung des Speicherinhalts eines rückgekoppelten Schieberegisters in Abhängigkeit von einer vorher eingeprägten Signalsequenz die Kompression langer Signalsequenzen

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zur Folge hat. Wenn dementsprechend das rückgekoppelte Schieberegister durch das Startsignal R initialisiert und durch das Synchronisationssignal C für ein bestimmtes Zeitintervall angesteuert wird, so wird die Signalsequenz in dem Flip-Flop-Treibersignal Y komprimiert und in den Flip-Flop-Schaltungen 23^, 23₂, ... und 23_M als spezifische Bit-Muster gespeichert« Die der Ausgangsleitung 110 der Flip-Flop-Schaltung 23_M zugeführte Signalsequenz, deren Länge gleich der Anzahl M der Flip-Flop-Schaltungen 23^ 23₂, ... und 23_M ist, ist der in diesen Flip-Flop-Schaltungen gespeicherten Information äquivalent. Dieses Prinzip wird zur Fehlerermittlung ausgenutzt.

Die Funktionsweise des integrierten Logikschaltkreises wird nachstehend mit Bezug auf Fig. 1 umfassend erläutert. Im Normalbetrieb befindet sich das Umsehaltsignal A für die Betriebsart im logischen Zustand "0". Dann arbeitet das Register 2 lediglich als Speicherelement für den internen Betrieb, und der Multiplexer 4 erzeugt das Rückkoppeleingangssignal Y¹ für das Schaltnetz 1 aus dem Ausgangssignal Y" des Registers 2, so daß der Schaltkreis 100 einen regelmäßigen sequentiellen Schaltkreis bildet und seine Normalfunktionen durchführen kann.

Zur Funktionsprüfung wird das ümschaltsignal A für die Betriebsart auf den logischen Zustand "1" eingestellt, so daß das Register 2 ein rückgekoppeltes Schieberegister bildet und als Signalsequenz-Kompressor dient; der Multiplexer 1 führt das Zufallssignal vom Zufallssignalgenerator 3 dem Schaltnetz 1 zu. Wenn das Synchronisationssignal C nach dem Anlegen des Startsignals R an den. Zufalls signal generator 3 zugeführt wird, so erzeugt letzterer Pseudo-Zufallssignale : für 'das Schaltnetz 1. Gleichzeitig wird das externe Eingangssignal X dem Schaltnetz 1 zugeführt, das das externe Ausgangssignal und das Flip-Flop-Treibersignal Y erzeugt. Das Signal Y wird in dem rückgekoppelten Register 2 kompri-

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miert gespeichert. Der in dem Register 2 gespeicherte Inhalt kann durch Beobachten der Signalfolgen überwacht werden, die successive an der Signalleitung 110 anliegen, so daß die Prüfergebnisse leicht beurteilt werden können. Zur weiteren Erläuterung der Erfindung wird nachstehend ein beispielhaftes Testverfahren für den integrierten Logikschaltkreis 100 Bezur

mit/auf Pig, l\ beschrieben. Der integrierte logische Schaltkreis 100 soll mit Hilfe einer Testvorrichtung 200 geprüft werden, die einen Testsignalgenerator 202, Register 203 und 206 für Erwartungswerte, einen Signalsequenzkompressor 204, ein Schieberegister 205 sowie Komparatoren 207 und 208 aufweisen. Der Testsignalgenerator 202 zur Erzeugung eines vorgeschriebenen Testeingangssignals kann ähnlich dem Zufallssigna Igen er a tor 2 (Pig. 2) ausgebildet sein. Der Signal- sequenzkompressor 204 zum Verdichten und Speichern des externen Ausgangssignals Z des integrierten Logikschaltkreises 100 kann ähnlich wie das Register 2 (Pig. 3) aufgebaut sein.

Die Prüfung erfolgt durch indirekten Vergleich der Ergebnisse am Ausgang eines integrierten Hauptlogikschaltkreises, dessen korrekte Funktion festgestellt worden ist, mit denen des zu prüfenden, integrierten Logikschaltkreises. Um diese beiden Logikschaltkreise voneinander zu unterscheiden, wird ersterer durch das Bezugszeichen 100 und letzterer durch

100* gekennzeichnet.

Bei dem Prüfverfahren wird zunächst der Hauptlogikkreis 100 genau eingestellt. Nach Aufprägen des Startsignals R im Prüfbetrieb wird das Synchronisationssignal C dem Logik-Schaltkreis 100 und dem Testsignalgenerator 202 zugeführt. Das von dem TestSignalgenerator 202 erzeugte Testeingangssignal wird dem Schaltkreis 100 zugeführt. Das Ausgangssignal Y des Logikschaltkreises 100 wird durch das Register 2 verdichtet und anschließend an der Signalleitung 110 abge-

griffen. Das Signal auf der Leitung 110 wird in das Schieberegister 205 eingespeichert. Dae Ausgangssignal Z des

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Logikschaltkreises 100 wird durch den Signalsequenzkompressor 2O¹I verdichtet und dort gespeichert. Nach Abschluß des vorstehend erläuterten Verfahrensablaufes werden die in dem Signalsequenzkompressor 204 und dem Schieberegister 205 gespeicherten Daten, die die Ausgangsergebnisse des korrekt arbeitenden Hauptlogikschaltkreises 100 repräsentieren, zu den Erwartungswertregistern 203 bzw, 206 übertragen.

Danach wird der zu prüfende Logikschaltkreis 100' genau eingestellt und genau dem gleichen, vorstehend beschriebenen Verfahrensablauf unterworfen. Die Ausgangsergebnisse des Logikschaltkreises 100' werden in dem Signalsequenzkompressor 204 und dem Schieberegister 205 verdichtet gespeichert. Danach wird der Inhalt des Signalsequenzkompressors 204 mit dem des Erwartungswertregisters 203 und der des Schieberegisters 205 mit dem des Erwartungswertregisters 206 mit Hilfe der Komparatoren 207 bzw. 208 verglichen um festzustellen, ob die entsprechenden Inhalte miteinander übereinstimmen. Wenn die beiden Komparatoren 207 und 208 Koinzidenzen signalisieren, kann mit hoher Wahrscheinlichkeit angenommen werden, daß der integrierte Logikschaltkreis 100' zufriedenstellend arbeitet. Wenn dagegen zumindest einer der Komparatoren 207 und 208 keine Koinzidenz signalisiert, muß der integrierte Logikschaltkreis 100' als fehlerhaft angesehen werden.

Die zweite Ausführungsform gemäß Fig. 5 weist einen Zufalls-Signalgenerator 3' auf, dem einige oder alle externe Eingangssignale X zugeführt werdenj die übrigen Komponenten stimmen mit den entsprechenden der ersten Ausführungsform

gemäß Fig. 1 überein.

Gemäß Fig. 6 weist eine erste Ausführungsform 3A^f des Zufallssignalgenerators 3' folgende Bauelemente auf: NICHT-Schaltkreise 35.,. 35-,, ... und 35« ^zum Invertieren des exl* 2* w

terneri Eingangssignals X, UND-S ehalt kreise 33^ 33₂» ...· und 33t zum Heraussuchen mehrerer Signale in den Kombinationen

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aus einigen oder allen externen EingangsSignalen X und den hieraus invertierten Signalen sowie ODER-Sehaltkreise 3*L, 3^2» ··· ^und 3²Ij₁ zum Herausgreifen mehrerer Signale in verschiedener Kombination aus den AusgangsSignalen der UND-Schaltkreise 33^, 33₂, ... und 33_L»

Wenn dem externen Eingang X eine Signalsequenz zugeführt wird, so wird eine spezifische Signalkombination in jedem der UND-Schaltkreise 33^ 33₂» »·» ^und 33_L festgestellt und zum Ausgang übertragen. Die Signalsequenzen von den UND-Schaltkreisen 33., 33₂, ..» und 33_L zu verschiedenen Zeitpunkten werden den ODER-Schaltkreisen 3^₁, 3¹^₂, .·· und 3^_M zugeführt, um eine geeignete Sequenz für die Impulserzeugung einzustellen.

Am Ausgang jedes ODSR-Schaltkreises 3¹I₁, 3^₂» ··· und 3^_Μ wird eine Signalsequenz erhalten, die von der Umwandlung des externen Eingangssignals X in eine Pseudo-Zufallssequenz herrührt und der Signalleitung 106 zugeführt wird. Der Zufallssignalgenerator 3A¹ erzeugt bei Zufuhr einer Zufallssignalsequenz als externes Eingangssignal X eine andere Zufallssignalsequenz.

Gemäß Fig. 7 weist ein zweites Ausführungsbeispiel 3B' des Zufallssignalgenerators 3^f drei EXOR-Schaltkreise 36, 37 und 38 auf. Wenn die in den Fig. 8A bis 8C dargestellten externen Eingangssignale X (X₁, X₂, X₃) den EXOR-Schaltkreisen 36 bis 38 zugeführt werden, so treten an den Ausgängen des Zufallssignalgenerators 3B¹ (Ausgänge der EXOR-Schalt-

kreise 36 bis 38} verschiedene Signalsequenzen V (V₁, V₂, V₃) gemäß den Fig. 8D bis 8F auf.

Die zweite Ausführungsform ordnet die als externe Eingangssignale eingeprägten Prüfsignale zufallsmäßig an, so daß

man ein anderes Prüfsignal erhält, das in die Rückkoppelschleife eingespeist werden muß.

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Bei. den zwei, vorstehend erwähnten Aus führ ungs formen wird das Prüfen durch Umstrukturieren der vorhandenen Flip-Flop-Schaltungen in das rückgekoppelte Schieberegister erleichtert, um die Beobachtung der Signale in dem Schaltkreis, insbesondere diejenigen der Rückkoppelschleife, zu ermöglichen» Eine zusätzliche Beobachtung speziell gekennzeichneter Signale in dem Schaltkreis führt zu einer weiteren Verbesserung der Wirksamkeit der Prüfung. Bei der vorstehend erwähnten PLA kann beispielsweise das Ausgangssignal auf der Ergebnisleitung des logischen UND-Schaltkreises eine zweckmäßige Information für die Prüfung ergeben. Derartige Ausführungsformen werden nachstehend erläutert.

Die dritte Ausführungsform gemäß Fig. 9 weist eine logische UND-Schaltung 1OA sowie eine logische ODER-Schaltung 1OB" auf, die jeweils aus einer programmierbaren Diodenmatrix bestehen. Gemäß Fig. 10 weist jeder Kreuzungspunkt a und b der Diodenmatrizen der logischen Felder 1OA und 1OB eine Diode 13 und eine Sicherung 14 auf. Die logischen Felder 1OA und 1OB können beispielsweise durch elektrisches Durchtrennen der Sicherung 14 programmiert werden.

Die externen Eingangssignale, die dem logischen UND-Schaltkreis 1OA über externe Eingangsleitungen 10I₁, 10I₂, ... und 10I zugeführt werden, sind binäre Signale. Diese binären Signale von den externen Eingangssignalen _{1 2} und 10Ij₁ werden NICHT-Schaltkreisen H₁, H₂, ... und 11, zugeführt, und die invertierten binären Signale werden Über andere Eingangssignalleitungen dem logischen UND-Schaltkreis 1OA zugeführt. An den AusgangsSignalleitungen 112₁, 112₂, ... und 112_M des. logischen UND-Schaltkreises. 1OA werden die logischen Produkte der binären Signale an den externen Eingangssignalleitungen 10I₁, ... und 101, durch die logischen Kombinationen erhalten, die in dem lo-

gischen UND-Schaltkreis 1OA programmiert sind. Daher, sind

die Leitungen 112₁, 112₂, ... und 112^ Ausgangsleitungen ι 030038/0889

für das Produkt. Von einer Stromversorgungsleitung 113 wird eine positive Spannung zugeführt. Das eine Ende jedes Widerstandes 12^, 12₂, ... und 12_M ist mit der Stromversorgungsleitung 113 und das andere Ende mit den Ergebnisleitungen ¹¹²i» ¹¹²P* ··· ^{und 112}M verbunden, um diese anzusteuern. Die Signalleitungen 102^ 1O2₂, ... und 102_M, d.h. die Ausgangssignalleitungen des logischen ODER-Schaltkreises 1OB bilden Ausgangssignalleitungen, um die zweiwertigen Ausgangssignale dieses integrierten Logikoperators zu befragen. Das eine Ende jedes Widerstands 13^ 13₂» »·» und *3_Ν ist mit einem Masseleiter 11*1 und das andere Ende mit den externen Ausgangssignalleitungen 102^, 1O2₂, .·· und 102_N verbunden.

Ein weiter vorhandenes, rückgekoppeltes Schieberegister 20 zur erfindungsgemäßen Erleichterung des PrüfVorgangs weist EXOR-Schaltkreiss 2S₁, 25p, ... und 25_M sowie Master-Slave-Flip-Plop-Schaltungen 2β_1# 26_, ... und 26„ auf. Ein EXOR* Schaltkreis mit mehrfachem Eingang oder ein Modulo-2-Addierschaltkreis 27 erzeugt ein Rückkopplungssignal durch Modulo-2-Addition der Ausgangssignale eine oder mehrerer Flip-Flop-Schaltungen in einer vorgegebenen Ste3 J.ung oder in vorgegebenen Stellungen aus den Flip-Flop-Schaltungen 2O₁, 26g, .·· und 26_M» Das Ausgangssignal der Produkt leitung 112^^ wird einer Modulo-2-Aadition mit dem Ausgangesignal des Addier-Schaltkreises 27 in dem EXOR-Schaltkreis 25* unterworfen, dessen Ausgangssignal an den Eingang der ersten Flip-Flop-Schaltung 26* angelegt wird. Das Ausgangssignal der Produktleitung 112p wird einer Modulo-2-Addition mit dem der vorangehenden Flip-Flop-Schaltung 2O₁ in dem EXOR-Schaltkreis 25₂ unterworfen, dessen Ausgangssignal am Eingang der folgenden Flip-Flop-Schaltung 26₂ anliegt; ähnlich wird das Ausgangssignal jeder der nachfolgenden Produktleitungen bis 112« einer Modulo-2-Addition mit dem Ausgang der vorangehenden Flip-Flop-Schaltung unterworfen, und das Ergebnis wird der nachfolgenden Flip-Flop-Schaltung zugeführt.

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Die Flip-Plop-Schaltung So₁, 26₂, ... und 26^ werden durch das Startsignal R in einem vorgegebenen Zustand initialisiert. Die Aus gangs leitung 115 der letzten Flip-Flop-Schaltung 26.. ist mit einem äußeren Anschluß verbunden. Da das rückgakoppelte Schieberegister seinen Speicherinhalt in Abhängigkeit von den vorher ausgeprägten Signalsequenzen ändert, bildet dies eine Verdichtung langer Signalsequenzen. Dementsprechend werden nach Initialisierung des rückgekoppelten Registers 20 und nach Ansteuerung durch das Synchronisationssignal C für ein bestimmtes Zeitintervall die aus den Produktleitungen 112.., 112_?, ... und 112_M austretenden Signal-

x <l Bit-"

folgen verdichtet und als spezifische\Muster in den Flip-Flop -Schaltungen 26., 26p, ... und 26_M gespeichert. Die Signalsequenz auf der Ausgangsleitung 110 der letzten Flip-Flop-Schaltung 26_M kann/ain^Schieberegister (z.B. 205 in Fig. 4) angelegt und beobachtet werden, das so viele Bits aufweist, wie Flip-Flop-Schaltungen 26^, 26p, ... und 26_M vorhanden sind.

Wenn irgendein Fehler beispielsweise am Schnittpunkt a der Diodenmatrizen der logischen UND-Schaltungen 1OA vorliegt und dieser Schnittpunkt a durch die erwähnte Testeingangssignalsequenz angesprochen wird, so werden fehlerhafte Signale aus der Produktleitung erzeugt, die den Schnittpunkt a durchläuft, oder die Ergebnisse dieser UND-Operation werden fehlerhaft übermittelt, so daß die in dem rückgekoppelten Schieberegister 20 akkumulierten Ergebnisse sich von den normalen Ergebnissen unterscheiden, und ferner wird die an der Signalleitung 110 herausgeführte Signalsequenz ebenfalls von der Normalsequenz abweichen. Aus dem Vorstehenden ergibt sich, wie einfach jeglicher Fehler in der logischen UND-Schaltung 1OA ermittelt werden kann.

Jeder Fehler in dem logischen ODER-Schaltkreis 1OB kann

leicht ermittelt werden, da seine Ausgangssignalleitungen

102_1# .». und 102_M direkt von außen beobachtet werden können. , 030038/0889 ,

Die dritte Ausführungsform hat den Vorteil, daß die an den Produkt leitungen 112,, 112«, ... und 112., anliegende Information, die von außen nicht direkt beobachtet werden kann, indirekt über das rückgekoppelte Schieberegister 20 zugänglieh gemacht wird, und dementsprechend werden die logischen Schaltkreise 1OA (UND) und 1OB (ODER) getrennt untersucht, was zu einer höheren Prüfgenauigkeit führt.

Falls die PLA ein eingebautes Register aufweist, würde die Verwendung einer Einrichtung, mit deren Hilfe das Register als rückgekoppeltes Schieberegister betrieben werden kann, zu der gleichen PLA führen wie bei der ersten oder zweiten Ausführungsform»

Bei der vierten Ausführungsform gemäß Fig» Il steuern Signale auf den Ausgangssignalleitungen 102¹^, ... 102' der logischen ODER-Schaltung 1OB ein int er es Register Ml an,· dessen Ausgangssignale als interne Kopplungssignale über Leitungen 101¹^, ... und 101' der logischen UND-Schaltung 1OA zugeführt werden. Die internen Rückkoppelungssignale werden durch NICHT-Schaltkreise H¹-,» ··· und 11* invertiert und führen die invertierten Signale einem- Teil der Eingänge der logischen UND-Schaltung 1OA zu. Die PLA mit einem eingebauten Register bildet dabei einen sequentiellen Schaltkreis.

Ein Rückkoppelungsregister 20' ist ähnlich aufgebaut wie das rückgekoppelte Schieberegister 20 in Fig. 9. Die internen Rückkoppelungssignale werden den EXOR-Schaltkreisen 25 \_t

..» und 25* und die Signale von den Produktleitungen 112₁, ... und 112_M der logischen UND-Schaltung 1OA dem EXOR-Schaltkreis 25^, ... und 25_M zugeführt. Die EXOR-Schaltkreise 25' und 25 führen einzeln Modulo-2-Additionen durch. Das rückgekoppelte Schieberegister20· verdichtet und speichert die auf den Signalleitungen 101'^, ... und 101' und auf den Produktleitungen 112^ ... und 112_M auftretenden

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Signalsequanzen.

Bei der fünften Ausfuhrungsform gemäß Fig. 12 sind die Ausgangsleitungen in zwei Paare unterteilt, und zwar in die Produktleitungspaare 112^ und 112₂, 112, und 112^, ... und 112^_1-1 und 112_M. Die EXOR-Schaltkreise 25' _1% 25'₂, ··· und ²^'m/2 ^{sowie die} Plip-Flop-Schaltungen 26¹^, 26·,,, ·.. und ²^'m/2 ^{sind so} angeordnet, daß sie jeweils den Produktleitungspaaren 112₁ und 112₂, 112, und 112^, ... und 112^₁ und 112,, entsprechen. Der EXOR-Schaltkreis 27 mit Mehrfacheingang erzeugt das Rückkoppelungssignal durch Modulo-2-Addition der Ausgangssignale einer oder mehrerer Flip-Flop-Schaltungen in einer vorgegebenen Position oder in vorgegebenen Positionen der Flip-Flop-Schaltungen 26¹^, 26· , ... und 2o^f _M/2. Die fünfte Ausführungsform ist in der gleichen Weise aufgebaut und arbeitet in der gleichen Weise wie die dritte Ausführungsform, jedoch mit der Ausnahme, daß bei der fünften Ausführungsform die Produktleitungen gepaart sind. Im Zusammenhang mit der fünften Ausführungsform ist hervorzuheben, daß die Paarung der Produktleitungen zu einer simultanen Zuführung von Fehlersignalen zu mehreren Produktleitungen und zu einem übersehen dieser Fehler führen kann; dieses Problem wird nachfolgend näher untersucht. Dieser Nachteil ergibt sich aus der Modulo-2-Addition eines Paars der Produktleitungen. Wenn beispielsweise die Produktleitungen 112^ und 112p gleichzeitig Fehlersignale aufweisen, so ist das Ausgangssignal des EXOR-Schaltkreises 2S₁ das gleiche wie es eigentlich sein sollte; d.h. wenn die Fehlersignale gleichzeitig durch eine gerade Anzahl von Produktleitungen aus mehreren derartigen, zu einer Gruppe gehörenden. Leitungen anliegen, so werden diese Fehler übersehen. Die Wahrscheinlichkeit für das dauerhafte Auftreten eines Zustandes, bei dem derartige Fehlersignale bei einer ausreichend großen Anzahl von Tes.teingangssignalen auftre-

ten kann, ist jedoch außerordentlich klein, obwohl diese

Wahrscheinlichkeit teilweise von der Anzahl der zu einer L 030038/0889

Gruppe gehörigen. Produkt leitungen abhängt. Das Auftreten eines derartigen Zustandes kann ferner dadurch vermieden werden, daß man Testeingangssignale auswählt, um spezifische Produktleitungen anzusprechen» Wenn zwei Produktleitungen genau die gleichen Ausgangssignale einschließlich Fehlerleitungen nach allen Eingangssignalkombinationen ergeben, so sind die auf diesen zwei Produktleitungen programmierten logischen Produkte identisch; durch Programmieren derartiger logischer Produkte auf Produktleitungen, die

zu verschiedenen Paaren gehören, kann der Zustand, bei dem die Fehler übersehen werden, abgewendet werden. Das vorstehende Problem führt daher zu keinem Nachteil bei der erfindungsgemäßen Ausgestaltung.

Zusammenfassend ist festzustellen, daß die Vorteile der vorliegenden Erfindung unter anderem in der Anwendbarkeit leicht verfügbarer Zufallssignale als Testeingangssignale, in der Akkumulierung der Testergebnisse in einem rückgekoppelten Schieberegister aus einer Gruppe von Flip-Flop-

Schaltungen sowie in der Erleichterung der Prüfung durch Ermöglichen der Beobachtung mit einer einzigen Signalleitung ohne wesentliche Erhöhung der Anzahl der Ausgangsleitungen

liegen
(Anschlüsse)'. Ein anderer erfindungsgemäßer Vorteil besteht darin, daß die Prüfung ohne Zeitverlust während des Prüfvor-

gangs beschleunigt werden kann, da die Prüfergebnisse nicht nacheinander Überprüft werden müssen, sondern da die Fehlerermittlung sich lediglich aus den Endergebnissen einer Reihe von Testlaufen ergibt.

Die erfindungsgemäßen Maßnahmen sind daher besonders vorteilhaft bei Anwendung bei integrierten Logikschaltkreisen auf einem einzigen Chip, die eine direkte Beobachtung der internen Struktur nicht ermöglichen und deren Eingangs- und Ausgangsanschlüsse zahlenmäßig begrenzt ist. Ferner kann die Erfindung bei integrierten Logikschaltkreisen mit regelmäßiger Struktur, beispielsweise bei programmierbaren logischen Feldern (PLA) angewendet werden.

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Claims

VOSSIUS VOSSIUS-TA UCHN F. R · HEUNEMANN- RAUH

PATENTANWÄLTE

SI E B ERTSTR ASSE 4 ■ 8OOO MÜNCHEN 8β· PHONE: (Ο89) 47 4Ο75 CABLE: BENZOLPATENT MÖNCHEN -TELEX 5-J9 453 VOPAT D

u.Z.: P 579 (He/ko)

Case: 30243/79 _{u# März 198o}

NIPPON ELECTRIC CO., LTD.
Tokio, Japan
10

"Integrierter, logischer Schaltkreis mit Funktionsprüfung"

Priorität: 15. März 1979, Japan, Nr. 30243/1979

15. März I979, Japan, Nr. 30253/1979

15. März 1979, Japan, Nr. 30254/1979

15. März 1979, Japan, Nr. 30256/1979

Patentanspruch

Integrierter, logischer Schaltkreis mit eingebauter Funktionsprüfung, gekennzeichnet durch

a) ein Schaltnetz,

b) eine Gruppe von Flip-Flop-Schaltungen zum Rückkoppeln der Ausgangssignale des Schaltnetzes an dessen Eingang,

c) einen Zufallssignalgenerator,

d) einen auf ein Steuersignal ansprechenden, ersten Schaltkreis zum Zusacnienfügen der Gruppe von Flip-Flpp-Suhaltungen zu einem rückgekoppelten Schieberegister,

e) einen zweiten Schaltkreis zuip Zuführen des Ausgangssignals des Schaltnetzes zum Schieberegister durch Modulo-2-Addition für jedes Bit und durch

f) einen dritten Schaltkreis zum wahlweisen Zuführen eines

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Γ

1 der Ausgangs signale des Schiebereg:* sters und des Züf alls-

signals zum Schaltnetz.

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