JP4228061B2 - 集積回路の試験装置および試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSI(Large Scale Integration)等の集積回路の製造不良を検出するための試験装置および試験方法に関するものである。
【0002】
【従来の技術】
集積回路、例えばLSIの製造不良の検出は、テスタを用いてLSIの入力ピンに適当な信号値を印加し、その出力ピンに現れる信号値を期待される結果と比較することで行なわれる。入力ピンに印加される信号値と出力ピンに現れるべき期待値とを合わせてテストパターン(試験パターン)と呼ぶ。
【0003】
LSIの製造不良によりLSIの内部に生じる欠陥は故障と呼ばれ、LSI内部で起こりうる全ての故障について検証を行なうためには、多くのテストパターンが必要となる。また、LSI内部に仮定される全故障数に対する、あるテストパターンによって検証できる故障の数の割合は、診断率(または検出率)と呼ばれ、テストパターンの質を問題にするときの尺度として使われている。LSIが順序回路素子〔フリップフロップ(F/F),ラッチおよびRAM〕を含む場合、テストパターン作成の複雑さは飛躍的に増大する。
【0004】
そこで、LSIでは、スキャン設計が一般的に行なわれている。スキャン設計を施されたLSIでは、LSI内部の順序回路素子(主にF/F)を用いてシフトレジスタ〔スキャンパス(Scan Path)と呼ばれる〕が形成され、試験時にそのシフトレジスタに所望の値がシフトインされ、クロック印加後にシフトレジスタの値が外部に読み出される。
【0005】
このような回路において、ディターミニスティックストアードパターンテスト〔以下、DSPT(Deterministic Stored Pattern Test)という〕が広く採用されている。このDSPTは、自動テストパターン発生器〔以下、ATPG(Automatic Test Pattern Generator)という〕で作成したテストパターンをテスタ(ATE;Automatic Test Equipment)に格納して行なわれる。
【0006】
図21は従来のスキャン設計を説明するための図で、この図21では、スキャン設計の概念がブロック図として示されている。この図21に示すように、スキャン設計を施されたLSIでは、このLSIをテストするための道筋である複数本のスキャンパス(シフトレジスタ)#0,#1,…,#n−1が形成されている。各スキャンパス#i(i=0,1,…,n−1)は、それぞれ記憶素子である複数個のF/Fを用いて形成されている。そして、各スキャンパス#iの一端側(図21の左側)からテストパターンがシフトインされ、他端側(図21の右側)からテスト結果が出力される。
【0007】
しかし、近年、LSIの集積度の増大に伴い、内部に含まれる順序回路素子の数が極めて増大してきているため、上述のようなDSPTにより、スキャンパスを構成する全ての順序回路素子において、テストパターン毎に設定と読出とを繰り返し実行すると、試験時間が増大するだけでなく、テストデータの増大によるテスタのメモリ容量が逼迫するなどの問題が生じている。
【0008】
なお、ATPGのテストパターン発生においては、テストデータ量の削減を目的として、ダイナミックコンパクション(dynamic compaction)と呼ばれる圧縮手法が一般的に用いられている。
このダイナミックコンパクションとは、以下のような、テストデータの圧縮処理のことをいう。つまり、ATPGにより生成されたテストパターンによりターゲットの一次故障(primary fault)のテストに成功した場合、その一次故障を検出するために設定されたネット状態(net state)条件で、残存する未検出故障の集合から1つの二次故障(secondary fault)を選択し、まだ不定値であるテストポイントに新たに値を設定することにより上記二次故障に対するテストパターン生成を実行し、以下同様の処理を、他の二次故障が未検出故障の集合から選択されなくなるまで繰り返し実行する。なお、他の二次故障の選択に際し、同一故障を重複して選択することはないものとする。ダイナミックコンパクションとは、上述のようにしてテスト単位で検出される故障の数を増加させることにより、テストデータを減少させるものである。
【0009】
しかし、ダイナミックコンパクションによりテストデータの圧縮を行なったとしても、近年のLSIの集積度の増大に伴なう順序回路素子の増加の仕方は極めて大きく。上述のような、試験時間の増大や、テスタのメモリ容量の逼迫といった問題を解消することは難しい。
【0010】
このような問題を解決するために、組込み自己試験〔以下、BIST(Built In Self Test)という〕が行なわれるようになってきている。BISTでは、疑似ランダムパターン発生器で発生されたパターンがLSIの内部回路に印加され、その内部回路からの出力結果が出力検証器で検証・格納される。疑似ランダムパターン発生器および出力検証器としては、リニアフィードバックシフトレジスタ(以下、LFSRという)が使用されることが多く、特に、出力検証器は、出力結果をシグネチャとして圧縮格納するため、マルチインプットシグネチャレジスタ(以下、MISRという)と呼ばれる。
【0011】
図22は従来のBIST回路を説明するための図で、この図22では、BIST回路の概念がブロック図として示されている。この図22に示すように、BIST回路を有するLSIには、上述したスキャンパス#0,#1,…,#n−1がそなえられるほか、LFSR2,フェイズシフタ3,スペースコンパクタ6およびMISR7が組み込まれている。
【0012】
そして、LFSR2で発生された疑似ランダムパターンは、フェイズシフタ3を通して各スキャンパス#iの先頭F/Fに入力され、各スキャンパス#iからの出力結果が、スペースコンパクタ6によりMISR7のビット数(例えば32ビット)程度に圧縮されてから、さらにそれらがMISR7により圧縮格納される。
【0013】
このように、BISTでは、LFSR(疑似ランダムパターン発生器)2がLSI内部に搭載されているため、極めて多数のテストパターンを短時間で発生することができる。また、MISR7により試験結果を圧縮して格納するため、テスタにロードするデータ量を圧倒的に削減することができる。
【0014】
【発明が解決しようとする課題】
現在、LSIの試験には、スキャン設計に基づくDSPTと、テスト回路を組み込んだBISTとのうちの一方が用いられている。
DSPTは、ATPGの作り出すテストパターンを利用するために非常に質(診断率)の高い試験が可能であり、テストパターンの追加を容易に行なうことができる。しかし、大規模なLSIに対してはテストパターン数が非常に多くなるため、ATPGが作り出すテストパターンをテスタのメモリ上に全て格納することが困難になると同時に、テスタでの試験時間が増大してきている。従って、DSPTを実施するには非常に高価なテスタが必要となるという課題があった。
【0015】
BISTは、上記DSPTの問題点を改善することはできるが、いくつかの欠点も有している。BISTでは、疑似ランダムパターンが用いられるため、試験の質に問題がある。故障の検出率を高めるためには、追加テストとしてDSPTを適用するか、制御性と観測性とを増すようなテストポイントを内部回路に挿入する必要があった。また、BISTでは、データ圧縮にMISRが用いられるが、その構成上、一度でも不定状態を取り込むとMISR内の全てのレジスタが不定状態となって、試験不能になってしまうという課題もあった。
【0016】
一般に、LSI内部の、RAMを含む順序回路素子は、電源投入時には不定状態であるため、これらの順序回路素子を初期化するパターンを予め印加するか、不定状態がMISRに伝播しないように回路を工夫する必要があった。この他にも、バス設計時にランダムパターンによりコンフリクトやフロート状態が起きないようにするなど、BISTを実回路に適用するには厳しい設計制約を設計者に強いることになる。これに加え、BIST回路とテストポイントとの挿入により回路のエリアオーバヘッドも問題となっていた。
【0017】
本発明は、このような課題に鑑み創案されたもので、上述のようなDSPTおよびBISTの問題点を解決し、これら2種類のテストの利点を生かし高品質なテストを短時間で実行できるようにした、集積回路の試験装置および試験方法を提供することを目的とする。また、その際、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえるようにした、集積回路の試験装置および試験方法を提供することも目的とする。
【0018】
【課題を解決するための手段】
図1は本発明の原理ブロック図であり、この図1において、2aはパターン発生器、4はパターン修正器、5は不定マスク器、7aは出力検証器、#0〜#n−1はシフトレジスタ(スキャンパス)である。
上記目的を達成すべく、本発明は、以下のように構成される。
【0019】
(1)本発明の集積回路の試験装置は、集積回路中に組み込まれて試験パターンを発生するパターン発生器2aと、集積回路内部の順序回路素子で形成した複数のシフトレジスタ#0〜#n−1と、パターン発生器2aによって発生された試験パターンを外部入力により修正してから複数のシフトレジスタ#0〜#n−1に入力するパターン修正器4とをそなえて構成されている。これにより、シフトレジスタ#0〜#n−1であるスキャンパス数を増やしスキャンパス段数を少なくすることで、集積回路(LSI等)の試験時間を短縮することができ、その際に意味あるデータ部分(設定が必要なF/Fの情報等)のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータの量を削減することができる。
【0020】
(2)本発明の集積回路の試験装置は、試験パターンを入力される集積回路内部の順序回路素子で形成した複数のシフトレジスタ#0〜#n−1と、これらのシフトレジスタ#0〜#n−1からの出力中の不定値をマスクすることにより不定状態を規定の状態に変換する不定マスク器5と、この不定マスク器5によってマスクされた出力結果を検証する出力検証器7aとをそなえて構成されている。これにより、順序回路素子(内部F/F)の結果を圧縮して外部に読み出しても、不定状態(X状態)が圧縮結果を台無しにしてしまうことがなくなる。
【0021】
(3)本発明の集積回路の試験装置は、上述したパターン発生器2a,複数のシフトレジスタ#0〜#n−1,パターン修正器4,不定マスク器5および出力検証器7aをそなえて構成されている。これにより、スキャンパス数を増やし集積回路(LSI等)の試験時間を短縮することができ、意味あるデータ部分のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータの削減ができるとともに、内部F/Fの結果を圧縮して外部に読み出しても、不定状態が圧縮結果を台無しにしてしまうことがなくなる。
【0022】
(4)前記(2)または(3)に記載された集積回路の試験装置において、前記出力検証器7aに前記マスクした出力結果を圧縮する圧縮手段をそなえてもよい。これにより、内部F/Fの結果を出力検証器7aに効率よく格納することができる。
【0023】
(5)前記(1)または(3)に記載された集積回路の試験装置において、ATPGパターンを生成し前記外部入力としてパターン修正器4に与える自動テストパターン生成部(図1では図示省略)をさらにそなえ、パターン発生器2aが、前記試験パターンとして疑似ランダムパターンを発生するとともに、パターン修正器4が、前記自動テストパターン生成部から与えられたATPGパターンに基づいて、疑似ランダムパターンを修正してもよい。これにより、DSPTおよびBISTの問題点を解決し、両者の利点を生かした高品質なテストを短時間で可能とする試験パターンが生成される。
【0024】
(6)前記(5)に記載された集積回路の試験装置において、パターン修正器4が、パターン発生器2aによって発生された複数の疑似ランダムパターン、および、前記外部入力としての複数のATPGパターンから、疑似ランダムパターンとATPGパターンとの適当な組合せを選択し、選択されたATPGパターンに基づいて、選択された疑似ランダムパターンを修正してもよい。これにより、パターン修正器4によるパターン修正量を削減して、効率よくパターンの修正を行なうことができる。
【0025】
(7)前記(5)に記載された集積回路の試験装置において、前記自動テストパターン生成部が、パターン発生器2aによって発生された疑似ランダムパターンを参照し、当該疑似ランダムパターンに応じた適当な対象故障を選択し、その対象故障を検出しうるATPGパターンを、当該疑似ランダムパターンの修正基準として生成してもよい。これにより、パターン修正器4によるパターン修正量を削減して、効率よくパターンの修正を行なうことができる。
【0026】
(8)前記(5)に記載された集積回路の試験装置において、パターン発生器2aによって発生される疑似ランダムパターンと前記外部入力としてのATPGパターンとを比較し、ATPGパターンに近い疑似ランダムパターンをパターン発生器2aに発生させうる、パターン発生器2aのシード値、または、パターン発生器2aを成すリニアフィードバックシフトレジスタにおけるフィードバック位置を特性情報として決定する特性情報決定部(図1では図示省略)をさらにそなえ、パターン発生器2aが、前記特性情報決定部により決定された特性情報に基づいて、疑似ランダムパターンを発生してもよい。これにより、パターン修正器4によるパターン修正量を削減して、効率よくパターンの修正を行なうことができる。
【0027】
(9)前記(5)に記載された集積回路の試験装置において、前記自動テストパターン生成部がATPGパターンに対する圧縮処理を実行する場合に前記圧縮処理の実行制限条件を設定する実行制限条件設定部(図1では図示省略)をさらにそなえ、前記自動テストパターン生成部が、前記実行制限条件設定部によって設定された前記実行制限条件を満たした時点でATPGパターンに対する圧縮処理を終了させてもよい。これにより、ATPGパターンにおける要求値(不定値以外の値)の数を抑制することができ、パターン修正器4によるパターン修正量を削減して、効率よくパターンの修正を行なうことができる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
LSI等の集積回路に対してより高品質なテストを行なうためには、BISTのごとく、疑似ランダムパターンを用いる手法では限界がある。即ち、ランダムパターンでは検出し難い故障が存在するため、回路の制御性と観測性を改善するためのテストポイントを挿入し、かつ非常に多数のランダムパターンを発生しなければならない。それでも、ATPGが発生するディターミニスティックパターンと同じ品質を実現することは不可能である。
【0029】
一方、ATPGによりパターンを発生する場合、基本的には内部回路の1ヶ所の故障を想定し、それを検出するパターンを作成している。このように作成されたパターンを、ATPGパターンと呼ぶことにする。このATPGパターンは、全ての内部F/Fの設定値と、システムクロック印加後の全てのF/Fの状態値とで構成される。
【0030】
図2はATPGの設定F/F数の分布状態を説明するための図である。この図2において、横軸は、内部回路の故障を検出するATPGパターンの数(Pattern #)を表わし、縦軸は、該当故障を検出するために値を設定されるべきF/F(設定F/F)の数(Assigned F/F #)を表わしている。ATPGは、基本的には一つのパターンで1ヶ所の故障を検出するようにパターンを作成するが、それでは、値を設定されるF/Fの数が極めて少ない。そこで、1つのATPGパターンで数箇所の故障を検出するようにパターンを圧縮すること(前述したダイナミックコンパクション)が主流になっている。図2に示すデータもパターンを圧縮した結果であり、設定F/Fの数が千を超えるようなATPGパターンは、複数箇所の故障を検出するように作成・設定されている。なお、図2において、ATPGパターンは、設定F/F数の多い順にソーティングされている。
【0031】
通常、DSPTでは、
〔ATPGパターン数〕×〔全F/F数〕
のデータをテスタから試験対象LSIに供給する必要がある。これは、図2の矩形全体の領域(21281×2755)のデータに相当する。これに対し、ATPGが設定した意味のあるデータ量は、図2における斜線領域のみである。例えば、1番目のATPGパターンでは1272個のF/Fにデータを設定する必要があり、1000番目のATPGパターンでは50個程度のF/Fにデータを設定する必要がある。このように、該当故障を検出するためにATPGが値を設定する必要のある順序回路素子(F/F)の数は、全F/Fの数(21281)と比べるとほんの僅かであることがわかる。
【0032】
本発明では、ATPGによって設定された意味あるデータ部分のみをテスタから供給し、試験対象LSIに、ディターミニスティックパターンを印加することができる。
スキャン設計を施されたLSIの場合、LSI内部のF/Fが、並列にシフト動作可能な複数のスキャンパスに振り分けられており、1つのATPGパターンは、複数のシフトパターンに分割され、テスタから各スキャンパスに印加・入力され、これにより試験時間が短縮される。このとき、スキャン設計を施されたLSIでの試験時間は、
〔ATPGパターン数〕×〔スキャンパス段数〕×〔試験サイクル〕
となる。この場合、上式のスキャンパス段数は、最もF/Fを多く振り分けられたスキャンパスのF/F数となる。また、試験サイクルは、テスタがLSIに供給するクロックサイクルであり、これはテスタの性能に依存する。
【0033】
BISTでは、内部のパターン発生器を高速で動作させることが可能であるため、クロックサイクル(試験サイクル)を短くすることにより試験時間を短縮できる。さらに、BISTでは、パターン発生器の出力ピン数を増やすことによって容易にスキャンパス数を増やすことも可能であり、結果としてスキャンパス段数を少なくして試験時間を短縮することができる。
【0034】
これに対し、DSPTでは、スキャンパス毎に入力ピンと出力ピンを設け、テスタと接続する必要がある。これらの入出力ピンの数はテスタの性能に依存するため、スキャンパスをテスタ制約以上には増やすことはできなかった。
本発明では、BISTと同様にスキャンパス数を増やしスキャンパス段数を少なくすることにより、LSIの試験時間を短縮している。その際、テスタから与えるデータを工夫(例えばデコーダ回路等を用いてチェーン情報を圧縮)し、テスタ制約内の少数のピンを用いて意味あるデータ部分(値の設定が必要なF/Fの情報)のみをテスタから供給している。
【0035】
また、本発明では、DSPTの問題点であるテスト時間の増大や、テスタのメモリ容量の増大をBISTにより解決する一方、BISTの問題点である検出率を改善する手法として、擬似ランダムパターンをATPGパターンで補完して用いる手法を採用している。
【0036】
上述したようにATPGが値を設定すべきF/Fの数は僅かであるが、実際にテスタからパターンを供給する際には残りのF/F部分にはランダムパターンが設定される。これは、そのパターンによって該当故障以外の故障も付随的に検証することを期待したものである。本発明でも同様のことを行なうために、テスタから設定情報が供給されるF/F以外の大部分のF/Fに対し、BISTと同様の回路を用いてランダムパターンが供給される。
【0037】
LSI試験では、テスタからスキャンパスを介して内部F/Fに値を設定し、システムのクロックを叩いた後、内部のF/Fの値を、スキャンパスを介して外部に読み出して期待値と比較する必要がある。BISTでは、内部を高速で動作させる必要がある場合や、スキャンパス数が多い場合、内部F/Fの結果を圧縮して格納し、後でゆっくりとテスタで外部に読み出して期待値と比較する手法が採られている。このために、LFSRとEOR(排他的論理和)ゲートとから構成されるMISRが用いられている。
【0038】
本発明でも、スキャンパス数を多くするためにBISTと同様に内部F/Fの値を圧縮して外部に読み出す必要がある。この際、BISTの問題点で説明したようにRAMなどの不定状態(X状態)がMISRの圧縮結果を台無しにしてしまう場合がある。MISRの入り口にはEORゲートが使われており、MISRのフィードバックループ部分にも同様にEORゲートが使われている。EORゲートの入力の1つにでも不定状態があるとEORゲートの出力も不定状態になってしまうため、フィードバックループにEORゲートを介装されているMISRの全てのレジスタは不定状態に縮退してしまう。そこで、本発明ではスキャンパスの出力側において、不定状態の出力をマスクしている。
【0039】
〔1〕第1実施形態の説明
図3は本発明の第1実施形態としての集積回路の試験装置の構成を示すブロック図である。この図3に示すように、第1実施形態の試験装置には、リニアフィードバックシフトレジスタ(LFSR)2,フェイズシフタ3,パターン修正器(Pattern Modifying Part)4,スキャンパス#0,#1,…,#n−1,不定マスク器5,スペースコンパクタ6,マルチインプットシグネチャレジスタ(MISR)7がそなえられている。この試験装置は、試験対象の集積回路であるLSIに組み込まれている。
【0040】
LFSR2で発生された疑似ランダムパターンがフェイズシフタ3を通してパターン修正器4に入力される。パターン修正器4には、テスタ(図示省略)からの制御信号(Control Signals)が制御入力ピン等を通じて入力され、このパターン修正器4が、上記制御信号に従って、値を設定する必要のあるF/Fのための値のみを修正し、その値を各スキャンパス#i(i=0,1,…,n−1)の先頭F/Fに入力・設定する。
【0041】
不定マスク器5は、制御入力ピン等から入力される制御信号に従って、各スキャンパス#iの最終F/Fの値のうち不定値(X状態)のものをマスクすることにより不定状態を規定の状態に変換してから、各スキャンパス#iの最終F/Fの値をスペースコンパクタ6に入力する。スペースコンパクタ6は、各スキャンパス#iの最終F/Fの値を、MISR7のビット数(例えば32ビット)程度に圧縮してMISRに入力する。さらに、MISR7は、スペースコンパクタ6からの圧縮データをさらに圧縮して格納するものである。
【0042】
図4は第1実施形態の試験装置におけるパターン発生部分の構成を詳細に示すブロック図である。この図4に示す例では、パターン発生器としてのLFSR2は、128本のスキャンパス(n=128)を想定したものである。そして、図4に示すように、本実施形態のパターン発生部は、LFSR2とフェイズシフタ3とから構成され、LFSR2が疑似ランダムパターンを発生し、フェイズシフタ3を通して128本分のランダムビット列がパターン修正器4に入力される。
【0043】
これ以外に、パターン修正器4には、テスタ(図示省略)から制御入力ピン8本(a1〜a8)を通じて制御信号が入力される。また、パターン修正器4には、128本のスキャンパス#0,#1,…,#127が接続されており、このパターン修正器4による修正結果(出力)が各スキャンパス#i(i=0,1,…,127)の先頭F/Fに入力されるようになっている。さらに、パターン修正器4において、各スキャンパス#iの先頭F/Fの出力は、その先頭F/Fの入力側へフィードバックされるようになっている。
【0044】
また、パターン修正器4は、LFSR2(およびMISR7)へのシフトクロックや、スキャンパス#0,#1,…,#127上のF/Fへのシフトクロックも制御するもので、各スキャンパス#iの先頭F/Fに対するシフトクロックを独立に印加できるようになっている。
【0045】
パターン修正器4は、制御入力の下位7ビット(a2〜a8)を入力とするデコーダ回路(Decoder)21を有しており、このデコーダ回路21によるデコード結果に応じて、128本のスキャンパス#0,#1,…,#127のうちの特定の1本に入力される信号値を、EOR回路22によって反転させることができるようになっている。制御入力ピンa1〜a8に制御信号として与えられるコードと、そのコードに対応する動作とを、より具体的に以下に示す。
【0046】
【0047】
制御入力が全ビット「0」の場合には、LFSR2とスキャンパス上の全F/Fとにシフトクロック(ネガティブクロック;Scan Clock)が入力ピンa10を通じて供給され、LFSR2が先のクロックで作り出したランダムビット列がそのままスキャンパスにシフトインされる。
【0048】
即ち、制御入力の下位7ビット(a2〜a8)が「0」のためNOR(否定論理和)回路24の出力は「1」、制御入力の最上位ビット(a1)は「0」のためNOR回路25の出力は「0」である。このため、マルチプレクサ(Mux)23はフェイズシフタ3からの信号をEOR(排他的論理和)回路22に送信する。そして、入力ピンa10からのシフトクロックは、スキャンパスの先頭F/Fには直接供給され、LFSR2とスキャンパス上の先頭F/F以外のF/FとにはOR(論理和)回路26を通して供給される。なお、AND(論理積)回路27は、制御入力の全ビットが「0」の時、LFSR2からスキャンパス#0への入力の反転を防止するものである。
【0049】
制御入力が「10000000」から「11111111」の場合は、LFSR2とスキャンパス上の全F/Fとにシフトクロックが供給され、LFSR2が先のクロックで作り出したランダムビット列がスキャンパスにシフトインされるが、その際に制御入力の下位7ビット(a2〜a8)で指定される1本のスキャンパスの値のみがEOR回路22により反転される。
【0050】
即ち、制御入力の下位7ビット(a2〜a8)の何れかが「1」のためNOR回路24の出力は「0」、制御入力の最上位ビット(a1)は「1」のためNOR回路25の出力は「0」である。このため、マルチプレクサ23はフェイズシフタ3からの信号をEOR回路22に送信する。そして、入力ピンa10からのシフトクロックは、スキャンパスの先頭F/Fには直接供給され、LFSR2とスキャンパス上の先頭F/F以外のF/FとにはOR回路26を通して供給される。その際に制御入力の下位7ビットで指定された1本のスキャンパスについてのEOR回路22に対し、デコーダ回路21から「1」が入力されるので、マルチプレクサ23からの信号が、EOR回路22で反転されてから、指定されたスキャンパスの先頭F/Fに出力される。
【0051】
制御入力が「00000001」から「01111111」の場合は、スキャンパスの先頭F/Fのみにシフトクロックが供給され、LFSR2からの出力ではなく先頭F/Fの出力が有効となり先頭F/Fにフィードバックされるが、その際に制御入力の下位7ビット(a2〜a8)で指定される1本のスキャンパスの値のみがEOR回路22により反転される。この動作により、制御入力の下位7ビットで指定されたスキャンパスの先頭F/Fの値のみが反転されることになる。
【0052】
即ち、制御入力の下位7ビット(a2〜a8)の何れかが「1」のためNOR回路24の出力は「0」、制御入力の上位ビット(a1)は「0」のためNOR回路25の出力は「1」である。このため、入力ピンa10からのシフトクロックは、スキャンパスの先頭F/Fには供給されるが、OR回路26の出力がNOR回路25の出力によって「1」となるので、LFSR2とスキャンパス上の先頭F/F以外のF/Fとにはシフトクロックが供給されない。そして、NOR回路25の出力「1」によってマルチプレクサ23は先頭F/Fからの出力信号をEOR回路22に送信する。その際に制御入力の下位7ビットで指定された1本のスキャンパスについてのEOR回路22に対し、デコーダ回路21から「1」が入力されるので、マルチプレクサ23からの信号が、EOR回路22で反転されてから、指定されたスキャンパスの先頭F/Fに出力される。
【0053】
図5は第1実施形態における乱数(疑似ランダムパターン)およびATPGの設定を説明するための図である。この図5における乱数の表では、LFSR2で生成されたF/Fに設定すべき乱数(疑似ランダムパターン)が示されている。また、図5におけるATPGの表で、「−」は、値を設定する必要のないF/Fに対応するものであり、「1」と「0」はATPGによりF/Fに設定されるべき値である。ATPGでは、LFSR2の動作をシミュレーションすることにより、LFSR2が発生する乱数を把握できるため、乱数表の修正が必要な値を見つけることができる。図5では、ATPGの表の点線の四角で囲まれた値が乱数の表の値と相違している。従って、本実施形態では、この相違する部分のみがパターン修正器4によって修正される。
【0054】
図4に示した回路を用いて任意の値を内部F/Fに設定するための入力パターンの具体例を以下に示す。
【0055】
ここに示す具体例では、7つのパターンがテスタから供給される。第1パターン(パターン番号1)では全ビットが「0」であるため、ランダムパターンシフト動作が行なわれる。第2パターン(パターン番号2)では制御入力ピンa1,a7,a8に入力される制御信号が「1」であるため、スキャンパス#3への入力値のみが反転(「0」が「1」に反転)されるランダムパターンシフト動作が行なわれる。第3パターン(パターン番号3)では再び全ビットが「0」になるため、ランダムパターンシフト動作が行なわれる。
【0056】
次の第4パターンから第6パターンではスキャンパス1段分のシフトが行なわれ、3ビット分のスキャンパスへの入力値が反転される。具体的には、第4パターン(パターン番号4)では制御入力ピンa1,a8に入力される制御信号が「1」であるため、スキャンパス#1の値のみが反転(「0」が「1」に反転)されるランダムパターンシフト動作が行なわれ、次の第5パターン(パターン番号5)では制御入力ピンa6に入力される制御信号のみが「1」であるため、スキャンパス#4の先頭F/Fの値のみが反転(「1」が「0」に反転)される。さらに第6パターン(パターン番号)では下位7ビットが全て「1」であるため、スキャンパス#127の先頭F/Fの値のみが反転(「1」が「0」に反転)される。ここで、第5パターンと第6パターンではLFSR2と先頭以外のスキャンパス上のF/Fにはシフトクロックは供給されない。最後に第7パターン(パターン番号7)では再び全ビットが「0」になるため、ランダムパターンシフト動作が行なわれる。
【0057】
以上の7つのパターンがテスタから印加された時点でのスキャンパス上のF/Fの値を図6に示す。図6は第1実施形態における入力パターン例に対するシフト結果を説明するための図である。この図6において、「−」はLFSR2からのランダムパターンが設定されるF/Fを示し、「F」は、LFSR2のランダムパターンがATPGの要求値と異なるため、ランダムパターンの値を反転して設定されるF/Fを示す。
【0058】
以上の方法で、ATPGが要求する値を内部のF/Fに設定することができる。即ち、純粋なランダムパターンシフトおよび1ビットのみの反転を行なう場合には、1パターンで1段のシフトが完結する。2ビット以上の反転の場合には、1段のシフトのために反転ビット数分だけのパターンが必要になる。ここで、図2に示される事実から多ビット反転によるパターンの増加はほとんど起きず、多スキャンパス化による並列度の向上による試験時間の短縮が可能となる。また、テスタに格納するデータ量も同様に並列度に従って減少させることができる。
【0059】
図7は第1実施形態の試験装置における出力検証部分の構成を詳細に示すブロック図である。この図7に示す例では、出力検証器としてのMISR7は、128本のスキャンパス(n=128)を想定したものである。そして、図7に示すように、本実施形態の出力検証部は、MISR7とスペースコンパクタ6とから構成され、128本分のスキャンパス#0,#1,…,#127の出力がスペースコンパクタ6によりMISR7のビット数程度に圧縮され、その圧縮データがMISR7によりさらに圧縮されて格納される。
【0060】
不定マスク器5には、制御入力ピン8本(b1〜b8)を通じて制御信号(Control Signals)が入力されるほか、128本のスキャンパス#0,#1,…,#127の最終F/Fからの出力と、その最終F/Fの一段前の出力とが入力される。また、不定マスク器5において、各スキャンパス#iの最終F/Fの出力は、その最終F/Fの入力側へフィードバックされるようになっている。
【0061】
さらに、不定マスク器5は、MISR7(およびLFSR2)へのシフトクロックや、スキャンパス上のF/Fへのシフトクロックも制御するものである。不定状態をマスクする時には、スキャンパス#0,#1,…,#127の最終F/Fのシフトクロックのみ印加され、他のスキャンパス上のF/FおよびMISR7(およびLFSR2)のシフトクロックは抑止される。
【0062】
不定マスク器5は、制御入力の最上位ビット(b1)でマスク動作を有効にし、制御入力の下位7ビット(b2〜b8)を入力するとデコーダ回路(Decoder)31を有しており、このデコーダ回路31によるデコード結果に応じて、128本のスキャンパス#0,#1,…,#127のうちの特定の1本に入力された不定値(X状態値)が、OR回路(またはAND回路)によって「1」状態値(または「0」状態値)に変換され、その不定値がマスクされる。
【0063】
即ち、制御入力ピンb1に「1」が入力されるとOR回路36の出力は「1」となるため、スキャンパス上の最終F/F以外のF/FおよびMISR7(およびLFSR2)へのシフトクロック(ネガティブクロック;Scan Clock)は抑止されるとともに、制御入力ピンb1の「1」によりマルチプレクサ33が最終F/Fの出力をフィードバックしてOR回路32に出力する。このため、デコーダ回路31から「1」を出力し、128本のスキャンパス#0,#1,…,#127のうちの特定の1本に入力された不定値(X状態値)をOR回路32で「1」状態値に変換し、その不定値をマスクすることができる。なお、同時に他のスキャンパスのF/Fにも不定値があれば次のシフトクロックでそのF/Fからの出力(不定値)をマスクする。
パターン発生部分と出力検証部分とは基本的に独立のものであるが、両回路を共に適用する場合には、制御入力の下位7ビット部分を共用することも可能である。
【0064】
上述のような第1実施形態の試験装置を用いることにより、ATPGが発生するディターミニスティックなテストパターンを、集積回路(LSI)に短時間で適用することが可能となる。具体的には、内部のスキャンパスの数をk倍にすれば、ほぼ試験時間を1/kに短縮することが可能となる。
それと同時に、テスタに格納するパターンのデータ量を削減できる。具体的には、内部のスキャンパスの数をk倍にすればほぼメモリ量を1/kに削減することが可能となる。
【0065】
第1実施形態では、BISTで用いられるパターン発生器(LFSR2等)を利用しているが、ディターミニスティックなパターンが内部に適用されるので、バス回路の特別な制御回路や診断率向上のためのテストポイントの回路挿入などの、厳しい設計制約を設計者に課すことはない。また、BISTで用いられるパターン圧縮器(MISR7等)が利用可能であり、不定マスク器5を用いることで、回路内部の不定状態がMISR7に伝播し検証不能になることを防ぐこともできる。
【0066】
さらに、上記集積回路(LSI),LFSR2,フェイズシフタ3,パターン修正器4,スキャンパス#0,#1,…,#n−1,不定マスク器5,スペースコンパクタ6,MISR7等は、コンピュータ上でシミュレートでき、実際の集積回路の製造前に試験データを作成することもできる。
【0067】
このように、本発明の第1実施形態としての試験装置や試験方法によれば、集積回路(LSI)中に組み込まれたLFSR2で発生した試験パターンを、パターン修正器4で修正してn本のスキャンパス#0,#1,…,#n−1に入力するため、スキャンパス数を増やしスキャンパス段数を少なくすることにより、集積回路(LSI)の試験時間が大幅に短縮される。
【0068】
また、本実施形態によれば、DSPTおよびBISTの問題点が解決され、両者の利点を生かした高品質なテストを短時間で可能とする試験パターンが生成される。その際、意味あるデータ部分(値を設定する必要のあるF/Fの情報)のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータ量を大幅に削減することもできる。従って、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえる。
【0069】
さらに、集積回路内部のF/Fにより形成したn本のスキャンパス#0,#1,…,#n−1からの出力中の不定値をマスクし、マスクされた出力結果をMISR7で検証するため、F/Fからの出力結果を圧縮して外部に読み出しても、不定状態(X状態)が圧縮結果を台無しにしてしまうことがなくなる。
さらに、MISR7に、マスク処理後の出力結果を圧縮する圧縮手段をそなえるため、内部F/Fからの出力結果をMISR7に効率よく格納することができる。
【0070】
第1実施形態で説明した試験装置のごとく、LFSR2で生成された疑似ランダムパターンを、ATPGパターンに基づいて補完する場合、修正ポイント(反転ポイント)の数が多くなると、その修正動作(反転動作)のためにオーバヘッドの増大が予想される。そこで、以下に説明する第2〜第4実施形態では、第1実施形態と同様の試験装置において、修正ポイントの数を抑えることによりパターン修正器4によるパターン修正量を削減し、オーバヘッドの増大を最小限に抑えることができるようにした、パターン生成手法について説明する。
【0071】
〔2〕第2実施形態の説明
図8〜図12を参照しながら、第1実施形態と同様の試験装置に適用される、第2実施形態としてのパターン生成手法について説明する。ここで、図8は本発明の第2実施形態としての集積回路の試験装置の動作を説明するためのフローチャート、図9〜図12はいずれも本発明の第2実施形態におけるパターン修正動作の具体例を説明するための図である。
【0072】
この第2実施形態における試験装置も第1実施形態と同様に構成されており、ATPG(自動テストパターン生成部;図示省略)からパターン修正器4にATPGパターンが与えられ、このパターン修正器4において、LFSR2によって発生された疑似ランダムパターンが、ATPGパターンに基づいて補完・修正される。
【0073】
その際、第2実施形態では、パターン修正器4が、複数の疑似ランダムパターンおよび複数のATPGパターンから、疑似ランダムパターンとATPGパターンとの適当な組合せを選択し、選択されたATPGパターンに基づいて、選択された疑似ランダムパターンを修正している。その手順を、図8に示すフローチャート(ステップS11〜S20)に従って説明する。図8に示す手順で行なわれる処理は、パターン修正器4で行なってもよいし、本実施形態の試験装置の動作を管理するCPU等の制御部(図示省略)で行なってもよい。
【0074】
まず、4つのテストパターン集合A,B,A’,B’を定義して、これらの集合A,B,A’,B’を、全て空集合(φ)に初期設定しておく(ステップS11)。
そして、集合Aが空集合か否かを判定し(ステップS12)、空集合である場合(ステップS12のYESルート)には、ATPG(自動テストパターン生成部;図示省略)にi個のテストパターン(ATPGパターン)を発生させ、これらのATPGパターンを集合Aに追加する(ステップS13)。このとき、iの数が多い場合には、故障シミュレーションを行なってもよい。対象故障の選択基準は従来のATPGの処理に準じる。
【0075】
集合Aが空集合でない場合(ステップS12のNOルート)、もしくは、ステップS13でATPGパターンを集合Aに追加した後、集合Bが空集合か否かを判定し(ステップS14)、空集合である場合(ステップS14のYESルート)には、LFSR2にj個の疑似ランダムパターンを発生させ、これらのパターンを集合Bに追加する(ステップS15)。
【0076】
集合Bが空集合でない場合(ステップS14のNOルート)、もしくは、ステップS15で疑似ランダムパターンを集合Bに追加した後、ATPGパターン集合Aの中から、“don’t care”のビット(不定状態(X)のビット)の数が最も少ないATPGパターンaを一つ選択する(ステップS16)。
そして、選択されたATPGパターンaと、テストパターン集合Bにおける全ての疑似ランダムパターンとを比較し、集合Bの中から、ATPGパターンaの各ビットの値と異なっている値(入力)の数が最も少ない疑似ランダムパターンbを一つ選択する(ステップS17)。
【0077】
上述のごとく選択されたATPGパターンaと疑似ランダムパターンbとを対応付け、これらのパターンaおよびbを、それぞれ、集合AおよびBから削除するとともに、集合A’およびB’に追加する。これら2つのパターンaおよびbを組み合わせて得られたパターン(パターン修正器4によりATPGパターンaに基づいて疑似ランダムパターンbを修正した結果)による故障シミュレーションを行なう(ステップS18)。
【0078】
この後、検出可能な故障を全て検出したか否か、つまり故障検出率が100%か否かを判断し(ステップS19)、故障検出率が100%でない場合(ステップS19のNOルート)、ステップS12に戻り、上述と同様の処理を繰り返し実行する。
【0079】
一方、故障検出率が100%になった場合(ステップS19のYESルート)、集合Bに残っている疑似ランダムパターンを集合B’に追加し、各疑似ランダムパターンに、集合A’のATPGパターンを対応させたものを、最終的なテストパターンの組み合わせとする(ステップS20)。ここで、最後に集合Bから集合B’に追加した疑似ランダムパターンには、対応する集合A’のATPGパターンが存在していない。また、パターンの並びは、疑似ランダムパターンの発生順序に従うものとする。
【0080】
さて、図9には、上述のようなATPGパターンと疑似ランダムパターンとの組み合わせの変更処理を行なわず、これらのパターンを作成順(出現順)に組み合わせた場合の具体例が示されている。図9に示す例では、3個のATPGパターンDP1,DP2,DP3と、3個の疑似ランダムパターンRP1,RP2,RP3とが順次作成され、作成順に組み合わされている。図9に示すように、これら3組のパターンを作成順に対応付けパターン修正器4によって疑似ランダムパターンの修正を行なった場合、設定値を反転・変更すべきF/Fの数は6個である。なお、図9において、()内のmは各疑似ランダムパターンにおいて反転・変更すべき値の数を示している。
【0081】
つまり、ATPGパターンDP1“1X000X11X”と疑似ランダムパターンRP1“011010110”とを組み合わせた場合、疑似ランダムパターンRP1の先頭から1ビット目,3ビット目および5ビット目の3値が異なっているので、パターン修正器4が、これら3個の値を反転させ、修正パターン“110000110”を出力することになる(m=3)。同様に、ATPGパターンDP2“X01XX1XXX”と疑似ランダムパターンRP2“001010101”とを組み合わせた場合、疑似ランダムパターンRP2の先頭から6ビット目の1値のみが異なっているので、パターン修正器4が、この1個の値を反転させ、修正パターン“001011101”を出力することになる(m=1)。同様に、ATPGパターンDP3“0XXX1X1X0”と疑似ランダムパターンRP3“110110111”とを組み合わせた場合、疑似ランダムパターンRP3の先頭から1ビット目および9ビット目の2値が異なっているので、パターン修正器4が、これら2個の値を反転させ、修正パターン“010110110”を出力することになる(m=2)。
【0082】
図10には、図9と同じパターンに対し、図8を参照して上述したような、ATPGパターンと疑似ランダムパターンとの組み合わせの変更処理を行なった場合の具体例(図8において、i=j=3とした場合)が示されている。上述した組み合わせの変更処理を行なった場合、図10に示すように、3個のATPGパターンは、不定値Xの少ない順(つまり不定値Xでない信号値の多い順)DP1,DP3,DP2に並べ替えられる(図8のステップS16,S17参照)。そして、各ATPGパターンDP1,DP3,DP2に対し、疑似ランダムパターンRP1,RP2,RP3のうち、設定値を反転・変更すべきF/Fの数が最も少ないものが選択されて順に対応付けられる(図8のステップS18参照)。
【0083】
図10に示す例では、ATPGパターンDP1には、設定値を反転・変更すべきF/F数が最も少ない疑似ランダムパターンRP3が対応付けられ、同様に、ATPGパターンDP2には、残り2つの疑似ランダムパターンのうちで、設定値を反転・変更すべきF/F数が最も少ない疑似ランダムパターンRP1が対応付けられ、最後に、残りのATPGパターンDP2と疑似ランダムパターンRP2とが対応付けられる。上述のような組み合わせの変更処理(対応付け処理)を行なった上で、パターン修正器4による修正動作が行なわれる。このような処理を行なった場合、設定値を反転・変更すべきF/Fの数は3個になり、図9で示した手法に比べて修正量を減らすことができる。なお、図10においても()内のmは各疑似ランダムパターンにおいて反転・変更すべき値の数を示している。
【0084】
図10に示す例について具体的に説明すると、上述のような組み合わせの変更処理を行なった場合、まず、ATPGパターンDP1“1X000X11X”と疑似ランダムパターンRP3“110110111”とが組み合わせられる。この組み合わせでは、疑似ランダムパターンRP1の先頭から4ビット目および5ビット目の2値が異なっているので、パターン修正器4が、これら2個の値を反転させ、修正パターン“110110111”を出力することになる(m=2)。ついで、ATPGパターンDP3“0XXX1X1X0”と疑似ランダムパターンRP1“011010110”とが組み合わせられる。この組み合わせでは、値の異なるビットが無いので、パターン修正器4は、修正動作を行なうことなく、疑似ランダムパターンRP1“011010110”をそのまま出力することになる(m=0)。そして、最後に、ATPGパターンDP2“X01XX1XXX”と疑似ランダムパターンRP2“001010101”とが組み合わせられる。この組み合わせでは、疑似ランダムパターンRP2の先頭から6ビット目の1値が異なっているので、パターン修正器4が、この1個の値を反転させ、修正パターン“001011101”を出力することになる(m=1)。
【0085】
一方、図11には、図9に示した例と同様、上述のようなATPGパターンと疑似ランダムパターンとの組み合わせの変更処理を行なわず、これらのパターンを作成順に組み合わせた場合の具体例が示されている。ただし、図11に示す例では、6個のATPGパターンDP1〜DP6と、6個の疑似ランダムパターンRP1〜RP6とが順次作成され、作成順(出現順)に組み合わされている。図11に示すように、これら6組のパターンを作成順に対応付けパターン修正器4によって疑似ランダムパターンの修正を行なった場合、設定値を反転・変更すべきF/Fの数は12個になる。なお、図11においても、()内のmは各疑似ランダムパターンにおいて反転・変更すべき値の数を示している。ここでは、図11に示す例についての具体的な説明は省略する。
【0086】
図12には、図11と同じパターンに対し、図8を参照して上述したような、ATPGパターンと疑似ランダムパターンとの組み合わせの変更処理を行なった場合の具体例(図8において、i=j=3とした場合)が示されている。この場合、図12に示すように、6個のATPGパターンDP1〜DP6と、6個の疑似ランダムパターンRP1〜RP6とは、それぞれ前後2組に分けられ、3個のATPGパターンDP1〜DP3と3個の疑似ランダムパターンRP1〜RP3との組み合わせの変更処理を行なった後、3個のATPGパターンDP4〜DP6と3個の疑似ランダムパターンRP4〜RP6との組み合わせの変更処理を行なう。これにより、ATPGパターンDP1,DP2,DP3がそれぞれ疑似ランダムパターンRP3,RP2,RP1に対応付けられるとともに、ATPGパターンDP4,DP5,DP6がそれぞれ疑似ランダムパターンRP5,RP4,RP6に対応付けられる。このような組み合わせの変更処理(対応付け処理)を行なった上で、パターン修正器4による修正動作が行なわれる。このような処理を行なった場合、設定値を反転・変更すべきF/Fの数は7個になり、図11で示した手法に比べて修正量を大幅に減らすことができる。なお、図12においても、()内のmは各疑似ランダムパターンにおいて反転・変更すべき値の数を示している。また、図12に示す例についての具体的な説明は省略する。
【0087】
このように、本発明の第2実施形態としての試験装置によれば、複数の疑似ランダムパターンおよび複数のATPGパターンから疑似ランダムパターンとATPGパターンとの適当な組合せを選択し、選択されたATPGパターンを修正の基準として用いて疑似ランダムパターンを修正することにより、パターン修正器4によるパターン修正量が大幅に削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験をより効率よく行なえるようになる。
【0088】
〔3〕第3実施形態の説明
図13および図14を参照しながら、第1実施形態と同様の試験装置に適用される、第3実施形態としてのパターン生成手法について説明する。ここで、図13は本発明の第3実施形態としての集積回路の試験装置の動作を説明するためのフローチャート、図14は本発明の第3実施形態におけるATPGパターン生成動作の具体例を説明するための図である。
【0089】
この第3実施形態における試験装置も第1実施形態と同様に構成されており、ATPG(自動テストパターン生成部;図示省略)からパターン修正器4にATPGパターンが与えられ、このパターン修正器4において、LFSR2によって発生された疑似ランダムパターンがATPGパターンに基づいて補完・修正される。
【0090】
その際、第3実施形態では、ATPGが、LFSR2によって発生された疑似ランダムパターンを参照し、その疑似ランダムパターンに応じた適当な対象故障を選択し、その対象故障を検出しうるATPGパターンを、当該疑似ランダムパターンの修正基準として生成してパターン修正器4に与えている。その手順を、図13に示すフローチャート(ステップS21〜S27)に従って説明する。図13に示す手順で行なわれる処理は、ATPGで行なってもよいし、本実施形態の試験装置の動作を管理するCPU等の制御部(図示省略)で行なってもよい。
【0091】
まず、未検出故障の集合(未検出故障リスト)Fを作成しておいてから(ステップS21)、LFSR2により疑似ランダムパターンを一つ生成させ(ステップS22)、生成された疑似ランダムパターンについて、各信号線の反転コストを計算し(ステップS23)、未検出故障リストFの中から、最も反転コストの少ない信号線上の未検出故障fを一つ選択する(ステップS24)。なお、反転コストについては、図14を参照しながら後述する。
【0092】
そして、選択された故障fをターゲット(検出対象)としたATPGパターンを生成し(ステップS25)、生成されたATPGパターンと上記疑似ランダムパターンとを組み合わせて得られたパターン(パターン修正器4によりATPGパターンに基づいて疑似ランダムパターンを修正した結果)による故障シミュレーションを行なうとともに、検出した故障fを未検出故障リストFから削除する(ステップS26)。この後、未検出故障リストFに未検出故障があるか否かを判断し(ステップS27)、未検出故障がある場合(ステップS27のYESルート)、ステップS22に戻り、上述と同様の処理を繰り返し実行する一方、未検出故障が無くなった場合(ステップS27のNOルート)、処理を終了する。
【0093】
さて、次に、図14を参照しながら、反転コストと、ATPGパターンによる検出対象故障(ターゲット)の選択基準とについて具体的に説明する。図14に示す論理回路においては、LFSR2によって生成された、ある疑似ランダムパターンが与えられた状態で、未検出故障リストに、ANDゲートAの出力信号線の0縮退故障とANDゲートBの出力信号線の0縮退故障とが未検出故障として残っているものとする。また、図14に示す論理回路の6本の入力信号線(入力ピン)に対する入力として、LFSR2により、疑似ランダムパターンとして“000111”が生成されたものとする。ここでは、上述した2種類の0縮退故障を検出するためのATPGパターンの生成について考える。なお、図14に示す論理回路は、2入力のANDゲートAと、4入力のANDゲートBと、これらのANDゲートA,Bの論理和を出力するORゲートCとから構成されている。
【0094】
まず、それぞれのゲートについて、出力値を反転させるコスト(反転コスト)を計算する。各入力信号線への入力信号を反転させるために必要なコストを1とすると、0値を出力しているANDゲートの出力値を反転させるために必要なコストは、0値を入力されている入力信号線のコストの合計に等しい。逆に、1値を出力しているANDゲートの出力値を反転させるために必要なコストは、入力信号線のコストのうち最も低いコストと等しい。図14の()中の値はこの計算により得られた反転に必要なコストである。
【0095】
次に、ATPGパターンによる検出対象故障(ターゲット)の選択基準について考える。図14に示す例において、ANDゲートAの出力の0縮退故障を検出するためには、ANDゲートAの出力値を“1”とする必要があり、ANDゲートBの出力の0縮退故障を検出するためにはANDゲートBの出力値を“1”とする必要がある。このとき、出力値を反転させるために必要なコストは、上述した計算手法によれば、ANDゲートAについては“2”、ANDゲートBについては“1”となり、ANDゲートAよりもANDゲートBの方が低い。つまり、ANDゲートBの0縮退故障をターゲットにした方が、設定値を反転すべきF/Fの数が少なくなる。
【0096】
これに対し、通常の可制御性を用いて対象故障を選択する場合、ANDゲートAの方がANDゲートBよりも1可制御性が小さいため、ANDゲートAが選択され、ANDゲートAの0縮退故障をターゲットにすることになる。このことから、第3実施形態の手法で生成したATPGパターンは、可制御性を用いて作成したATPGパターンよりも疑似ランダムパターンの修正量が少ないことがわかる。
【0097】
上述のごとく対象故障を選択した場合、ATPGは、図14に示す疑似ランダムパターン“000111”に対し、パターン修正器4において先頭から3ビット目の値が“0”から“1”に反転・修正されるようなATPGパターン(例えば“XX1XXX”,“001111”など)を生成し、パターン修正器4に与える。
【0098】
このように、本発明の第2実施形態としての試験装置によれば、ATPGが、LFSR2からの疑似ランダムパターンを参照して、F/Fのフリップ数が少なくなるような対象故障(疑似ランダムパターンに応じた適当な対象故障)を選択しその対象故障を検出しうるATPGパターンを生成し、そのATPGパターンが、パターン修正器4において疑似ランダムパターンの修正基準として用いられるので、パターン修正器4によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験をより効率よく行なえるようになる。
【0099】
〔4〕第4実施形態の説明
図15および図16を参照しながら、第1実施形態と同様の試験装置に適用される、第4実施形態としてのパターン生成手法について説明する。ここで、図15は本発明の第4実施形態としての集積回路の試験装置における特性情報決定動作の第1例(シード値決定動作)を説明するためのフローチャート、図16は本発明の第4実施形態としての集積回路の試験装置における特性情報決定動作の第2例(フィードバック位置決定動作)を説明するためのフローチャートである。
【0100】
この第4実施形態における試験装置も第1実施形態とほぼ同様に構成されており、ATPG(自動テストパターン生成部;図示省略)からパターン修正器4にATPGパターンが与えられ、このパターン修正器4において、LFSR2によって発生された疑似ランダムパターンがATPGパターンに基づいて補完・修正される。
【0101】
ただし、第4実施形態の試験装置では、第1実施形態の試験装置に、特性情報決定部(図15の符号10Aもしくは図16の符号10B参照)がさらに追加されている。この特性情報決定部は、LFSR2によって発生される疑似ランダムパターンとATPGパターンとを比較し、そのATPGパターンに近い疑似ランダムパターンをLFSR2に発生させうる、LFSR2の特性情報を決定するものである。この特性情報決定部は、LFSR2にそなえてもよいし、本実施形態の試験装置の動作を管理するCPU等の制御部(図示省略)が上記特性情報決定部としての機能を果たしてもよい。そして、第4実施形態の試験装置では、LFSR2が、上記特性情報決定部により決定された特性情報に基づいて、疑似ランダムパターンを発生するようになっている。
【0102】
擬似ランダムパターン発生器として、現在、一般的に使用されるLFSRは、リニアに接続された複数個のレジスタを有し、これらのレジスタからの複数の出力を、排他的論理和ゲートを介して先頭の入力部にフィードバックするような構成となっている。このような構成を有するLFSR2によって生成されるビット列は、フィードバックの位置や初期値(シード値)によって異なる。つまり、LFSR2におけるフィードバックの位置やシード値を変更することにより、異なる性質の乱数系列が生成されることになる。そこで、第4実施形態においては、上記特性情報決定部により、適切なシード(seed)値やフィードバック位置をLFSR2の特性情報として決定することにより、LFSR2が、ATPGパターンに近い疑似ランダムパターンを生成できるようにして、パターン修正器4での修正量を少なくしている。
【0103】
ここで、特性情報決定部を、LFSR2の特性情報としてシード値を決定するシード値決定部10A(図15参照)として構成した場合における、そのシード値決定部10Aの動作について、図15に示すフローチャート(ステップS31〜S34)に従って説明する。
【0104】
LFSR2に設定されるべき複数種類のシード値(シード値セット)を予め準備しておいてから、そのシード値セットの中からシード値を一つ選択してLFSR2に設定し、そのシード値に基づいてLFSR2を動作させる(ステップS31)。そして、そのシード値に基づいてLFSR2から生成された疑似ランダムパターンと、ATPGパターンとを比較してから(ステップS32)、シード値セットにおける全てのシード値について選択・比較処理を終了したか否かを判断する(ステップS33)。
【0105】
まだ終了していない場合(ステップS33のNOルート)、ステップS31に戻り、上述と同様の処理を繰り返し実行する。
一方、全てのシード値について選択・比較処理を終了した場合(ステップS33のYESルート)、ステップS32での比較結果に基づき、最適なシード値、つまり、ATPGパターンに最も近い疑似ランダムパターンをLFSR2に発生させうるシード値を決定して出力する(ステップS34)。
【0106】
また、特性情報決定部を、LFSR2の特性情報としてフィードバック位置を決定するフィードバック位置決定部10B(図16参照)として構成した場合における、そのフィードバック位置決定部10Bの動作について、図16に示すフローチャート(ステップS41〜S44)に従って説明する。
【0107】
フィードバック位置の異なる複数種類のLFSR(LFSRセット)を予め準備しておいてから、そのLFSRセットの中からLFSRを一つ選択してLFSR2として用い、そのLFSR2を動作させる(ステップS41)。そして、そのLFSR2から生成された疑似ランダムパターンと、ATPGパターンとを比較してから(ステップS42)、LFSRセットにおける全種類のLFSRについて選択・比較処理を終了したか否かを判断する(ステップS43)。
【0108】
まだ終了していない場合(ステップS43のNOルート)、ステップS41に戻り、上述と同様の処理を繰り返し実行する。
一方、全てのシード値について選択・比較処理を終了した場合(ステップS43のYESルート)、ステップS42での比較結果に基づき、ATPGパターンに最も近い疑似ランダムパターンをLFSR2に発生させうるフィードバック位置を決定する、つまり、最適なフィードバック位置を有するLFSRを決定する(ステップS44)。
【0109】
このように、本発明の第4実施形態としての試験装置によれば、ATPGパターンに近い疑似ランダムパターンをLFSR2に発生させうる、LFSR2の特性情報が決定され、その特性情報に基づいて、疑似ランダムパターンが発生されるので、パターン修正器4によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験をより効率よく行なえるようになる。
【0110】
〔5〕第5実施形態の説明
ところで、ダイナミックコンパクションによるATPGに基づいて補完されたパターンは、パターン発生の初期のものほど、該当故障を検出するための値を設定すべきF/Fの数が多くなる傾向にある。このことは、試験の初期段階では疑似ランダムパターンに対する修正量が多くオーバーヘッドが大きくなることを意味している。しかし、一方で試験の初期段階では検出容易な故障が多く存在しており、疑似ランダムパターンでも多くの故障が検出されることが期待される。以下に説明する第5実施形態では、このような特性を利用したパターン生成手法およびその手法を適用された、2種類の試験装置について説明する。
【0111】
〔5−1〕第1構成例の説明
図17は本発明の第5実施形態としての集積回路の試験装置の第1構成例を示すブロック図であり、この図17に示すように、第5実施形態の第1構成例の試験装置は、ターゲット故障数設定部11A,疑似ランダムパターン発生部12A,ATPG部13A,パターン修正部14A,故障シミュレーション部15Aおよび制御部16Aをそなえて構成されている。
【0112】
ターゲット故障数設定部(実行制限条件設定部)11Aは、ATPG部13AがATPGパターンに対する圧縮処理(ダイナミックコンパクション)を実行する場合に、その圧縮処理の実行制限条件を設定するもので、ここでは、実行制限条件として、一つのATPGパターンによって検出されるべき故障の数の上限値を設定するものであり、ATPGパターンの生成の進行に伴って、その上限値を大きくするように動作する。
【0113】
より具体的に説明すると、ターゲット故障数設定部11Aは、制御部16Aから通知される、故障検出率やその故障検出率の変化率や生成テストパターン数や実行時間(疑似ランダムパターン発生部12Aの実行時間)等を、テスト進行を示すの指標として取得し、図18を参照しながら後述するごとく、ターゲット荷重(w_target)を算出し、このターゲット荷重と未検出故障数とに基づいて、ターゲット故障の上限数であるターゲット故障数上限値(target_limit)を算出・設定し、そのターゲット故障数上限値を制御部16Aに通知するものである。
【0114】
疑似ランダムパターン発生部(パターン発生器)12Aは、第1実施形態におけるLFSR2に対応するもので、やはりLFSRにより実現される乱数発生器を用いて疑似ランダムパターンを生成するものである。
ATPG部(自動テストパターン生成部)13Aは、ダイナミックコンパクションモードでテストパターン生成を行なうものであり、ATPGパターンの圧縮対象となった故障の数が、ターゲット故障数設定部11Aによって設定されたターゲット故障数上限値(target_limit)を超過するまで(つまり実行制限条件が満たされるまで)、もしくは、全ての未検出故障がターゲット故障となるまで、二次故障に対するテストパターン生成(圧縮処理)を繰り返し行なうようになっている。
【0115】
つまり、ATPG部13Aは、ATPGパターンの圧縮対象となった故障の数が、ターゲット故障数設定部11Aによって設定されたターゲット故障数上限値(target_limit)に達した時点で、ATPGパターンに対する圧縮処理を終了させるようになっている。
【0116】
パターン修正部(パターン修正器)14Aは、第1実施形態におけるパターン修正器4に対応するもので、ATPG部13Aにより生成されたATPGパターンと、疑似ランダムパターン発生部12Aにより生成された疑似ランダムパターンとを受け取り、これらのATPGパターンと疑似ランダムパターンとを比較して、疑似ランダムパターンの中で、ATPGパターンの値と異なる入力ポイントの値を反転・修正し、修正された疑似ランダムパターンを修正テストパターンとして故障シミュレーション部15Aに転送するものである。
【0117】
故障シミュレーション部15Aは、パターン修正部14Aにより修正されたテストパターンを受け取り、そのテストパターンによって検出可能な未検出故障をシミュレート(評価)し、そのシミュレーションによって特定される、故障検出率,その故障検出率の変化率,実行時間,生成テストパターン数等のテスト進行指標を制御部16Aに通知するものである。
【0118】
制御部16Aは、上述したターゲット故障数設定部11A,疑似ランダムパターン発生部12A,ATPG部13A,パターン修正部14Aおよび故障シミュレーション部15Aの動作を制御するためのもので、具体的には、ターゲット故障数設定部11Aへのテスト進行指標の通知や、ターゲット故障数上限値の受信や、ATPG部13Aへのターゲット故障数上限値およびATPGパターン生成要求の通知や、疑似ランダムパターン発生部12Aへのパターン生成要求の通知や、パターン修正部14Aへの修正要求の通知や、故障シミュレーション部15Aへのシミュレーション実行要求の通知や、テスト進行指標の受信を行なうものである。そして、制御部16Aは、全ての故障を検出した場合、または、故障検出率,生成テストパターン数もしくは実行時間のいずれかが指示された値に達した場合に、処理を終了するようになっている。
【0119】
次に、図17を参照しながら上述したごとく構成された試験装置の動作を、図18に示すフローチャート(ステップS51〜S59)に従って説明する。
まず、ターゲット故障数設定部11Aにより、ターゲット故障数上限値(target_limit)を、テストパターン生成の初期段階では十分に小さく、テストの進行に伴いその上限値を上昇させるように算出・設定して、制御部16Aに通知する(ステップS51)。その際、ターゲット故障数設定部11Aは、制御部16Aから、故障検出率/検出率変化率,生成テストパターン数,実行時間等をテスト進行指標として取得し(ステップS511)、これらのテスト進行指標を引数としてターゲット荷重(w_target)を算出する(ステップS512)。故障検出率によってターゲット荷重(w_target)を算出する算出式の一例を下式(1)として示す。
w_target=(100.0−故障検出率(%))/100.0 (1)
【0120】
そして、ターゲット故障数設定部11Aは、上式(1)によって算出されたターゲット荷重(w_target)と、未検出故障数とに基づいて、ターゲット故障数上限値(target_limit)を、例えば下式(2)により算出・設定してから、制御部16Aに通知する(ステップS513)。
target_limit=未検出故障数 * w_target (2)
【0121】
この後、制御部16Aは、疑似ランダムパターン発生部12Aにパターン生成要求を通知して疑似ランダムパターンを生成さるとともに(ステップS52)、ATPG部13Aに、ターゲット故障数上限値(target_limit)およびATPGパターン生成要求を通知して、ダイナミックコンパクションを伴うATPGパターン生成を実行させる(ステップS53)。
【0122】
このとき、ATPG部13Aでは、まず、一次故障についてのテストパターンを生成してから(ステップS531)、二次故障を検出するためのテストパターンをマージする(ステップS532)。このマージ処理は、ステップS61〜S65に従って以下のように実行される。つまり、マージ処理中のATPGパターンの対象故障数(ATPGパターンの圧縮対象となった故障の数;ターゲット故障数)の初期値として“1”を設定してから(ステップS61)、ターゲット故障数がターゲット故障数上限値(target_limit)に達したか否かを判定する(ステップS62)。上限値に達していない場合(ステップS62のNOルート)、二次故障のためのテストパターンを生成・マージし(ステップS63)、ターゲット故障数を1だけインクリメントしてから(ステップS64)、全ての未検出故障がターゲットになったか否かを判断する(ステップS65)。未検出故障が残っている場合(ステップS65のNOルート)、ステップS62に戻り上述と同様の処理を行なう一方、未検出故障が残っていない場合(ステップS65のYESルート)や、ターゲット故障数が上限値に達した場合(ステップS62のYESルート)、ATPG部13Aはダイナミックコンパクションを終了する。
【0123】
ついで、制御部16Aは、パターン修正部14Aに修正要求を通知して疑似ランダムパターンの修正処理を実行させる(ステップS54)。その際、パターン修正部14Aでは、ATPG部13Aにより生成されたATPGパターンと、疑似ランダムパターン発生部12Aにより生成された疑似ランダムパターンとが比較され、疑似ランダムパターンの中で、ATPGパターンの値と異なる入力ポイントの値が反転・修正される。このようにして修正された疑似ランダムパターンが、修正テストパターンとして故障シミュレーション部15Aに送信される。
【0124】
そして、制御部16Aは、故障シミュレーション部15Aにシミュレーション実行要求を通知して、修正テストパターンによるシミュレーションを実行させる(ステップS55)。その際、故障シミュレーション部15Aでは、修正テストパターンによって検出可能な未検出故障がシミュレート(評価)され、そのシミュレーションによって特定される、故障検出率/検出率変化率,実行時間,生成テストパターン数等のテスト進行指標が制御部16Aに通知される。
【0125】
シミュレーション終了後、制御部16Aは、全ての故障を検出したか否かの判定(ステップS56)、故障検出率が指示された値に達したか否かの判定(ステップS57)、生成テストパターン数が指示された値(制限値)に達したか否かの判定(ステップS58)、実行時間が指示された値(制限値)に達したか否かの判定(ステップS59)を行なう。これらのステップS56〜S59で全てNO判定となった場合には、ステップS51に戻り上述と同様の処理が実行される。これらのステップS56〜S59のうちのいずれか一つでもYES判定となった場合には、処理を終了する。
【0126】
このように、本発明の第5実施形態の第1構成例の試験装置によれば、ATPG部13Aがダイナミックコンパクションにより検出対象故障の圧縮を行なう際に、検出対象故障の数に関する上限値を設け、この上限値に到達した時点で圧縮を終了するとともに、その上限値が、テストパターン生成の初期では小さく設定されテストパターン生成の進行に伴い大きく設定される。これにより、ATPGパターンにおける要求値(不定値以外の値)の数を抑制することができる。特に、テストパターン生成の初期でのテストパターン修正量が抑制される。従って、パターン修正部14Aによるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験をより効率よく行なえるようになる。
【0127】
〔5−2〕第2構成例の説明
図19は本発明の第5実施形態としての集積回路の試験装置の第2構成例を示すブロック図であり、この図19に示すように、第5実施形態の第2構成例の試験装置は、パターン修正上限値設定部11B,疑似ランダムパターン発生部12B,ATPG部13B,パターン修正部14B,故障シミュレーション部15Bおよび制御部16Bをそなえて構成されている。
【0128】
パターン修正上限値設定部(実行制限条件設定部)11Bは、ATPG部13BがATPGパターンに対する圧縮処理(ダイナミックコンパクション)を実行する場合に、その圧縮処理の実行制限条件を設定するもので、ここでは、実行制限条件として、一つのATPGパターンに基づいて後述するパターン修正部14Bが疑似ランダムパターンの修正を行なった場合におけるパターン修正量の上限値を設定するものであり、ATPGパターンの生成の進行に伴って、その上限値を大きく変化させるように動作する。
【0129】
より具体的に説明すると、パターン修正上限値設定部11Bは、制御部16Bから通知される、故障検出率やその故障検出率の変化率や生成テストパターン数や実行時間(疑似ランダムパターン発生部12Bの実行時間)等を、テスト進行を示すの指標として取得し、図20を参照しながら後述するごとく、修正数荷重(w_modify)を算出し、この修正数荷重と対象回路内に存在するスキャンF/Fの数とに基づいて、修正ポイント数の上限(パターン修正量の上限値)である修正数上限値(modify_limit)を算出・設定し、その修正数上限値を制御部16Bに通知するものである。
【0130】
疑似ランダムパターン発生部(パターン発生器)12Bは、第1実施形態におけるLFSR2に対応するもので、やはりLFSRにより実現される乱数発生器を用いて疑似ランダムパターンを生成するものである。
ATPG部(自動テストパターン生成部)13Bは、ダイナミックコンパクションモードでテストパターン生成を行なうものであり、疑似ランダムパターン発生部12Bの生成する疑似ランダムパターンと、一次故障もしくは二次故障のためにATPG手法によって生成されたテストパターン(ATPGパターン)とを比較し、後述するパターン修正部14Bで見込まれるパターン修正数を逐一評価し、そのパターン修正数の合計値(累積値)がパターン修正上限値設定部11Bによって設定された修正数上限値(modify_limit)を超過するまで(つまり実行制限条件が満たされるまで)、二次故障に対するテストパターン生成(圧縮処理)を繰り返し行なうようになっている。
【0131】
つまり、ATPG部13Bは、圧縮中のATPGパターンに基づいてパターン修正部14Bが疑似ランダムパターンの修正を行なった場合におけるパターン修正量が、パターン修正上限値設定部11Bによって設定された修正数上限値(modify_limit)に達した時点で、ATPGパターンに対する圧縮処理を終了させるようになっている。
【0132】
パターン修正部(パターン修正器)14Bは、第1実施形態におけるパターン修正器4に対応するもので、ATPG部13Bにより生成されたATPGパターンと、疑似ランダムパターン発生部12Bにより生成された疑似ランダムパターンとを受け取り、これらのATPGパターンと疑似ランダムパターンとを比較して、疑似ランダムパターンの中で、ATPGパターンの値と異なる入力ポイントの値を反転・修正し、修正された疑似ランダムパターンを修正テストパターンとして故障シミュレーション部15Bに転送するものである。
【0133】
故障シミュレーション部15Bは、パターン修正部14Bにより修正されたテストパターンを受け取り、そのテストパターンによって検出可能な未検出故障をシミュレート(評価)し、そのシミュレーションによって特定される、故障検出率,その故障検出率の変化率,実行時間,生成テストパターン数等のテスト進行指標を制御部16Bに通知するものである。
【0134】
制御部16Bは、上述したパターン修正上限値設定部11B,疑似ランダムパターン発生部12B,ATPG部13B,パターン修正部14Bおよび故障シミュレーション部15Bの動作を制御するためのもので、具体的には、パターン修正上限値設定部11Bへのテスト進行指標の通知や、修正数上限値の受信や、ATPG部13Bへの修正数上限値およびATPGパターン生成要求の通知や、疑似ランダムパターン発生部12Bへのパターン生成要求の通知や、パターン修正部14Bへの修正要求の通知や、故障シミュレーション部15Bへのシミュレーション実行要求の通知や、テスト進行指標の受信を行なうものである。そして、制御部16Bは、制御部16Aと同様、全ての故障を検出した場合、または、故障検出率,生成テストパターン数もしくは実行時間のいずれかが指示された値に達した場合に、処理を終了するようになっている。
【0135】
次に、図20を参照しながら上述したごとく構成された試験装置の動作を、図19に示すフローチャート(ステップS71〜S79)に従って説明する。
まず、パターン修正上限値設定部11Bにより、修正数上限値(modify_limit)を、テストパターン生成の初期段階では十分に小さく、テストの進行に伴いその上限値を上昇させるように算出・設定して、制御部16Bに通知する(ステップS71)。その際、パターン修正上限値設定部11Bは、制御部16Bから、故障検出率/検出率変化率,生成テストパターン数,実行時間等をテスト進行指標として取得し(ステップS711)、これらのテスト進行指標を引数として修正数荷重(w_modify)を算出する(ステップS712)。故障検出率によって修正数荷重(w_modify)を算出する算出式の一例を下式(3)として示す。
w_modify=(100.0−故障検出率(%))/100.0 (3)
【0136】
そして、パターン修正上限値設定部11Bは、上式(3)によって算出された修正量荷重(w_modify)と、対象回路内に存在するスキャンF/Fの数とに基づいて、修正数上限値(modify_limit)を、例えば下式(4)により算出・設定してから、制御部16Bに通知する(ステップS713)。
target_limit=スキャンF/F数 * w_modify (4)
【0137】
この後、制御部16Bは、疑似ランダムパターン発生部12Bにパターン生成要求を通知して疑似ランダムパターンを生成さるとともに(ステップS72)、ATPG部13Bに、修正数上限値(modify_limit)およびATPGパターン生成要求を通知して、ダイナミックコンパクションを伴うATPGパターン生成を実行させる(ステップS73)。
【0138】
このとき、ATPG部13Bでは、まず、パターン修正総数の初期値として“0”を設定してから(ステップS731)、一次故障についてのテストパターンを生成し(ステップS732)、パターン修正数の評価を行なう(ステップS733)。その際、一次故障に対するテストパターンと疑似ランダムパターンとを比較し、パターン修正部14Bで見込まれるパターン修正数を評価して求める。そして、そのパターン修正評価数をパターン修正総数に加算してから(ステップS734)、二次故障を検出するためのテストパターンをマージする(ステップS735)。
【0139】
このマージ処理は、ステップS81〜S85に従って以下のように実行される。つまり、まず、現在のパターン修正総数が修正数上限値(modify_limit)に達しているか否かを判定する(ステップS81)。上限値に達していない場合(ステップS81のNOルート)、二次故障のためのテストパターンを生成・マージし(ステップS82)、パターン修正数の評価を行なう(ステップS83)。その際、ステップS733と同様、二次故障に対するテストパターンと疑似ランダムパターンとを比較し、パターン修正部14Bで見込まれるパターン修正数を評価して求める。そして、そのパターン修正評価数をパターン修正総数に加算してから(ステップS84)、全ての未検出故障がターゲットになったか否かを判断する(ステップS85)。未検出故障が残っている場合(ステップS85のNOルート)、ステップS81に戻り上述と同様の処理を行なう一方、未検出故障が残っていない場合(ステップS85のYESルート)や、パターン修正総数が上限値に達した場合(ステップS81のYESルート)、ATPG部13Bはダイナミックコンパクションを終了する。
【0140】
ついで、制御部16Bは、パターン修正部14Bに修正要求を通知して疑似ランダムパターンの修正処理を実行させる(ステップS74)。その際、パターン修正部14Bでは、ATPG部13Bにより生成されたATPGパターンと、疑似ランダムパターン発生部12Bにより生成された疑似ランダムパターンとが比較され、疑似ランダムパターンの中で、ATPGパターンの値と異なる入力ポイントの値が反転・修正される。このようにして修正された疑似ランダムパターンが、修正テストパターンとして故障シミュレーション部15Bに送信される。
【0141】
そして、制御部16Bは、故障シミュレーション部15Bにシミュレーション実行要求を通知して、修正テストパターンによるシミュレーションを実行させる(ステップS75)。その際、故障シミュレーション部15Bでは、修正テストパターンによって検出可能な未検出故障がシミュレート(評価)され、そのシミュレーションによって特定される、故障検出率/検出率変化率,実行時間,生成テストパターン数等のテスト進行指標が制御部16Bに通知される。
【0142】
シミュレーション終了後、制御部16Bは、全ての故障を検出したか否かの判定(ステップS76)、故障検出率が指示された値に達したか否かの判定(ステップS77)、生成テストパターン数が指示された値(制限値)に達したか否かの判定(ステップS78)、実行時間が指示された値(制限値)に達したか否かの判定(ステップS79)を行なう。これらのステップS76〜S79で全てNO判定となった場合には、ステップS71に戻り上述と同様の処理が実行される。これらのステップS76〜S79のうちのいずれか一つでもYES判定となった場合には、処理を終了する。
【0143】
このように、本発明の第5実施形態の第2構成例の試験装置によれば、ATPG部13Bがダイナミックコンパクションにより検出対象故障の圧縮を行なう際に、パターン修正部14Bでの修正数(擬似ランダムパタン発生部12Bで生成された疑似ランダムパターンをATPG部13Bで生成されたATPGパターンに修正する際の修正量)に関する上限値を設け、この上限値に到達した時点で圧縮を終了するとともに、その上限値が、テストパターン生成の初期では小さく設定されテストパターン生成の進行に伴い大きく設定される。これにより、上述した第1構成例と同様、ATPGパターンにおける要求値(不定値以外の値)の数を抑制することができる。特に、テストパターン生成の初期でのテストパターン修正量が抑制される。従って、パターン修正部14Bによるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験をより効率よく行なえるようになる。
【0144】
〔6〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
【0145】
〔7〕付記
(付記1) 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子で形成した複数のシフトレジスタと、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器とをそなえて構成されたことを特徴とする、集積回路の試験装置。
【0146】
(付記2) 試験パターンを入力される、集積回路内部の順序回路素子で形成した複数のシフトレジスタと、
該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とをそなえて構成されたことを特徴とする、集積回路の試験装置。
【0147】
(付記3) 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子で形成した複数のシフトレジスタと、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器と、
該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とをそなえて構成されたことを特徴とする、集積回路の試験装置。
【0148】
(付記4) 該出力検証器に、前記マスクされた出力結果を圧縮する圧縮手段をそなえたことを特徴とする、付記2または付記3に記載の集積回路の試験装置。
(付記5) 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
発生された該試験パターンを外部入力により修正してから、
修正された該試験パターンを、該集積回路内部の順序回路素子で形成した複数のシフトレジスタに入力することを特徴とする、集積回路の試験方法。
【0149】
(付記6) ATPGパターンを生成し前記外部入力として該パターン修正器に与える自動テストパターン生成部をさらにそなえ、
該パターン発生器が、前記試験パターンとして疑似ランダムパターンを発生するとともに、
該パターン修正器が、該自動テストパターン生成部から与えられた該ATPGパターンに基づいて、該疑似ランダムパターンを修正することを特徴とする、付記1または付記3に記載の集積回路の試験装置。
【0150】
(付記7) 該パターン修正器が、該パターン発生器によって発生された複数の疑似ランダムパターン、および、前記外部入力としての複数のATPGパターンから、該疑似ランダムパターンと該ATPGパターンとの適当な組合せを選択し、選択された該ATPGパターンに基づいて、選択された該疑似ランダムパターンを修正することを特徴とする、付記6記載の集積回路の試験装置。
【0151】
(付記8) 該自動テストパターン生成部が、該パターン発生器によって発生された該疑似ランダムパターンを参照し、当該疑似ランダムパターンに応じた適当な対象故障を選択し、該対象故障を検出しうるATPGパターンを、当該疑似ランダムパターンの修正基準として生成することを特徴とする、付記6記載の集積回路の試験装置。
【0152】
(付記9) 該パターン発生器によって発生される該疑似ランダムパターンと前記外部入力としての該ATPGパターンとを比較し、該ATPGパターンに近い疑似ランダムパターンを該パターン発生器に発生させうる、該パターン発生器の特性情報を決定する特性情報決定部をさらにそなえ、
該パターン発生器が、該特性情報決定部により決定された該特性情報に基づいて、該疑似ランダムパターンを発生することを特徴とする、付記6記載の集積回路の試験装置。
【0153】
(付記10) 前記特性情報が、該パターン発生器に設定されるシード値であることを特徴とする、付記9記載の集積回路の試験装置。
(付記11) 該パターン発生器がリニアフィードバックシフトレジスタとして構成され、
前記特性情報が、該リニアフィードバックシフトレジスタにおけるフィードバック位置であることを特徴とする、付記9記載の集積回路の試験装置。
【0154】
(付記12) 該自動テストパターン生成部が該ATPGパターンに対する圧縮処理を実行する場合に前記圧縮処理の実行制限条件を設定する実行制限条件設定部をさらにそなえ、
該自動テストパターン生成部が、該実行制限条件設定部によって設定された前記実行制限条件を満たした時点で該ATPGパターンに対する圧縮処理を終了させることを特徴とする、付記6記載の集積回路の試験装置。
【0155】
(付記13) 該実行制限条件設定部が、前記実行制限条件として、一つのATPGパターンによって検出されるべき故障の数の上限値を設定し、
該自動テストパターン生成部が、該ATPGパターンの圧縮対象となった故障の数が前記上限値に達した時点で該ATPGパターンに対する圧縮処理を終了させることを特徴とする、付記12記載の集積回路の試験装置。
【0156】
(付記14) 該実行制限条件設定部が、該ATPGパターンの生成の進行に伴って、前記上限値を大きくすることを特徴とする、付記13記載の集積回路の試験装置。
(付記15) 該実行制限条件設定部が、前記実行制限条件として、一つのATPGパターンに基づいて該パターン修正器が該疑似ランダムパターンの修正を行なった場合におけるパターン修正量の上限値を設定し、
該自動テストパターン生成部が、圧縮中の該ATPGパターンに基づいて該パターン修正器が該疑似ランダムパターンの修正を行なった場合におけるパターン修正量が前記上限値に達した時点で該ATPGパターンに対する圧縮処理を終了させることを特徴とする、付記12記載の集積回路の試験装置。
【0157】
(付記16) 該実行制限条件設定部が、該ATPGパターンの生成の進行に伴って、前記上限値を大きくすることを特徴とする、付記15記載の集積回路の試験装置。
(付記17) 順序回路素子を含んで構成される集積回路であって、
該順序回路素子で形成した複数のシフトレジスタをそなえるとともに、
試験パターンを発生するパターン発生器と、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器とが組み込まれたことを特徴とする、集積回路。
【0158】
(付記18) 順序回路素子を含んで構成される集積回路であって、
試験パターンを入力される、該順序回路素子で形成した複数のシフトレジスタをそなえるとともに、
該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とが組み込まれたことを特徴とする、集積回路。
【0159】
(付記19) 順序回路素子を含んで構成される集積回路であって、
該順序回路素子で形成した複数のシフトレジスタをそなえるとともに、
試験パターンを発生するパターン発生器と、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器と、
該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器とが組み込まれたことを特徴とする、集積回路。
【0160】
(付記20) 該パターン発生器が、前記試験パターンとして疑似ランダムパターンを発生するとともに、
該パターン修正器が、自動テストパターン生成部によって生成され前記外部入力として与えられたATPGパターンに基づいて、該疑似ランダムパターンを修正することを特徴とする、付記17または付記19に記載の集積回路。
【0161】
【発明の効果】
以上詳述したように、本発明の集積回路の試験装置および試験方法によれば、以下のような効果ないし利点を得ることができる。
(1)集積回路中に組み込まれたパターン発生器で発生した試験パターンをパターン修正器で修正して複数のシフトレジスタに入力するため、シフトレジスタであるスキャンパス数を増やしスキャンパス段数を少なくすることにより、集積回路の試験時間が大幅に短縮される。また、DSPTおよびBISTの問題点が解決され、両者の利点を生かした高品質なテストを短時間で可能とするテストパターンを生成することができる。その際、意味あるデータ部分(値を設定する必要のあるF/Fの情報)のみをテスタ(外部入力)から供給して修正するので、テスタに格納されるデータの量を大幅に削減することもできる。従って、設計者に厳しい設計規約を課すことなく、且つ、高価なテスタを必要とすることなく、高品質なテストを行なえる(請求項1,3,5,6)。
【0162】
(2)集積回路内部の順序回路素子で形成した複数のシフトレジスタからの出力中の不定値をマスクし、マスクされた出力結果を出力検証器で検証するため、順序回路素子からの出力結果を圧縮して外部に読み出しても、不定状態が圧縮結果を台無しにしてしまうことがなくなる(請求項2,3)。
(3)出力検証器にマスク処理後の出力結果を圧縮する圧縮手段をそなえるため、順序回路素子からの出力結果を出力検証器に効率よく格納することができる(請求項4)。
【0163】
(4)複数の疑似ランダムパターンおよび複数のATPGパターンから疑似ランダムパターンとATPGパターンとの適当な組合せを選択し、選択されたATPGパターンに基づいて、選択された疑似ランダムパターンを修正することにより、パターン修正器によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験の効率化にも寄与することになる(請求項7)。
【0164】
(5)パターン発生器によって発生された疑似ランダムパターンに応じた適当な対象故障を選択し、その対象故障を検出しうるATPGパターンを生成して疑似ランダムパターンの修正基準として用いることにより、パターン修正器によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験の効率化にも寄与することになる(請求項8)。
【0165】
(6)ATPGパターンに近い疑似ランダムパターンをパターン発生器に発生させうるパターン発生器の特性情報を決定し、その特性情報に基づいて、疑似ランダムパターンを発生することにより、パターン修正器によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験の効率化にも寄与することになる(請求項9)。
【0166】
(7)ATPGパターンに対する圧縮処理を実行する場合に圧縮処理の実行制限条件を設定し、その実行制限条件を満たすまでATPGパターンに対する圧縮処理を繰り返し実行することにより、ATPGパターンにおける要求値(不定値以外の値)の数を抑制することができ、パターン修正器によるパターン修正量が削減され、効率よくパターンの修正を行なうことができ、ひいては集積回路の試験の効率化にも寄与することになる(請求項10)。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本実施形態におけるATPGの設定F/F数の分布状態を説明するための図である。
【図3】本発明の第1実施形態としての集積回路の試験装置の構成を示すブロック図である。
【図4】本発明の第1実施形態の試験装置におけるパターン発生部分の構成を詳細に示すブロック図である。
【図5】本発明の第1実施形態における乱数(疑似ランダムパターン)およびATPGの設定を説明するための図である。
【図6】本発明の第1実施形態における入力パターン例に対するシフト結果を説明するための図である。
【図7】本発明の第1実施形態の試験装置における出力検証部分の構成を詳細に示すブロック図である。
【図8】本発明の第2実施形態としての集積回路の試験装置の動作を説明するためのフローチャートである。
【図9】本発明の第2実施形態におけるパターン修正動作の具体例を説明するための図である。
【図10】本発明の第2実施形態におけるパターン修正動作の具体例を説明するための図である。
【図11】本発明の第2実施形態におけるパターン修正動作の具体例を説明するための図である。
【図12】本発明の第2実施形態におけるパターン修正動作の具体例を説明するための図である。
【図13】本発明の第3実施形態としての集積回路の試験装置の動作を説明するためのフローチャートである。
【図14】本発明の第3実施形態におけるATPGパターン生成動作の具体例を説明するための図である。
【図15】本発明の第4実施形態としての集積回路の試験装置における特性情報決定動作の第1例(シード値決定動作)を説明するためのフローチャートである。
【図16】本発明の第4実施形態としての集積回路の試験装置における特性情報決定動作の第2例(フィードバック位置決定動作)を説明するためのフローチャートである。
【図17】本発明の第5実施形態としての集積回路の試験装置の第1構成例を示すブロック図である。
【図18】図17に示す第1構成例の動作を説明するためのフローチャートである。
【図19】本発明の第5実施形態としての集積回路の試験装置の第2構成例を示すブロック図である。
【図20】図18に示す第2構成例の動作を説明するためのフローチャートである。
【図21】従来のスキャン設計を説明するための図である。
【図22】従来のBIST回路を説明するための図である。
【符号の説明】
2 LFSR(パターン発生器)
2a パターン発生器
3 フェイズシフタ
4 パターン修正器
5 不定マスク器
6 スペースコンパクタ
7 MISR(出力検証器,圧縮手段)
7a 出力検証器
10A シード値決定部(特性情報決定部)
10B フィードバック位置決定部(特性情報決定部)
11A ターゲット故障数設定部(実行制限条件設定部)
11B パターン修正上限値設定部(実行制限条件設定部)
12A,12B 疑似ランダムパターン発生部(パターン発生器)
13A,13B ATPG部(自動テストパターン生成部)
14A,14B パターン修正部(パターン修正器)
15A,15B 故障シミュレーション部
16A,16B 制御部
#0,#1,…,#n−1 シフトレジスタ(スキャンパス)
F/F フリップフロップ(順序回路素子)
Claims (8)
- 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子で形成した複数のシフトレジスタと、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器と、
ATPGパターンを生成し前記外部入力として該パターン修正器に与える自動テストパターン生成部とをそなえて構成され、
該パターン発生器が、前記試験パターンとして疑似ランダムパターンを発生するとともに、
該パターン修正器が、該自動テストパターン生成部から与えられた該ATPGパターンに基づいて、該疑似ランダムパターンを修正することを特徴とする、集積回路の試験装置。 - 集積回路中に組み込まれて試験パターンを発生するパターン発生器と、
該集積回路内部の順序回路素子で形成した複数のシフトレジスタと、
該パターン発生器によって発生された試験パターンを外部入力により修正してから該複数のシフトレジスタに入力するパターン修正器と、
該複数のシフトレジスタからの出力中の不定値をマスクする不定マスク器と、
該不定マスク器によってマスクされた出力結果を検証する出力検証器と、
ATPGパターンを生成し前記外部入力として該パターン修正器に与える自動テストパターン生成部とをそなえて構成され、
該パターン発生器が、前記試験パターンとして疑似ランダムパターンを発生するとともに、
該パターン修正器が、該自動テストパターン生成部から与えられた該ATPGパターンに基づいて、該疑似ランダムパターンを修正することを特徴とする、集積回路の試験装置。 - 該出力検証器に、前記マスクされた出力結果を圧縮する圧縮手段をそなえたことを特徴とする、請求項2記載の集積回路の試験装置。
- 集積回路中に組み込まれたパターン発生器で試験パターンを発生し、
発生された該試験パターンを、パターン修正器において外部入力により修正してから、
修正された該試験パターンを、該集積回路内部の順序回路素子で形成した複数のシフトレジスタに入力する集積回路の試験方法であって、
自動テストパターン生成部によってATPGパターンを生成し前記外部入力として該パターン修正器に与え、
該パターン発生器が、前記試験パターンとして疑似ランダムパターンを発生するとともに、
該パターン修正器が、該自動テストパターン生成部から与えられた該ATPGパターンに基づいて、該疑似ランダムパターンを修正することを特徴とする、集積回路の試験方法。 - 該パターン修正器が、該パターン発生器によって発生された複数の疑似ランダムパターン、および、前記外部入力としての複数のATPGパターンから、該疑似ランダムパターンと該ATPGパターンとの適当な組合せを選択し、選択された該ATPGパターンに基づいて、選択された該疑似ランダムパターンを修正することを特徴とする、請求項1〜請求項3のいずれか一項に記載の集積回路の試験装置。
- 該自動テストパターン生成部が、該パターン発生器によって発生された該疑似ランダムパターンを参照し、当該疑似ランダムパターンに応じた適当な対象故障を選択し、該対象故障を検出しうるATPGパターンを、当該疑似ランダムパターンの修正基準として生成することを特徴とする、請求項1〜請求項3のいずれか一項に記載の集積回路の試験装置。
- 該パターン発生器によって発生される該疑似ランダムパターンと前記外部入力としての該ATPGパターンとを比較し、該ATPGパターンに近い疑似ランダムパターンを該パターン発生器に発生させうる、該パターン発生器のシード値、または、該パターン発生器を成すリニアフィードバックシフトレジスタにおけるフィードバック位置を特性情報として決定する特性情報決定部をさらにそなえ、
該パターン発生器が、該特性情報決定部により決定された該特性情報に基づいて、該疑似ランダムパターンを発生することを特徴とする、請求項1〜請求項3のいずれか一項に記載の集積回路の試験装置。 - 該自動テストパターン生成部が該ATPGパターンに対する圧縮処理を実行する場合に前記圧縮処理の実行制限条件を設定する実行制限条件設定部をさらにそなえ、
該自動テストパターン生成部が、該実行制限条件設定部によって設定された前記実行制限条件を満たした時点で該ATPGパターンに対する圧縮処理を終了させることを特徴とする、請求項1〜請求項3のいずれか一項に記載の集積回路の試験装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001205179A JP4228061B2 (ja) | 2000-12-07 | 2001-07-05 | 集積回路の試験装置および試験方法 |
US10/000,089 US7178078B2 (en) | 2000-12-07 | 2001-12-04 | Testing apparatus and testing method for an integrated circuit, and integrated circuit |
US11/647,363 US7734973B2 (en) | 2000-12-07 | 2006-12-29 | Testing apparatus and testing method for an integrated circuit, and integrated circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000-372231 | 2000-12-07 | ||
JP2000372231 | 2000-12-07 | ||
JP2001205179A JP4228061B2 (ja) | 2000-12-07 | 2001-07-05 | 集積回路の試験装置および試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002236144A JP2002236144A (ja) | 2002-08-23 |
JP4228061B2 true JP4228061B2 (ja) | 2009-02-25 |
Family
ID=26605385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001205179A Expired - Fee Related JP4228061B2 (ja) | 2000-12-07 | 2001-07-05 | 集積回路の試験装置および試験方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7178078B2 (ja) |
JP (1) | JP4228061B2 (ja) |
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- 2001-12-04 US US10/000,089 patent/US7178078B2/en not_active Expired - Fee Related
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- 2006-12-29 US US11/647,363 patent/US7734973B2/en not_active Expired - Fee Related
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US7734973B2 (en) | 2010-06-08 |
JP2002236144A (ja) | 2002-08-23 |
US20070168816A1 (en) | 2007-07-19 |
US7178078B2 (en) | 2007-02-13 |
US20020124217A1 (en) | 2002-09-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060424 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081007 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20081030 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081105 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |