DE3486077T2

DE3486077T2 - Integrierte halbleiterschaltungsanordnung.

Info

Publication number: DE3486077T2
Application number: DE8787117483T
Authority: DE
Inventors: Masahiro Iwamura; Kazuo Kato; Shigeo Kuboki; Ikuro Masuda; Yoji Nishio
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-15
Filing date: 1984-04-13
Publication date: 1993-08-05
Anticipated expiration: 2004-04-14
Also published as: JPH0669142B2; JPS59193627A; KR890004451B1; EP0290672A1; EP0290672B1; US5378941A; KR840008540A; DE3486077D1; EP0125504B1; DE3479547D1; EP0125504A1

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine integrierte Hochgeschwindigkeits-Halbleiterschaltungsanordnung mit geringem Energieverbrauch, die MOS-Transistoren und Bipolartransistoren aufweist.
Bei einer hochintegrierten Gate-Array-LSI bzw. Gate-Array- Schaltungsanordnung, die eine integrierte Halbleiter- Schaltungsanordnung ist, werden nur diejenigen Masken von zehn oder mehr Fotomasken, die zur Herstellung der LSI- Schaltungsanordnung verwendet werden und den Leitungsstrukturen entsprechen, nach Maßgabe eines zu entwickelnden Typs vorbereitet, so daß die LSI-Schaltungsanordnung mit einer gewünschten elektrischen Schaltungsfunktion gefertigt wird. Dieses Master-Slice-Konzept soll es seit seinem erstmaligen Einsatz 1960 geben.
Fig. 1 zeigt einen Aufbau der Gate-Array-LSI-Schaltung; ein Halbleitersubstrat 10 hat einen Bereich 14 für Bondinseln und Ein-Ausgabe-Schaltkreise an einem Außenrand, und Grundzellen 11, die Transistoren aufweisen, sind in X- Richtung angeordnet unter Bildung von Grundzellenzeilen 12, die sich wiederholend in Y-Richtung angeordnet sind, so daß zwischen ihnen Verdrahtungsbereiche 13 verbleiben. Um eine gewünschte elektrische Schaltungsfunktion zu erreichen, werden ein bis mehrere benachbarte Grundzellen 11 zusammengeschaltet, um jeden internen Schaltkreis wie etwa ein NAND-Glied oder ein Flipflop zu bilden. Verschiedene Logikschaltkreise, die jeweils mehrere Grundzellen 11 aufweisen, sind entsprechend einem Logikschaltplan miteinander verbunden, um eine einzelne LSI-Schaltung zu bilden. Ein Ein- Ausgabe-Schaltkreis kann jeweils einen gesonderten Eingabe- und Ausgabe-Schaltkreis oder einen kombinierten Ein-Ausgabe- Schaltkreis aufweisen.
Bei einer bekannten Gate-Array-LSI-Schaltungsanordnung vom CMOS-Typ weist die Grundzelle 11 CMOS-Transistoren auf. Die interne Schaltung, die die CMOS-Transistoren aufweist, hat zwar geringen Energieverbrauch, aber wegen der geringen Steilheit des MOS-Transistors ergibt sich im Fall einer großen Belastungskapazität eine lange Entladungszeit, und dadurch ist die Betriebsgeschwindigkeit der Schaltung niedrig.
Bei einer bekannten bipolaren Gate-Array-LSI-Schaltungsanordnung weist die Grundzelle 11 Bipolartransistoren und Widerstände auf. Die interne Schaltung, die die Bipolartransistoren aufweist, hat auch bei einer hohen Belastungskapazität eine hohe Betriebsgeschwindigkeit, weil die Steilheit des Bipolartransistors größer als die des MOS- Transistors ist, aber sie hat einen höheren Energieverbrauch, weil ein großer Strom in eine bzw. aus einer niederohmigen Schaltung fließt.
Die JP-OS 57-181152 zeigt eine integrierte Master-Slice- Halbleiterschaltungsanordnung, bei der jede Schaltungszelleneinheit MOS-Transistoren und jeder Ein-Ausgabe-Schaltkreis Bipolar- und MOS-Transistoren aufweist. Da jedoch die internen Schaltkreise, die den größten Teil eines Halbleitersubstrats einnehmen, die MOS-Transistoren aufweisen, wird eine lange Ladungs-Entladungs-Zeit benötigt, wenn die Belastungskapazität hoch ist, und daher ist die Betriebsgeschwindigkeit gering.
Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Hochgeschwindigkeits-Halbleiterschaltungsanordnung mit geringem Energieverbrauch anzugeben, die die bei den bekannten Anordnungen auftretenden Probleme löst.
Zur Lösung der vorgenannten Aufgabe ist die integrierte Halbleiterschaltungsanordnung gemäß der Erfindung dadurch gekennzeichnet, daß jede Grundzelle aus einer Mehrzahl von Bipolartransistoren und einer Mehrzahl von MOS-Transistoren aufgebaut ist.
Die Erfindung ergibt sich aus der folgenden genauen Beschreibung in Verbindung mit den beigefügten Zeichnungen; die Zeichnungen zeigen in:
Fig. 1 einen bekannten Gate-Array-LSI-Chip;
Fig. 2 eine Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen, die bei einer Ausführungsform der Erfindung verwendet wird;
Fig. 3 eine Struktur der Schaltung von Fig. 2, die aus Grundzellen aufgebaut ist, die bei der Ausführungsform der Erfindung verwendet werden;
Fig. 4 einen Schnitt von Fig. 3;
Fig. 5 eine bei der Ausführungsform der Erfindung verwendete Grundzelle;
Fig. 6 eine bei der Ausführungsform der Erfindung verwendete Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen;
Fig. 7 eine Struktur der Schaltung von Fig. 6, die aus Grundzellen aufgebaut ist, die bei der Ausführungsform der Erfindung verwendet werden;
Fig. 8 eine bei der Ausführungsform der Erfindung verwendete Grundzelle;
Fig. 9 eine bei der Ausführungsform der Erfindung verwendete Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen;
Fig. 10 eine Struktur der Schaltung von Fig. 9, die von Grundzellen gebildet ist, die bei der Ausführungsform der Erfindung verwendet werden;
Fig. 11 einen Schnitt von Fig. 10;
Fig. 12 eine bei der Ausführungsform der Erfindung verwendete Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen;
Fig. 13 eine Struktur der Schaltung von Fig. 12, die aus Grundzellen gebildet ist, die bei der Ausführungsform der Erfindung verwendet werden;
Fig. 14 einen Schnitt von Fig. 13;
Fig. 15 eine Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen, die bei der Ausführungsform der Erfindung verwendet wird;
Fig. 16 eine Struktur der Schaltung von Fig. 15, die aus Grundzellen aufgebaut ist, die bei der Ausführungsform der Erfindung verwendet werden;
Fig. 17 einen Schnitt von Fig. 16;
Fig. 18 eine Master-Struktur einer Gate-Array-LSI- Schaltungsanordnung gemäß der Ausführungsform der Erfindung;
Fig. 19 einen Ausgangskreis, der bei der Ausführungsform der Erfindung verwendet wird;
Fig. 20 eine ebene Struktur einer Grundzelle, die bei der Ausführungsform der Erfindung verwendet wird;
Fig. 21 einen Schnitt von Fig. 20;
Fig. 22 eine Bipolar-CMOS-Hybrid-NAND-Schaltung mit zwei Eingängen;
Fig. 23 eine ebene Struktur der Schaltung von Fig. 22, die durch die Grundzellen von Fig. 20 gebildet ist;
Fig. 24 einen Schnitt von Fig. 23;
Fig. 25 eine Bipolar-CMOS-Hybrid-NOR-Schaltung mit zwei Eingängen;
Fig. 26 eine ebene Struktur der Schaltung von Fig. 25, die aus den Grundzellen von Fig. 20 gebildet ist;
Fig. 27 eine Bipolar-CMOS-Hybrid-Inverterschaltung;
Fig. 28 eine ebene Struktur der Schaltung von Fig. 27, die aus den Grundzellen von Fig. 20 gebildet ist;
Fig. 29 eine ebene Struktur einer Grundzelle, die bei der Ausführungsform der Erfindung verwendet wird;
Fig. 30 eine ebene Struktur der Schaltung von Fig. 22, die aus den Grundzellen von Fig. 29 gebildet ist;
Fig. 31 eine Master-Struktur einer Gate-Array-LSI-Schaltung gemäß einer anderen Ausführungsform der Erfindung;
Fig. 32A und 32B Strukturen des MOS-Arrays von Fig. 31;
Fig. 33A und 33B Strukturen des Bipolar-Arrays von Fig. 31.
Die bevorzugten Ausführungsformen der Erfindung werden nun im einzelnen beschrieben.
Fig. 18 zeigt eine Ausführungsform der Gate-Array-LSI-Schaltungsanordnung der vorliegenden Erfindung.
300 bezeichnet ein Halbleitersubstrat, das aufweist: Ein- Ausgabeschaltkreise 301, die an einem Außenbereich des Substrats angeordnet sind, eine Vielzahl von Grundzellenzeilen 303, die jeweils eine Vielzahl von Grundzellen 302, die wie nachstehend beschrieben aufgebaut sind, in X-Richtung angeordnet haben, und Verdrahtungszonen 304 zwischen den Grundzellenzeilen. Um eine gewünschte elektrische Schaltung für die LSI-Schaltungsanordnung zu erhalten, werden ein oder mehr benachbarte Grundzellen 302 zusammengeschaltet, um einen internen Schaltkreis wie etwa eine Torschaltung oder ein Flipflop zu bilden. Die internen Schaltkreise selber und die internen Schaltkreise und die Ein-Ausgabe-Schaltkreise werden durch eine computergestützte Leiterstruktur zusammengeschaltet, um die gewünschte LSI-Schaltung zu bilden.
Bei der vorliegenden Ausführungsform sind die Ein-Ausgabe- Schaltkreise bevorzugt primär durch Bipolartransistoren wie TTL oder ECL gebildet, und zwar unter dem Gesichtspunkt hoher Geschwindigkeit und hoher Laststeuerkapazität.
Fig. 19 zeigt einen typischen TTL-Ausgabeschaltkreis. 310 ist ein Stromversorgungsanschluß, 311 ist ein Eingang, 312 ist ein Ausgang, 313, 314 und 315 sind Widerstände, und 316-319 sind npn-Bipolartransistoren. Diese Schaltung ist ein wohlbekannter TTL-Inverterschaltkreis, so daß ihre Funktionsweise nicht erläutert wird. Es kann ein bekannter ECL-Schaltkreis verwendet werden.
Eine der Fig. 19 ähnliche Schaltung kann als der Eingabeschaltkreis verwendet werden. Der Ein-Ausgabe-Schaltkreis kann ein Bipolar-CMOS-Hybridschaltkreis sein, der noch beschrieben wird.
Fig. 2 zeigt einen NAND-Schaltkreis mit zwei Eingängen als Totem-Pole-Endstufe, wobei dieser Schaltkreis eine Grundzelle ist, die zum Aufbau eines internen Schaltkreises dient, der bei einer Ausführungsform der Erfindung verwendet wird.
In Fig. 2 bezeichnet 20 einen ersten npn-Transistor, dessen Kollektor mit einem Stromversorgungsanschluß 203 und dessen Emitter mit einem Ausgang 202 verbunden ist, 21 ist ein zweiter npn-Transistor, dessen Kollektor mit dem Ausgang 202 verbunden ist und dessen Emitter mit einem Festpotentialanschluß verbunden ist, der ein Massepotential GND ist, 201 bezeichnet Eingänge, 22 und 23 bezeichnen PMOS-Elemente, deren Gatter mit den jeweiligen Eingängen 201 verbunden sind und deren Source- und Drain-Pole dem Kollektor und der Basis des ersten npn-Transistors 20 parallelgeschaltet sind, 26 und 27 sind NMOS-Elemente, deren Gatter mit den jeweiligen Eingängen 201 verbunden sind und deren Source- und Drain- Pole in Reihe über den Kollektor und die Basis des zweiten npn-Transistors 21 geschaltet sind, und 210 und 211 bezeichnen Widerstände, die zwischen Basis und Kollektor des ersten bzw. des zweiten npn-Transistors 20 bzw. 21 geschaltet sind.
Die Tabelle 1 zeigt eine logische Operation der vorliegenden Ausführungsform. Tabelle 1 EINGÄNGE PMOS's NMOS's NPN AUSGANG einer ist "0" einer ist EIN einer ist AUS EIN AUS "1" beide sind "0" beide sind EIN beide sind AUS beide sind "1" beide sind AUS beide sind EIN "0"
Wenn einer der Eingänge 201 "0" ist, ist eines der PMOS- Elemente 22 oder 23 EIN, und eines der NMOS-Elemente 26 oder 27 ist AUS. Infolgedessen steigt das Basispotential des ersten npn-Transistors 20, und der erste npn-Transistor 20 wird eingeschaltet, und die Basis-Emitter-Strecke des zweiten npn-Transistors 21 wird von dem Widerstand 211 kurzgeschlossen. Somit lädt der Emitterstrom des ersten npn- Transistors 20 die Last auf, und der Ausgang 202 nimmt den "1"-Pegel an.
Wenn beide Eingänge 201 "0" sind, sind beide PMOS-Elemente 22 und 23 EIN, und beide NMOS-Elemente 26 und 27 sind AUS. Infolgedessen ist der Betrieb der gleiche wie oben beschrieben, und der Ausgang 202 nimmt den "1"-Pegel an.
Wenn beide Eingänge 201 "1" sind, sind beide PMOS-Elemente 22 und 23 AUS, und beide NMOS-Elemente 26 und 27 sind EIN. Somit wird die Basis-Emitter-Strecke des ersten npn-Transistors 20 von dem Widerstand 210 kurzgeschlossen, und der erste npn-Transistor 20 wird ausgeschaltet, und die Basis- Kollektor-Strecke des zweiten npn-Transistors 21 wird von den NMOS-Elementen 26 und 27 kurzgeschlossen, und der Strom vom Ausgang 202 wird der Basis des zweiten npn-Transistors 21 zugeführt, so daß der zweite npn-Transistor 21 eingeschaltet wird und der Ausgang 202 den "0"-Pegel annimmt. Wenn die npn-Transistoren EIN sind, überbrücken die Widerstände 210 und 211 die Basisströme, und wenn die npn- Transistoren ausgeschaltet werden, dienen die Widerstände 210 und 211 dazu, die in den Basiselektroden gespeicherten Ladungen zu entladen.
Gemäß der vorliegenden Ausführungsform ist der zwei Eingänge aufweisende NAND-Schaltkreis von einer Minimalkonfiguration der CMOS-Elemente und der Bipolartransistoren gebildet. Die vorliegende Ausführungsform kann einen Hochgeschwindigkeitsbetrieb erreichen, weil sie die npn-Bipolartransistoren verwendet, die eine ausgezeichnete Hochfrequenz-Charakteristik haben.
Die vorliegende Ausführungsform ergibt außerdem einen Schaltkreis mit hoher Eingangsimpedanz und niedriger Ausgangsimpedanz und erzielt einen geringen Energieverbrauch, weil kein Gleichspannungspfad von der Energieversorgung 203 zu Masse gebildet wird.
Fig. 3 zeigt eine Schaltkreis-Entwurfsstruktur zum Aufbau der Bipolar-CMOS-Hybridschaltung, und Fig. 4 zeigt einen Schnitt von Fig. 3. In Fig. 3 ist eine Struktur einer vergrabenen Schicht 227 von Fig. 4 der Einfachheit halber weggelassen. In einer Isolationszone 212 sind die PMOS- Elemente 22 und 23, der npn-Transistor 20, die Widerstände 210 und 211 und die NMOS-Elemente 26 und 27 gebildet, und in einer Isolationszone 213 ist der npn-Transistor 21 gebildet. Die Bezugszeichen für die MOS-Transistoren, die denjenigen von Fig. 2 entsprechen, sind an Steuerelektroden 220 und 221 von Fig. 3 gezeigt. Ein p&spplus;-Bereich 219 und die Steuerelektroden 220 und 221 bilden die PMOS-Elemente 22 und 23, und ein n&spplus;-Bereich 223 in einer P-Mulde 214 und die Steuerelektroden 221 und 220 bilden die NMOS-Elemente 26 und 27. Der npn-Transistor 20 hat einen p-Bereich 217 als Basis, einen n&spplus;-Bereich 218 in dem p-Bereich 217 als Emitter und einen n&spplus;-Bereich 215 als Kollektor. Die Widerstände 210 und 211 sind durch p-Bereiche 216 bzw. 222 gebildet. Der npn- Transistor 21 hat einen p-Bereich 225 in der Isolationszone 213 als Basis, einen n&spplus;-Bereich 226 in einem p-Bereich 225 als Emitter und einen n&spplus;-Bereich 224 als Kollektor.
Nachstehend wird die Verbindung zwischen den Elementen erläutert. Der Kollektor 215 des npn-Transistors 20 und die Source-Pole der PMOS-Elemente 22 und 23 sind mit der Stromversorgung über einen AL-Leiter 42 verbunden. Ein Symbol bezeichnet einen Kontakt zwischen dem AL-Leiter und dem Element. Die Drain-Pole der PMOS-Elemente 22 und 23, die Basis des npn-Transistors 20 und ein Ende des Widerstands 210 sind über einen AL-Leiter 228 miteinander verbunden. Das andere Ende das Widerstands 210 und der Emitter 218 des npn- Transistors 20 sind über einen AL-Leiter 229 miteinander verbunden. Der Emitter 226 des npn-Transistors 21, ein Ende des Widerstands 211 und die p-Mulde 214 sind über den AL- Leiter 43 mit Massepotential verbunden. Das andere Ende des Widerstands 211, der Source-Pol des NMOS-Elements 27 und die Basis des npn-Transistors 221 sind über einen AL-Leiter 230 miteinander verbunden. Der Drain-Pol des NMOS-Elements 26 und der Kollektor 224 des npn-Transistors 21 sind über einen AL-Leiter 231 miteinander verbunden. Der Emitter 218 des npn-Transistors 20 und der Kollektor 224 des npn-Transistors 21 sind über einen AL-Leiter der zweiten Ebene miteinander verbunden (dies ist nicht gezeigt).
Fig. 5 zeigt eine Struktur, bei der die AL-Leiter und die Kontakte der Entwurfsstruktur von Fig. 3 entfernt sind. Durch Aufbringen der AL-Leiter und der Kontakte von Fig. 3 auf die Struktur von Fig. 5 wird der NAND-Schaltkreis mit zwei Eingängen aufgebaut, und durch Aufbringen weiterer AL- Leiter und Kontakte wird ein Inverter-Schaltkreis oder ein NOR-Schaltkreis mit zwei Eingängen aufgebaut. Wenn ein Flipflop aufzubauen ist, können so viele Strukturen von Fig. 5, wie erforderlich sind, seitlich angeordnet werden. Durch Anordnen der Grundzellen von Fig. 5 auf eine in Fig. 18 gezeigte Weise wird daher die Grundzellenzeile des Gate- Arrays aufgebaut. Gemäß der vorliegenden Ausführungsform wird die Gate-Array-LSI-Schaltungsanordnung mit den Grundzellen zum Aufbau der Bipolar-CMOS-Hybrid-Logikschaltung erhalten, und es wird eine Hochgeschwindigkeits-Gate-LSI- Schaltungsanordnung mit geringem Energieverbrauch bereitgestellt.
Fig. 6 zeigt eine andere Ausführungsform des zwei Eingänge aufweisenden NAND-Schaltkreises als Totem-Pole-Endstufe. In Fig. 6 ist der Widerstand 310 der Ausführungsform von Fig. 2 durch ein NMOS-Element 240 und ein PMOS-Element 242 ersetzt, und der Widerstand 211 ist durch ein NMOS-Element 241 ersetzt. Ein Gatter des NMOS-Elements 240 ist mit dem Speiseanschluß 203 verbunden, und ein Drain-Pol und ein Source-Pol sind mit der Basis bzw. dem Emitter des npn-Transistors 20 verbunden. Ein Gatter des NMOS-Elements 241 ist mit dem Speiseanschluß 203 verbunden, ein Drain-Pol und ein Source- Pol sind mit der Basis bzw. mit dem Emitter des npn- Transistors 21 verbunden, ein Gatter des PMOS-Elements 242 ist mit Massepotential verbunden, und ein Drain-Pol und ein Source-Pol sind mit dem Emitter bzw. der Basis des npn- Transistors 20 verbunden. Gleiche Elemente wie in Fig. 2 sind mit den gleichen Bezugszeichen versehen. Der Betrieb ist im wesentlichen der gleiche wie in Fig. 2. Das NMOS- Element 241 arbeitet immer in einem Nichtsättigungsbereich und dient als Widerstand 211. Wenn einer der Eingänge 201 "0" ist, hat das PMOS-Element 242 die Funktion, den Ausgang 202 auf die Speisespannung anzuheben, und wenn der Ausgang 202 "0" ist, hat das NMOS-Element 240 die Funktion, die Basis-Emitter-Strecke des npn-Transistors 20 kurzzuschließen, um den npn-Transistor 20 auszuschalten, so daß ein Strom, der von dem Speiseanschluß 203 durch die npn- Transistoren 20 und 21 zu Masse fließt, blockiert und der Energieverbrauch verringert wird. Da bei der vorliegenden Ausführungsform die MOS-Transistoren, die kleine Kanalbreite haben, anstelle der Widerstände verwendet werden, wird die Integrationsdichte weiter verbessert.
Fig. 7 zeigt eine Entwurfsstruktur zum Aufbau der Bipolar- CMOS-Hybridschaltung. In Fig. 7 ist der Einfachheit halber die Struktur einer vergrabenen Schicht weggelassen. In einer Isolationszone 243 sind die PMOS-Elemente 22, 23 und 242, der npn-Transistor 20 und die NMOS-Elemente 26, 27, 240 und 241 gebildet, und in einer Isolationszone 244 ist der npn- Transistor 21 gebildet. Bezugszeichen für die MOS-Transistoren, die denjenigen von Fig. 6 entsprechen, sind an den Steuerelektroden 253, 254, 255 und 256 gezeigt. Der p&spplus;- Bereich 249 und die Steuerelektroden 253, 254 und 255 bilden die PMOS-Elemente 242, 23 und 22, und der n&spplus;-Bereich 250 in der P-Mulde 245 und die Steuerelektroden 254 und 255 bilden die NMOS-Elemente 26 und 27. Die n&spplus;-Bereiche 251 und 252 in der P-Mulde 245 und die Steuerelektrode 256 bilden die NMOS- Elemente 240 und 241. Der npn-Transistor 20 hat den p- Bereich 247 als Basis, den n&spplus; -Bereich 248 im p-Bereich 247 als Emitter und den n&spplus;-Bereich 246 als Kollektor. Der npn- Transistor 21 hat den p-Bereich 258 in der Isolationszone 244 als Basis, den n&spplus;-Bereich 259 im p-Bereich 258 als Emitter und den n&spplus;-Bereich 257 als Kollektor.
Die Verbindung zwischen den Elementen wird nachstehend erläutert. Der Kollektor 246 des npn-Transistors 20, die Source-Pole der PMOS-Elemente 22 und 23 und die Steuerelektroden 256 der NMOS-Elemente 240 und 241 sind mit der Stromversorgung über den AL-Leiter 42 verbunden. Ein Symbol bezeichnet einen Kontakt zwischen dem AL-Leiter und dem Element. Die Drain-Pole der PMOS-Elemente 22 und 23, die Basis 247 des npn-Transistors 20 und der Source-Pol des PMOS-Elements 242 sind über den AL-Leiter 260 verbunden. Der Emitter 248 des npn-Transistors 20 und der Drain-Pol des PMOS-Elements 242 sind über den AL-Leiter 261 verbunden. Der Drain-Pol des PMOS-Elements 242, der Drain-Pol des NMOS- Elements 26 und der Source-Pol des NMOS-Elements 240 sind über den AL-Leiter 262 verbunden. Der Drain-Pol des NMOS- Elements 26 und der Kollektor 257 des npn-Transistors 21 sind über den AL-Leiter 263 verbunden. Der Source-Pol des NMOS-Elements 27, der Drain-Pol des NMOS-Elements 241 und die Basis 258 des npn-Transistors 21 sind über den AL-Leiter 264 verbunden. Der Emitter 259 des npn-Transistors 21, der Source-Pol des NMOS-Elements 241, die Steuerelektrode 253 des PMOS-Elements 242 und die P-Mulde 245 sind über den AL- Leiter 43 mit Massepotential verbunden.
Fig. 8 zeigt eine Struktur, bei der die AL-Leiter und die Kontakte der Entwurfsstruktur von Fig. 7 entfernt sind.
Durch Aufbringen der AL-Leiter und der Kontakte von Fig. 7 auf die Struktur von Fig. 8 wird der NAND-Schaltkreis mit zwei Eingängen gebildet, und durch Aufbringen anderer AL- Leiter und Kontakte wird ein Inverter- oder ein NOR- Schaltkreis mit zwei Eingängen gebildet. Wenn ein Flipflop zu bilden ist, können so viele Strukturen von Fig. 8, wie notwendig sind, seitlich angeordnet werden. Durch Anordnen der Grundzellen von Fig. 8 auf die in Fig. 18 gezeigte Weise wird also die Grundzellenzeile des Gate-Arrays gebildet. Da bei der vorliegenden Ausführungsform die MOS-Transistoren mit kleiner Kanalbreite anstelle der Widerstände verwendet werden, wird die Gate-Array-LSI-Schaltungsanordnung mit höherer Integrationsdichte erhalten.
Bei der Ausführungsform von Fig. 6 ist das PMOS-Element 242 zwischen der Basis und dem Emitter des npn-Transistors 20 vorgesehen. Das PMOS-Element 242 kann jedoch weggelassen werden, ohne daß der eigentliche Betrieb beeinträchtigt wird. Daher kann die Gate-Array-LSI-Schaltungsanordnung mit höherer Integrationsdichte erhalten werden.
Fig. 9 zeigt eine andere Ausführungsform des zwei Eingänge aufweisenden NAND-Schaltkreises als Totem-Pole-Endstufe. Dieser NAND-Schaltkreis weist auf: npn-Transistoren 20 und 21, PMOS-Elemente 22 und 23, NMOS-Transistoren vom Verarmungstyp (DNMOS-Elemente) 24 und 25, NMOS-Elemente 26 und 27 sowie PMOS-Transistoren vom Verarmungstyp (DPMOS-Elemente) 28 und 29. Der Betrieb wird nachstehend beschrieben. Wenn einer der Eingänge 201 "0" ist, ist eines der PMOS- Elemente 22 oder 23 EIN, eines der NMOS-Elemente 26 oder 27 ist AUS, und der EIN-Widerstand eines der DPMOS-Elemente 28 oder 29 nimmt ab. Infolgedessen steigt das Basispotential des npn-Transistors 20 an, und der npn-Transistor 20 wird eingeschaltet, und die Basis-Emitter-Strecke des npn-Transistors 21 wird von dem DPMOS-Element 28 oder 29 kurzgeschlossen, so daß der npn-Transistor 21 ausgeschaltet wird. Daher lädt der Emitterstrom des npn-Transistors 20 die Last auf, und der Ausgang 202 nimmt den "1"-Pegel an. Wenn beide Eingänge 201 "0" sind, sind beide PMOS-Elemente 22 und 23 EIN, und beide NMOS-Elemente 26 und 27 sind AUS, und die EIN-Widerstände der DPMOS-Elemente 28 und 29 nehmen ab. Somit ist der Betrieb der gleiche, wie er oben beschrieben wurde, und der Ausgang 202 nimmt den "1"-Pegel an. Wenn beide Eingänge 201 "1" sind, sind beide PMOS-Elemente 22 und 23 AUS, und beide NMOS-Elemente 26 und 27 sind EIN, und die EIN-Widerstände der DNMOS-Elemente 24 und 25 nehmen ab, während die EIN-Widerstände der DPMOS-Elemente 28 und 29 zunehmen. Infolgedessen wird die Basis-Emitter-Strecke des npn-Transistors 20 von den DNMOS-Elementen 24 und 25 kurzgeschlossen, und der npn-Transistor 20 wird ausgeschaltet, und die Basis-Kollektor-Strecke des npn-Transistors 21 wird von den NMOS-Elementen 26 und 27 kurzgeschlossen, und der Strom vom Ausgang 202 wird der Basis des npn-Transistors 21 zugeführt. Infolgedessen wird der npn- Transistor 21 eingeschaltet, und der Ausgang 202 nimmt den "0"-Pegel an.
Wenn bei dieser Ausführungsform der npn-Transistor ausgeschaltet wird, wird der EIN-Widerstand des MOS-Elements zwischen Basis und Emitter des npn-Transistors verringert, so daß die gespeicherte Ladung rasch entladen wird, und wenn der npn-Transistor eingeschaltet wird, steigt der EIN- Widerstand des MOS-Elements zwischen Basis und Emitter an, so daß der Basisstrom nicht nebengeschlossen wird und der npn-Transistor rasch eingeschaltet wird. Infolgedessen wird eine höhere Betriebsgeschwindigkeit erreicht.
Fig. 10 zeigt eine Entwurfsstruktur zum Aufbau der Bipolar- CMOS-Hybridschaltung, und Fig. 11 zeigt einen Schnitt davon. Fig. 11 zeigt einen Inverterschaltkreis, aber gleiche Elemente sind mit den gleichen Bezugszeichen wie in Fig. 10 bezeichnet. In Fig. 10 ist der Einfachheit halber eine Struktur einer vergrabenen Schicht 50 von Fig. 11 weggelassen. In der Isolationszone 30 sind die PMOS-Elemente 22 und 23, die DNMOS-Elemente 24 und 25 und der npn-Transistor 20 gebildet, und in der Isolationszone 44 sind die NMOS- Elemente 26 und 27, die DMOS-Elemente 28 und 29 und der npn- Transistor 21 gebildet. Die Bezugszeichen für die MOS- Transistoren, die denen von Fig. 9 entsprechen, sind an den Steuerelektroden 37 und 38 von Fig. 10 gezeigt. Der p&spplus;- Bereich 34 und die Steuerelektroden 38 und 37 bilden die PMOS-Elemente 22 und 23, der n&spplus;-Bereich 35 und die Steuerelektroden 38 und 27 bilden die NMOS-Elemente 26 und 27, der n&spplus;-Bereich 33 und die Steuerelektroden 37 und 38 bilden die DNMOS-Elemente 24 und 25, und der p&spplus;-Bereich 36 und die Steuerelektroden 37 und 38 bilden die DPMOS-Elemente 28 und 29. Der npn-Transistor 20 umfaßt den n&spplus;-Bereich 39 in der Isolationszone 30 als Kollektor, die P-Mulde 31 als die Basis und den Source-Pol des DNMOS-Elements 25 (an dem Kontaktloch 41 in Fig. 10) als Emitter. Die P-Mulde 31 enthält die DNMOS-Elemente 24 und 25 und außerdem Bereiche der Drainzonen der PMOS-Elemente 22 und 23, so daß die Basis des npn-Transistors 20 und die Drain-Pole der PMOS-Elemente 22 und 23 ohne die AL-Leiter miteinander verbunden sind. Der npn-Transistor 21 umfaßt den n&spplus;-Bereich 40 in der Isolationszone 44 als Emitter, die P-Mulde 32 als Basis und den Außenrandbereich 45 der P-Mulde 32 des Drain-Pols des NMOS- Elements 26 als Kollektor. Die P-Mulde 32 enthält Bereiche der Source-Pole der DPMOS-Elemente 28 und 29, so daß die Basis des npn-Transistors 21 und die Source-Pole der DPMOS- Elemente 28 und 29 ohne AL-Leiter zusammengeschaltet sind. Die P-Mulde 32 enthält keinen Teil des Drain-Pols des NMOS- Elements 26, weil der Kollektor des npn-Transistors 21 und der Drain-Pol des NMOS-Elements 26 ohne AL-Leiter miteinander verbunden sind. Der Kollektor 39 des npn-Transistors 20 und die Source-Pole der PMOS-Elemente 22 und 23 sind über die VCC-Speiseleitung 42 mit der Energieversorgung verbunden. Die Basis des npn-Transistors 20 und der Drain-Pol des DNMOS-Elements 24 sind über den AL-Leiter 46 miteinander verbunden. Der Emitter 40 des npn-Transistors 21 und die Drain-Pole der DPMOS-Elemente 28 und 29 sind mit GND über die GND-Energieversorgungsleitung 43 verbunden. Die Basis des npn-Transistors 21 und der Source-Pol des NMOS-Elements 27 sind über den AL-Leiter 47 verbunden. Der Emitter des npn-Transistors 20 (an dem Kontaktloch 41) und der Kollektor des npn-Transistors 21 (an dem Kontaktloch 48) sind über einen AL-Leiter der zweiten Ebene (nicht gezeigt) verbunden, um den Ausgang 202 zu bilden. Die Eingänge 201 sind die Steuerelektroden 37 und 38.
Unter Verwendung so vieler Entwurfsstrukturen von Fig. 10, wie erforderlich sind, und durch Wahl der AL-Verdrahtungsschichten und der Kontaktschichten für jedes Logikgatter kann ein Inverter oder ein NAND-Schaltkreis aufgebaut werden. Durch Anordnen der Grundzellen von Fig. 10 ohne die AL-Verdrahtungsschicht und die Kontaktschicht wird auf eine in Fig. 18 gezeigte Weise die Grundzellenzeile des Gate- Arrays aufgebaut. Da die Kontaktlöcher, die die Verbindung der Source- und Drain-Zonen der DMOS-Elemente 24 und 25 mit dem AL-Leiter zulassen, und die Kontaktlöcher, die die Verbindung der Source- und Drain-Zonen der DPMOS-Elemente 28 und 29 mit dem AL-Leiter zulassen, in der Mitte der Grundzelle positioniert sind, können die äußeren Flächen der Source- und Drain-Zonen der DNMOS-Elemente 24 und 25 und der DPMOS-Elemente 28 und 29 als die AL-Verdrahtungszonen genutzt werden. Dies ist äquivalent einem Vergraben der Elemente unter der Verdrahtungszone, und dadurch wird der Raumnutzungsgrad verbessert. Bei der vorliegenden Ausführungsform wird die Bipolar-CMOS-Hybridlogikschaltung hoher Dichte erhalten, und es wird die Hochgeschwindigkeits-Bipolar-CMOS- Hybrid-Gate-Array-LSI-Schaltungsanordnung hoher Integrationsdichte und mit geringem Energieverbrauch geschaffen.
Nachstehend wird eine weitere Ausführungsform der Erfindung beschrieben. Fig. 12 zeigt einen NAND-Schaltkreis mit zwei Eingängen, der eine komplementäre Endstufe hat. Dieser NAND- Schaltkreis umfaßt einen pnp-Transistor 51, einen npn-Transistor 21, PMOS-Elemente 22 und 23, DNMOS-Elemente 24 und 25, NMOS-Elemente 26 und 27 sowie DPMOS-Elemente 28 und 29. Gleiche Elemente wie in Fig. 2 sind mit den gleichen Bezugszeichen versehen. Der Betrieb wird nachstehend beschrieben. Wenn einer der Eingänge 52 "0" ist, ist eines der PMOS- Elemente 22 oder 23 EIN, und eines der NMOS-Elemente 26 oder, 27 ist AUS, und der EIN-Widerstand eines der DPMOS-Elemente 28 oder 29 nimmt ab. Infolgedessen fällt das Basispotential des pnp-Transistors 51 ab, und der pnp-Transistor 51 wird eingeschaltet, und der npn-Transistor 21 wird ausgeschaltet, weil die Basis-Emitter-Strecke von dem DPMOS-Element 28 oder 29 kurzgeschlossen wird. Somit lädt der Kollektorstrom des pnp-Transistors 51 die Last auf, und der Ausgang 53 nimmt den "1"-Pegel an. Wenn beide Eingänge 52 "0" sind, sind beide PMOS-Elemente 22 und 23 EIN, und beide NMOS-Elemente 26 und 27 sind AUS, und die EIN-Widerstände der DPMOS- Elemente 28 und 29 nehmen ab. Infolgedessen ist der Betrieb der gleiche wie oben beschrieben, und der Ausgang 53 nimmt den "1"-Pegel an. Wenn beide Eingänge 52 "1" sind, sind beide PMOS-Elemente 22 und 23 AUS, und beide NMOS-Elemente 26 und 27 sind EIN, und die EIN-Widerstände der DNMOS- Elemente 24 und 25 nehmen ab, während die EIN-Widerstände der DPMOS-Elemente 28 und 29 ansteigen. Infolgedessen wird der pnp-Transistor 51 ausgeschaltet, weil die Basis-Emitter- Strecke von den DNMOS-Elementen 24 und 25 kurzgeschlossen wird. Da die Basis-Kollektor-Strecke des npn-Transistors 21 von den NMOS-Elementen 26 und 27 kurzgeschlossen wird, wird der Strom vom Ausgang 53 der Basis des npn-Transistors 21 zugeführt, so daß der npn-Transistor 21 eingeschaltet wird und der Ausgang 53 den "0"-Pegel annimmt.
Fig. 13 zeigt eine Entwurfsstruktur zum Aufbau der Bipolar- CMOS-Hybridschaltung, und Fig. 14 ist ein Schnitt davon. Fig. 14 zeigt zwar einen Inverter, aber gleiche Elemente sind mit den gleichen Bezugszeichen wie in Fig. 13 versehen. In Fig. 13 ist eine Struktur der vergrabenen Schicht 50 von Fig. 14 der Einfachheit halber weggelassen. Bei dieser Ausführungsform ist der pnp-Transistor 51 ein Lateraltransistor. Die Bezugszeichen der MOS-Transistoren, die denjenigen von Fig. 12 entsprechen, sind an den Steuerelektroden 37 und 38 gezeigt. Die Konfiguration des MOS-Transistors und des npn-Transistors 21 ist mit derjenigen von Fig. 10 identisch. Der pnp-Transistor 51 ist ein Lateraltransistor und hat den p&spplus;-Bereich 62 als Emitter, den n-Bereich in der Isolationszone 60 als Basis und den Drain-Pol des PMOS-Elements 22 (an dem Kontaktloch 63) als Kollektor. Die P-Mulde 61 enthält keinen Teil des Source-Pols des DNMOS-Elements 24, weil die Basis des pnp-Transistors 51 und der Source-Pol des DNMOS-Elements 24 ohne AL-Leiter miteinander verbunden sind. Der Emitter 62 des pnp-Transistors 51 und der Drain-Pol des DNMOS-Elements 25 sind mit der Energieversorgung über die VCC-Speiseleitung 42 verbunden. Der Source-Pol des DNMOS- Elements 24 und die Source-Pole der PMOS-Elemente 22 und 23 sind über den AL-Leiter 64 miteinander verbunden. Die Verbindungen der NMOS-Elemente 26 und 27, der DPMOS-Elemente 28 und 29 und des npn-Transistors 21 sind mit denjenigen von Fig. 10 identisch und werden hier nicht erläutert. Der Kollektor des pnp-Transistors 51 (an dem Kontaktloch 63) und der Kollektor des npn-Transistors 21 (an dem Kontaktloch 48) sind über einen AL-Leiter der zweiten Ebene (nicht gezeigt) verbunden, um den Ausgang 53 zu bilden. Die Eingänge 52 sind die Steuerelektroden 37 und 38.
Durch Verwendung so vieler Entwurfsstrukturen von Fig. 13, wie erforderlich sind, und durch Wahl der AL-Verdrahtungsschichten und der Kontaktschichten für jedes Logikgatter kann ein Inverter oder ein NAND-Schaltkreis aufgebaut werden. Infolgedessen wird durch Anordnen der Grundzellen von Fig. 13 ohne die AL-Verdrahtungsschicht und die Kontaktschicht auf die in Fig. 18 gezeigte Weise eine Grundzellenzeile des Gate-Arrays aufgebaut. Bei dieser Ausführungsform wird eine mit hoher Geschwindigkeit und geringem Energieverbrauch zu betreibende Bipolar-CMOS-Hybrid-Gate- Array-LSI-Schaltung hoher Integrationsdichte erhalten.
Fig. 16 zeigt eine andere Ausführungsform der Erfindung zum Aufbau des NAND-Schaltkreises mit zwei Eingängen und mit der komplementären- Endstufe gemäß Fig. 15, und Fig. 17 ist ein Schnitt davon. Zuerst wird der Betrieb von Fig. 15 beschrieben. Wenn einer der Eingänge 86 "0" ist, ist eines der PMOS-Elemente 82 oder 83 EIN, und eines der NMOS-Elemente 84 oder 85 ist AUS. Infolgedessen steigen die Basispotentiale des npn-Transistors 80 und des pnp-Transistors 81, so daß der npn-Transistor 80 eingeschaltet und der pnp-Transistor 81 ausgeschaltet wird. Somit lädt der Emitterstrom des npn- Transistors 80 die Last auf, und der Ausgang 87 nimmt den "1"-Pegel an. Wenn beide Eingänge 86 "0" sind, sind beide PMOS-Elemente 82 und 83 EIN, und beide NMOS-Elemente 84 und 85 sind AUS. Infolgedessen ist der Betrieb der gleiche, wie er oben beschrieben wurde, und der Ausgang 87 nimmt den "1"- Pegel an. Wenn andererseits beide Eingänge 86 "1" sind, sind beide PMOS-Elemente 82 und 83 AUS, und beide NMOS-Elemente 84 und 85 sind EIN. Infolgedessen fallen die Basispotentiale des npn-Transistors 80 und des pnp-Transistors 81, so daß der npn-Transistor 80 ausgeschaltet und der pnp-Transistor 81 eingeschaltet wird und der Ausgang 87 den "0"-Pegel annimmt. Fig. 16 zeigt eine Entwurfsstruktur zum Aufbau der Schaltung von Fig. 15, und Fig. 17 zeigt einen Längsschnitt davon. Fig. 17 zeigt zwar einen Inverter, aber gleiche Elemente wie in Fig. 16 haben die gleichen Bezugszeichen. Die Bezugszeichen der MOS-Transistoren, die denen von Fig. 15 entsprechen, sind an den Steuerelektroden 93 und 94 von Fig. 16 gezeigt. Der p&spplus;-Bereich 91 und die Steuerelektroden 93 und 94 bilden die PMOS-Elemente 83 und 82, und der n&spplus;- Bereich 92 und die Steuerelektroden 93 und 94 bilden die NMOS-Elemente 84 und 85. Der npn-Transistor 80 hat den n&spplus;- Bereich 96 als Emitter, den p-Bereich 95 als Basis und den n&spplus;-Bereich 99 als Kollektor. Der pnp-Transistor 81 hat den p&spplus;-Bereich als Emitter, den n-Bereich 97 als Basis und den p&spplus;-Bereich 100 als Kollektor. Die Source-Pole der PMOS- Elemente 82 und 83 und der Kollektor 99 des npn-Transistors 80 sind mit der Energieversorgung über die VCC-Speiseleitung 101 verbunden. Die Drain-Pole der PMOS-Elemente 82 und 83, die Basiselektroden 95 und 97 des npn-Transistors 30 und des pnp-Transistors 81 und der Drain-Pol des NMOS-Elements 84 sind über den AL-Leiter 102 verbunden. Der Kollektor 100 des pnp-Transistors 81 und der Source-Pol des NMOS-Elements 85 sind mit GND über die GND-Speiseleitung 103 verbunden. Der Emitter 96 des npn-Transistors 80 und der Emitter 98 des pnp-Transistors 81 sind über den AL-Leiter 104 verbunden, um den Ausgang 87 zu bilden. Die Eingänge 86 sind die Steuerelektroden 93 und 94.
Durch Verwendung der erforderlichen Zahl von Entwurfsstrukturen von Fig. 16 und Wahl der AL-Verdrahtungsschichten und der Kontaktschichten für jedes Logikgatter kann ein Inverter oder ein NAND-Schaltkreis aufgebaut werden. Durch Anordnen der Grundzellen von Fig. 16 ohne die AL-Verdrahtungsschicht und die Kontaktschicht kann daher auf die in Fig. 18 gezeigte Weise die Grundzellenzeile des Gate-Arrays aufgebaut werden. Da bei der vorliegenden Ausführungsform die Isolationszone nicht notwendig ist, wird eine Gate-Array-LSI- Schaltung mit höherer Integrationsdichte erhalten.
Fig. 20 zeigt eine Erweiterung einer Zellenstruktur der Grundzelle 302 von Fig. 18, und Fig. 21 ist ein Schnitt davon. In den Fig. 20 und 21 sind gleiche Elemente mit den gleichen Bezugszeichen versehen. In einer N-Mulde 421, die in einem p-leitfähigen Halbleitersubstrat gebildet ist, sind ein p&spplus;-Bereich 423 eines PMOS-Transistors und ein Kollektorbereich 424, ein Basisbereich 425 und ein Emitterbereich 426 eines npn-Bipolartransistors gebildet. Der PMOS-Transistor und der npn-Bipolartransistor sind in derselben N-Mulde gebildet. Sie wird in einer Schaltung verwendet, die das Potential des Kollektorbereichs 424 auf der Speisespannung VCC fixiert, so daß das Potential des Substrats (der N-Mulde 421) des PMOS-Transistors auf das Kollektorpotential des npn-Bipolartransistors fixiert ist, um die Integrationsdichte zu verbessern. In der N-Mulde 422 sind der Kollektorbereich 427, der Basisbereich 428 und der Emitterbereich 429 des npn-Bipolartransistors gebildet. Er wird in einer Schaltung verwendet, in der das Potential des Kollektorbereichs 427 änderbar ist. Die N-Mulde 421 und die N-Mulde 422 müssen voneinander einen Abstand haben, der durch eine Durchbruchspannung bestimmt ist, um sie durch einen p-Bereich 437, der Massepotential hat, elektrisch zu isolieren. Der p-Bereich 437 auf Massepotential entspricht dem Substrat des NMOS-Transistors. Daher ist ein n&spplus;-Bereich 430 des NMOS- Transistors zwischen den N-Mulden 421 und 422 gebildet. In gleicher Weise sind n&spplus;-Bereiche 432 und 432 des NMOS-Transistors gebildet. Ein p&spplus;-Bereich 433 ist vorgesehen, um das Potential des p-Bereichs 437 auf Massepegel zu fixieren. 435 und 436 sind Steuerelektroden wie etwa Polysilizium des PMOS-Transistors und des NMOS-Transistors, und sie dienen als die Eingangsbereiche. Zweipole sind an entgegengesetzten Enden der Steuerelektroden 435 und 436 gebildet, um Kontakt mit einer ersten Verdrahtung wie etwa einem AL-Draht der ersten Ebene zuzulassen, so daß ein Signal entweder von der Ober- oder der Unterseite der Kanalzone 304 in die Grundzelle eingegeben werden kann. 434 ist eine Steuerelektrode für die beiden NMOS-Transistoren. Der Ausgangsbereich ist normalerweise ein Kollektorbereich 427, der in der N-Mulde 422 gebildet ist, und die Eingangsbereiche 435 und 436 und der Ausgangsbereich 427 sind gleich dimensioniert wie ein Rasterabstand einer zweiten Verdrahtungsschicht wie etwa eines AL-Leiters der zweiten Ebene, der in Y-Richtung von Fig. 18 verläuft, um die Entwurfsautomatisierung zu ermöglichen.
Eine erste Isolierschicht (nicht gezeigt) ist auf der Poly- Si-Verdrahtung der Steuerelektroden 435, 436 und 434 gebildet, und eine Stromversorgungsverdrahtung und eine erste AL-Verdrahtung (nicht gezeigt) sind darauf parallel zu der Grundzellenzeile gebildet. Die erste Verdrahtung dient der Verdrahtung in den Logikblöcken und der Verdrahtung der Logikblöcke. Wenn die Poly-Si-Verdrahtung 434 oder die Diffusionsschicht 423 und die erste AL-Verdrahtung zu verbinden sind, wird in der ersten Isolierschicht ein Kontaktloch (nachstehend einfach als Kontakt bezeichnet) gebildet. Eine zweite Isolierschicht (nicht gezeigt) ist auf der ersten Verdrahtung gebildet, und eine zweite AL-Verdrahtung ist darauf orthogonal zu der Grundzellenzeile gebildet. Wenn die erste und die zweite Verdrahtung zu verbinden sind, wird in der zweiten Isolierschicht ein Kontaktloch (nachstehend als Durchkontakt bezeichnet) gebildet. Eine dritte Isolierschicht ist auf der Oberseite gebildet, um die Transistoren und die Verdrahtungen zu schützen. Bei einer konventionellen Gate-Array-LSI-Schaltungsanordnung werden die erste Verdrahtungsschicht und die zweite Verdrahtungsschicht und die zweite Isolierschicht, die die Durchkontakte an gewünschten Positionen haben, um die Verbindung der ersten und der zweiten Verdrahtung zu ermöglichen, für jeden Typ ausgewählt, um eine gewünschte LSI-Schaltung zu erhalten. Die erste Isolierschicht mit Kontakten, die gebildet sind, um die Verbindung der ersten Verdrahtung und der Poly-Si-Verdrahtung und der Diffusionsschicht zu ermöglichen, kann ebenfalls für jeden Typ gewählt werden.
Durch Verwendung der Grundzelle von Fig. 20 können die zur Auslegung der LSI-Schaltung erforderlichen Logikschaltkreise aufgebaut werden. Beispiele dafür werden nachstehend erläutert.
Fig. 22 zeigt einen zwei Eingänge aufweisenden Bipolar-CMOS- Hybrid-NAND-Schaltkreis. 450 ist ein erster npn-Bipolartransistor, dessen Kollektor mit einem Versorgungsanschluß 40 und dessen Emitter mit einem Ausgangsanschluß 443 verbunden ist, 451 ist ein zweiter npn-Bipolartransistor, dessen Kollektor mit einem Ausgangsanschluß 443 und dessen Emitter mit einem Festpotentialanschluß, der Massepotential ist, verbunden ist, 441 und 442 sind Eingangsanschlüsse, 444 und 445 bezeichnen einen ersten und einen zweiten PMOS- Transistor, deren Steuerelektroden mit den Eingangsanschlüssen 442 bzw. 441 verbunden sind und deren Source- und Drain-Pole zwischen Kollektor und Basis des ersten npn- Transistors 450 parallelgeschaltet sind, 446 und 447 sind ein erster und ein zweiter NMOS-Transistor, deren Steuerelektroden mit den Eingangsanschlüssen 441 bzw. 442 verbunden sind und deren Drain- und Source-Pole in Reihe zwischen den Kollektor und die Basis des zweiten npn- Transistors 451 geschaltet sind, 448 ist ein dritter NMOS- Transistor, dessen Steuerelektrode mit dem Versorgungsanschluß 440 verbunden ist und dessen Drain- und Source-Pol mit Basis bzw. Emitter des ersten npn-Transistors 450 verbunden sind, und 449 ist ein vierter NMOS-Transistor, dessen Steuerelektrode mit dem Versorgungsanschluß 440 verbunden ist und dessen Drain- und Source-Pol mit Basis bzw. Emitter des zweiten npn-Transistors 451 verbunden sind.
Die logische Operation der Schaltung von Fig. 22 ist identisch mit Fig. 2 und in Tabelle 1 gezeigt.
Wenn einer der Eingänge 441 und 442 "0" ist, ist der erste oder der zweite PMOS-Transistor 444 oder 445 EIN, und der erste oder der zweite NMOS-Transistor 446 oder 447 ist AUS. Infolgedessen steigt das Basispotential des ersten npn- Transistors 450, so daß der erste npn-Transistor 450 eingeschaltet wird, und der zweite npn-Transistor 451 wird ausgeschaltet, weil die Basis-Emitter-Strecke von dem vierten NMOS-Element 449, das sich im Nichtsättigungsbereich befindet, kurzgeschlossen wird. Somit lädt der Emitterstrom des ersten npn-Transistors 450 die Last auf, und der Ausgang 443 nimmt den "1"-Pegel an.
Wenn beide Eingänge 441 und 442 "0" sind, sind der erste und der zweite PMOS-Transistor 444 und 445 EIN, und der erste und der zweite NMOS-Transistor 446 und 447 sind AUS. Infolgedessen ist der Betrieb der gleiche wie oben beschrieben, und der Ausgang 443 nimmt den "1"-Pegel an.
Wenn andererseits beide Eingänge 441 und 442 "1" sind, sind der erste und der zweite PMOS-Transistor 444 und 445 AUS, und der erste und der zweite NMOS-Transistor 446 und 447 sind EIN. Infolgedessen wird der erste npn-Transistor 450 ausgeschaltet, weil seine Basis-Emitter-Strecke von dem dritten NMOS-Element 448, das sich im Nichtsättigungsbereich befindet, kurzgeschlossen wird, und der zweite npn-Transistor 451 wird eingeschaltet, weil seine Kollektor-Basis- Strecke von dem ersten und zweiten NMOS-Element 446 und 447 kurzgeschlossen ist, und der Strom vom Ausgang 443 wird der Basis des zweiten npn-Transistors zugeführt. Somit nimmt der Ausgang 443 den "0"-Pegel an.
Das dritte und das vierte NMOS-Element 448 und 449 können Widerstände sein.
Fig. 23 zeigt den zwei Eingänge aufweisenden NAND-Schaltkreis, der unter Verwendung der Grundzellen von Fig. 20 aufgebaut ist. Ein Symbol bezeichnet den Kontakt, eine Strichlinie bezeichnet die erste Verdrahtung, ein Symbol bezeichnet den Durchkontakt, und eine Strich-Punkt-Linie bezeichnet die zweite Verdrahtung. Gleiche Elemente wie in Fig. 20 sind mit den gleichen Bezugszeichen versehen. Die Bezugszeichen für die Steuerelektroden, die denen von Fig. 22 entsprechen, sind angegeben.
Die erste Verdrahtung 452, die die VCC-Versorgungsleitung ist, ist mit dem Source-Pol des zweiten PMOS-Elements 445 durch den Kontakt 453, mit dem Source-Pol des ersten PMOS- Elements 444 durch den Kontakt 454, mit dem Kollektor des ersten npn-Transistors 450 durch den Kontakt 455 und mit den Steuerelektroden des dritten und vierten NMOS-Elements 448 und 449 durch den Kontakt 456 verbunden. Die Drain-Pole des ersten und des zweiten PMOS-Elements 444 und 445, die Basis des ersten npn-Transistors 450 und der Drain-Pol des dritten NMOS-Elements 448 sind durch die erste Verdrahtung 457 und die Kontakte 459, 458 und 460 miteinander verbunden. Der Emitter des ersten npn-Transistors 450, der Source-Pol des dritten NMOS-Elements 448, der Drain-Pol des ersten NMOS- Elements 446 und der Kollektor des zweiten npn-Transistors 451 sind durch die ersten Verdrahtungen 461 und 462 und die Kontakte 463, 464, 465, 466 und 467 verbunden. Der Emitter des ersten npn-Transistors 450 und der Kollektor des zweiten npn-Transistors 451 sind durch die zweite Verdrahtung 468 und die Durchkontakte 469 und 470 verbunden. Wenn die zweite Verdrahtung 468 nicht vorhanden ist, wird ein Schichtwiderstand des Drain-Pols des ersten NMOS-Elements 444 zwischen den Emitter des ersten npn-Transistors 450 und den Kollektor des zweiten npn-Transistors 451 eingeführt, und die Geschwindigkeit wird herabgesetzt. Die zweite Verdrahtung 468 ist daher vorgesehen, um eine solche Verringerung der Geschwindigkeit zu verhindern. Die zweite Verdrahtung 468 liegt auf dem zweiten Verdrahtungsgitter, das in Y-Richtung verläuft, um die Impedanz gegenüber der Entwurfsautomatisierung zu minimieren. Der Source-Pol des zweiten NMOS- Elements 447, der Drain-Pol des vierten NMOS-Elements 449 und die Basis des zweiten npn-Transistors 451 sind durch die erste Verdrahtung 471 und die Kontakte 472, 473 und 474 verbunden. Die erste Verdrahtung 475, die die Massepotentialleitung ist, ist mit dem Source-Pol des vierten NMOS- Elements 449 und dem Emitter des zweiten npn-Transistors 451 durch die Kontakte 476 und 477 verbunden. Das P-Substrat 437 ist durch den Kontakt 478 auf Massepotential fixiert.
Was die Breiten der AL-Leiter betrifft, so sind die ersten Verdrahtungen 452 und 475, die die Versorgungsleitungen sind, breit, und die ersten Verdrahtungen 461 und 462 sowie die zweite Verdrahtung 468, durch die die Emitterströme fließen, die ungefähr hFE-mal so groß wie die Basisströme sind, sind breiter als die ersten Verdrahtungen 457 und 471, durch die die Basisströme fließen. Die Basisverdrahtungen sind die schmalsten bei diesem Verfahren.
Ein Paar von Kontakten ist für jeden der Kontakte 453, 454, 466 und 472 vorgesehen, um die Kontaktwiderstände zu verringern und die Schichtwiderstände der Source- oder Drain- Pole der MOS-Transistoren zu verringern, um eine höhere Geschwindigkeit zu erreichen. Auf diese Weise ist der zwei Eingänge aufweisende NAND-Schaltkreis aufgebaut.
Fig. 23 zeigt einen Schnitt von Fig. 23, der der zwei Eingänge aufweisende Bipolar-CMOS-Hybrid-NAND-Schaltkreis ist, der gemäß Fig. 22 aufgebaut ist. Die Elemente sind mit den Bezugszeichen bezeichnet, die denen von Fig. 22 entsprechen. In Fig. 24 sind die Verdrahtungen dem Schnitt von Fig. 21, der unverdrahtet ist, hinzugefügt. Daher ist keine weitere Erläuterung notwendig.
Fig. 25 zeigt eine Ausführungsform des zwei Eingänge aufweisenden Bipolar-CMOS-Hybrid-NOR-Schaltkreises. 488 ist ein erster npn-Transistor, dessen Kollektor mit einem Versorgungsanschluß 490 und dessen Emitter mit einem Ausgang 481 verbunden ist, 489 ist ein zweiter npn-Transistor, dessen Kollektor mit dem Ausgang 481 und dessen Emitter mit einem Festpotentialanschluß verbunden ist, der auf Massepotential liegt, 479 und 480 sind Eingänge, 482 und 483 sind ein erstes und zweites PMOS-Element mit Steuerelektroden, die mit den Eingängen 479 bzw. 480 verbunden sind, und deren Source- und Drain-Pole in Reihe zwischen den Kollektor und die Basis des ersten npn-Transistors 488 geschaltet sind, 484 und 485 sind ein erstes und zweites NMOS-Element, deren Steuerelektroden mit den Eingängen 479 bzw. 480 verbunden sind und deren Drain- und Source-Pole zwischen Kollektor und Basis des zweiten npn-Transistors 489 parallelgeschaltet sind, 486 ist ein drittes NMOS-Element, dessen Steuerelektrode mit dem Versorgungsanschluß 490 und dessen Drain- und Source-Pol mit der Basis bzw. dem Emitter des ersten npn- Transistors 488 verbunden sind, und 487 ist ein viertes NMOS-Element, dessen Steuerelektrode mit dem Versorgungsanschluß 490 verbunden ist und dessen Drain- und Source-Pol mit der Basis bzw. dem Emitter des zweiten npn-Transistors 489 verbunden sind.
Tabelle 2 zeigt eine logische Operation der vorliegenden Ausführungsform. Tabelle 2 EINGÄNGE AUSGANG beide sind EIN AUS einer ist
Wenn beide Eingänge 479 und 480 "0" sind, sind das erste und das zweite PMOS-Element 482 und 483 EIN, und das erste und das zweite NMOS-Element 484 und 485 sind AUS. Infolgedessen steigt das Basispotential des ersten npn-Transistors 488, so daß der erste npn-Transistor 488 eingeschaltet wird. Der zweite npn-Transistor 489 wird ausgeschaltet, weil seine Basis-Emitter-Strecke durch das vierte NMOS-Element 487, das im Nichtsättigungsbereich ist, kurzgeschlossen wird. Somit lädt der Emitterstrom des ersten npn-Transistors 488 die Last auf, und der Ausgang 481 nimmt den "1"-Pegel an.
Wenn einer der Eingänge 479 oder 480 "1" ist, ist das erste oder das zweite PMOS-Element 482 oder 483 AUS, und das erste oder das zweite NMOS-Element 484 oder 485 ist EIN. Infolgedessen wird der erste npn-Transistor 488 ausgeschaltet, weil die Basis-Emitter-Strecke von dem dritten NMOS-Element 486, das im Nichtsättigungsbereich ist, kurzgeschlossen wird. Die Basis-Kollektor-Strecke des zweiten npn-Transistors 489 wird von dem ersten oder zweiten NMOS-Element 484 oder 485, das nunmehr EIN ist, kurzgeschlossen. Daher wird der Strom vom Ausgang 481 der Basis des zweiten npn-Transistors 489 zugeführt, so daß der zweite npn-Transistor 489 eingeschaltet wird und der Ausgang 481 den "0"-Pegel annimmt.
Wenn beide Eingänge 479 und 480 "1" sind, sind das erste und das zweite PMOS-Element 482 und 483 AUS, und das erste und das zweite NMOS-Element 484 und 485 sind EIN. Infolgedessen ist die Operation die gleiche wie oben beschrieben, und der Ausgang 481 nimmt den "0" -Pegel an.
Fig. 26 zeigt den zwei Eingänge aufweisenden NOR-Schaltkreis, der mit den Grundzellen von Fig. 20 aufgebaut ist. Ein Symbol bezeichnet einen Kontakt, eine Strichlinie bezeichnet eine erste Verdrahtung wie einen AL-Leiter, ein Symbol bezeichnet einen Durchkontakt, und eine Strich- Punkt-Linie bezeichnet eine zweite Verdrahtung wie einen AL- Leiter. Gleiche Elemente wie in Fig. 20 sind nicht mit Bezugszeichen versehen, weil sie in Fig. 23 erläutert wurden. Die Bezugszeichen für die Steuerelektroden, die denen von Fig. 25 entsprechen, sind angegeben. Die Kontakte, die denen von Fig. 23 entsprechen, sind mit den gleichen Bezugszeichen versehen.
Der Source-Pol des ersten PMOS-Elements 482, der Kollektor des ersten npn-Transistors 488 und die Steuerelektroden des dritten und vierten NMOS-Elements 486 und 487 sind mit dem VCC-Potential durch die erste Verdrahtung 452, die die VCC- Speiseleitung ist, und die Kontakte 454, 455 und 456 verbunden. Der Drain-Pol des zweiten PMOS-Elemente 483, die Basis des ersten npn-Transistors 488 und der Drain-Pol des dritten NMOS-Elements 486 sind durch die erste Verdrahtung 491 und die Kontakte 492, 458 und 460 miteinander verbunden. Der Emitter des ersten npn-Transistors 488, der Source-Pol des dritten NMOS-Elements 486, die Drain-Pole des ersten und zweiten NMOS-Elements 484 und 485 und der Kollektor des zweiten npn-Transistors 489 sind durch die ersten Verdrahtungen 494 und 496 und die Kontakte 463, 464, 493, 495 und 467 miteinander verbunden. Der Emitter des ersten npn-Transistors 488 und der Kollektor des zweiten npn-Transistors 489 sind durch die zweite Verdrahtung 468 und die Durchkontakte 469 und 470 miteinander verbunden. Die zweite Verdrahtung 4468 ist aus dem gleichen Grund wie bei dem vorher beschriebenen NAND-Schaltkreis mit zwei Eingängen vorgesehen. Die Source-Pole des ersten und zweiten NMOS-Elements 484 und 485, der Drain-Pol des vierten NMOS-Elements 487 und die Basis des zweiten npn-Transistors 489 sind durch die erste Verdrahtung 497 und die Kontakte 466, 472, 473 und 474 miteinander verbunden. Der Source-Pol des vierten NMOS- Elements 487, der Emitter des zweiten npn-Transistors 489 und das P-Substrat 437 sind durch die erste Verdrahtung 475, die die Massepotentialleitung ist, und die Kontakte 476, 477 und 478 auf Massepotential fixiert. Auf diese Weise ist der zwei Eingänge aufweisende NOR-Schaltkreis aufgebaut.
Fig. 27 zeigt ein Beispiel eines Bipolar-CMOS-Hybridinverters, der als eine Grundzelle bei der vorliegenden Ausführungsform verwendbar ist.
In Fig. 27 ist 4107 ein erster npn-Transistor, dessen Kollektor mit einem Versorgungsanschluß 4100 und dessen Emitter mit einem Ausgang 499 verbunden ist, 4108 ist ein zweiter npn-Transistor, dessen Kollektor mit dem Ausgang 499 und dessen Emitter mit einem Festpotentialanschluß, der auf Massepotential liegt, verbunden ist, 4101 und 4102 sind ein erstes und ein zweites PMOS-Element, deren Steuerelektroden mit einem Eingang 498 verbunden sind und deren Source- und Drain-Pole mit dem Kollektor bzw. der Basis des ersten npn- Transistors 4107 verbunden sind, 4103 und 4104 sind ein erstes und ein zweites NMOS-Element, deren Steuerelektroden mit dem Eingang 498 verbunden sind und deren Drain- und Source-Pole mit dem Kollektor bzw. der Basis des zweiten npn-Transistors 4108 verbunden sind, 4105 ist ein drittes NMOS-Element, dessen Steuerelektrode mit dem Versorgungsanschluß 4100 verbunden ist und dessen Drain- und Source-Pol mit der Basis bzw. dem Emitter des ersten npn-Transistors 4107 verbunden sind, und 4106 ist ein viertes NMOS-Element, dessen Steuerelektrode mit dem Versorgungsanschluß 4100 verbunden ist und dessen Drain- und Source-Pol mit der Basis bzw. dem Emitter des zweiten npn-Transistors 4108 verbunden sind.
Tabelle 3 zeigt die logische Operation des vorliegenden Ausführungsbeispiels. Tabelle 3 EINGANG PMOS's NMOS's NPN AUSGANG "0" EIN AUS "1"
Wenn der Eingang 498 "0" ist, sind das erste und zweite PMOS-Element 4101 und 4102 EIN, und das erste und zweite NMOS-Element 4103 und 4104 sind AUS. Infolgedessen steigt das Basispotential des ersten npn-Transistors 4107, so daß der erste npn-Transistor 4107 eingeschaltet wird. Der zweite npn-Transistor 4108 wird ausgeschaltet, weil seine Basis- Emitter-Strecke durch das vierte NMOS-Element 4106, das im Nichtsättigungsbereich ist, kurzgeschlossen wird. Somit lädt der Emitterstrom des ersten npn-Transistors 4107 die Last auf, und der Ausgang 499 nimmt den "1"-Pegel an. Wenn der Eingang 498 "1" ist, sind das erste und zweite PMOS-Element 4101 und 4102 AUS, und das erste und zweite NMOS-Element 4103 und 4104 sind EIN. Infolgedessen wird der erste npn- Transistor 4107 ausgeschaltet, weil seine Basis-Emitter- Strecke von dem dritten NMOS-Element 4105, das im Nichtsättigungsbereich ist, kurzgeschlossen wird. Die Basis- Kollektor-Strecke des zweiten npn-Transistors 4108 wird von dem ersten und zweiten NMOS-Element 4103 und 4104 kurzgeschlossen. Daher wird der Strom vom Ausgang 499 der Basis des zweiten npn-Transistors 4108 zugeführt, so daß der zweite npn-Transistor 4108 eingeschaltet wird und der Ausgang 499 den "0"-Pegel annimmt. Das dritte und vierte NMOS-Element 4105 und 4106 wirken als Widerstände. Wenn der erste und zweite npn-Transistor EIN sind, leiten sie Bruchteile der Basisströme um, wenn aber der erste und zweite npn-Transistor AUS sind, arbeiten sie im Nichtsättigungsbereich, so daß die Drain- und Source-Pole gleiches Potential haben, und sie dienen dem schnellen Ableiten der gespeicherten Ladungen.
Fig. 28 zeigt den mit den Grundzellen von Fig. 20 aufgebauten Inverter. Ein Symbol bezeichnet einen Kontakt, eine Strichlinie bezeichnet eine erste Verdrahtung, ein Symbol bezeichnet einen Durchkontakt, und eine Strich-Punkt- Linie bezeichnet eine zweite Verdrahtung. Die Bezugszeichen für die Elemente, die denen von Fig. 27 entsprechen, sind an den Steuerelektroden gezeigt. Die Kontakte, die denen von Fig. 23 und 26 entsprechen, sind mit gleichen Bezugszeichen versehen.
Die Source-Pole des ersten und zweiten PMOS-Elements 4101 und 4102, der Kollektor des ersten npn-Transistors 4107 und die Steuerelektroden des dritten und vierten NMOS-Elements 4105 und 4106 sind mit dem VCC-Potential über die erste Verdrahtung 452, die die VCC-Speiseleitung ist, und die Kontakte 453, 454, 455 und 456 verbunden. Die Drain-Pole des ersten und zweiten PMOS-Elements 4101 und 4102, die Basis des ersten npn-Transistors 4107 und der Drain-Pol des dritten NMOS-Elements 4105 sind durch die erste Verdrahtung 457 und die Kontakte 459, 458 und 460 verbunden. Der Emitter des ersten npn-Transistors 4107, der Source-Pol des dritten NMOS-Elements 4105, die Drain-Pole des ersten und zweiten NMOS-Elements 4103 und 4104 und der Kollektor des zweiten npn-Transistors 4108 sind über die ersten Verdrahtungen 494 und 496 und die Kontakte 463, 464, 493, 495 und 467 verbunden. Der Emitter des ersten npn-Transistors 4107 und der Kollektor des zweiten npn-Transistors 4108 sind durch die zweite Verdrahtung 468 und die Durchkontakte 469 und 470 verbunden, und zwar aus dem gleichen Grund, der für den zwei Eingänge aufweisenden NAND-Schaltkreis beschrieben wurde. Die Source-Pole des ersten und zweiten NMOS-Elements 4103 und 4104, der Drain-Pol des vierten NMOS-Elements 4106 und die Basis des zweiten npn-Transistors 4108 sind durch die erste Verdrahtung 497 und die Kontakte 466, 472, 473 und 474 verbunden. Der Emitter des zweiten npn-Transistors 4108, der Source-Pol des vierten NMOS-Elements 4106 und das Substrat 437 sind durch die erste Verdrahtung 475, die die Massepotentialleitung ist, und die Kontakte 477, 476 und 478 auf Massepotential fixiert. Die Steuerelektroden des ersten und zweiten PMOS-Elements 4101, 4102 und des ersten und zweiten NMOS-Elements 4103, 4104 sind durch die ersten Verdrahtungen 4111 und 4112 und die Kontakte 4109 und 4110 verbunden. Auf diese Weise ist der Inverter aufgebaut. Die Methoden zum Aufbau des Inverters, des NAND-Schaltkreises mit zwei Eingängen und des NOR-Schaltkreises mit zwei Eingängen wurden somit im einzelnen beschrieben. Eine weitere Charakteristik der Grundzellenstrukturen der Fig. 20-28 ist, daß ein oder mehr interne Verdrahtungsräume auf jeder Seite der VCC- Versorgungsleitung oder der Massepotentialleitung gebildet sind. Diese Räume sind sehr wichtig, wenn eine komplexe logische Schaltung durch eine Reihe von Grundzellen gebildet wird.
Wenn eine komplexe logische Schaltung aufgebaut wird, genügt es, daß die npn-Bipolartransistoren nur in den Bereichen der Grundzellen verwendet werden, die zu den Verdrahtungskanälen herausgeführt sind. Wenn daher die benachbarten Grundzellen durch die erste Verdrahtung miteinander verbunden sind, verläuft die erste Verdrahtung über die nichtgenutzten npn- Bipolartransistoren. Daher kann die Verdrahtung nach der ersten Isolationsschicht, die die Kontakte aufweist, für jeden Typ geändert werden.
Bei der vorliegenden Ausführungsform ist ein Paar von in Reihe geschalteten PMOS- und NMOS-Elementen für die beiden npn-Bipolartransistoren der Grundzelle angeordnet. Alternativ können drei oder vier reihengeschaltete MOS-Transistoren verwendet werden, oder es kann ein Paar aus einem PMOS- und einem NMOS-Element verwendet werden.
Fig. 29 zeigt eine andere Ausführungsform der Grundzelle 302 von Fig. 18. Gleiche Elemente wie in Fig. 20 sind mit gleichen Bezugszeichen bezeichnet. Der Unterschied gegenüber Fig. 20 liegt darin, daß der Emitterbereich 426 des npn- Bipolartransistors in der N-Mulde 421 nahe an dem Kollektorbereich 424 positioniert ist. Der Emitterbereich 429 in der N-Mulde 422 ist außerdem nahe dem Kollektorbereich 427 positioniert. Infolgedessen wird der Kollektorwiderstand verringert, und die Betriebsgeschwindigkeit wird erhöht. Ein oder mehr Zweipole für die Kontakte sind in Zwischenstellen zwischen den entgegengesetzten Enden der Steuerelektroden 435 und 436 vorgesehen. Dadurch wird der Aufbau eines komplexen Logikgatters vereinfacht. Der Basisbereich 428 in der N-Mulde 422 ist vertikal angeordnet, um die Größe der Grundzelle in X-Richtung zu verringern. Das ermöglicht eine höhere Integrationsdichte.
Fig. 30 zeigt den zwei Eingänge aufweisenden Bipolar-CMOS- Hybrid-NAND-Schaltkreis von Fig. 22, der mit den Grundzellen von Fig. 29 aufgebaut ist. Ein Symbol bezeichnet den Kontakt, eine Strichlinie bezeichnet die erste Verdrahtung, ein Symbol bezeichnet den Durchkontakt, und eine Strich- Punkt-Linie bezeichnet die zweite Verdrahtung. Gleiche Elemente wie in Fig. 29 sind gleich bezeichnet. Die Bezugszeichen für die Elemente, die denen von Fig. 22 entsprechen, sind an den Steuerelektroden gezeigt.
Die Source-Pole des ersten und zweiten PMOS-Elements 444 und 445, die Steuerelektroden der NMOS-Elemente 448 und 449 und der Kollektor des ersten npn-Transistors 450 sind mit dem VCC-Potential durch die erste Verdrahtung 4113, die die VCC- Speiseleitung ist, und die Kontakte 4114, 4115, 4116 und 4117 verbunden. Die Drain-Pole des ersten und zweiten PMOS- Elements 444 und 445, die Basis des ersten npn-Transistors 450 und der Drain-Pol des dritten NMOS-Elements 448 sind durch die erste Verdrahtung 4118 und die Kontakte 4119, 4120 und 4121 verbunden. Der Emitter des ersten npn-Transistors 450, der Drain-Pol des ersten NMOS-Elements 446, der Kollektor des zweiten npn-Transistors 451 und der Source-Pol des dritten NMOS-Elements 448 sind durch die ersten Verdrahtungen 4122 und 4123 und die Kontakte 4124, 4125, 4126, 4127 und 4128 verbunden. Der Emitter des ersten npn-Transistors 450 und der Kollektor des zweiten npn-Transistors 451 sind durch die zweite Verdrahtung 4129 und die Durchkontakte 4130 und 4131 verbunden, und zwar aus dem gleichen Grund wie in Fig. 23 erläutert. Der Source-Pol des zweiten NMOS-Elements 447, der Drain-Pol des vierten NMOS-Elements 449 und die Basis des zweiten npn-Transistors 451 sind durch die erste Verdrahtung 4132 und die Kontakte 4133, 4134 und 4135 verbunden. Der Emitter des zweiten npn-Transistors 451, der Source-Pol des vierten NMOS-Elements 449 und das P- Substrat 437 sind auf Massepotential durch die erste Verdrahtung 4136, die die Massepotentialleitung ist, und die Kontakte 4137, 4138 und 4139 fixiert. Auf diese Weise ist der zwei Eingänge aufweisende NAND-Schaltkreis aufgebaut.
Diese Ausführungsform ergibt eine Gate-Array-LSI-Schaltung mit hoher Geschwindigkeit und hoher Integrationsdichte.
Fig. 31 zeigt eine Gate-Array-LSI-Schaltung gemäß einer weiteren Ausführungsform der Erfindung.
Grundzellenzeilen 511-517 sind auf einer Hauptebene eines Halbleitersubstrats 10 in Y-Richtung mit einem vorbestimmten Abstand zwischen den Zeilen angeordnet. Die Grundzellenzeilen 511-517 weisen eine jeweils alternierende Anordnung eines MOS-Arrays 521 und von Bipolar-Arrays 522, 523-l und 523-r auf.
Das MOS-Array 521 weist eine Vielzahl von MOS-Grundzellen auf, die jeweils wenigstens einen MOS-Transistor umfassen und in X-Richtung angeordnet sind. Die Bipolar-Arrays 522, 523-l und 523-r weisen jeweils mindestens eine bipolare Grundzelle auf mit mindestens einem Bipolartransistor und sind in X-Richtung angeordnet. Eingabe-Ausgabe-Kontaktflächen, eine periphere Schaltung 524 mit Eingabe-Ausgabe- Schaltkreisen gemäß Fig. 19 und Kanäle 541-548, die primär Verdrahtungsbereiche der ersten Ebene sind, sind auf dem Halbleitersubstrat 10 gebildet.
Verdrahtungen (nicht gezeigt) für die Verbindung in jeder Grundzelle und zum Verbinden der Grundzellen durch eine Isolierschicht sind auf dem Halbleitersubstrat 10 gebildet. Das MOS-Array 521 und das Bipolar-Array 522, 523-l und 523-r (schraffierte Bereiche) können als Verdrahtungskanäle der zweiten Ebene in Y-Richtung dienen.
Die Fig. 32A und 32B zeigen das MOS-Array 521 von Fig. 31. Es umfaßt sechs MOS-Grundzellen 535, die in X-Richtung angeordnet sind, wobei jede MOS-Grundzelle 535 ein Paar von PMOS-Transistoren 531 und 532 hat, deren Source- oder Drain- Pole in Reihe liegen, und ein Paar von NMOS-Transistoren 533 und 534 hat, deren Source-Pole oder Drain-Pole in Reihe liegen. Somit weist in den Fig. 32A und 32B jedes MOS-Array 521 12 PMOS-Transistoren und 12 NMOS-Transistoren auf. Das MOS-Array 521 selber kann als eine MOS-Grundzelle angesehen werden.
Die Fig. 33A und 33B zeigen das Bipolar-Array 522 von Fig. 31 aus vier Bipolartransistoren und vier Widerständen. Das Bipolar-Array 522 selber kann als eine Bipolar-Grundzelle angesehen werden, oder das Bipolar-Array 522 kann als zwei Bipolar-Grundzellen 645 und 646 aufweisend angesehen werden. Die beiden Gruppen von Bipolartransistoren 640, 642 und 641, 643 sind so angeordnet, daß jedes der MOS-Arrays 521, die links und rechts von dem Bipolar-Array 522 angeordnet sind, das Bipolar-Array 522 nutzen kann. Die Bipolartransistoren 640, 641, 642 und 643 sind vom npn-Typ, weil der npn- Transistor eine höhere Schaltgeschwindigkeit als ein pnp- Transistor hat. Im Prinzip können pnp-Transistoren oder eine Kombination von pnp- und npn-Transistoren verwendet werden. Wie die Draufsicht von Fig. 33A zeigt, haben die npn- Bipolartransistoren 640 und 641 einen gemeinsamen Kollektor 6400, weil die Kollektoren dieser Transistoren mit der Stromversorgung (VCC) verbunden sind, und dadurch ist die Zahl von Kontakten und die Strukturgröße durch den gemeinsamen Kollektor verringert. Widerstände 603 und 613 sind zwischen die Basiselektroden 601 und 611 und die Emitter 602 und 612 der npn-Bipolartransistoren 640 bzw. 641 geschaltet.
Nur die Emitter der npn-Bipolartransistoren 642 und 643 sind geerdet, aber sie sind getrennt, weil die Emitter in der integrierten Schaltungsanordnung nicht gemeinsam gebildet werden können. Die npn-Bipolartransistoren 642 und 643 haben Kollektoren 620 und 630, Basiselektroden 621 und 631 sowie Emitter 622 und 632, und Widerstände 623 und 633 sind zwischen die jeweiligen Basiselektroden und Emitter geschaltet.
Wie vorstehend beschrieben, werden der geringe Energieverbrauch und der Hochgeschwindigkeitsbetrieb für die geringe Belastung der CMOS-Schaltung sowie die hohe Lastansteuerfähigkeit der Bipolarschaltung genutzt, und der Bipolar- CMOS-Hybridschaltkreis wird je nach Erfordernis für die Schaltung des Funktionsschaltungsblocks verwendet. Daher wird die Hochgeschwindigkeits-LSI-Schaltungsanordnung mit geringem Energieverbrauch unter minimaler Vergrößerung der Chipfläche erreicht. Die Erfindung eignet sich für die manuelle Anordnung und Verdrahtung der LSI-Schaltungsanordnung und ist insbesondere für die Entwurfsautomatisierung durch Computer geeignet, wobei die Verdrahtungslänge von einem Signal zum anderen verschieden ist.
Wie vorstehend beschrieben, wird durch die vorliegende Erfindung eine integrierte Hochgeschwindigkeits-Halbleiter- Schaltungsanordnung mit geringem Energieverbrauch geschaffen.

Claims

1. Integrierte Halbleiterschaltungsanordnung, die folgendes aufweist:

ein Halbleitersubstrat (300) mit einer Vielzahl von Grundzellenreihen (303), die parallel auf einer Hauptebene des Substrats angeordnet sind, wobei jede Grundzellenreihe eine Mehrzahl von Grundzellen (302) mit jeweils ein oder mehr Transistoren aufweist;

eine Leitungsstruktur (304), die auf dem Halbleitersubstrat mit einer dazwischen vorgesehenen Isolationsschicht angeordnet ist, um in jeder der Grundzellen und zwischen den Grundzellen Verbindungen herzustellen, dadurch gekennzeichnet, daß jede der Grundzellen (302) aus einer Mehrzahl von Bipolartransistoren (20, 21) und einer Mehrzahl von MOS- Transistoren (22, 23; 26, 27) aufgebaut ist.

2. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei jede der Grundzellen (302) folgendes aufweist: einen ersten Bipolartransistor (20), der zwei Hauptanschlüsse und einen Steueranschluß hat, wobei ein Hauptanschluß des ersten Bipolartransistors auf einem höchsten Potential (203) im Halbleitersubstrat fixiert ist, und einen MOS-Transistor (22, 23) in einer gemeinsamen Potentialmulde, die in einer Hauptebene des Halbleitersubstrats gebildet ist, wobei ein Potential dieser Potentialmulde von dem einen Hauptanschluß zugeführt wird, einen zweiten Bipolartransistor (212), der zwei Hauptanschlüsse und einen Steueranschluß hat, wobei ein Hauptanschluß des zweiten Bipolartransistors mit einem Ausgangspotential (202) verbunden ist, das sich im Betrieb ändert, und der in einer von der genannten Potentialmulde verschiedenen Potentialmulde (214) angeordnet ist, und einen MOS-Transistor (26, 27), der zwischen diesen Potentialmulden angeordnet ist.

3. Integrierte Halbleiterschaltungsanordnung nach Anspruch 2, wobei der andere Hauptanschluß des ersten Bipolartransistors, dessen einer Hauptanschluß auf dem höchsten Potential im Halbleitersubstrat fixiert ist, und der eine Hauptanschluß des zweiten Bipolartransistors, der mit dem sich im Schaltungsbetrieb ändernden Potential verbunden ist, durch einen niederohmigen Metalleiterzug miteinander verbunden sind.

4. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei eine Vielzahl von Kontakten auf einer ersten Isolationsschicht an einem Drain oder einer Source von wenigstens einem MOS-Transistor gebildet ist.

5. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei ein Leiter, der mit einem Steueranschluß eines Bipolartransistors verbunden ist, schmaler als ein Leiter ist, der mit irgendeinem anderen Anschluß dieses Bipolartransistors verbunden ist.

6. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei wenigstens ein Raum zum Aufbau einer Logikschaltung auf jeder Seite einer Stromversorgungsverdrahtung mit höchstem Potential und einer Stromversorgungsverdrahtung mit niedrigstem Potential, die über dem MOS-Transistor verlaufen, gebildet ist.

7. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei wenigstens eine der Grundzellen (302) eine MOS- Grundzelle (521), die durch MOS-Transistoren aufgebaut ist, und eine Bipolar-Grundzelle (522), die durch Bipolartransistoren aufgebaut ist, aufweist.

8. Integrierte Halbleiterschaltungsanordnung nach Anspruch 7, wobei eine Vielzahl der MOS-Grundzellen (521) angeordnet ist, um eine MOS-Anordnung (531, 532; 533, 534) zu bilden, wenigstens eine der Bipolargrundzellen (522) angeordnet ist, um eine Bipolaranordnung zu bilden, und wenigstens eine der Grundzellenreihen (511-517) die MOS-Anordnung und die Bipolaranordnung aufweist.

9. Integrierte Halbleiterschaltungsanordnung nach Anspruch 8, wobei die Grundzellen an entgegengesetzten Enden der Grundzellenreihe die Bipolargrundzellen (523l, 523r) sind.

10. Integrierte Halbleiterschaltungsanordnung nach Anspruch 8, wobei jede MOS-Anordnung eine gerade Zahl von MOS-Grundzellen (521) und jede Bipolaranordnung (522) eine gerade Zahl von Bipolargrundzellen (645, 646) aufweist.

11. Integrierte Halbleiterschaltungsanordnung nach Anspruch 8, wobei jede MOS-Anordnung (531, 532; 533, 534) eine gerade Zahl von MOS-Transistoren aufweist.

12. Integrierte Halbleiterschaltungsanordnung nach Anspruch 8, wobei jede Bipolaranordnung (522) eine gerade Zahl von Bipolartransistoren aufweist.

13. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei ein oder mehr der Grundzellen (302), die aneinandergrenzen, verbunden sind, um innere Schaltkreise zu bilden.

14. Integrierte Halbleiterschaltungsanordnung nach Anspruch 13, wobei eine Vielzahl von Eingangskreisen (301) zum Empfang von externen Eingangssignalen und Zuführen der empfangenen Signale zu den inneren Schaltkreisen und eine Vielzahl von Ausgangskreisen (301) zum Empfang von Ausgangssignalen von den inneren Schaltkreisen und Liefern der Ausgangssignale nach außen zusammen mit den inneren Schaltkreisen in einem gemeinsamen Halbleitersubstrat (300) gebildet sind.