DE2632036A1 - Integrierte speicherschaltung mit feldeffekttransistoren - Google Patents

Integrierte speicherschaltung mit feldeffekttransistoren

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Description

Integrierte Speicherschaltung mit Feldeffekttransistoren
Die Erfindung betrifft eine integrierte Speicherschaltung mit Feldeffekttransistoren als aktives Bauelement und einem Kondensator als Speicherelement.
Speicherahordnungen, bei denen jede Speicherzelle aus nur einem Kondensator und einem aktiven Bauelement steht, sind allgemein bekannt.
In der US-Patentschrift 2 828 447 mit dem Titel "Neon Capacitor Memory System1' vom 25. März 1958 wird eine Speichermatrix beschrieben, bei der die einzelnen Speicherzellen einen Kondensator und eine in zwei Richtungen leitende Neongasröhre enthalten« Die Information wird dabei auf einer Anzahl von Kondensatoren gespeichert, die unmittelbar mit einer gemeinsamen Bit/Leseleitung gekoppelt sind. Jede Gasentladungsröhre arbeitet dabei als ein schwellwertabhängiges Schaltelement.
In der US-Patentschrift 3196 405 vom 20. Juli 1965 mit dem Titel "Variable Capacitance Information Storage System" ist eine kapazitive Speicheranordnung beschrieben, bei der jede Speicherzelle aus zwei gegensinnig in Reihe geschalteten Dioden und einem Kondensator besteht. Obgleich bei dieser Speicheranordnung ein zerstörungsfreies Auslesen möglich ist, sind bipolare Steuer-
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signale erforderlich und beim Auslesen des Speicher findet eine Dateninversion statt.
Die am 5. Januar 1971 ausgegebene US-Patentschrift 3 553 658 der Anmelderin offenbart eine kapazitive Speicherzelle, die nur aus zwei gegensinnig in Reihe geschalteten Dioden besteht.
Der Aufsatz "Vertical Diode-Capacitor Memory Cells" vom W. H. Chang und andern im IBM Technical Disclosure Bulletin vom Februar 1973, Seiten 287 - 289 offenbart eine integrierte kapazitive Speicherzelle, die aus nur einer Diode und nur einem Kondensator besteht.
Die beiden letztgenannten Speicheranordnungen unter Verwendung von Dioden, haben den Nachteil, daß zur Begrenzung des in Durchlaßrichtung fließenden Stromes Lastwiderstände erforderlich sind, sowie den weiteren Nachteil, daß sie bei niedrigen Durchlaßspannungen leitend sind, was zu Rauschproblemen führt.
Die am 4. Juli 1968 ausgegebene US-Patentschrift 3 387 286 der Anmelderin mit dem Titel "Field Effect Transistor Memory" beschreibt eine Anordnung von Halbleiterspeicherzellen, deren jede nur aus einem einzigen Metalloxid-Halbleiter-Feideffekt-Transistor des Anreicherungstyps (MOSFET) besteht, der mit einem Speicherkondensator gekoppelt ist. Dieser MOSFET arbeitet dabei als Schalt- oder Durchschaltelement und ist mit seiner Drainelektrode an einer Bit/Leseleitung und mit seiner Gateelektrode an einer Wortleitung angeschlossen» Der Speicherkondensator ist zwischen der Sourceelektrode des MOSFET und einem Bezugspotential eingeschaltet. Die Verwendung von MOSFET-Bauelementen in Speicherzellen ergibt die dafür typische Schwierigkeit, daß derartige Zellen relativ langsam arbeiten.
Die am 8. April 1975 ausgegebene US-Patentschrift 3 876 992 der Anmelderin mit dem Titel "Bipolar Transistor Memory with Capacitive Storage" offenbart eine integrierte Speicherzelle,
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die nur aus einem einzigen bipolaren Transistor und einem Kondensator besteht. Obgleich derartige bipolare Zellen an sich eine höhere Arbeitsgeschwindigkeit haben als MOSFET, so ist doch ihre Packungsdichte wegen der notwendigen Isolationsbereiche um jede Zelle herum beträchtlich geringer*
Eine weitere Möglichkeit eines integrierten kapazitiven Speicherbereiches ist in der am 11. Juli 1972 ausgegebenen US-Patentschrift 3 676 715 mit dem Titel "Semiconductor apparatus for Image Sensing and Dynamic Storage" offenbart. Sie beschreibt die Verwendung einer PN-Schichtdiode, die mit einem variablen Kondensator vom Verarmungstyp als Speicherelement verbunden ist. Die gespeicherte Information wird dabei durch Anwesenheit oder Abwesenheit von Ladungsträgern in einer Verarmungszone dargestellt, die durch eine Feldeffektgateelektrode erzeugt wird. Zum Einschreiben einer logischen Eins oder einer logischen Null in die Speicherzelle sind zwei Verfahrensschritte notwendig was in unerwünschter Weise eine Verlängerung der Zykluszeit zur Folge hat.
Eine weitere Ausführungsform einer FET/Kondensatorspeicherzelle ist in der am 5. Dezember 1972 ausgegebenen US-Patentschrift '■ 3 705 391 offenbart, in der die Verwendung einer Anzahl von unabhängig ansteuerbaren Feldeffekt-Transistoren beschrieben ist, die1 über Speicherkapazitäten in Reihe an einer gemeinsamen Eingangs/ j Ausgangsleitung liegen. Diese Speicheranordnung ist in ähnlicher I Weise organisiert und arbeitet ebenso in ähnlicher Weise wie die Speicheranordnung gemäß US-Patent 3 387 286.
Ein Feldeffekttransistor des Verarmungstyps, bei dem die Gate- j elektrode in einem Halbleiterkörper angebracht ist, der eine ;Kanalzone umgibt, ist in der US-Patentschrift 3 295 030 und einem daraus ausgeschiedenen US-Patent 3 327 212 offenbart. Eine ähnliche Art strommodulierter Feldeffekttransistor ist auch der US-Patentschrift 3 430 113 zu entnehmen.
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Obgleich die verschiedensten Ausführungsformen von kapazitiven Speicherelementen bisher bekannt geworden sind, so kann doch
zusammenfassend gesagt werden, daß diese Anordnungen alle gewissen Einschränkungen unterworfen sind, die ihren wirkungsvollen Einsatz in Speichern für Datenverarbeitungsanlagen bisher verhindert hat. Obgleich alle diese bekannten Anordnungen jeweils nur ein einziges aktives Schaltelement und einen einzigen Kondensator als Speicherzelle zum Erzielen größt möglicher Dichte einsetzen, sind die mit bipolaren Elementen arbeitenden Anordnungen deswegen etwas ungünstiger, da dabei Isolationsbereiche oder -Zonen erforderlich sind, während die mit FET-Elementen
arbeitenden Anordnungen hinsichtlich ihres BetriebsVerhaltens
Beschränkungen unterworfen sind. Bei Speicherzellen aus je einer Diode und einem Kondensator unter Ausnutzung des Lawinendurchbruchs ergeben sich gewisse Schwierigkeiten bei der Zuverlässigkeit.
In einer gleichzeitig eingereichten Anmeldung der Anmelderin
mit dem Titel "Multiple Emitter Charge Storage Memory" von
W. D. Pricer vom Juni 1975 ist eine integrierte Speicherschaltung mit kapazitiven Speicherzellen beschrieben, bei der η Informationsbits auf η Kondensatoren gespeichert werden können,
die den mehrfachen Emittern eines bilateral leitfähigen bipolaren Transistors zugeordnet sind. Jeder Kondensator ist dabei für
sich mit einer Bit/Leseleitung verbunden. Der Zugriff zu einer Speicherzelle erfolgt in der Weise, daß der Basis/Kollektorübergang des bipolaren Transistors in Durchlaßrichtung vorgespannt wird. Das Einschreiben von Information erfolgt durch Ansteuerung der Bit/Leseleitungen zum Aufladen oder Entladen des Speicherkondensators während eines Zugriffszyklus. Beim Lesen oder Abfühlen wird der Ladezustand jedes Speicherkondensators dadurch bestimmt, daß das Abfühlpotential sich während eines Zugriffs
auf den Bit/Leseleitungen ändert.
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Zusammenfassung der Erfindung
Aufgabe der Erfindung ist es also, das Betriebsverhalten und die Packungsdichte einer integrierten Halbleiterspeicheranordnung dadurch zu verbessern, daß man Betriebsverhalteh und Schnelligkeit bipolarer Vorrichtungen mit der Packungsdichte von MOSFET-Technologie kombiniert. Die vorliegende Erfindung ist dabei insbesondere auf eine Speicheranordnung unter Verwendung eines Feldeffekttransistors vom Verarmungstyp gerichtet, dessen Gateelektrode den Kanälbereich umgibt, wobei die Gateelektrode als gemeinsame Elektrode betrieben wird. Dabei soll dann ein Speicher niedriger Kapazität und hoher Dichte mit höher Geschwindigkeit geschaffen werden mit einer Selbstbegrenzung der Ströme, so daß im Vergleich mit dem Stand der Technik strombegrenzende Lastwiderstände entfallen können. Dadurch soll erreicht werden, daß die neuartige Speicheranordnung zwar den geringen Leistungsverbrauch von Feldeffekttransistorspeichern jedoch die höhere Geschwindigkeit aus bipolaren Transistoren aufgebauten Speichern aufweist.
Genauer gesägt, soll durch die Erfindung eine Speicherzelle für eine Speicheranordnung geschaffen werden, die einen Transistor verwendet, dessen Steuerelektrode in bezug auf die Eingangselektrode und die Ausgangselektrode gemeinsam benutzt wird, d. h., daß die Steuerelektrode auf einem Bezugspotential liegt und daß das Eingangssignal zwischen Eingangselektrode und Steuerelektrode angelegt und das Ausgangssignal zwischen Ausgangselektrode und Steuerelektrode abgenommen wird.
Diese neuartige, vollständige Speicherzelle läßt sich dabei zusammen mit den notwendigen Anschlußschaltungen während der Herstellung der Speicherzellen auf einer gemeinsamen integrierten Schaltung herstellen. Die erfindungsgemäß aufgebaute Speicheranordnung besteht dabei aus sich kreuzenden Wort- und Bitleitungen und mit den Wort- und Bitleitungen gekoppelten HaIb-
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leiterspeicherzellen, wobei jede Zelle aus einem Kondensator, einem Feldeffekttransistor mit einer Drain-, Source- und Kanalzone besteht sowie einem Kanal, der Source- und Drainzone miteinander verbindet und einer die Kanalzone umgebenden Gateelektrode sowie mit Treiberschaltungen zum Ansteuern der sich kreuzenden Wort- und Bitleitungen. Diese neue Speicheranordnung ist dann in hohem Maße gegen Störungen imun.
Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen im Einzelnen beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung finden sich in den ebenfalls beigefügten Patentansprüchen.
Es zeigen:
Fig. 1 ein erfindungsgemäß aufgebauter Speicher für
wahlfreien Zugriff;
Fig. 2 die in der Schaltung gemäß Fig. 1 verwendeten
Lese- und Schreibimpulse;
Fig. 3 eine Draufsicht auf eine bevorzugte Ausführungsform einer Speicherzelle gemäß der Erfindung;
Fig. 4 eine Schnittansicht längs der Schnittlinie 4-4
in Fig. 3;
Fig. 5 eine Darstellung beim Auslesen einer Zelle;
Fig. 6 eine Darstellung beim Einschreiben einer Zelle
in der zuvor eine Null enthalten war;
Fig. 7 eine Kurvenschar bei der für verschiedene Gate-
Sourcespannungen jeweils der Drainstrom über der Drain-Sourcespannung aufgetragen ist;
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Fig. 8 einen erfindungsgemäß aufgebauten Festwertspeicher;
Fig. 9 eine Draufsicht auf eine Zelle in Fig. 8 und
Fig. 10 eine Schnittansicht längs der Schnittlinie
10-10 in Fig. 9.
Beschreibung einer bevorzugten Ausführungsform
Fig. 1 zeigt schematisch eine gemäß der Erfindung aufgebaute wortorganisierte Speicheranordnung für wahlfreien Zugriff. Die dargestellte Schaltung besteht aus zwei Worten zu je zwei Bits. Für die vorliegende Beschreibung und Ausführungsform sei angenommen, daß der Feldeffekttransistor des Verarmungstyps ein N-Kanal-Feldeffekttransistor sein soll. Die beiden Bitleitungen sind in Fig. 1 mit 10 und 20 bezeichnet. Selbstverständlich kann die Anordnung jede beliebige Anzahl von Bitleitungen mit jeweils jeder gewünschten Anzahl von Bits aufweisen, obgleich hier nur zwei Bitleitungen mit je zwei Bits dargestellt sind. An jeder Bitleitung 10 und 20 sind zwei Zellen angekoppelt. Dabei ist die Bitleitung 10 mit den Zellen 11 und 12 gekoppelt und die Bitleitung 20 mit den Zellen 21 und 22. Jede Zelle besteht aus einem Transistor und einem Kondensator und speichert ein Bit. Die Zellen 11 und 12 bestehen daher aus den Transistoren TIl bzw. T12 und den Kondensatoren CIl bzw. C12, während die Zellen 21 und 22 die Transistoren T21 bzw. T22 und die Kondensatoren C21 bzw. C22 enthalten. Jede Bitleitung 10 und 20 ist außerdem an einer Bitleitungstreiberstufe 25 bzw. 26 und einem entsprechenden Leseverstärker 27 bzw. 28 angeschlossen. Die Bittreiberstufen 25 und 26 können dabei an ihrer jeweiligen Bitleitung ausgewählte Potentiale anlegen.
Die Transistoren TIl und T12 mit der Bitleitung 10 und die Tansistoren T21 und T22 mit der Bitleitung 20 sind für die An-
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steuerung in zwei Reihen angeordnet und die Sourceelektroden jedes der Transistoren jeder gegebenen Reihe sind mit einer entsprechenden Wortleitung 29 und über die entsprechenden Kondensatoren mit der Wortleitung 30 verbunden. So bilden beispielsweise die Transistoren TIl und T21 eine Reihe und sind mit ihren Sourceelektroden über die entsprechenden Kondensatoren CIl bzw. C21 mit der Wortleitung 29 verbunden, während die Transistoren T12 und T22 eine zweite Reihe bilden und mit ihren Sourceelektroden über die entsprechenden Kondensatoren C12 und C22 mit der Wortleitung 30 verbunden sind. Jede Wortleitung 29 und 30 ist mit einer entsprechenden Worttreiberstufe 31 bzw. 32 verbunden, die entsprechende Auswahlpotentiale an die jeweilige Wortleitung abzugeben vermag. Die Gateelektrode jedes der Transistoren TIl und T21 ist über eine Gateleitung 33 mit einer Gatetreiberstufe 25 verbunden, während die Gateelektroden der Transistoren T12 und T22 über eine Gateleitung 34 mit einer Gatetreiberstufe 36 verbunden sind.
Für die Erklärung soll zunächst angenommen werden, daß ein entladener Kondensator in einer Speicherzelle eine binäre Eins und ein voll aufgeladener Kondensator eine binäre Null darstellt. Wenn man daher in einen Kondensator einer bestimmten Zelle eine Ladung einspeichert, so stellt das das Einschreiben einer Null dar, während das Entladen eines Kondensators dem Einschreiben einer Eins entspricht. Wenn ein Kondensator einer Zelle aufgeladen oder Entladen ist, dann ist der Zustand der Zelle eindeutig feststellbar und dieser eindeutig feststellbarer Zustand kann ohne Beeinflussung einer benachbarten Zelle zu beiden Seiten der gleichen Wortleitung oder der gleichen Bitleitung ausgelesen werden. Zum Auslesen der Zellen der Speicheranordnung werden die Bitleitungen auf eine Vorspannung gebracht, während die entsprechenden Gate- und Wortleitungen der auszulesenden Zellen geerdet werden. Da durch diese Leseoperation der Kondensator aufgeladen wird, wird damit automatisch in jeder gelesenen Zelle eine Null eingeschrieben, so daß die einmal eingespeicherte
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Information zerstört wird, wodurch es erforderlich wird, daß eine ausgelesene Eins erneut eingespeichert wird.
Der Leseverstärker muß dabei nicht nur in der Lage sein, eine Eins zu lesen, sondern muß außerdem diese Eins wiederum in die gelesene Zelle einspeichern können. Ein dafür brauchbarer Leseverstärker müßte daher aus einer Stromdetektorschaltung und einer taktmäßig betriebenen Verriegelungsschaltung bestehen, die durch eine gelesene Eins in einen Betriebszustand geschaltet wird, durch die die Bitleitung während eines Schreibzyklus auf Erdpotential gebracht wird.
In dem folgenden besonderen Beispiel werden nur eine einzige Wortleitung 29 und die Gateleitung 33 füreine Schreib- und Leseoperation der Speicheranordnung benutzt. Zunächst sei angenommen, daß der Kondensator GIl, der mit dem Transistor TIl verbunden ist, voll entladen ist, d* h., die Speicherung einer binären Eins darstellt, während der mit Transistor T21 gekoppelte Kondensator C21 voll aufgeladen sein soll, d. ti., eine binäre Null gespeichert hält. Zum Zeitpunkt TO in Fig. 2 sind alle Speicherzellen in ihrem Ruhezustand, in dem die Bitleitung 10 und 20 auf +4 Volt, die Gateleitungen 33 und34 auf -3 Volt liegen, während die Wortleitungen 29 und 30 beide auf +4 Volt liegen. Zum ZeitpunktTl wird eine Lesezyklus eingeleitet, und die Gatetreiberstufe steuert dabei das Potential der Gateleitung von -3 Volt auf Erdpotential oder 0 Volt, wie dies durch den Impuls in Fig. 2 dargestellt ist. Gleichzeitigt steuert die Worttreiberstufe 31 die Wortleitung 29 in der Weise an, daß sie entsprechend Impuls 41 Fig. 2 von +4 Volt auf 0 Volt geht. Die Bitleitungen 10 und 20 bleiben auf +4 Volt. Unter diesen Bedingungen leiten beide Transistoren TIl und T21. Da jedoch der Kondensator CIl entladen ist, besteht zwischen Gate- und Drainelektroden des Transistors TIl Wullpoteritial, so daß der augenblickliche Arbeitpunkt des Transistors TIl irgendwo auf der Vgs =0, Kurve 71 in Fig. 7 liegt. Da das Augenblickspotential auf CIl 0 ist, beträgt die
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Drain-Sourcespannung VDg = +4 Volt, die gestrichtelte senkrechte Gerade 70 in Fig. 7. Der augenblickliche Arbeitspunkt 72 muß daher am Schnittpunkt dieser beiden Linien liegen.
Der anfängliche Drainstrom wird dann durch diesen Arbeitspunkt 72 eindeutig bestimmt und ist sehr hoch, wie dies die Impulsspitze 43 in Fig. 2 zeigt. Bei weiterfließendem Drainstrom lädt sich der Kondensator auf, da auf der Seite des Transistors TIl in bezug auf die Seite der Wortleitung 29 ein positives Potential herrscht. Die Kondensatorspannung bewirkt nun, daß die Gateelektrode durch das gleiche Potential in Sperrichtung vorgespannt wird und bewirkt außerdem, daß die Drain-Sourcespannung um den gleichen Betrag verringert wird, so daß der Arbeitspunkt der Ortskurve 73 in Fig. 7 folgt. Wenn die Spannung auf dem Kondensator bis auf die Gate-Sourcespannung ansteigt, dann fällt der Strom rasch ab und der Transistor wird gesperrt. Dieser Stromimpuls 43 kann in eine Spannung umgesetzt und zur Einstellung einer taktmäßig gesteuerten Verriegelungschaltung im Leseverstärker 27 eingesetzt werden. Die Verriegelungsschaltung ist dabei so aufgebaut, daß sie, nachdem sie eingestellt ist, während des Schreibzyklus die Bitleitung auf Erdpotential bringt.
Während dieses Lesezyklus stellt der Leseverstärker 28 nur einen kleinen oder gar keinen Stromfluß fest, da die auf dem Kondensator C21 gespeicherte Ladung ein Gate-Sourcepotential liefert, das den Transistor 21 nahezu gesperrt hält. Der kleine Stromimpuls 44 in Fig. 2 wird durch das Wiederaufladen des Kondensators C21 verursacht, wobei diese Wiederaufladung durch eine kleine Entladung während des Ruhezustandes der Vorrichtung erforderlich geworden sein kann. Dieser Stromimpuls stellt dabei die Verriegelungschaltung im Leseverstärker 28 nicht ein.
Da die Gateleitung 34 und die Wortleitung 30 der Transistoren TIl und T22 ständig auf -3 Volt bzw. +4 Volt lagen, sind die
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Transistoren T12 und T22 gesperrt. Zum Zeitpunkt T2 nach vollständigem Aufladen des Kondensators CIl ist der Lesezyklus beendet. Für diesen Zweck wird die Wortleitung 29 wiederum auf ihre Ruhespannung von +4 Volt angehoben, während die Gateleitung auf ihre Ruhespannung von -3 Volt gebracht wird, und die Transistoren TIl und T21 werden gesperrt.
Durch diesen Lesezyklus wird die zuvor in der Zelle 11 eingespeicherte Eins zerstört, da der Kondensator CIl nunmehr aufgeladen ist, d. h., in der Zelle 11 ist nunmehr eine Null eingeschrieben. Wenn aber gewünscht wird, daß die Zelle 11 weiterhin eine Eins gespeichert halten soll, dann muß diese Eins erneut in diese Zelle eingeschrieben werden, d. h., der Kondensator CIl muß entladen werden. Die Eins kann also in die Zelle 11 wie folgt wieder eingespeichert werden: Zum Zeitpunkt T3 wird den Leseverstärkern 27 und 28 ein Taktimpuls zugeführt, die zuvor eingestellte Verriegelungsschaltung im Leseverstärker 27 bringt die Bitleitung auf Erdpotential, wie diese durch den Impuls 46 angedeutet ist. Gleichzeitig geht, wie durch den Impuls 45 angedeutet, die Gateleitung 33 auf Erdpotential. Die Wortleitung 29 bleibt auf +4 Volt. Der Transistor TIl wird erneut leitend und die im Kondensator 11 eingeführte Spannung wird über den Transistor nach der geerdeten Bitleitung 10 entladen. Dieser Entladestrom würde durch den Leseverstärker als ein negativ gerichteter Impuls 47 erkannt werden. Da die Verjriegelungsschaltung im Leseverstärker 28 durch den Impuls 44 nicht eingestellt war, bleibt die Bitleitung 20 auf +4 Volt', der Transistor T21 schaltet nicht ein, und der Kondensator C21 bleibt geladen. Hält man dann, wenn die Bitleitung 10 auf Erdpotential gebracht wird, die Gateleitung 34 auf -3 Volt, dann bleiben die Transistoren T12 und T22 in ihrem Sperrzustand, und jdie Zellen 12 und 22 werden nicht beeinflußt. Auf diese Weise !können die Zellen ausgelesen und wieder eingeschrieben werden· Nach einem Schreibzyklus würde die Verriegelungsschaltung wieder !zurückgestellt.
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Für eine vollständige Beschreibung der Arbeitsweise der einzelnen in Fig. 1 gezeigten Transistorzellen wird auf die Fign. 3, 4, 5, 6 und 7 verwiesen. Nur der Erläuterung halber zeigt Fig. 3 eine Draufsicht einer bevorzugten Ausführungsform der Zelle 11 in Fig. 1. Fig. 4 zeigt eine Querschnittsansicht der gleichen Zelle. Fign. 5 und 6 zeigen stark vergrößert den Kanalbereich in Fig. 4. Der Transistor TIl der Zelle 11 wird dabei in einem P leitendem Halbleiterkörper 50 aus homogenem elementarem Halbleitermaterial mit einem spezifischen Widerstand von 1 bis 20 ficm hergestellt. Dabei wird der Transistor TIl durch Eindiffundieren einer N-leitenden Zone 51 und einer P-leitenden Zone 52 im Halbleiterkörper 50 gebildet. Die Zone 51 dient dabei als Drainzone des Transistors TIl und entspricht der Kollektorzone in integrierten bipolaren Transistoren. Diese Zone 51 ist von dem Halbleiterkörper 50 umgeben. Die zweite eindiffundierte Zone 52 aus P-leitendem Material dient als Gateelektrode des Transistors TIl und bildet einen PN-Übergang 60 mit der Zone 51. Diese Gatezone weist eine kreisförmige öffnung auf. Diese kreisförmige öffnung macht es möglich, daß das die Zone 51 bildente N-leitende Material sich mesaartig nach der Oberfläche des Halbleiterkörpers erstreckt und den Kanalbereich 55 bildet. Der obere Teile dieses Kanalbereichs ist die Source des Transistors TIl. über der Oberfläche des Halbleiterkörpers liegt eine Isolierschicht 53. Diese Isolierschicht kann beispielsweise aus Siliziumdioxid bestehen mit einer Dicke von 6000 bis 8000 A*. Diese Isolierschicht 53 wird dabei in üblicher Weise, wie zum Beispiel durch Ätzen, bearbeitet, zur Herstellung einer über dem Kanalbereich 55 liegenden öffnung 54. Eine dünne Oxidschicht 56 mit einer Dicke von angenähert 300 8 wird dann wiederum über dem Kanalbereich 55 aufgewachsen, so daß bei normaler Betriebsspannung Ladungsträger von dem Kanalbereich nicht durch das Oxid tunneln können. Nach Herstellung dieser dünnen Oxidschicht 56 werden öffnungen 58 und 59 durch die Oxidschicht 53 hergestellt, zum Freilegen der N-leitenden Zone 51 und der P-leitenden Zone 52. Die Bitleitung 10 wird in Form einer Metallisierung
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auf der Oberfläche der Halbleitervorrichtung angebracht und stellt durch die öffnung 58 eine leitenden Verbindung mit der Zone 51 her. Die Gateleitung 33 wird in der Weise niedergeschlagen, daß eine leitende Verbindung mit der Gatezone 52 durch die Öffnung 59 hergestellt wird, während die Wortleitung 29 in der Weise niedergeschlagen wird, daß sie oberhalb der dünnen Oxidschicht 56 über dem Kanalbereich 55 liegt. Die oberhalb der dünnen Oxidschicht 56 niedergeschlagene Wortleitung 29 dient dabei als ein Beleg des Kondensators CIl* Der andere Beleg des Kondensators CIl ist die obere Oberfläche des Kanalbereichs 55. ■ .' .;■"'. ■.'■■'.' . : : / -■■".-■-■"'■"■■■
Verschiedene Verfahren und Techniken zur Herstellung der verschiedenen Schichten der Gateoxide, der Elektroden, der dotierten Zonen usw. sind dem Fachmann geläufig ,so daß eine ins Einzelne gehende Beschreibung dieser Verfahren nicht erforderlich ist.
Der zwischen der oberen Oberfläche des Kanalbereichs 55 und der Wortleitung 29 durch die dünne Oxidschicht56 gebildete Kondensator CIl kann unmittelbar unterhalb der Oberfläche des Halb-* leiterkörpers in dem Kanalbereich 55 eine Ladung enthalten. Wie bereits erwähnt,kann das Auftreten einer solchen Ladung in dem Kanalbereich zur Darstellung einer binären Null verwendet werden. Wenn an der Oberfläche des Kanalbereichs 55 unterhalb der Wortleitung 29 der dort gebildete Kondensator nicht aufgeladen ist, dann stellt die Abwesenheit solcher Ladungen eine binäre Eins dar. Der auf diese Weise gebildete Kondensator kann durch Aufladen oder Entladen bewirken, daß der hier beschriebene Feldeffekttransistor des Verarmungstyps in Verbindung mit diesem Kondensator als Speicherzelle benutzt werden kann.
Zur weiteren Erläuterung der Arbeitsweise der Speicherzelle sei auf Fig. 5 Bezug genommen, in der der Kanälbereich 55 der Fig. 4 dargestellten Halbleitervorrichtung stark vergrößert gezeigt ist. Ursprünglich enthält der Kondensator keine Ladung und die
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Zelle befindet sich in ihrem Ruhezustand, d. h., die Wort- und Bitleitungen 10 und 29 liegen auf einer Spannung von +4 Volt, und die Gateleitung 33 liegt auf -3 Volt. Da ursprünglich in dem Kondensator CIl, der durch die Leitung 29, die dünne Oxidschicht 56 und die Oberseite des Kanalsbereiches 55 gebildet wird, keine Ladung gespeichert ist, tritt die auf der Leitung 29 liegende Spannung, d. h. +4 Volt, auch auf der Oberseite des Kanalbereichs 55 auf. Dadurch wird aber der zwischen den Zonen 52 und 51 bestehende PN-Übergang stark in Sperrichtung vorgespannt und bildet eine Verarmungszone 61 rund um den PN-Übergang 60. Der Erläuterung halber sind nur die Grenzen dieser Verarmungszone 61 in der N-leitenden Zone 51 in gestrichelten Linien in Fig. 5 eingezeichnet. In die mit der Gatezone 52 verbundene Gateleitung 33 und die Wortleitung 29 von ihrer Ruhespannung auf Erdpotential gebracht werden, wird ein Spannungsimpds über die kapazitive Kopplung der dünnen Oxidschicht 56 nach der Oberseite des Kanalbereichs 55 übertragen, und die auf der Oberseite des Kanals befindliche Verarmungszone schrumpft zusammen und bildet eine Tasche 62. Der Grund dafür ist, daß die einzige Spannung, die die Verarmungszone 31 bilden kann, aus dem Kontaktpotential besteht, da sich aus den Dotierungsniveaus des Kanalbereichs 55 und der Gateelektrode 52 ergibt. Diese Verzerrung und Einschnürung der Verarmungszone setzt sich von der Tasche 62 nach unten fort, so daß ein durchgehender leitender Kanal in dem nicht verarmten Teil der Zone 51 unterhalb der Gateelektrode gebildet wird. Zu diesem Zeitpunkt liegt die eine Seite der dünnen Oxidschicht 56 über die metallische Wortleitung 29 an Masse, während die andere Seite über den leitenden Strompfad 63 und Tasche 62 über den Kanalbereich 55 an +4 Volt angeschlossen ist, so daß der augenblickliche Arbeitspunkt des Transistors TIl irgendwo auf der Kurve 71 in Fig. 7 für Vgs = 0 liegt. Da außerdem das augenblickliche Potential auf dem Kondensator CIl O ist, beträgt das Drain-Sourcepotential V_.o = +4 Volt, wie dies durch die gestrichelte senkrechte Linie 70 angedeutet ist. Der augenblickliche Arbeitspunkt 72 muß da-
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her am Schnittpunkt dieser beiden Linien liegen. Der ursprüngliche Drainstrom wird dann in eindeutiger Weise aus diesem Arbeitspunkt 72 bestimmt und ist sehr groß, wie dies durch den Impuls 43 in Fig. 2 angedeutet ist. Ein Ladungsträgerstrom, d. h. ein Drainstrom, wird auf diese Weise eingeleitet und führt über den so gebildeten Kondensator zu einem elektrischen Gleichgewicht. Mit diesem Stromfluß lädt sich der Kondensator auf, und die über dem Kondensator liegende Spannung nimmt zu, so daß die Gatezone schließlich in Sperrichtung vorgespannt wird und der von Drain nach Source fließende Strom um den gleichen Betrag abnimmt, wodurch die zur Unterstützung der Verarmungszone verfügbare Spannung ebenfalls zunimmt, so daß sich die Verarmungszone in den Kanalbereich hinein ausdehnt. Dann dehnt sich die Verarmungszone 60 schließlich so weit aus, daß die leitende Strombahn 63 in dem Kanal abgeschnürt wird, so daß der durch den Kanal fließende Drainstrom in seiner Amplitude rasch abnimmt, wenn die über dem Kondensator liegende Spannung auf die Gate-Sourcespannung ansteigt, so daß der Transistor gesperrt wird. Dies erkennt man aus der Ortskurve 73 in Fig. 7. Da die Verarmungszone 60 sich nunmehr quer über den ganzen Kanalbereich erstreckt und diesen abschnürt, bleibt die in der Tasche 62 auf der Oberseite des Kanalbereichs 55 durch diesen Drainstrom induzierte Ladung erhalten. Wenn die Gateleitung 33 wieder auf -3 Volt gebracht, die Wortleitung 29 auf +4 Volt und die Bit- ; leitung 10 auf 4 Volt gehalten wird, dann wird die Verarmungszone 60 sehr stark in Sperrichtung vorgespannt bleiben. Wegen dieser in der Tasche 62 nunmehr liegenden eingefangenen Ladung enthält der Kondensator CIl gemäß der vorher gemachten An- '_ nähme eine binäre Null. Wenn in die gleiche Speicherzelle, wie in Fig. 2 gezeigt, eine Eins eingespeichert werden soll, dann wird die Gateelektrode 33 wieder auf Erdpotential gebracht, während die Wortleitung 29 auf +4 Volt gehalten wird. Gleich- ; zeitig wird mit dem Anheben der Spannung auf der Gateleitung j die auf der Bitleitung 10 liegende Spannung von +4 Volt auf ;
Erdpotential verringert. Durch Anlegen dieser Spannungen schrumpft;
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die Verarmungszone im unteren Teil des Kanals 55 und bildet einen elektrisch leitenden Strompfad von dem nichtverarmten Bereich der Zone 51 nach oben nach der in der Tasche 62 an der Trennfläche zwischen Oxidschicht und Kanalbereich eingefangenen Ladung. Daher werden alle Ladungen, die zuvor in der Tasche 62 unterhalb der Wortleitung 29 eingefangen waren, nunmehr abgeleitet, und der Kondensator entlädt sich, wie dies Impuls 47 in Fig. 2 zeigt. Da auf dem Kondensator CIl keine Ladungen mehr gespeichert sind, ist er wieder entladen, so daß eine Eins eingespeichert ist. Zum Lesen dieser Eins müssen gleichartige Spannungen wie beim Schreiben einer Null angelegt werden, so daß ein Strom fließt, der durch das Anlegen dieser Spannungen Ladungen einfließen läßt, wobei dieser Stromfluß anzeigt, daß in der zuvor entladenen Zelle eine binäre Eins eingespeichert ist.
Man sieht also, daß zwei Stromamplituden erzeugt werden und daß in dem Kondensator eine ausreichend hohe Spannung eingespeichert werden kann, um sicherzustellen, daß für jeden Ladungszustand der ausgewählten Zelle eine ausreichend hohe Stromdifferenz besteht.
Die hier beschriebene Anordnung zeigt, daß Information in der hier beschriebenen Zelle eingespeichert werden kann und daß in Abhängigkeit von der gespeicherten Spannung ein Drainstrom erzeugt wird, da dadurch entweder das Sourcepotential in bezug auf die Gatespannung angehoben oder abgesenkt wird. Die Differenz in der Stromamplitude wird auf der Bitleitung gemessen und kann als logische Eins oder als logische Null interpretiert werden. Ferner sei darauf verwiesen, daß die auf dem Kondensator befindliche Ladung durch entsprechendes Anlegen von Spannungen an die Wortleitung und die Bitleitung aufgefrischt werden kann. Die neuartige Struktur der Fign. 4 und 5 läßt sich durch zahlreiche bekannte Verfahren wie Ionenimplantation, Doppeldiffusion ■und andere solche Verfahren herstellen, die dem Fachmann bekannt sind. Das einzige Erfordernis ist, daß der vertikale
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Kanalbereich 55 aus dem gleichen Material besteht/ daß er am einen Ende einer vergrabenen Bitleitung endet und am anderen Ende an der unterhalb einer dünnen Oxidschicht unterhalb der Wortleitung liegenden Oberfläche endet und daß der Kanal von einer Gatezone eines Materials des entgegengesetzten Leitungstyps vollständig umgeben ist.
Es sei ferner darauf verwiesen, daß man durch Weglassen der Oxidschicht 56 und durch unmittelbaren Anschluß der Wortleitung an den Kanalbereich 55 einen Festwertspeicher statt eines Speichers mit wahlfreiem Zugriff herstellen kann. Die Schaltung eines Festwertspeichers ist dabei in Fig. 8 gezeigt, wobei Treiberstufen für die Gateelektroden nicht erforderlich sind. Fign. 9 und 10 zeigen eine Draufsicht und eine Schnittansicht einer solchen Anordnung. Die gesamte Anordnung wird aus vier Transistoren 81, 82, 83 und 84 gebildet, die mit geerdeter Gateelektrode betrieben werden. Diese Transistoren 81, 82, 83 und 84 werden in einem Halbleiterkörper aus P-leitendem Silizium 85 durch beispielsweise Ionenimplantation hergestellt mit vergrabenen N-leitenden Zonen 86 und 87, die mit den Bitleitungen 80 bzw. 90 verbunden sind. Kanäle mit kreisförmigem Querschnitt 88a, 88b, 88c und 88d werden dann durch Implantieren einer N-leitenden Zone mit kreisförmigem Querschnitt von der Oberfläche nach unten in Richtung auf die vergrabenen Zonen 86 und 87 hergestellt. Anschließend wird eine dicke Oxidschicht 93 auf der gesamten Oberfläche des Halbleiterkörpers aufgewachsen und selektiv abgeätzt, um leitende Verbindungen oder Kontakte zwischen der Wortleitung 9Γ und dem Kanal 88a herzustellen. Dadurch wird die Anordnung programmiert. Ein Kontakt zwischen der Wortleitung 91 und dem Kanal 88 zeigt dabei an, daß die Zelle 81 leitend wird und eine logische Eins darstellt, während das Fehlen eines Kontaktes bedeutet, daß die Zelle 83 nicht leitet und damit eine logische Null darstellt. Die Wortleitung 92 ist ebenfalls oberhalb der Oberfläche der Oxidschicht 93 angeordnet und steht in Kontaktverbindung bei-.
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spielsweise mit der Zelle 84, ist dagegen von der Zelle 82 isoliert. Im Betrieb werden die Bitleitungen 80 und 90 und die Wortleitungen 91 und 92 auf +4 Volt gehalten. Zur Auswahl eines bestimmten Wortes wird beispielsweise die Wortleitung 91 von +4 Volt über die Wortlextungstreiberstufe 95 auf Erdpotential gebracht. Da, wie dargestellt die Zelle 81 einen unmittelbaren Anschluß herstellt zwischen Kanal 88a und der Wortleitung 91, fließt der Strom in die Bitleitung 80 und dieser Stromfluß entspricht einer logischen Eins. Die Zelle 83 weist andererseits eine dicke Oxidschicht 93 zwischen sich und der Wortleitung 91 auf, so daß kein Strom in die Bitleitung 90 hineinfließt, was einer logischen Null entspricht. Die nicht ausgewählten Zellen 82 und 84 sind beide mit Source- und Drainelektrode auf +4 Volt in bezug auf ihre Gateelektrode, so daß ihre Kanalbereiche total verarmt sind und kein Strom fließt. Dem Fachmann ist ohne weiteres klar, daß das hier beschriebene Verfahren zum Herstellen dieser neuartigen Halbleiterspeicheranordnung mit bekannten und bereits angewandten Verfahren verträglich ist, so daß Treiberstufen und Pufferspeicher sowie andere Schaltkreise zusammen mit der Speicheranordnung auf einem Halbleiterplattchen untergebracht werden können. Das bestimmte zuvor beschriebene Verfahren hat noch den zusätzlichen Vorteil, daß sich von selbst eine Isolation zwischen den Zellen ergibt.
Es sei ferner darauf verwiesen, daß in dem P-leitendem Substrat langgestreckte Subkollektorzonen eindiffundiert sein können. Nach einer solchen Diffusion eines Subkollektors könnte eine N-leitende epitaxiale Schicht mit der gewünschten Dicke aufgewachsen werden, worauf dann diese epitaxiale Schicht für Isodiffusionen in der Weise maskiert werden könnte, daß epitaxial aufgewachsene Taschen an den Enden der Subkollektoren und außerdem kleine Zonen mit kreisförmigen Querschnitt unmittelbar über den Subkollektoren erzeugt werden könnten, die als die beschriebenen Kanäle benutzt werden könnten. Im Anschluß an die Isolationsdiffusion könnte das Halbleiterplättchen er-
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neut maskiert werden und man könnte dann anschließend, falls erwünscht, eine Emitterdiffusion vorsehen. Derartige Emitterdiffusionen sind nicht notwendig, doch könnten sie für solche Fälle interessant sein, wenn stärkere Stromflüsse gewünscht werden.
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Claims (5)

PATENTANSPRÜCHE
1. Speicheranordnung mit sich kreuzenden Wort- und Bitleitungen sowie die Wortleitungen mit den Bitleitungen koppelnden Speicherzellen, dadurch gekennzeichnet, daß jede Speicherzelle aus einem einen Schichtübergang aufweisenden Feldeffekttransistor (TIl, T21, T12, T22) mit einem von einer Gatezone (52) umgebenen Kanalbereich (55) besteht, an dessen einem Ende der Bitleitung (10, 20) und an dessen anderem Ende die Wortleitung (z.B. 29) angeschlossen ist, während die Gatezone mit einem Bezugspotential verbunden ist.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede Speicherzelle einen Ladungsspeicher (CIl) enthält und daß die Wortleitung (2.9) über diesen Ladungsspeicher mit dem anderen Ende des Kanalbereichs (55) verbunden ist.
3. Speicheranordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß in jeder Speicherzelle der einen Schichtübergang aufweisende Feldeffekttransistor im Halbleiterkörper (50) eine erste Diffusionszone (51) und in dieser eine zweite Diffusionszone (52) enthält, die eine durchgehende öffnung zur Bildung eines Kanalbereichs (55) des gleichen Leitungstyps wie die erste Diffusionszone (51J aufweist, die eine Verbindung zwischen der ersten Diffusionszone (51) und der Oberfläche des Halbleiterkörpers bildet, daß ferner Anschlußelektroden (10, 33) für die erste (51) bzw. zweite Diffusionszone (52) vorgesehen sind und daß über der Sourcezone (52) eine Isolationsschicht (56) und über dieser eine Elektrode (29) angeordnet ist, die zusammen mit dem in seinem oberen Teil als Sourcezone wirkenden Kanalbereich den Ladungspeicher (CIl) bildet.
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4. Speicheranordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß in jeder Speicherzelle die Bitleitung (10, 20) an der als Drainzone arbeitenden ersten Diffusionszone (51), die Wortleitung (29, 30) über dem davon isolierten Kanalbereich (55) und die Gateleitung (33, 34) jeweils an der als Gatezone wirkenden zweiten Diffusionszone (52) angeschlossen ist, und daß die Bitleitungen (10, 20), die Wortleitungen (29, 30) und die Gateleitungen (33) über Bittreiberstufen (25, 26) bzw. Leseverstärker (27, 28), über Worttreiberstufen (31, 32) und Gatetreiberstufen (35, 36) ansteuerbar sind.
5. Speicheranordnung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß in jeder Speicherzelle ein Feldeffekttransistor vom Verarmungstyp benutzt wird.
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