JP2632420B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2632420B2
JP2632420B2 JP1313770A JP31377089A JP2632420B2 JP 2632420 B2 JP2632420 B2 JP 2632420B2 JP 1313770 A JP1313770 A JP 1313770A JP 31377089 A JP31377089 A JP 31377089A JP 2632420 B2 JP2632420 B2 JP 2632420B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSトランジスタとバイポーラトランジスタ
とを組み合せて構成した基本セルを有するBiCMOSゲート
アレイの半導体集積回路に関する。
〔従来の技術〕
近年高速動作が可能で、しかも低消費電力の回路とし
てバイポーラトランジスタとCMOSトランジスタとを組み
合せた、所謂BiCMOSゲートが提案されている。
第12図は従来知られている２入力のNANDゲート（Inte
rnational Conference on Computer Design 428〜433
頁,1984年、日経エレクトロニクス187〜208頁、特開昭5
9−11034号）の回路図であり、図中A,Bは入力端子、M
P1,MP2は第1,第２のPMOSトランジスタ、MN1,MN2は第1,
第２のNMOSトランジスタ、Q1,Q2は第1,第２のバイポー
ラトランジスタ、Ｙは出力端子を示している。入力端子
Ｂは並列的に第１のPMOSトランジスタMP1,第１のNMOSト
ランジスタMN1の各ゲートに接続され、また入力端子Ａ
は同じく並列的に第２のPMOSトランジスタMP2,第２のNM
OSトランジスタMN2の各ゲートに接続されている。
第1,第２のPMOSトランジスタMP1,MP2は夫々そのソー
ス，基板同士を相互に接続した状態で電源（電圧Vcc）
に接続すると共に、第１のバイポーラトランジスタQ1の
コレクタに接続され、また各ドレインを相互に接続した
状態で第１のバイポーラトランジスタQ1のベースに接続
すると共に、抵抗R1を介在させて第２のNMOSトランジス
タMN2のドレインに接続されている。
一方、第1,第２のNMOSトランジスタMN1,MN2は、その
ドレインとソースとを相互に接続され、第２のNMOSトラ
ンジスタMN2のドレインと抵抗R1との中間点は第１のバ
イポーラトランジスタQ1のエミッタ，第２のバイポーラ
トランジスタQ2のコレクタに接続されると共に、出力端
子Ｙに接続されている。また第１のNMOSトランジスタMN
1のソースは第２のバイポーラトランジスタQ2のベース
に接続すると共に、抵抗R2を介在させて第1,第２のNMOS
トランジスタMN1,MN2の基板及び第２のバイポーラトラ
ンジスタQ2のエミッタと共に接地されている。C1は出力
端子Ｙと接地点との間に形成されている寄生の負荷容量
である。
而してこのような２入力NANDゲート回路は入力端子Ａ
及びＢ、或いはＡ又はＢがローレベル電位（接地電位）
のときは第1,第２のNMOSトランジスタMN1,MN2の双方、
又は一方がオフとなり、第２のバイポーラトランジスタ
Q2のベースは抵抗R2を介在させてベースに接地されてい
て、オフ状態となっている。
一方、第1,第２のPMOSトランジスタMP1,MP2の双方又
は一方はオン状態にあり、出力端子Ｙからはハイレベル
（Vccに相当）の信号が出力される。第１のバイポーラ
トランジスタQ1は出力端子Ｙの電位が接地電位乃至Vcc
−VBE（Q1）の間の値のときはオン、またVcc−V
BE（Q1）以上の値になるとオフとなる。なお、V
BE（Q1）は第１のバイポーラトランジスタQ1のベース・
エミッタ順方向電圧である。
この状態から入力端子Ａ及びＢの電位がハイレベルに
なると第1,第２のPMOSトランジスタMP1,MP2、第１のバ
イポーラトランジスタQ1はいずれもオフ状態となり、ま
た第1,第２のNMOSトランジスタMN1,MN2がオンし、負荷
容量CLの電荷が引き抜かれて抵抗R2へ電流が流れ、第２
のバイポーラトランジスタQ2のベース電圧が上昇してオ
ンする。
第２のバイポーラトランジスタQ2がオンすると負荷容
量CLの電荷が急激に引き抜かれて出力端子Ｙの電位が下
がり、第２のバイポーラトランジスタQ2は出力端子Ｙの
電位が第２のバイポーラトランジスタQ2のベース・エミ
ッタ順方向電圧であるVBE（Q2）を越える範囲でオン、
これ以下ではオフ状態となり、第1,第２のNMOSトランジ
スタMN1,MN2のオン抵抗と抵抗R2の値に従って負荷容量C
Lの電荷を放電してゆくこととなる。
従ってBiCMOSゲートでは論理ゲートの出力の過渡変化
時においてのみ第1,第２のバイポーラトランジスタQ1,Q
2がオンし、高速に負荷容量CLの電荷を放電することと
なり、定常状態では第1,第２のバイポーラトランジスタ
Q1,Q2がオフしているから不用な電流が流れず、CMOSゲ
ート並みの低消費電流を保持し、出力負荷容量に対しCM
OSゲートの数倍の高速動作が可能となる。
ところでこのような２入力NAND回路を、例えばゲート
アレイとして構成する場合にはCustom Integrated Circ
uits Conference 562〜564頁1986年、或いは電子材料49
〜52頁1987年７月号等から類推してみると第13図に示す
a,bで囲われた領域を基本セルとして、これを第14図に
示す如くマスターチップ上に配列したものとなると考え
られる。
第13図は第12図に示した如き２入力NANDゲート及びBi
CMOSゲートの基本セルのパターン図であり、第２のバイ
ポーラトランジスタQ2の領域（ｉ）、抵抗R2の領域（i
i）、第1,第２のNMOSトランジスタMN1,MN2の領域（ii
i）、第1,第２のPMOSトランジスタMP1,MP2の領域（i
v）、抵抗R1の領域（ｖ）、第１のバイポーラトランジ
スタQ1の領域（vi）を縦方向に並べて配置した構造であ
る。
なおハッチングを付して示す領域はいずれもアルミ配
線層を示している。
第14図はゲートアレイのマスターチップの構成図であ
り、入出力バッファ領域１の内側に基本セル３を横一列
に並べた基本セル列２が形成され、配線領域４内にはス
ライス工程で基本セル３間を結ぶ配線が施される。ゲー
トアレイでは通常自動配置配線によって基本セル３上の
配線及び基本セル３間の配線を行うための配線格子が設
定され、この格子上に配線がおかれることとなる。
第15図は従来から知られているインバータゲートの回
路図（特開昭54−148469）であり、図中INは入力端子、
MPはPMOSトランジスタ、MNはNMOSトランジスタ、BNはNP
Nトランジスタ、BPはPNPトランジスタ、OUTは出力端子
を示している。入力端子INは並列的にPMOSトランジスタ
MP,NMOSトランジスタMNの各ゲートに接続されている。
PMOSトランジスタMPはそのソース，基板同士を相互に
接続した状態で電源（電圧Vcc）に接続すると共に、NPN
トランジスタBNのコレクタに接続され、またドレインは
NPNトランジスタBN,PNPトランジスタBPのベース及びNMO
SトランジスタMNのソースに接続されている。NMOSトラ
ンジスタMNのドレインはその基板,NPNトランジスタBNの
コレクタと共に接地（GND）されている。
PNPトランジスタBPのエミッタはNPNトランジスタBNの
エミッタと共に出力端子OUTに接続されている。CLは出
力端子OUTと接地点との間に形成されている寄生の負荷
容量である。
而してこのようなインバータゲート回路は入力端子IN
がローレベル電位（接地電位）のときはPMOSトランジス
タMPがオン,NMOSトランジスタMNがオフし、NPNトランジ
スタBNのベース電位がハイレベルとなり、NPNトランジ
スタBNがオンする。一方、PNPトランジスタBPはそのベ
ース電位がハイレベルであるためオフし、従って負荷容
量CLは充電され、出力端子Ｙからはハイレベルの信号が
出力される。
この状態から入力端子INがハイレベルになると、PMOS
トランジスタMPがオフ,NMOSトランジスタMNがオンし、N
PNトランジスタBNのベース電位がローレベルとなり、NP
NトランジスタBNがオフする。一方、PNPトランジスタBP
はそのベース電位がローレベルであるためオンし、従っ
て負荷容量CLは放電され、出力端子Ｙからはローレベル
の信号が出力される。
ところでこのようなインバータ回路を構成する基本セ
ルとしては、例えばCustom Integrated Circuits Confe
rence 562〜564頁1986年、或いは電子材料49〜52頁1987
年７月号等から類推してみると第16に示すようになると
考えられる。
第16図は第15図に示した如きインバータ回路の基本セ
ルのパターン図であり、第16図において（iv）はPMOSト
ランジスタMPの領域、（iii）はNMOSトランジスタMNの
領域、（vii）がNPNトランジスタBNの領域、（viii）が
PNPトランジスタBPの領域である。
〔発明が解決しようとする課題〕
ところで第13,16図に示す如き従来のBiCMOSゲートア
レイでは論理ゲートの過渡変化時においてのみNPNトラ
ンジスタBN,PNPトランジスタBPが相補動作し定常状態で
不用な電流が流れず、またCMOSゲートよりも負荷駆動能
力の高いバイポーラトランジスタを用いて負荷容量CLを
充放電しているため、低消費電流を保持し且つ高速動作
が可能となる。
しかしその反面においては素子数の増加のため集積度
が低下し、特にゲートアレイでは基本セルをアレイ状に
配列するために素子数が多く、集積度の低下が一層顕著
になるという問題があった。
本発明はかかる事情に鑑みなされたものであって、そ
の目的とするところは基本セルの面積を低減出来、高集
積化を達成出来るようにした半導体集積回路を提供する
にある。
〔課題を解決するための手段〕
本願の第１発明は、CMOSトランジスタとバイポーラト
ランジスタとを組み合わせた基本セルを有するBiCMOSゲ
ートアレイの半導体集積回路において、夫々一列に形成
されたPMOSトランジスタの領域及びNMOSトランジスタの
領域と、前記PMOSトランジスタの領域のソース／ドレイ
ン領域の一部に接してベース領域を、また該ベース領域
内にエミッタ領域を夫々有し、前記PMOSトランジスタが
形成されるＮウエルの電極取り出し領域をコレクタとす
る第１のバイポーラトランジスタの領域とを備えた基本
セルを有することを特徴とする。
本願の第２発明は、CMOSトランジスタとバイポーラト
ランジスタとを組み合わせた基本セルを有するBiCMOSゲ
ートアレイの半導体集積回路において、各PMOSトランジ
スタのソース／ドレインに接して夫々独立に形成された
複数のベース領域と、該ベース領域中に形成されたエミ
ッタ領域とを有し、コレクタは共通の領域として形成さ
れた多数のバイポーラトランジスタの領域を設け、バイ
ポーラトランジスタを動作させる場合には前記一のベー
ス領域に隣接するPMOSトランジスタのゲートを回路の最
高電位に接続してオフトランジスタとし、近隣のベース
領域から当該ベース領域を電気的に分離するようにした
ことを特徴とする。
本願の第３発明は、CMOSトランジスタとバイポーラト
ランジスタとを組み合わせた基本セルを有するBiCMOSゲ
ートアレイの半導体集積回路において、夫々一列に形成
されたPMOSトランジスタの領域及びNMOSトランジスタの
領域と、前記PMOSトランジスタの領域のソース／ドレイ
ン領域の一部に接してベース領域を、また該ベース領域
内にエミッタ領域を夫々有し、前記PMOSトランジスタが
形成されるＮウエルの電極取り出し領域をコレクタとす
るNPNトランジスタの領域と、前記NMOSトランジスタの
領域のソース／ドレイン領域の一部に接してベース領域
を、また該ベース領域内にエミッタ領域を夫々有し、前
記NMOSトランジスタの取り出し領域をコレクタとするPN
Pトランジスタの領域とを備えた基本セルを有すること
を特徴とする。
本願の第４発明は、CMOSトランジスタとバイポーラト
ランジスタとを一方向に組み合わせた基本セルを前記一
方向と交叉する他方向に複数有するBiCMOSゲートアレイ
の半導体集積回路において、前記他方向に相隣するMOS
トランジスタのゲート間にバイポーラトランジスタのベ
ース領域を設けてあることを特徴とする。
本願の第５発明は、ベース領域内にバイポーラトラン
ジスタのエミッタ領域を設けてあることを特徴とする。
本願の第６発明は、ベース領域はMOSトランジスタの
ソース／ドレイン領域に接していることを特徴とする。
本願の第７発明は、PMOSトランジスタとNMOSトランジ
スタとを一方向に組み合わせたCMOSトランジスタを有す
る基本セルを前記一方向と交叉する他方向に複数有する
BiCMOSゲートアレイの半導体集積回路において、前記他
方向に相隣するMOSトランジスタのゲートを該トランジ
スタがオン状態となるべき電位を供給する部分に接続
し、これらのソース・ドレイン間のトランジスタ領域を
抵抗となしてあることを特徴とする。
本願の第８発明は、複数のMOSトランジスタのゲート
が一方向に並設されたゲートアレイの半導体集積回路に
おいて、前記ゲート間に一導電型のウエルが形成してあ
り、該ウエルに他導電型のバイポーラトランジスタのベ
ース領域を形成し、該ベース領域にMOSトランジスタの
ソース／ドレイン領域を接して形成し、NMOSトランジス
タとPNPトランジスタとを、またPMOSトランジスタとNPN
トランジスタとをそれぞれ合体的に構成してあることを
特徴とする。
本願の第９発明は、複数のMOSトランジスタのゲート
が一方向に並設されたゲートアレイの半導体集積回路に
おいて、前記ゲート間に一導電型のウエルが形成してあ
り、該ウエルに他導電型のバイポーラトランジスタのベ
ース領域を形成し、該ベース領域にMOSトランジスタの
ソース／ドレイン領域を接して形成し、NMOSトランジス
タとPNPトランジスタとを、またPMOSトランジスタとNPN
トランジスタとをそれぞれ合体的に構成すると共に、前
記NMOSトランジスタ及びPMOSトランジスタを前記一方向
と交叉する他方向に並設したことを特徴とする。
本願の第10発明は、並列接続された２つのPMOSトラン
ジスタと、直列接続された２つのNMOSトランジスタと、
これらの間に介装された抵抗と、そのベース及びエミッ
タを前記抵抗の両端に接続してあるバイポーラトランジ
スタとを備え、２入力の一方を前記並列接続されたPMOS
トランジスタの一方のゲート端子と前記直列接続された
NMOSトランジスタの一方のゲート端子に２入力の他方を
各他方のPMOSトランジスタのゲート端子及びNMOSトラン
ジスタのゲート端子に夫々与え、バイポーラトランジス
タから出力を得るようにしてある２入力NANDゲートにお
いて、前記バイポーラトランジスタは、CMOSトランジス
タとバイポーラトランジスタとを一方向に組み合わせた
基本セルを前記一方向と交叉する他方向に複数有するBi
CMOSゲートアレイの一部をなし、前記他方向に相隣する
MOSトランジスタのゲート間にそのベース領域を設けて
あり、前記抵抗は、前記BiCMOSゲートアレイの前記他方
向に相隣するMOSトランジスタのゲート間の拡散領域で
構成してあることを特徴とする。
本願の第11発明は、並列接続された２つのPMOSトラン
ジスタと、直列接続された２つのNMOSトランジスタと、
これらの間に介装された抵抗用トランジスタと、そのベ
ース及びエミッタを前記抵抗用トランジスタの両端に接
続してあるバイポーラトランジスタとを備え、２入力の
一方を前記並列接続されたPMOSトランジスタの一方のゲ
ート端子と前記直列接続されたNMOSトランジスタの一方
のゲート端子に、２入力の他方を各他方のPMOSトランジ
スタのゲート端子及びNMOSトランジスタのゲート端子に
夫々与え、バイポーラトランジスタから出力を得るよう
にしてある２入力NANDゲートにおいて、CMOSトランジス
タとバイポーラトランジスタとを組み合わせた基本セル
を有するBiCMOSゲートアレイの一部として構成され、前
記バイポーラトランジスタは、PMOSトランジスタのソー
ス／ドレインに接して形成されたベース領域と、該ベー
ス領域中に形成されたエミッタ領域とを備えることを特
徴とする。
本願の第12発明は、並列接続された２つのPMOSトラン
ジスタと、直列接続された２つのNMOSトランジスタと、
これらの間に介装された抵抗用トランジスタと、そのベ
ース及びエミッタを前記抵抗用トランジスタの両端に接
続してあるバイポーラトランジスタとを備え、２入力の
一方を前記並列接続されたPMOSトランジスタの一方のゲ
ート端子と前記直列接続されたNMOSトランジスタの一方
のゲート端子に、２入力の他方を各他方のPMOSトランジ
スタのゲート端子及びNMOSトランジスタのゲート端子に
夫々与え、バイポーラトランジスタから出力を得るよう
にしてある２入力NANDゲートにおいて、前記バイポーラ
トランジスタは、CMOSトランジスタとバイポーラトラン
ジスタとを一方向に組み合わせた基本セルを前記一方向
と交叉する他方向に複数有するBiCMOSゲートアレイの一
部をなし、前記他方向に相隣するMOSトランジスタのゲ
ート間にそのベース領域を設けてあることを特徴とす
る。
本願の第13発明は、直列接続されたPMOSトランジスタ
及びNMOSトランジスタと、直列接続されたNPNトランジ
スタ及びPNPトランジスタとを備え、PMOSトランジスタ
及びNMOSトランジスタの接続点をNPNトランジスタ及びP
NPトランジスタのベースに接続してあり、PMOSトランジ
スタ及びNMOSトランジスタのゲートを入力とし、NPNト
ランジスタ及びPNPトランジスタの接続点を出力とする
インバータゲートにおいて、CMOSトランジスタとバイポ
ーラトランジスタとを組み合わせた基本セルを有するBi
CMOSゲートアレイの一部として構成され、前記基本セル
は、夫々一列に形成されたPMOSトランジスタの領域及び
NMOSトランジスタの領域と、前記PMOSトランジスタの領
域のソース／ドレイン領域の一部に接してベース領域
を、また該ベース領域内にエミッタ領域を夫々有し、前
記PMOSトランジスタが形成されるＮウエルの取り出し領
域をコレクタとするNPNトランジスタの領域と、前記NMO
Sトランジスタの領域のソース／ドレイン領域の一部に
接してベース領域を、また該ベース領域内にエミッタ領
域を夫々有し、前記NMOSトランジスタが形成されるＰウ
エルの電極取り出し領域をコレクタとするPNPトランジ
スタの領域とを備えることを特徴とする。
本願の第14発明は、直列接続されたPMOSトランジスタ
及びNMOSトランジスタと、直列接続されたNPNトランジ
スタ及びPNPトランジスタとを備え、PMOSトランジスタ
及びNMOSトランジスタの接続点をNPNトランジスタ及びP
NPトランジスタのベースに接続してあり、PMOSトランジ
スタ及びNMOSトランジスタのゲートを入力とし、NPNト
ランジスタ及びPNPトランジスタの接続点を出力とする
インバータゲートにおいて、前記NPNトランジスタ及びP
NPトランジスタは、CMOSトランジスタとバイポーラトラ
ンジスタとを一方向に組み合わせた基本セルを前記一方
向と交叉する他方向に複数有するBiCMOSゲートアレイの
一部をなし、前記他方向に相隣するMOSトランジスタの
ゲート間にそのベース領域を設けて構成してあることを
特徴とする。
〔作用〕
これらにより高集積化した半導体集積回路が実現でき
る。
〔実施例〕
以下本発明をその実施例を示す図面に基づき具体的に
説明する。
（実施例１） 第１図は第12図に示す２入力NAND回路についての本発
明に係る半導体集積回路における基本セルパターン図、
第２図は第１図のII−II線による拡大断面図、第３図は
第１図のIII−III線による拡大断面図であり、図中
（ｉ）は第２のバイポーラトランジスタQ2の領域、（i
i）は抵抗R2の領域、（iii）は第1,第２のNMOSトランジ
スタMN1,MN2の領域、（iv）は第1,第２のPMOSトランジ
スタMP1,MP2の領域を示している。
第２のバイポーラトランジスタQ2,抵抗R1,第1,第２の
NMOSトランジスタMN1,MN2の各領域（ｉ），（ii），（i
ii），（iv）は第13図に示すパターン図と実質的に変わ
りはなく、第１図において左，右方向に多数配列して形
成されている。
そして本発明装置にあっては第１図に示す如くPMOSト
ランジスタMP1,MP2の領域（iv）内に、第１のバイポー
ラトランジスタQ1の領域（ｉ′）及び抵抗R1として機能
する領域、即ちP+型の拡散層23（第2,3図参照）を形成
してある。
入力端子Ｂは第12図に示す回路図と同様に夫々並列的
に第１のPMOSトランジスタMP1,第１のNMOSトランジスタ
MN1のゲート端子GP,GNに、また入力端子Ａは第２のPMOS
トランジスタMP2,第２のNMOSトランジスタMN2の各ゲー
ト端子GP,GNに接続されている。
第1,第２のPMOSトランジスタMP1,MP2は夫々そのソー
ス，基板同士を相互に接続した状態で電源（電圧Vcc）
に接続すると共に、第１のバイポーラトランジスタQ1の
コレクタに接続され、また各ドレイン同士を相互に接続
した状態で第１のバイポーラトランジスタQ1のベースに
接続すると共に、抵抗R1を介在させて第２のNMOSトラン
ジスタMN2のドレインに接続されている。
一方第1,第２のNMOSトランジスタMN1,MN2は、第２のN
MOSトランジスタMN2のドレインと抵抗R1との中間点を第
１のバイポーラトランジスタQ1のエミッタ、第２のバイ
ポーラトランジスタQ2のコレクタに夫々接続すると共
に、出力端子Ｙに接続されている。また第１のNMOSトラ
ンジスタMN1のソースは第２のバイポーラトランジスタQ
2のゲートに接続すると共に、抵抗R2を介在させて第1,
第２のNMOSトランジスタMN1,MN2の基板及び第２のバイ
ポーラトランジスタQ2のエミッタと共に接地されてい
る。
領域（iv），（ｉ′）の具体的構成は第2,3図に示す
如くであり、第2,3図においてPsubはＰ型の半導体基板
を示している。このＰ型半導体基板Psub表面にエピタキ
シャル層EPが積層形成され、半導体基板Psubとエピタキ
シャル層EPとの間には所要の間隔を隔てて（iv）領域内
にはN+型の埋込み層B1,（iii）領域にはP+型の埋込み層
B2が形成され、またエピタキシャル層EP内には前記埋込
み層B1上に接してＮウエルが、前記埋込み層B2上に接し
てＰウエルが夫々形成されている。
そしてエピタキシャル層EPの表面には適宜の間隔を隔
てて酸化膜層SOP1,SOP2〜SOP5が形成され、領域（iv）
内においては酸化膜層SOP1とSOP2との間に位置して基板
取出し領域として機能するN+型の拡散層21が、その表面
にアルミ配線層1Aを接続した状態で、また酸化膜層SO
P2,SOP3との間にはPMOSトランジスタのソース領域であ
るP+型の拡散層22/ドレイン領域（図示せず）に接する
態様でバイポーラトランジスタのベース領域であるP-型
の拡散層23を夫々形成して（ｉ′）領域を設けてある。
（ｉ′）領域内では第2,3図から明らかなように各PMO
Sトランジスタのソース／ドレインに接して所定の間隔
を隔ててバイポーラトランジスタのベース領域であるP-
型の拡散層23が形成され、この各P-型の拡散層23内に同
じくエミッタ領域であるN+型の拡散層26が形成されてい
る。なおコレクタは基板取出し領域のN+型の拡散層21と
共通となっている。GPはPMOSトランジスタのゲートであ
り、各相隣するP-型の拡散層23間に位置する態様で酸化
膜27を隔てて形成されている。更に（ｉ′）領域内に位
置する一のN+型拡散層26に接してエミッタ用多結晶シリ
コン製のエミッタ端子が設けられ、これには更にアルミ
配線層1A,2Aが接続せしめてある。
そして現実にこれをバイポーラトランジスタQ1として
使用するときは、そのベース領域であるP-型の拡散層23
の両側に位置するPMOSトランジスタのゲートGPをコンタ
クトホールCon1（第１図参照），アルミ配線層1Aを介し
て回路中の最高電位に接続することによってこれをオフ
トランジスタとして機能させ、相隣する他のベース領域
であるP-型の拡散層23から電気的に分離を行うと共に、
（ｉ′）領域内にエミッタ引出用のコンタクトCon2（第
１図参照）を、また（iv）領域内にベース引出し用コン
タクトCon3（第１図参照）を夫々設け、更にコレクタ引
出し用のコンタクトはPMOSトランジスタMP1の基板引出
し用コンタクトCon4（第１図参照）と共用させる構成と
する。
なお抵抗R1はバイポーラトランジスタの場合と同様に
抵抗を形成する領域の両側のPMOSトランジスタのゲート
GPをコンタクトホールCon1を介して電源（電圧Vcc）に
接続することによりP+拡散層23を抵抗として機能させ
る。その他Ｉは絶縁層である。
一方領域（iii）内においては、酸化膜層SOP3とSOP4
との間に位置してNMOSトランジスタのソース領域である
N+型の拡散層24が、また酸化膜層SOP4,SOP5の間に位置
してP+拡散層25が夫々Ｐウエルに接して形成されてい
る。
（実施例２） 第４図は本発明の実施例２を示すパターン図、第５図
はその具体的な２入力NAND回路の回路図を示している。
この実施例にあっては第１図に示すパターン図から第
２のバイポーラトランジスタQ2の領域（ｉ）及び抵抗R2
の領域（ii）を省いた場合を示している。第5,12図から
明らかなように第12図に示す回路から第２のバイポーラ
トランジスタQ2、抵抗R2を省略した構成となっており、
負荷容量に対する駆動能力は相対的に低くなるが、基本
セルはａ′,b′で表わされる領域となり、その面積はCM
OSゲートの基本セルと略同大に迄減少せしめ得ることと
なる。
他の構成は第１図に示す実施例と実質的に同じであ
り、対応する部分には同じ番号を付して説明を省略す
る。
（実施例３） 第６図は本発明の実施例３を示すパターン図、第７図
はその具体的な２入力NAND回路を示す回路図を示してい
る。
この実施例にあっては、第4,5図に示す実施例２中の
抵抗R1をオフトランジスタとして用いられるPMOSトラン
ジスタMP3に変更した構成となっている。他の構成は第
4,5図に示す実施例と実質的に同じであり、対応する部
分に同じ番号を付して説明を省略する。
（実施例４） 第８図は本発明の実施例４の基本セルの構成図であ
り、この実施例にあっては第16図に示す如く従来のPMOS
トランジスタMPの領域（iv）、NMOSトランジスタMNの領
域（iii）の両外側に設けられていたNPNトランジスタBN
の領域（vii）、PNPトランジスタBPの領域（viii）を夫
々PMOSトランジスタMPの領域（iv）、NMOSトランジスタ
MNの領域（iii）内に設けてある。
即ち、NPNトランジスタBNのエミッタ端子BNEM及びベ
ース端子BNBAはPMOSトランジスタMPのゲート端子GP間に
位置させ、またコレクタ端子はPMOSトランジスタMPの領
域の外側縁に沿うように形成してある。このNPNトラン
ジスタBNのベース端子BNBAは第15図に明らかな如く、PM
OSトランジスタMPのソース／ドレイン端子を兼ね、また
コレクタ端子はPMOSトランジスタMPの基板端子を兼ねる
構成となっている。
またPNPトランジスタBPのエミッタ端子BPEM及びベー
ス端子BPBAはNMOSトランジスタMNのゲート端子GN間に位
置させ、またコレクタ端子はNMOSトランジスタMNの領域
の外側縁に沿うよう構成してある。このPNPトランジス
タBPのベース端子BNBAは第15図に明らかな如くPMOSトラ
ンジスタMPのソース／ドレイン端子を、またコレクタ端
子はNMOSトランジスタMNの基板端子を夫々兼ねる構成と
なっている。
第９図は第８図のIX−IX線による断面構造図であり、
図中PsubはＰ型の半導体基板を示している。このＰ型半
導体基板Psub表面にエピタキシャル層EPが積層形成さ
れ、半導体基板Psubとエピタキシャル層EPとの間には所
要の間隔をへだてて（iv）領域内にはN+型の埋め込み層
B1が、（iii）領域内にはP+型の埋め込み層B2が形成さ
れ、またエピタキシャル層EP内には前記埋め込み層B1上
に接してＮウエルが、前記埋め込み層B2上に接してＰウ
エルが夫々形成されている。
そしてエピタキシャル層EPの表面には適宜の間隔を隔
てて酸化膜層SOP1〜SOP5が形成され、領域（iv）内にお
いては酸化膜層SOP1とSOP2との間に位置して、NPNトラ
ンジスタBNのコレクタ端子及びPMOSトランジスタMPの基
板端子として機能するN+型の拡散層31が、また酸化膜SO
P2,SOP3との間にはNPNトランジスタBNのベース端子及び
PMOSトランジスタMPのソース／ドレイン端子として機能
するP+型の拡散層32及びこれに接する態様で、NPNトラ
ンジスタBNのエミッタ端子であるN+型の拡散層33が設け
られ、更にその直下にはNPNトランジスタBNのベースと
して機能するP-型の拡散層34を設けてある。
領域（iii）内においては酸化膜層SOP4とSOP5との間
に位置して、PNPトランジスタBPのコレクタ端子及びNMO
SトランジスタMNの基板端子として機能するP+型の拡散
層35が、また酸化膜層SOP3,SOP4との間にはPNPトランジ
スタBPのベース端子及びNMOSトランジスタMNのソース／
ドレイン端子として機能するN+型の拡散層36及びこれに
接する態様で、PNPトランジスタBPのエミッタ端子であ
るP+型の拡散層37を設け、更にその直下にはPNPトラン
ジスタBPのベースとして機能するN-型の拡散層38を設け
てある。
第10図は本発明に係る基本セルを用いて第15図に示す
インバータ回路を構成したときのパターン図であり、図
中ハッチングを付して示す領域はアルミ配線層を示して
いる。
入力端子INは並列的にPMOSトランジスタMP,NMOSトラ
ンジスタMNの各ゲート端子GP,GNにコンタクトCON1を介
して接続されている。PMOSトランジスタMPはソースを電
源VccにコンタクトCON2を介して接続されると共に、コ
ンタクトCON3を介してPMOSトランジスタMPの基板,NPNト
ランジスタBNのコレクタに接続され、またドレインはNP
NトランジスタBNのベース端子BNBA,PNPトランジスタBP
のベース端子BPBA,NMOSトランジスタMNのソースにコン
タクトCON4を介して接続されている。NMOSトランジスタ
MNのドレインはコンタクトCON5を介して、またNMOSトラ
ンジスタMNの基板,NPNトランジスタBNのコレクタはコン
タクトCON6を介して接地（GND）されている。
PNPトランジスタBPのエミッタ端子BPEMはNPNトランジ
スタBNのエミッタ端子BNEMと共に出力端子OUTに接続さ
れる。コンタクトCON7,CON8は各トランジスタの分離の
ためのものである。
（実施例５） 第11図は本発明の実施例５の基本セルの構成図であ
り、NPNトランジスタBNの領域（vii）、PNPトランジス
タBPの領域（viii）を夫々PMOSトランジスタMPの領域
（iv）、NMOSトランジスタMNの領域（iii）の各中央部
に位置させ、その各エミッタ端子BNEM,BPEMの両側に夫
々NPNトランジスタBN,PNPトランジスタBPのベース端子
領域を位置させて、各エミッタ端子BNEM,BPEMの両側か
らベース端子を取り出す構成としてある。
これによってベース抵抗が小さくなり、より高性能の
NPN,PNPトランジスタBN,BPを得ることが可能となってい
る。
〔発明の効果〕
以上の如く本発明にあってはPMOSトランジスタの領域
中にバイポーラトランジスタ又はNPNトランジスタの領
域を、またNMOSトランジスタの領域中にPNPトランジス
タの領域を設け、これらを他のPMOS,NMOSトランジスタ
と分離して使用することが出来ることとしたから、基本
セルの面積の縮小が可能となり、集積度を大幅に高め得
ることが出来る優れた効果を奏するものである。
【図面の簡単な説明】
第１図は本発明の実施例１のパターン図、第２図は第１
図のII−II線による拡大断面構造図、第３図は第１図の
III−III線による拡大断面構造図、第４図は本発明の実
施例２のパターン図、第５図は第４図に示す実施例にお
ける基本セルの回路図、第６図は本発明の実施例３のパ
ターン図、第７図は第６図に示す実施例における基本セ
ルの回路図、第８図は本発明の実施例４の基本セルの構
成図、第９図は第８図のIX−IX線による断面構造図、第
10図は第８図に示す基板セルを用いて第15図に示すイン
バータゲートを構成したときのパターン図、第11図は本
発明の実施例５のパターン図、第12図は従来知られてい
る２入力NAND回路の回路図、第13図は第12図に示す回路
のパターン図、第14図はゲートアレイのチップの構成
図、第15図は従来知られているインバータゲートの回路
図、第16図は第15図に示す回路のパターン図である。 １……入出力バッファ領域、２……基本セル列、３……
基本セル、４……配線領域、21……N+型の拡散層、22…
…P+型の拡散層、23……P-型の拡散層、24……N+型の拡
散層、25……P+型の拡散層、SOP1〜SOP5……酸化膜層、
1A,2A……アルミ配線層、1G……ゲート、2G……ゲート
電極、31……N+型の拡散層、32……P+型の拡散層、33…
…N+型の拡散層、34……P-型の拡散層、35……P+型の拡
散層、36……N+型の拡散層、37……P+型の拡散層、38…
…N-型の拡散層、MN1,MN2,MN……NMOSトランジスタ、MP
1,MP2,MP……PMOSトランジスタ、Q1,Q2……バイポーラ
トランジスタ、BP……PNPトランジスタ、BPBA……ベー
ス端子、BPEM……エミッタ、BN……NPNトランジスタ、B
NBA……ベース端子、BNEM……エミッタ端子 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−214044（ＪＰ，Ａ) 特開 平１−214045（ＪＰ，Ａ) 特開 昭59−177944（ＪＰ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】CMOSトランジスタとバイポーラトランジス
    タとを組み合わせた基本セルを有するBiCMOSゲートアレ
    イの半導体集積回路において、 夫々一列に形成されたPMOSトランジスタの領域及びNMOS
    トランジスタの領域と、前記PMOSトランジスタの領域の
    ソース／ドレイン領域の一部に接してベース領域を、ま
    た該ベース領域内にエミッタ領域を夫々有し、前記PMOS
    トランジスタが形成されるＮウエルの電極取り出し領域
    をコレクタとする第１のバイポーラトランジスタの領域
    とを備えた基本セルを有することを特徴とする半導体集
    積回路。
  2. 【請求項２】CMOSトランジスタとバイポーラトランジス
    タとを組み合わせた基本セルを有するBiCMOSゲートアレ
    イの半導体集積回路において、 各PMOSトランジスタのソース／ドレインに接して夫々独
    立に形成された複数のベース領域と、該ベース領域中に
    形成されたエミッタ領域とを有し、コレクタは共通の領
    域として形成された多数のバイポーラトランジスタの領
    域を設け、バイポーラトランジスタを動作させる場合に
    は前記一のベース領域に隣接するPMOSトランジスタのゲ
    ートを回路の最高電位に接続してオフトランジスタと
    し、近隣のベース領域から当該ベース領域を電気的に分
    離するようにしたことを特徴とする半導体集積回路。
  3. 【請求項３】CMOSトランジスタとバイポーラトランジス
    タとを組み合わせた基本セルを有するBiCMOSゲートアレ
    イの半導体集積回路において、 夫々一列に形成されたPMOSトランジスタの領域及びNMOS
    トランジスタの領域と、前記PMOSトランジスタの領域の
    ソース／ドレイン領域の一部に接してベース領域を、ま
    た該ベース領域内にエミッタ領域を夫々有し、前記PMOS
    トランジスタが形成されるＮウエルの電極取り出し領域
    をコレクタとするNPNトランジスタの領域と、前記NMOS
    トランジスタの領域のソース／ドレイン領域の一部に接
    してベース領域を、また該ベース領域内にエミッタ領域
    を夫々有し、前記NMOSトランジスタの取り出し領域をコ
    レクタとするPNPトランジスタの領域とを備えた基本セ
    ルを有することを特徴とする半導体集積回路。
  4. 【請求項４】CMOSトランジスタとバイポーラトランジス
    タとを一方向に組み合わせた基本セルを前記一方向と交
    叉する他方向に複数有するBiCMOSゲートアレイの半導体
    集積回路において、 前記他方向に相隣するMOSトランジスタのゲート間にバ
    イポーラトランジスタのベース領域を設けてあることを
    特徴とする半導体集積回路。
  5. 【請求項５】ベース領域内にバイポーラトランジスタの
    エミッタ領域を設けてある請求項４記載の半導体集積回
    路。
  6. 【請求項６】ベース領域はMOSトランジスタのソース／
    ドレイン領域に接している請求項４記載の半導体集積回
    路。
  7. 【請求項７】PMOSトランジスタとNMOSトランジスタとを
    一方向に組み合わせたCMOSトランジスタを有する基本セ
    ルを前記一方向と交叉する他方向に複数有するBiCMOSゲ
    ートアレイの半導体集積回路において、 前記他方向に相隣するMOSトランジスタのゲートを該ト
    ランジスタがオン状態となるべき電位を供給する部分に
    接続し、これらのソース・ドレイン間のトランジスタ領
    域を抵抗となしてあることを特徴とする半導体集積回
    路。
  8. 【請求項８】複数のMOSトランジスタのゲートが一方向
    に並設されたゲートアレイの半導体集積回路において、 前記ゲート間に一導電型のウエルが形成してあり、該ウ
    エルに他導電型のバイポーラトランジスタのベース領域
    を形成し、該ベース領域にMOSトランジスタのソース／
    ドレイン領域を接して形成し、NMOSトランジスタとPNP
    トランジスタとを、またPMOSトランジスタとNPNトラン
    ジスタとをそれぞれ合体的に構成してあることを特徴と
    する半導体集積回路。
  9. 【請求項９】複数のMOSトランジスタのゲートが一方向
    に並設されたゲートアレイの半導体集積回路において、 前記ゲート間に一導電型のウエルが形成してあり、該ウ
    エルに他導電型のバイポーラトランジスタのベース領域
    を形成し、該ベース領域にMOSトランジスタのソース／
    ドレイン領域を接して形成し、NMOSトランジスタとPNP
    トランジスタとを、またPMOSトランジスタとNPNトラン
    ジスタとをそれぞれ合体的に構成すると共に、前記NMOS
    トランジスタ及びPMOSトランジスタを前記一方向と交叉
    する他方向に並設したことを特徴とする半導体集積回
    路。
  10. 【請求項１０】並列接続された２つのPMOSトランジスタ
    と、直列接続された２つのNMOSトランジスタと、これら
    の間に介装された抵抗と、そのベース及びエミッタを前
    記抵抗の両端に接続してあるバイポーラトランジスタと
    を備え、２入力の一方を前記並列接続されたPMOSトラン
    ジスタの一方のゲート端子と前記直列接続されたNMOSト
    ランジスタの一方のゲート端子に２入力の他方を各他方
    のPMOSトランジスタのゲート端子及びNMOSトランジスタ
    のゲート端子に夫々与え、バイポーラトランジスタから
    出力を得るようにしてある２入力NANDゲートにおいて、 前記バイポーラトランジスタは、CMOSトランジスタとバ
    イポーラトランジスタとを一方向に組み合わせた基本セ
    ルを前記一方向と交叉する他方向に複数有するBiCMOSゲ
    ートアレイの一部をなし、前記他方向に相隣するMOSト
    ランジスタのゲート間にそのベース領域を設けてあり、
    前記抵抗は、前記BiCMOSゲートアレイの前記他方向に相
    隣するMOSトランジスタのゲート間の拡散領域で構成し
    てあることを特徴とする２入力NANDゲート。
  11. 【請求項１１】並列接続された２つのPMOSトランジスタ
    と、直列接続された２つのNMOSトランジスタと、これら
    の間に介装された抵抗用トランジスタと、そのベース及
    びエミッタを前記抵抗用トランジスタの両端に接続して
    あるバイポーラトランジスタとを備え、２入力の一方を
    前記並列接続されたPMOSトランジスタの一方のゲート端
    子と前記直列接続されたNMOSトランジスタの一方のゲー
    ト端子に、２入力の他方を各他方のPMOSトランジスタの
    ゲート端子及びNMOSトランジスタのゲート端子に夫々与
    え、バイポーラトランジスタから出力を得るようにして
    ある２入力NANDゲートにおいて、 CMOSトランジスタとバイポーラトランジスタとを組み合
    わせた基本セルを有するBiCMOSゲートアレイの一部とし
    て構成され、前記バイポーラトランジスタは、PMOSトラ
    ンジスタのソース／ドレインに接して形成されたベース
    領域と、該ベース領域中に形成されてエミッタ領域とを
    備えることを特徴とする２入力NANDゲート。
  12. 【請求項１２】並列接続された２つのPMOSトランジスタ
    と、直列接続された２つのNMOSトランジスタと、これら
    の間に介装された抵抗用トランジスタと、そのベース及
    びエミッタを前記抵抗用トランジスタの両端に接続して
    あるバイポーラトランジスタとを備え、２入力の一方を
    前記並列接続されたPMOSトランジスタの一方のゲート端
    子と前記直列接続されたNMOSトランジスタの一方のゲー
    ト端子に、２入力の他方を各他方のPMOSトランジスタの
    ゲート端子及びNMOSトランジスタのゲート端子に夫々与
    え、バイポーラトランジスタから出力を得るようにして
    ある２入力NANDゲートにおいて、 前記バイポーラトランジスタは、CMOSトランジスタとバ
    イポーラトランジスタとを一方向に組み合わせた基本セ
    ルを前記一方向と交叉する他方向に複数有するBiCMOSゲ
    ートアレイの一部をなし、前記他方向に相隣するMOSト
    ランジスタのゲート間にそのベース領域を設けてあるこ
    とを特徴とする２入力NANDゲート。
  13. 【請求項１３】直列接続されたPMOSトランジスタ及びNM
    OSトランジスタと、直列接続されたNPNトランジスタ及
    びPNPトランジスタとを備え、PMOSトランジスタ及びNMO
    Sトランジスタの接続点をNPNトランジスタ及びPNPトラ
    ンジスタのベースに接続してあり、PMOSトランジスタ及
    びNMOSトランジスタのゲートを入力とし、NPNトランジ
    スタ及びPNPトランジスタの接続点を出力とするインバ
    ータゲートにおいて、 CMOSトランジスタとバイポーラトランジスタとを組み合
    わせた基本セルを有するBiCMOSゲートアレイの一部とし
    て構成され、前記基本セルは、夫々一列に形成されたPM
    OSトランジスタのNMOSトランジスタの領域と、前記PMOS
    トランジスタの領域のソース／ドレイン領域の一部に接
    してベース領域を、また該ベース領域内にエミッタ領域
    を夫々有し、前記PMOSトランジスタが形成されるＮウエ
    ルの取り出し領域をコレクタとするNPNトランジスタの
    領域と、前記NMOSトランジスタの領域のソース／ドレイ
    ン領域の一部に接してベース領域を、また該ベース領域
    内にエミッタ領域を夫々有し、前記NMOSトランジスタが
    形成されるＰウエルの電極取り出し領域をコレクタとす
    るPNPトランジスタの領域とを備えることを特徴とする
    インバータゲート。
  14. 【請求項１４】直列接続されたPMOSトランジスタ及びNM
    OSトランジスタと、直列接続されたNPNトランジスタ及
    びPNPトランジスタとを備え、PMOSトランジスタ及びNMO
    Sトランジスタの接続点をNPNトランジスタ及びPNPトラ
    ンジスタのベースに接続してあり、PMOSトランジスタ及
    びNMOSトランジスタのゲートを入力とし、NPNトランジ
    スタ及びPNPトランジスタの接続点を出力とするインバ
    ータゲートにおいて、 前記NPNトランジスタ及びPNPトランジスタは、CMOSトラ
    ンジスタとバイポーラトランジスタとを一方向に組み合
    わせた基本セルを前記一方向と交叉する他方向に複数有
    するBiCMOSゲートアレイの一部をなし、前記他方向に相
    隣するMOSトランジスタのゲート間にそのベース領域を
    設けて構成してあることを特徴とするインバータゲー
    ト。
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