DE2706807C2 - Einrichtung und Verfahren zum Verarbeiten von Information in Form digitaler Signale - Google Patents

Description

Die Erfindung bezieht sich auf eine Einrichtung und ein Verfahren zum Verarbeiten von Information in Form digitaler Signale nach dem Oberbegriff des Patentanspruchs 1 bzw. 10.

Drehungen, Verfauschungen, arithmetische und logische Verschiebungen wurden in typischer Ausführung unter Verwendung von Schieberegistern, Multiplexern und binärbewerteten Schiebern durchgeführt. Bei derartigen Einrichtungen werden relativ komplizierte Schaltungen verwendet, welche vergleichsweise geringe Operationsgeschwindigkeiten haben und große Flächen auf dem Siliziumchip bei Herrtellung in integrierter Schaltungstechnik besitzen.

Um die Schaltung zu vereinfachen und die Operationsgeschwindigkeit der Schaltung zu erhöhen, wurden logische Matrizen mit einer Vielzahl von Spalten als Eingänge und einer Vielzahl von Zeilen als Ausgänge verwendet (US-PS 38 18 203). Die Spalten und Zeilen sind an jedem Schnittpunkt durch einen Schalter verbunden. Die Schalter wurden in typischer Anordnung in Untergruppen eingeteilt, welche den Diagonalen der von den Eingangsspalten und Ausgangszeilen gebildeten rechteckigen Matrix entsprechen. Durch selektives Schreiben binärer Nullen oder Einsen in verschiedenen Zeilen und durch Aktivieren der ausgewählten Diagonalen der Schalter können arithmetische und logische Rechtsverschiebungen in der Matrixanordnung durchgeführt werden. Die digitale Information wird durch ein Einzelbauelement übertragen, das zwischen den Eingangsanschlüssen und den Ausgangszeilen angeordnet ist

Bei derartigen bekannten Schaltungen werden in der Regel Einwegbauelemente, z. B. Flächentransistoren, verwendet, so daß die digitale Information nur in einer Richtung über die Matrix laufen kann. Die Eingangsinformation wird außerdem an die Spalten gegeben und danach bei dem nächsten Taktimpuls zu den Zeilen übertragen. Es gab dabei keine Möglichkeit, um die digitale Information zeitweilig in der Matrixanordnung zu speichern. Diese Beschränkung bekannter Matrixschaltungen begrenzt deren Fähigkeit zur Durchführung einfacher Drehungen und Verschiebungen und verhindert deren Anwendung für kompliziertere Datenmanipulaticnen bzw. -Verarbeitungen. Außerdem wurden bekannte Matrixschaltungen in der Regel in rechteckiger Form ausgebildet, so daß die Eingangsspalten im wesentlichen rechtwinklig zu den Ausgangszeilen verliefen. Diese orthogonale und rechtwinklige Topologie setzt der Anpassungsfähigkeit derartiger Matrixschaltungen bei deren Einbeziehung in ein integriertes Schaltungschip Grenzen, erhöht den für eine Schaltung vorzusehenden Raum auf dem Chip und bedingt die Existenz separater Be-eiche in der integrierten Schaltung zur Durchführung der von der Matrixschaltung zusätzlich geforderten Funktionen.

Der Erfindung liegt die Aufgabe zugrunde, ohne merkliche Erhöhung des baulichen Aufwandes die Möglichkeit der Verarbeitung von Information in Form digitaler Signale zu erhöhen und/oder den Platzbedarf der zu diesem Zweck vorgesehenen Schaltungen zu verringern.

Ausgehend von der Einrichtung gemäß Oberbegriff des Anspruchs 1, sieht die Erfindung zur Lösung dieser Aufgabe vor, daß die die ausgewählten Spalten mit den ausgewählten Zeilen koppelnden Kopplungselemente als Zweirichtungskopplungselemente derart ausgebildet sind, daß die Digitalsignale von den Zeilen zu den Spalten und von den Spalten zu den Zeilen übertragbar sind, daß jede der Steuerleitungen mit einer entlang einer Diagonalen der Matrix angeordneten Untergruppe von Kopplungselementen verbunden ist und ein Steuersignal an jedes Kopplungselement der zugehörigen Untergruppe anlegt und daß mehrere zur Speicherung digitaler Information dienende Register mit jeweils unterschiedlichen Spalten verbunden sind.

Die der Speicherung digitaler Information dienenden Register können in Weiterbildung der Erfindung jeweils eine gepufferte Verriegelungsschaltung aufweisen, welche einen einzigen Drei-Zustands-Eingangs-Ausgangs-Anschluß mit hohen, niedrigen und freien bzw. schwebenden Ausgangspotentialpegeln hat. Dieser Ausgangsanschluß befindet sich auf dem freien Ausgangsspannungspegel, wenn Digitalsignale an den Spalten der Matrix zu der gepufferten Verriegelungsschaltung übertragen werden.

Das Verfahren zum gleichzeitigen Verarbeiten einer Mehrzahl von Digitalsignalen auf einer Mehr7ahl von geordneten Datensammelleitungen zeichnet sich erfindungs^emäß dadurch aus, daß die Mehrzahl von Digitalsignalen an die Mehrzahl von geordneten Datensammelleitungen angelegt wird und eine erste geordnete Folge entsprechend der Ordnung der

Datensammelleitungen annimmt, daß wenigstens einige der Digitalsignale über eine erste Zahl von Zweirichtungsbauelementen mit mehreren leitenden Spalten selektiv gekoppelt werden, wobei die angekoppelten leitenden Spalten eine zweite geordnete Folge haben und jeweils mit wenigstens einer der Datensammelleitungen über eän Zweirichtungsbauelcment verbunden sind, daß die auf wenigstens einigen der Spalten anstehenden Digitalsignale in mehreren, einzeln jeder Spalte zugeordneten Verriegelungsschaltungen gespeichert werden, wobei jede der beteiligten Spalten von einer der Verriegelungsschaltungen auf dem dem Binärwert des mit der Verriegelungsschaltung gekoppelten Digitalsignals entsprechenden Binärwert festgehalten wird, und daß eine geordnete Unterfolge der zweiten geordneten Folge von Spalten über eine zweite Anzahl von Zweirichtungsbauelementen selektiv zu der Mehrzahl von Datensammelleitungen durchgekoppelt wird, wobei die Digitalsignale auf dieser Mehrzahl von Datensammelleitungen die geordnete Unterfolge der Spalten annehmen.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigt

F i g. 1 ein schematisches Schaltbild der Einrichtung nach der Erfindung, in der Datensammelleitungen selektiv an einer Vielzahl von Punkten mit mehreren Registern verbunden sind,

Fig.2 ein schematisches Schaltbild einer Ausführungsform einer gepufferten Verriegelungsschaltung, die eines der Register bilden kann und

F i g. 3 ein Zeitdiagramm entsprechend den Dateneingangs- und Ausgangszyklen der in F i g. 2 dargestellten gepufferten Verriegelungsschaltung.

Bei der erfindungsgemäßen Einrichtung handelt es sich um eine Logikmatrix, bei der die Matrixzeilen die Datensammelleitungen in einer integrierten Schaltung und die Spalten Leitungen sind, welche über Zweirichtungsbauelemente mit mehreren Registern gekoppelt sind. Durch selektives Koppeln der Datensammelleitungen mit den Registern können Digitalwörter verarbeitet werden, wenn sie entlang den Datensammelleitungen übertragen werden. Zu solchen Verarbeitungen gehören u. a. rechte und linke arithmetische und binäre Verschiebungen, Umsetzungen, Drehungen und andere komplizierte Operationen. Außerdem ermöglicht die Verwendung der Register in Verbindung mit Zweirichtungsbauelementen die Ausführung von Operationen an digitalen Wörtern mit variablen Wortlängen.

Da jeder Datensammelleitung eine relativ hohe verteilte Kapazität zugeordnet ist, können die Register durch eine geeignete Schaltung so gepuffert werden, daS die gespeicherte Digitalinformaiion aufgrund des Vorhandenseins gesammelter Streuladungen auf der Datensammelleitung, mit der das Register gekoppelt werden kann, weder verlorengeht noch gez ädert wird. Das erfindungsgemäße Verfahren sowie der schaltungsmäßige Aufbau der erfindungsgemäßen Einrichtung werden zur Erleichterung des Verständnisses im folgenden anhand der F i g. 1 bis 3 näher erläutert.

F i g. 1 ist ein vereinfachtes Schemaschaltbild eines Ausführungsbeispiels der Erfindung. Die digitale Logikbzw. Binärschaltung wird durch ein Leiterfeld in Art einer aus Spalten und Zeilen bestehenden Matrix gebildet. In dem dargestellten Ausführungsbeispiel sind die Zeilen der Matrix 10 durch eine Vielzahl von Datensammelleitungen 12, 14, 16 und 18 gebildet. Die dargestellte digitale Logikschaltung ist zur Verarbeitung von Vier-Bit-Binärwörtern vorgesehen. Es sind nur vier Datensammelleitungen zur Vereinfachung der Schaltungsdarstellung gezeigt; diese Zahl kann je nach dem vorgesehenen Anwendungsfall beliebig vergrößert

5 oder verringert werden. Jede der Datensammelleitungen 12,14,16 und 18 stellt einen durchgehend leitenden Strompfad dar, der sich beispielsweise geradlinig über einen Abschnitt eines integrierten Siliziumschaltungschips erstreckt. Die entgegengesetzten Enden der

ίο Dalensammelleitungen 12, 14, 16 und 18 bilden für die Zwecke der beschriebenen digitalen Logikschaltung die Eingangs- und Ausgangsanschlüsse. Jede der Datensammelleitungen 12, 14, 16 und 18 kann an vorgegebenen Punkten über eine Vielzahl von Zweirichtungsbauele· menten 20 mit einer zweiten Menge von Leitern 22 ... 36 verbunden werden. Die zweite Menge von Leitern 22 ... 36 bildet die Spalten des Matrixfeldes. Jede der Leitungen 22 ... 36 kann an einem oder mehreren Punkten über ein Zweirichtungsbauelement 20 mit den Datensammelleitungen 12 ... 18 verbunden werden. Jede der leitenden Spalten 22 ... 36 kann einem oder mehreren Registern 38 oder 40 zugeordnet werden. Daher können auf den Datensammelleitungen 12... 18 anstehende Digitalsignale selektiv an die leitenden Spalten 22 ... 36 über Zweirichtungskopplungselemente 20 angekoppelt und in einem oder beiden der Register 38 oder 40 gespeichert werden.

Die Zweirichtungskopplungselemente 20 sind entlang Diagonalen 42 ... 50 der Matrix 10 in Untergruppen eingeteilt. Wenn das Zweirichtungskopplungselement 20 als MOS-Feldeffekttransistor ausgebildet ist, kann jede der diagonalen Steuerleitungen 42 ... 50 mit den MOS-Zweirichtungstransistoren entsprechend den Schnittpunkten der Matrix 10 entlang einer gemeinsamen Diagonale verbunden werden. In diesem Fall ist das Gate des Zweirichtungs-MOS-Transistors mit einer bestimmten diagonalen Steuerleitung und die erste und zweite Zone mit einer bestimmten Spalte 22... 36 bzw. einer bestimmten Datensammelleitung 12 ... 18 verbunden. Das in diesem Fall zu verwendende MOS-Bauelement braucht nicht unbedingt ein Metall-Auf-Halbleiter-Bauelement zu sein, sondern es geht hier um Bauelemente, die nach der Technologie gleich oder ähnlich den MOS-Bauelementen hergestellt sind. So fallen unter die hier geeigneten Kopplungselemente auch lGFET's od. dgl.

Wie in dem Beispiel gemäß F i g. 1 dargestellt ist können wenigstens einige der diagonalen Steuerleitungen 42 ... 50 mit einem Dekodierer 37 verbunden sein.

Geeignet ist ein Dekodierer, der eine digitale Anweisung dekodiert und in Abhängigkeit von der binären Anweisung eine der diagonalen Steuerleitungen 42 ...

50 selektiv aktiviert. cS ist äüCn rfiögiiCu, uSu ciüc öucr

mehrere diagonale Steuerleitungen 42 50 von einem

an die ausgewählte diagonale Steuerleitung angekoppelten Steuersignal direkt aktiviert wird oder werden. Bei dem Ausführungsbeispiel gemäß Fig. 1 sind die diagonalen Steuerleitungen 44... 50 mit einem 1 von 4 Dekodierer verbunden, dem eine Zwei-Bit-Binäranweisung und ein Steuer-Bereitstellungssignal als Eingangssignale zugeführt werden. Außerdem wird die diagonale Steuerleitung 42 direkt mit einem Anschluß verbunden, an welchem ein Steuersignal aufgenommen werden kann. Nur fünf diagonale Steuerleitungen sind in Fig. 1 der Einfachheit halber dargestellt. Diese Anzahl kann entsprechend dem jeweiligen Anwendungsfall erhöht oder erniedrigt werden und braucht nicht die dargestellten Kreuzkopplungsstellen zu enthalten. Tatsächlich

kann die Anordnung so getroffen werden, daß diagonale Steuerleitungen entlang Diagonalen mit Beginn an der linken unteren Stelle der Matrix 10 und Erstreckung bis zu den oberen rechten Teilen verlaufen.

Es ist ferner möglich, daß Untergruppen von leitenden Spalten 22 ... 36 mit externen Eingangsleitungen 52... 60 verbunden werden. Bei dem beschriebenen Ausführungsbeispiel sind vier derartige externe Steuerleitungen dargestellt; jedoch kann je nach Anwendungsfall diese Zahl geändert werden. Bei dem beschriebenen Ausführungsbeispiel ist die externe Steuerleitung 52 über Kopplungselemente 62 mit Erde verbunden. Als Koppiungselemente 62 können die gleichen Bauelemente wie die Zweirichtungskopplungselemente 20 oder auch Einwegkopplungselemente, z. B. Flächentransistoren verwendet werden. In ähnlicher Weise koppelt eine externe Eingangsleitung 54 mit Hilfe mehrerer Koppiungselemente 62 die leitenden Spalten 30 ... 36 mit der Datensammelleitung 12. Die externe Eingangsleitung 56 koppelt ebenfalls die leitenden Spalten 30 ... 36 über mehrere Kopplungselemente 62 mit Erde. Schließlich koppeln die externen Eingangsleitungen 58 und 60 über Kopplungselemente 62 die leitende Spalte 36 an die Datensammelleitung 12. Wie nachfolgend noch genauer beschrieben werden wird, dient die externe Eingangsleitung 58 zum Verbinden des Eingangs der Datensammelleitung 12 mit der leitenden Spalte 36. In ähnlicher Weise dient die externe Eingangsleitung 60 zum Trennen des Eingangs der Datensammelleitung 12 von deren entsprechendem Ausgang. Wenn auch die externen Eingangsleitungen 52 ... 60 in Fig. 1 in direkter Kopplung mit den leitenden Spalten 22 ... 36 dargestellt sind, kann es für einige Anwendungsfälle zweckmäßig sein, zur Erhöhung der Schaltungsgeschwindigkeit die externe Digitalinformation direkt in die Schaltung der Register 38 und 40 anstatt auf die leitenden Spalten 22 ... 36 einzugeben. Ein Ausführungsbeispiel, bei dem die extern erzeugte Digitalinformation in die Register 38 und 40 eingekoppelt wird, soll weiter unten in Verbindung mit den F i g. 2 und 3 genauer beschrieben werden.

Bei dem dargestellten Ausführungsbeispiel ist jede der leitenden Spalten 22 ... 36 entweder dem Register 38 oder dem Register 40 zugeordnet. Jedes der Register 38 und 40 weist mehrere Verriegelungsschaltungen auf, welche zur Speicherung von auf der entsprechenden leitenden Spalte anstehender digitaler Information dient. Da jeder der Datensammelleitungen 12 ... 18 relativ große Kapazitäten zugeordnet sind, kann es notwendig sein, daß die Verriegelungsschaltung 64 (F i g. 2) die Fähigkeit hat, eine hohe kapazitive Last ohne Verlust der gespeicherten Binännformation zu treiben. Es sei beispielsweise angenommen, daß eine Eins oder ein binärer H-Potentialwert auf einer der leitenden Spalten gespeichert wird. V/enn die entsprechende ausgewählte Zeile entladen wäre, so würde eine Kopplung der ausgewählten Zeile mit der Spalte den Potentialwert der Spalte auf Null bzw. einen binären L-Wert herunterzuziehen suchen. Wenn die Spalte und der Eingang der Verriegelungsschaltung weit genug heruntergezogen wird, so wäre es möglich, daß die Rückkopplungsschaltung der Verriegelungsschaltung eine Null oder einen binären L-Wert in die Verriegelungsschaltung einlesen würde, wodurch letztere schließlich eine Null oder ein binäres L-Potential auslesen würde. In ähnlicher Weise wäre es möglich, daß eine voll aufgeladene Datensammelleitung eine Verriegelungsschaltung mit einem Speicherwert Null auflädt und zur Zustandsänderung führt.

Dieser Schwierigkeit kann dadurch begegnet werden, daß die Verriegelungsschaltung 64 mit einer Pufferschaltung 66 entsprechend F i g. 2 versehen wird. Wenn der Inhalt der Verriegelungsschaltung 64 gelesen wird, so ist der vom Puffer 66 gelieferte Treiberstrom ausreichend hoch, um die kapazitive Last der entsprechenden Datensammelleilung entsprechend dem Ausgangssignal der Verriegelungs-Puffer-Schaltungskombination entweder auf Eins oder auf Null zu treiben. Da jedoch die Pufferschaltung 66 einen hohen Ausgangsstrom hat und eine niedrige Impedanz treibt, ist es schwierig, dadurch Information in die Verriegelungsschaltung 64 einzuspeichern, daß ein Digitalsignal durch die Pufferschaltung 66 angekoppelt wird. Daher braucht die Pufferschaltung 66 einen Drei-Zuslands-Ausgang oder einen Ausgang, der einen H-, L- und einen freien Potentialwert aufzunehmen vermag. Wenn daher Daten in der Verriegelungsschaltung 64 gespeichert werden sollen, kann die von der Pufferschaltung 66 zur Verfügung gestellte Eingangslast dadurch wirksam getrennt werden, daß die Pufferschaltung 66 in den dritten Ausgangszustand gesetzt wird, bei dem sie ein freies oder schwebendes Ausgangspotential hat. In diesem Falle kann die Pufferschaltung 66 durch eine Ausblendleitung überbrückt werden, welche die leitende Spalte mit dem Eingang der Verriegelungsschaltung 64 koppelt.

Ein Ausführungsbeispiel der Verriegelungsschaltung 64 und der Pufferschaltung 66 wird im folgenden anhand der Fig. 2 und 3 erläutert. In dieser Beschreibung sei angenommen, daß die MOS-Feldeffekttransistoren Anreicherungstyp-Bauelemente sind, mit Ausnahme der Inverterlasten in der Verriegelungsschaltung gemäß Fig. 2 und in ähnlichen Schaltungen. Die Pufferschaltung 66 besteht aus ersten und zweiten Inverterstufen, die mit einem Anhebebauelement bzw. mit einem Absenkbauelement verbunden sind. Zu der ersten Inverterstufe gehört ein Lastelement 68, das mit zwei parallelgeschalteten Treiberelementen 70 und 72 in Reihe geschaltet ist. Bei dem beschriebenen Ausführungsbeispiel sind das Lastelement 68 und Treiberelemente 70 und 72 MOS-Feldeffekttransistoren. Die erste Zone des Lastelements 68 ist mit einer Betriebsspannung Vddund dessen zweite Zone mit den jeweils ersten Zonen der Treiberelemente 70 und 72 verbunden. Die zweiten Zonen der Treiberelemente 70 und 72 liegen an Erde. Die Gate-Elektrode des Lastelements 68 ist mit einer bootstrap-Schaltung oder mit der zweiten Zone des Lastelements 68 verbunden. Der Eingang der ersten Inverterstufe wird von der Gate-Elektrode des Treiberelements 72 und der Ausgang der ersten Inverterstufe von der Gaie-Eickiiode und der Zweiten Zone des Lastelements 68 gebildet In ähnlicher Weise weist die zweite Inverterstufe ein Lastelement 74 auf, das mit parallelgeschalteten Treiberelementen 76 und 78 in Reihe liegt Der Ausgang der ersten Inverterstufe ist an die Gate-Elektrode eines Anhebebauelements 80 und der Ausgang der zweiten Inverterstufe an die Gate-Elektrode eines Absenkbauelements 82 angelegt Das Anhebebauelement 80 und das Absenkbauelement 82 liegen in Reihe zwischen Vdd und Erde und sind ziemlich große Bauelemente- Das Gate des Treiberbauelements 72 bildet den Eingang der ersten Inverterstufe, und das Gate des Treiberbauelements 76 bildet den Eingang der zweiten Inverterstufe. Daher erfordern die Eingänge der Pufferschaltung 66 einen Zweileitungsausgang aus der Verriegelungsschaltung

In Fig.2 ist auch ein Ausführungsbeispiel der Verriegelungsschaltung 64 dargestellt. Die Verriegelungsschaltung 64 weist zwei Inverterstufen ähnlich den zuvor im Zusammenhang mit der Pufferschaltung 66 beschriebenen Inverterstufen auf. Die erste Inverterstufe der Verriegelungsschaltung 64 besteht aus einem Lastelement 84, das mit einem Treiberelement 86 in Reihe geschaltet ist. In ähnlicher Weise weist die zweite Inverterstufe der Verriegelungsschaltung 64 ein Lastelement 88 auf, das mit einem Treiberelement 90 in Reihe liegt. Der Eingang der Verriegelungsschaltung 64 wird von der Gate-Elektrode des Treiberelements 86 gebildet, und der Doppelleitungsausgang der Verriegelungsschaltung 64 wird von der zweiten Zone des Lastelements 84 und der zweiten Zone des Lastelements 88 gebildet. Die zweite Zone des Lastelements 88 ist außerdem über eine Ausblendleitung 92 und ein Kopplungselement 94 zum Eingang der ersten Inverterstufe, also zur Gate-Elektrode des Treiberelements 86 rückgekoppelt. In ähnlicher Weise ist der Ausgang der Pufferschaltung 66 durch eine Beipaßleitung 96 über ein Kopplungselement 98 mit dem Eingang der ersten Inverterstufe bzw. der Gate-Elektrcde des Treiberelements 86 verbunden.

Fig. 2 zeigt zwei externe Eingangsleitungen, die an den Eingang der Verriegslungsschaltung 64 angekoppelt sind. Die erste Eingangsleilung ist über ein Kopplungselement 100 an den Eingang der Verriegelungsschaltung 64 angekoppelt. Die zweite externe Eingangsleitung ist in ähnlicher Weise über ein Kopplungselement 102 angekoppelt. Bei dem beschriebenen Ausführungsbeispiel ist das externe Eingangssignal S, dessen Binärwert gleich dem Vorzeichenbit der Datensammelleitung 12 der Anordnung gemäß Fig. 1 ist, über ein Kopplungselement 100 mit dem Eingang der Verriegelungsschaltung 64 gekoppelt. Die zweite externe Eingangsleilung koppelt den Eingang der Verriegelungsschaltung 64 über ein Kopplungselement 102 mit Erde. Die erste externe Eingangsleitung der Schaltung gemäß F i g. 2 ist analog der externen Leitung 54 in Fig. 1, während die zweite externe Eingangsleitung gemäß F i g. 2 den externen Eingangsleitungen 52 und 56 in F i g. 1 entspricht.

Die Betriebsweise der gepufferten Verriegelungsschaltung gemäß Fig.2 wird im folgenden unter Bezugnahme auf das Zeitdiagramm gemäß F i g. 3 beschrieben. Während des Auslesens der Verriegelungsschaltung 64, ein Vorgang, der auf der rechten Seite der F i g. 3 dargestellt ist, werden das Steuersignal DE das an die Gate-Elektroden der Treiberelemente 70 und 78 angelegt ist, und das Ausblendsignal Cl auf einem L-Wert gehalten. Ein Datenverriegelungssignal DL bleibt auf einem H-Wert, wodurch der Rückkopplungskreis über die Rückkopplungsleitung 92 geschlossen wird. Es sei beispielsweise angenommen, daß eine Eins während einer vorhergehenden Speicheroperation auf der Gate-Elektrode des Treiberelements 86 gespeichert worden ist Die Eins an der Gate-Elektrode des Treiberelements 86 macht letzteres leitend, und die zweite Zone des Lastelements 84 wird auf eine logische bzw. binare Null gesetzt Eine binäre Null am Ausgang der ersten Inverterstufe der Verriegelungsschaltung 64 bewirkt, daß das Treiberelement 90 gesperrt bleibt und eine binäre Eins am Ausgang der zweiten Inverterstufe bzw. an der zweiten Zone des Lastelements 88 erzeugt wird. Die logische bzw. binäre Eins am Ausgang der zweiten Inverterstufe wird über die Rückkopplungsleitung 92 und das Kopplungselement 94 zur Gate-Elektrode des Treiberelements 86 rückgekoppelt, wodurch die Verriegelungsschaltung in ihrem voreingestellten Zustand bleibt. Der Zweileitungsausgang der ersten und zweiten Inverterstufen der Verriegelungsschaltung 64 ist mit den Gate-Elektroden der Treiberelemente 72 und 76 der beiden inverterstufen der Pufferschaltung 66 verbunden. Eine von der Verriegelungsschaltung 64 an die Gate-Elektrode des Treiberelements 72 angelegte

ίο binäre Null läßt dieses Bauelement gesperrt bleiben, während eine an das Treiberelement 76 angelegte binäre Eins letzteres leitend werden läßt. Daher wird der Ausgang oder die zweite Zone des Lastelements 68 auf eine binäre Eins gesetzt, während der Ausgang oder die zweite Zone des Lastelements 74 auf eine binäre Null gesetzt wird. Dadurch bleibt das Absenkbauelement 82 gesperrt, während das Anhebebauelement 80 leitend wird, und die an die Pufferschaltung 66 angekoppelte Spalte wird auf eine binäre Eins gestellt.

Wenn daher das Datenauslesesignal X auf einen Η-Wert wechselt, wird das Zweirichtungskopplungselement 20 leitend, wodurch die leitende Spalte mit der Datensammelleitung verbunden und auf eine binäre Eins gesetzt wird.

Die linke Seite der Fig. 3 zeigt die Steuersignale während der Eingangsphase der Datenverarbeitung. Es sei beispielsweise angenommen, daß eine binäre Eins auf die gewählte Datensammelleitung geschrieben worden ist. Das Takt- bzw. Steuersignal D£geht auf den Η-Zustand, wodurch die Treiberelemente 70 und 78 leitend gemacht werden. Die Ausgänge der ersten und zweiten Inverterstufen der Pufferschaltung 66 werden dadurch auf einen L-Wert heruntergezogen, und binäre Nullen werden zu den Gate-Elektroden der beiden Bauelemente 80 und 82 übertragen. Der Ausgang der Pufferschaltung wird daher auf ein freies oder schwebendes Potential gesetzt. Nach einem Intervall ΔΤΧ wird das Datenverriegelungssignal DL auf einen L-Wert gebracht, wodurch das Kopplungselement 94 gesperrt wird. Während dieses Taktes ist die Rückkopplungsleitung 92 unterbrochen und der Eingang der Verriegelungsschaltung 64 von deren Ausgang getrennt. Nach einem Intervall ATl beginnt das Datenauslesesi gnal X bei auf dem Η-Wert befindlichem Steuersignal DE und auf dem L-Wert befindlichem Datenverriegelungssignal DL auf den Η-Wert überzuwechseln, wodurch eines der Zweirichtungskopplungselemente 20 durchgesteuert und die ausgewählte Zeile mit der ausgewählten Spalte gekoppelt wird. Unter der

so Annahme, daß eine binäre Eins auf die ausgewählte Zeile geschrieben worden ist, schreibt das Zweirichtungskopplungselement 20 eine binäre Eins auf die ausgewählte Spalte und stellt die Binärinformation am Ausgang der Pufferschaltung 66 zur Verfügung.

Da das Takt- bzw. Steuersignal DE auf dem H-Wert ist, befindet sich der Ausgang der Pufferschaltung 66 auf schwebendem bzw. freiem Potential und folgt daher am Potential auf der ausgewählten Spalte. Nach einer Zeitverzögerung von ΔΤ3 kommt das Ausblendsignal C1 auf den Η-Wert und macht das Kopplungselement 98 leitend. Dadurch wird die Beipaßleitung 96 geschlossen, und die binäre Eins am Ausgang des Puffers 66 wird zum Eingang der Verriegelungsschaltung 64 rückgekoppelt Nach einem Zeitintervall ΔΤ4 erreicht auch das Datenverriegelungssignal DL den Η-Wert und macht das Bauelement 94 leitend, wodurch der Ausgang der Verriegelungsschaltung 64 mit deren Eingang verbunden wird.

Die Funktionsweise der gesamten erfindungsgemäßen Einrichtung wird nun unter Bezugnahme auf Fi g. i erläutert. Es ist zu beachten, daß die binären Nullen entweder unter Verwendung einer externen Eingangsleitung 52 gemäß der Ausführungsform nach Fig. 1 oder unter Verwendung eines Kopplungselements 102 entsprechend dem Ausführungsbeispiel gemäß F i g. 2 in die Register 38 eingegeben werden können. Das Ausführungsbeispiel gemäß Fig.2 erhöht die Operationsgeschwindigkeit der Gesamtschaltung. |ü

Die beschriebene Schaltung kann eine logische bzw. binäre Rechtsverschiebung wie folgt bewirken. Ein Binärwort wird durch selektives Aktivieren der diagonalen Steuerleitung 42 in das Register 40 eingegeben. Gleichzeitig oder während eines nachfolgenden Taktimpules kann die externe Eingangsleitung 56 oder eine Vielzahl von Bauelementen im Register 38 ähnlich dem Kopplungselement 102 aktiviert werden, wodurch binäre Nullen in jede Verriegelungsschaltung des Registers 38 eingegeben werden. Bei Bedarf könnte sodann eine binäre Drei-Bit-Rechtsverschiebung durch selektive Aktivierung der diagonalen Steuerleitung 48 bewirkt werden. Wenn daher das Binärwort 1111 im Register 40 gespeichert wäre, so würde das an den Ausgängen der Datensammelleitungen 12 ... 18 erscheinende verschobene Wort aus den drei am niedrigsten bewerteten Bits des Worts im Register 38 und dem am höchsten bewerteten Bit im Register 40. nämlich 0001 bestehen.

In ähnlicher Weise könnte eine binäre Linksverschiebung durch Eingeben eines Binärworts in das Register 38 unter selektiver Aktivierung der diagonalen Steuerleitung 50 über den Dekodierer 37 bewirkt werden. Gleichzeitig oder während eines nachfolgenden Taktimpulses wird die externe Eingangsleitung 52 oder eine Vielzahl von Bauelementen im Register 40 ähnlich dem Kopplungselement 102 nach Fig.2 aktiviert. Daher werden dem Register 40 binäre Nullen zugeführt. Wenn eine binäre Drei-Bit-Linksverschiebung gewünscht wird, wird die diagonale Steuerleitung 44 vom Dekodierer 37 selektiv aktiviert. Wenn das Binärwort 1111 im Register 38 gespeichert wurde, so würde das Wort 1000 am Ausgang der Datensammelleitungen 12 ... 18 zur Verfügung stehen.

Eine arithmetische Rechtsve.rschiebung eines Binärworts verschiebt das Binärwort um eine bestimmte Zahl von Stellen nach rechts, wobei jedes der freigewordenen Bits durch das Vorzeichenbit oder das am höchsten bewertete Bit desselben Worts ersetzt wird. Während des ersten Taktzyklus wird ein zu verschiebendes so Binärwort in das Register 40 durch selektive Aktivierung der diagonalen Steuerleitung 42 eingegeben.

Gleichzeitig oder auf einem nachfolgenden Taktimpuls wird die externe Eingangsleitung 54 oder das Kopplungselement 98 selektiv aktiviert, wodurch das Vorzeichenbit oder das am höchsten bewertete Bit des Eingangsworts in das Register 38 eingegeben wird. Wenn beispielsweise eine arithmetische Zwei-Bit-Rechtsverschiebung erwünscht ist, so wird die diagonale Steuerleitung 46 danach selektiv vom Dekodierer 37 aktiviert. Das am Ausgang der Datensammelleitungen 12 ... 18 erscheinende Binärwort besteht aus dem Vorzeichenbit an den drei am höchsten bewerteten Bits, gefolgt von dem höchsten numerischen Bit. Wenn beispielsweise das Eingangswort S110 war, so ist das an den Ausgängen erscheinende neue Binärwort SSS 1.

Eine arithmetische Linksverschiebung bedeutet definitionsgemäß die Erhaltung des Vorzeichenbits des Eingangsworts unter Verschiebung der restlichen numerischen Bits des Worts nach links und Einsetzen binärer Nullen an den freigewordenen Stellen. So führt beispielsweise eine arithmetische Zwei-Bit-Linksverschiebung an einem Eingangswort S 101 zu einem neuen Binärwort S100. Während des ersten Taktimpulses wird das Eingangsbinärwort in das Register 38 durch selektive Aktivierung der diagonalen Steuerleitung 50 eingegeben. Gleichzeitig oder bei einem nachfolgenden Taktimpuls werden binäre Nullen in das Register 40 durch selektive Aktivierung der externen Eingangsleitung 52 oder einer Vielzahl von Bauelementen ähnlich dem Kopplungselement 102 im Register 40 eingegeben. Die externe Eingangsleitung 58 kommt sodann auf einen Η-Wert und bewirkt, daß die das logische bzw. binäre Komplement darstellende externe Eingangsleitung 60 auf den L-Wert wechselt. Wenn die externe Eingangsleitung 60 auf den L- Vi ert wechselt, so wird der Eingang der Datensammelleitung 12 vom Ausgang der Datensammelleitung 12 getrennt. Die gleichzeitige Aktivierung der externen Eingangsleitung 58 koppelt die leitende Spalte 36 direkt mit dem Ausgang der Datensammelleitung 12. Auf diese Weise wird das Vorzeichenbit des Eingangsworts erhalten und als Vorzeichenbit des neuen Worts am Ausgang der Datensammelleitungen 12... 18 zur Verfügung gestellt. Wenn eine Zwei-Bit-Linksverschiebung erwünscht ist, so wird die diagonale Steuerleitung 46 vom Dekodierer 37 selektiv aktiviert, und hierdurch ergibt sich eine arithmetische Zwei-Bit-Linksverschiebung. Bei dem beschriebenen Beispiel wird das Bit der niedrigsten Stelle bzw. das am niedrigsten bewertete Bit des Vier-Bit-Binärworts das am höchsten bewertete numerische Bit des neuen Binärworts und wird von binären Nullen gefolgt, welche aus dem Register 40 ausgelesen werden.

Hierzu 2 Blatt Zeichnungen

Claims (14)

Patentansprüche:

1. Einrichtung zum Verarbeiten von Information

in Form digitaler Signale, mit einem eine aus Spalten und Zeilen bestehende Matrix bildenden Leiterfeld, mehreren, ausgewählte Spalten mit ausgewählten Zeilen an Kreuzungspunkten der Matrix koppelnden Kopplungselementen und mehreren an Kopplungselemente angeschalteten Steuerleitungen, da- durch gekennzeichnet, daß die die ausgewählten Spalten (22 ... 36) mit den ausgewählten Zeilen (12 ... 98) koppelnden Kopplungse'emente als Zweirichtungskopplungselemente (20) derart ausgebildet sind, daß die Digitalsignale von den Zeilen zu den Spalten und von den Spalten zu den Zeilen übertragbar sind, daß jede der Steuerleitungen (42 ... 50) mit einer entlang einer Diagonalen der Matrix (10) angeordneten Untergruppe von Kopplungselementen (20) verbunden ist und ein Steuersignal an jedes Kopplungselement der zugehörigen Untergruppe anlegt und daß mehrere zur Speicherung digitaler Information dienende Register (38,40) mit jeweils unterschiedlichen Spalten (30 ... 36 bzw. 22... 28) verbunden sind.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine das Steuersignal selektiv an eine Steuerleitung (44 ... 50) anlegende erste Steuerschallung (37) vorgesehen ist.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine ein vorgegebenes digitales Eingangssignal selektiv an wenigstens eine Spalte (22 ... 36) der Matrix (10) anlegende zweite Steuerschaltung (54,58,60,62) vorgesehen ist.

4. Einrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Kopplungselemente jeweils als MOS-Transistor (20) mit einer ersten und einer zweiten Zone und einer Gate-Elektrode ausgebildet sind, wobei die erste Zone mit einer der Zeilen (12 ... 18), die zweite Zone mit der entsprechenden Spalte (22 ... 36) und die Gate-Elektrode mit derjenigen Steuerleitung (42 ... 50) verbunden ist, welche der Matrixdiagonalen mit dem Kreuzungspunkt der einen Zeile und der entspre chenden Spalte zugeordnet ist.

5. Einrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jedes Register (38, 40) eine gepufferte Verriegelungsschaltung (64, 66) aufweist.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die gepufferte Verriegelungsschaltung (64, 66) einen Drei-Zustands-Eingangs-Ausgangs-Anschluß mit hohen, niedrigen und freien bzw. schwebenden Ausgangspotentialpegeln aufweist, wobei der Eingangs-Ausgangs-Anschluß auf dem freien Ausgangspotential ist, wenn die Digitalsignale auf den Spalten (22 ... 36) in die gepufferte Verriegelungsschaltung eingelesen werden, und daß die gepufferte Verriegelungsschaltung eine Trennschaltung (70, 78) zur Einstellung des Eingangs-Ausgangs-Anschlusses auf das freie Ausgangspotential aufweist.

7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die gepufferte Verriegelungsschaltung aus einer Verriegelungsschaltung (64) und einer Pufferschaltung (66) besteht, wobei letztere mit einer Treiberstufe (80, 82) gekoppelte erste und zweite Inverterstufen (68, 72 und 74, 76) aufweist, daß die Trennschaltung (70, 78) mit den ersten und zweiten Inverterstufen gekoppelt ist und in Abhängigkeit eines an ihr anstehenden Trennsignals (DE) die Treiberstufe (80, 82) sperrt, um den Eingangs/Ausgangs-Anschluß (I/O) auf das freie Potential zu setzen, und daß der Ausgang (96) der Treiberstufe (80, 82) mit einem an einen Eingang der Verriegelungsschaltung (64) angeschalteten Verknüpfungsglied (98) verbunden ist, das so angeordnet ist, daß es die Pufferschaltung (66) bei gesperrter Treiberstufe (80,82) überbrückt.

8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Verriegelungsschaltung (64) eine dritte (84, 86) und vierte (88, 90) Inverterstufe aufweist, wobei die dritte Inverterstufe (84, 86) mit der vierten Inverterstufe (88, 90) und mit der zur Pufferschaltung (66) gehörigen ersten Inverterstufe (68, 72) verbunden ist, die vierte Inverterstufe (88, 90) mit einem Rückkopplungsgatter (94) verbunden ist, das an den Eingang der dritten Inverterstufe (84, 86) angeschaltet ist, und daß die vierte Inverterstufe (88, 90) mit der zur Pufferschaltung (66) gehörigen zweiten Inverterstufe (74,76) gekoppelt ist.

9. Verfahren zum gleichzeitigen Verarbeiten einer Mehrzahl von Digitalsignalen auf einer Mehrzahl von geordneten Datensammelleitungen in einer integrierten Schaltung, dadurch gekennzeichnet, daß die Mehrzahl von Digitalsignalen an die Mehrzahl von geordneten Datensammelleitungen (12 ... 18) angelegt wird und eine erste geordnete Folge entsprechend der Ordnung der Datensammelleitungen annimmt, daß wenigstens einige der Digitalsignale über eine erste Zahl von Zweirichtungsbauelementen mit mehreren leitenden Spalten selektiv gekoppelt werden, wobei die angekoppelten leitenden Spalten eine zweite geordnete Folge haben und jeweils mit wenigstens einer der Datensammelleitungen über ein Zweirichtungsbauelement verbunden sind, daß die auf wenigstens einigen der Spalten anstehenden Digitalsignale in mehreren, einzeln jeder Spalte zugeordneten Verriegelungsschaltungen gespeichert werden, wobei jede der beteiligten Spalten von einer der Verriegelungsschaltungen auf dem dem Binärwert des mit der Verriegelungsschaltung gekoppelten Digitalsignals entsprechenden Binärwert festgehalten wird, und daß eine geordnete Unterfolge der zweiten geordneten Folge von Spalten über eine zweite Anzahl von Zweirichtungs bauelementen selektiv zu der Mehrzahl von Datensammelleitungen durchgekoppelt wird, wobei die Digitalsignale auf dieser Mehrzahl von Datensammelleitungen die geordnete Unterfolge der Spalten annehmen.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Signal mit einem vorgegebenen Binärpegel selektiv über mehrere Kopplungselemente (62; 102) an wenigstens einige der Verriegelungsschaltungen angelegt wird, bevor die Spalten-Digitalsignale in den anderen Verriegelungsschaltungen gespeichert werden.

11. Verfahren nach Anspruch 9 oder 10 zur Erzeugung einer nach rechts verschobenen binären Unterfolge, dadurch gekennzeichnet, daß als vorgegebener Binärwert eine binäre Null verwendet wird und daß die geordnete Unterfolge von Digitalsignalen von der höchsten Stelle bis zu einer vorgegebenen niedrigsten Stelle binäre Nullen erhält, wobei dann die erste geordnete Folge von Digitalsignalen.

beginnend mit der höchsten Ordnung der ersten geordneten Folge bis zu der geordneten Unterfolge vervollständigt ist.

12. Verfahren nach Anspruch 9 oder 10 zur Erzeugung einer nach links verschoben sn binären Unterfolge, dadurch gekennzeichnet, daß als vorgegebener Binärwert eine logische Null verwendet wird und daß die geordnete Unterfolge von Digitalsignalen von der niedrigsten Stelle bis zu einer vorgegebenen höchsten Stelle binäie Nullen erhält, wobei dann die erste geordnete Folge von Digitalsignalen, beginnend an der niedrigsten Stelle der ersten geordneten Folge bis zur geordneten Unterfolge vervollständigt ist

13. Verfahren nach Anspruch 9 oder 10 zur Erzeugung einer nach rechts verschobenen arithmetischen Unterfolge, dadurch gekennzeichnet, daß der vorgegebene logische Wert derjenige des am höchsten bewerteten Digitalsignals bzw. der höchsten Stelle des Digitalsignals der ersten (^ordneten Folge von Digitalsignalen ist und daß die geordnete Unterfolge von Digitalsignalen der vorgegebene Wert von der höchsten Stelle bis zu einer vorgegebenen niedrigsten Stelle ist, wobei dann die erste geordnete Folge von Digitalsignalen, beginnend an der höchsten Stelle der ersten geordneten Folge bis zur geordneten Unterfolge vollständig ist.

14. Verfahren nach Anspruch 9 oder 10 zur Erzeugung einer nach links verschobenen arithmetischen Unterfolge, dadurch gekennzeichnet, daß beim selektiven Koppeln einer geordneten Unterfolge von Spalten an mehrere Datensammelleitungen das Digitalsignal der höchsten Stelle bzw. das am höchsten bewertete Digitalsignal der ersten geordneten Folge an eine der Mehrzahl von Datensammelleitungen derart angekoppelt wird, daß die geordnete Unterfolge das am höchsten bewertete Digitalsignal der ersten geordneten Folge als am höchsten bewertetes Digitalsignal einer nach links verschobenen binären Unterfolge erhält.