DE3313335C2 - - Google Patents
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Description
Die Erfindung bezieht sich auf eine Vorladeschaltung
nach dem Oberbegriff des Patentanspruchs 1.
Monolithische integrierte Schaltungsbauteile, z. B.
Festwertspeicher (ROMs), Direktzugriffspeicher (RAMs)
und Zentraleinheiten (CPUs) enthalten Daten-Mehrfach
leitungen zum wahlweisen Abgeben und Aufnehmen von
Datensignalen. Im allgemeinen wird jede Bit-Leitung
der gemeinsamen Daten-Mehrfachleitung in derartigen
Bauteilen zu Anfang auf eine logische "1" (Betriebs
spannung V DD ) eingestellt, bevor Datensignale aus einer
internen Speicherschaltung in eine andere interne
Speicherschaltung übertragen werden. Aufgrund der
Schaltkapazität jeder Bit-Leitung der Daten-Mehrfachleitung
dauert die Ausbildung von Datensignalen auf
der Daten-Mehrfachleitung, nachdem jede Bit-Leitung
der Daten-Mehrfachleitung auf eine logische "1" oder
Betriebsspannung V DD voreingestellt worden ist, eine
verhältnismäßig lange Zeit, beispielsweise etwa 150
bis 300 Nanosekunden. Um diese Schwierigkeit zu ver
meiden, wird üblicherweise eine Daten-Mehrfachleitungs-
Vorladeschaltung für die Daten-Mehrfachleitung verwen
det, um den Anfangszustand der Daten-Mehrfachleitung
mit hoher Geschwindigkeit einzustellen.
Die Daten-Mehrfachleitungs-Vorladeschaltung enthält
eine Ladeschaltung zum Verringern der für die Ausbil
dung des Anfangszustands der Daten-Mehrfachleitung er
forderlichen Zeit, indem zwangsweise eine logische "1"
auf jeder Bit-Leitung der Daten-Mehrfachleitung ausge
bildet wird, bevor das Datensignal auf die Daten-Mehr
fachleitung gegeben wird.
Im allgemeinen umfaßt ein Zustandszyklus zur Übertragung
von Daten aus einer Speicherschaltung, z. B. einem Register,
in einen anderen Speicher, z. B. ein Register, die folgenden
drei Schritte:
Im ersten Schritt wird in die Vorladeschaltung ein Vorla
dungssteuersignal eingegeben und die Daten-Mehrfachleitung
durch deren Ausgangssignal auf eine Betriebsspannung (eine
logische "1") aufgeladen.
Im zweiten Schritt werden ein Lesesignal in ein ausgewähl
tes internes Register eingegeben und Datensignale aus dem
Register zur Daten-Mehrfachleitung ausgegeben.
Im dritten Schritt werden ein Schreibsignal in ein anderes
ausgewähltes internes Register eingegeben und auf der Mehr
fachleitung anstehende Datensignale darin gespeichert.
Eine bekannte Vorladeschaltung benötigt jedoch drei unab
hängige Signalgeber zur Erzeugung jeweils eines Vorladungs
steuersignals, eines Lesesignals und eines Schreibsignals.
Ferner hat die bekannte Vorladeschaltung den Nachteil, daß
ein Zustandszyklus ein Taktsignal aus drei bis fünf Zyklen
benötigt, was eine lange Betriebszeit zur Verarbeitung der
Daten in nur einem Zustandszyklus bedeutet.
Ein weiterer Nachteil der bekannten Schaltung besteht da
rin, daß sie die Mehrfachleitung in einem festen Zyklus
in einen Setzzustand bzw. den Zustand logisch "1" ein
stellt, so daß die Zeit zum Einstellen der Daten auf der
Daten-Mehrfachleitung verhältnismäßig lang ist. So ist es
bei einer bekannten Schaltung, die in einer monolithischen
Zentraleinheit CPU verwendet wird, schwierig, die Dauer
eines Zustandszyklus unter 100 Nanosekunden zu verringern.
Der US-PS 39 65 460 ist eine Schaltungsanordnung zu entneh
men, die bei einer Daten-Mehrfachleitung außer dem Vorlade
vorgang auch den Entladevorgang steuert. Diese Schaltungs
anordnung enthält eine Entladefühlschaltung zum Erzeugen
eines Rücksetzsignals, das einer Entladeschaltung zugeführt
wird und diese wirksam schaltet, wenn wenigstens eine Bit
leitung der Daten-Mehrfachleitung eine teilweise Entladung
anzeigt. Ferner enthält die bekannte Schaltungsanordnung
eine Steuersignalerzeugungsschaltung zum Beginnen des Ent
ladevorgangs der Daten-Mehrfachleitung, wenn in die Steuer
signalerzeugungsschaltung ein Entladetaktsignal eingegeben
wird. Diese bekannte Schaltung dient mithin im wesentlichen
dazu, die Daten-Mehrfachleitung zwischen zwei aufeinander
folgenden Vorladevorgängen möglichst rasch zu entladen,
nicht jedoch den Ladevorgang zu beschleunigen.
Der Erfindung liegt die Aufgabe zugrunde, eine Vorlade
schaltung der gattungsgemäßen Art anzugeben, mittels der
es bei geringerem Aufwand möglich ist, den Datenaustausch in einer monolithischen
integrierten Halbleiter-Schaltung, die eine Daten-Mehrfach
leitung und Speicher-Register aufweist, mit höherer Geschwindigkeit zu betreiben.
Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekenn
zeichnet.
Eine vorteilhafte Ausgestaltung der Erfindung ist im Patentanspruch 2 angegeben.
Die erfindungsgemäße Vorladeschaltung benötigt nur einen
Zyklus eines Taktsignals in dem einen Zustandszyklus, so
daß ihre Vorladezeit und ihr Betriebsenergieverbrauch ge
ringer sind. Da ferner nur ein Taktsignal gleichzeitig als
Vorladungssteuersignal, Datenfreigabesignal und Schreibsig
nal verwendet werden kann, kann die Zeitgeberschaltung der
Vorladeschaltung vereinfacht werden. Da die Schreib- und
Leseoperation unmittelbar nach dem Laden der Daten-Mehr
fachleitung beginnt, kann diese Vorladeschaltung mit hoher
Geschwindigkeit arbeiten.
Die Erfindung und ihre Weiterbildungen werden nachstehend
anhand der Zeichnung eines bevorzugten Ausführungsbeispiels
näher beschrieben. Es zeigt
Fig. 1 ein Blockschaltbild des Ausführungsbeispiels der
erfindungsgemäßen Daten-Mehrfachleitungs-Vorladeschaltung
und
Fig. 2 ein Zeitdiagramm, das den Signalverlauf an verschie
denen Stellen oder Verbindungspunkten in der Schaltung nach
Fig. 1 veranschaulicht.
Die Daten-Mehrfachleitungs-Vorladeschaltung 1 nach den
Fig. 1 und 2 enthält eine Ladeschaltung 2, eine Vorladungs
fühlschaltung 3 und eine Steuersignalerzeugungsschaltung 4.
Die Ladeschaltung
2 enthält mehrere MOS-Feldeffekttransistoren 5 vom P-Typ,
deren Drain-Elektroden alle mit einer gemeinsamen, eine
Betriebsspannung V DD erzeugenden Betriebsspannungsquelle,
deren Source-Elektroden mit einer Daten-Mehrfachleitung 6
und deren Gate-Elektroden gemeinsam mit einer Leitung 7
verbunden sind. Die Vorladungsfühlschaltung 3 enthält eine
UND-Schaltung 8 und eine Schmitt-Pufferschaltung 9. Die
Eingänge der UND-Schaltung 8 sind mit der Daten-Mehrfach
leitung 6 verbunden, während ihr Ausgang mit dem Eingang
der Schmitt-Pufferschaltung 9 verbunden ist. Die Steuersig
nalerzeugungsschaltung 4 enthält vorzugsweise ein Daten-
Flipflop. Der Datenanschluß D des Flipflop ist mit der Be
triebsspannungsquelle V DD , sein -Anschluß mit den Gate-
Elektroden der MOS-Feldeffekttransistoren 5 und sein Rück
setzanschluß R mit dem Ausgang der Pufferschaltung 9 ver
bunden.
Ein Taktgenerator 10 erzeugt ein Vorladungstakt- und
Schreibsignal B in Abhängigkeit von einem Taktsignal A,
wobei der Ausgangsanschluß des Taktgenerators 10 mit einer
Leitung 11 und einem Taktanschluß des Flipflop der Steuer
signalerzeugungsschaltung verbunden ist. Die Eingänge eines
Registers 12, das als Speichereinrichtung dient, sind je
weils mit einer der Bit-Leitungen der Daten-Mehrfachleitung
6 und seine Ausgänge mit einer Gatter-Schaltung 13 verbun
den. Die Gatter-Schaltung 13 wird durch mehrere 3-Zustands-
Schaltungen 14 gebildet, deren Ausgänge mit der Daten-Mehr
fachleitung 6 verbunden sind. Die 3-Zustandsschaltungen
14 lassen die Daten aus dem Register 12 zur Daten-Mehrfach
leitung 6 durch, wenn ihnen ein Freigabesignal F zugeführt
wird. Wenn ihnen kein Freigabesignal zugeführt wird, sind
die Ausgänge der 3-Zustandsschaltungen 14 offene Kreise
(hochohmig), so daß der Daten-Mehrfachleitung 6 aus anderen
Datenquellen Daten zugeführt werden können.
Der Ausgang einer zwei Eingänge aufweisenden UND-Schaltung
15 ist mit dem Schreibanschluß W des Registers 12 verbun
den. Der Ausgang einer zwei Eingänge aufweisenden UND-
Schaltung 17 ist mit der Gatter-Schaltung 13 verbunden, um
dieser ein Gatter-Auftast- bzw. Freigabesignal zuzuführen.
Die Eingänge der UND-Schaltung 17 sind mit einer Lese
steuersignalleitung 18 einerseits und dem Gate der MOS-
Feldeffekttransistoren 5 andererseits verbunden. Die Ein
gänge eines Registers 19, das als Speichereinrichtung
dient, sind jeweils mit einer der Bit-Leitungen der Daten-
Mehrfachleitung 6 und die Ausgänge des Registers 19 mit
einer Ausgabe-Gatter-Schaltung 20 verbunden. Die Gatter-
Schaltung 20 enthält mehrere 3-Zustands-Schaltungen 21,
deren Ausgänge jeweils mit einer der Bit-Leitungen der Da
ten-Mehrfachleitung 6 verbunden sind. Die 3-Zustandsschal
tungen 21 lassen die Daten aus dem Register 19 zur Daten-
Mehrfachleitung 6 durch, wenn ihnen ein Freigabesignal J
zugeführt wird. Wenn ihnen kein Freigabesignal zugeführt
wird, sind die Ausgänge der 3-Zustandsschaltungen 21 offene
Kreise (hochohmig), so daß der Daten-Mehrfachleitung 6 aus
anderen Datenquellen Daten zugeführt werden können. Fer
ner ist der Ausgang einer zwei Eingänge aufweisenden UND-
Schaltung 22 mit dem Schreibanschluß W des Registers 19
verbunden. Der eine Eingang der UND-Schaltung 22 ist mit
dem Ausgang des Taktgenerators 10 und der andere mit einer
Schreibsteuersignalleitung 23 verbunden. Der Ausgang einer
zwei Eingänge aufweisenden UND-Schaltung 24 ist mit der
Gatter-Schaltung 20, der eine Eingang der UND-Schaltung
24 mit einer Lesesteuersignalleitung 25 und der andere
Eingang mit den Gates der MOS-Feldeffekttransistoren 5 ver
bunden.
Während des Betriebs sei angenommen, daß alle Bit-Leitungen
0 bis 7 der gemeinsamen Daten-Mehrfachleitung 6 im Zustand
S 0 das Binärzeichen 01011010 darstellen, die Schreibsteuer
signalleitung 16 und die Lesesteuersignalleitung 25 im lo
gischen Zustand "0" und die Lesesteuersignalleitung 18 so
wie die Schreibsteuersignalleitung 23 im logischen Zustand
"1" sind. Wenn im ersten Zustand S 1 das Ausgangssignal B
des Taktgenerators 10 von logisch "1" auf logisch "0" wech
selt, wird das Flipflop 4 gesetzt, so daß das Vorladungs
steuersignal C am Ausgang von logisch "1" auf logisch
"0" wechselt (siehe (B) und (C) bei II in Fig. 2). Die MOS-
Feldeffekttransistoren 5 der Ladeschaltung 2 sind daher
leitend, so daß alle Bit-Leitungen der Daten-Mehrfachlei
tung 6 im Takt bzw. in der Zeit T 1 auf die Betriebsspannung
V DD bzw. auf logisch "1" aufgeladen werden (siehe (M),
(N), (P), (O), (Q), (R), (S), (T) in Fig. 2).
Wenn dann alle Bit-Leitungen der Daten-Mehrfachleitung 6
auf logisch "1" eingestellt sind, überträgt die Vorladungs
fühlschaltung 3 ein Rücksetzsignal D oder ein "1"-Signal
während der Zeitspanne T 2 an den Rücksetzanschluß R (siehe
(D) bei (III) in Fig. 2). Durch dieses Rücksetzsignal D
wird das Flipflop 4 am Ausgang von logisch "0" auf lo
gisch "1" zurückgesetzt, wie es bei (IV) in Fig. 2 darge
stellt ist. Die MOS-Feldeffekttransistoren 5 der Ladeschal
tung 2 werden daher ausgeschaltet bzw. gesperrt, so daß
die Verbindung zwischen der Betriebsspannung V DD und der
Daten-Mehrfachleitung 6 unterbrochen ist.
Wenn dann als nächstes ein Lesesteuersignal E und ein
Schreibsteuersignal K zu logisch "0" und sowohl das
Schreibsteuersignal G als auch das Lesesteuersig
nal I zu logisch "1" werden,
gibt die UND-Schaltung 24 ein Datenfreigabesignal von lo
gisch "1" ab, so daß die Gatter-Schaltung 20 öffnet und
das im Register 19 gespeicherte Binärzeichen 01011010 zur
Datenmehrfachleitung 6 überträgt (siehe (V), (J), (M), (N),
(O), (P), (Q), (R), (S) und (T) in Fig. 2). Das Rücksetz
signal D der Vorladungsfühlschaltung 3 wechselt daher von
"1" auf "0", wie es in Fig. 2 (D) dargestellt ist. Wenn dann
das Schreibtaktsignal B von "0" auf "1" wechselt, wie es
in Fig. 2 (B) dargestellt ist, wird der Inhalt der Daten-
Mehrfachleitung 6 in Abhängigkeit vom Schreibsignal, wie
es in Fig. 2 (H) dargestellt ist, im Register 12 abgespei
chert, womit ein Zyklus des Schaltungsbetriebs beendet ist.
Wenn dann das Ausgangssignal B des Taktgenerators 10 von
"1" auf "0" wechselt, gibt das Flipflop 4 das Vorlade
steuersignal C von logisch "0" ab (vgl. (VII) in Fig. 2).
Die MOS-Feldeffekttransistoren 5 der Ladeschaltung 2 werden
daher leitend, so daß die Daten-Mehrfachleitung 6 auf die
Betriebsspannung V DD bzw. logisch "1" aufgeladen bzw. ein
gestellt wird.
Auf die gleiche Weise, wie oben beschrieben, kann das Da
tensignal aus der Daten-Mehrfachleitung 6 ausgelesen bzw.
in diese übertragen werden.
Die dargestellte Daten-Mehrfachleitungs-Vorladeeinrichtung
macht es daher möglich, eine integrierte MOS-Schaltung,
z. B. eine Zentraleinheit CPU, mit einer Geschwindigkeit
von weniger als 50 Nanosekunden während eines Zyklus zu
betreiben. Diese Einrichtung ist auch bei allen anderen
Schaltungen, die Daten-Mehrfachleitungen aufweisen, insbe
sondere bei Zentraleinheiten, RAMs und ROMs in Form inte
grierter monolithischer Schaltungen, anwendbar.
Claims (2)
1. Daten-Mehrfachleitungs-Vorladeschaltung für eine monoli
thische integrierte Halbleiter-Schaltung mit ei
ner Daten-Mehrfachleitung (6), die mehrere Bitleitungen
aufweist, Speicher-Registern (12, 19), die eingangsseitig mit der Daten-Mehr
fachleitung verbunden sind, Drei-Zustands-Schaltungen (13, 20),
die zwischen den Ausgängen der Speicher-Register und der Daten-Mehrfachleitung
angeschlossen sind, und einem Taktgenerator (10), wobei die
Daten-Mehrfachleitungs-Vorladeschaltung eine Ladeschaltung
(2) aufweist, die mit der Daten-Mehrfachleitung verbunden
ist, um die Daten-Mehrfachleitung in Abhängigkeit von einem
Vorladungssteuersignal (C) aufzuladen,
dadurch gekennzeichnet,
daß die Daten-Mehrfachleitungs-Vorladeschaltung eine Vorla
dungsfühlschaltung (3), die mit der Daten-Mehrfachleitung
(6) verbunden ist, um ein Rücksetzsignal (D) zu erzeugen,
wenn alle Bitleitungen der Daten-Mehrfachleitung (6) auf
eine logische "1" aufgeladen sind, und eine Steuersignal
erzeugungsschaltung (4) aufweist, die das Vorladungssteuer
signal (C) an die Ladeschaltung (2) abgibt, wenn der
Steuersignalerzeugungsschaltung (4) ein Vorladungstaktsig
nal (B) durch den Taktgenerator (10) zugeführt wird, und
die das Laden der Daten-Mehrfachleitung (6) durch die Lade
schaltung (2) sperrt, wenn der Steuersignalerzeugungsschal
tung (4) das Rücksetzsignal (D) durch die Vorladungsfühl
schaltung (3) zugeführt wird, wobei eine Drei-Zustands-Schaltung
(13, 20) zur Datenausgabe durch das Vorladungssteuersignal (C) und ein Speicher-Regi
ster (12, 19) zur Datenspeicherung durch das Vorladungstaktsignal (B) des Takt
generators (10) gesteuert werden.
2. Vorladeschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Ladeschaltung (2) mehrere MOS-Feldeffekttran
sistoren (5) aufweist, daß die Vorladungsfühlschaltung
(3) eine UND-Schaltung und eine Schmitt-Pufferschaltung
aufweist und daß die Steuersignalerzeugungsschaltung
(4) ein Daten-Flipflop aufweist.
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