JPS61234428A - デ−タシフト回路 - Google Patents
デ−タシフト回路Info
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- JPS61234428A JPS61234428A JP60075607A JP7560785A JPS61234428A JP S61234428 A JPS61234428 A JP S61234428A JP 60075607 A JP60075607 A JP 60075607A JP 7560785 A JP7560785 A JP 7560785A JP S61234428 A JPS61234428 A JP S61234428A
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- Japan
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- shift
- bit
- significant bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数ビットのディジタルデータを任意ビットだ
け左右両方向にシフト可能なデータシフト回路に関する
ものである。
け左右両方向にシフト可能なデータシフト回路に関する
ものである。
従来の技術
従来ディジタルデータをシフトあるいは回転するために
は、被シフトデータのビット数だけフリップフロップを
直列に接続し、１回のシフトパルスにつき１ビツトずつ
シフトあるいは回転を行なうシフトレジスタ方式が採用
されている（例えば、情報処理学会編「新版情報処理ハ
ンドブック」昭和５６年３月３０日、オーム社、Ｐ７６
３など）０また左右両方向へのシフトあるいは回転を可
能とするためには、各ビットに対応するフリップフロッ
プ毎にセレクタを設けたシ、左方向、右方向各々に対し
てシフトレジスタを設けどちらか一方の出力を選択する
などの方法が採られている。
は、被シフトデータのビット数だけフリップフロップを
直列に接続し、１回のシフトパルスにつき１ビツトずつ
シフトあるいは回転を行なうシフトレジスタ方式が採用
されている（例えば、情報処理学会編「新版情報処理ハ
ンドブック」昭和５６年３月３０日、オーム社、Ｐ７６
３など）０また左右両方向へのシフトあるいは回転を可
能とするためには、各ビットに対応するフリップフロッ
プ毎にセレクタを設けたシ、左方向、右方向各々に対し
てシフトレジスタを設けどちらか一方の出力を選択する
などの方法が採られている。
発明が解決しようとする問題点
しかしながら上記のような方式では、データを複数ビッ
トシフトあるいは回転する場合にはシフト量に比例した
処理時間が必要となシ、シフト量の大きい場合には処理
時間が長くなるという欠点がある。更に、左右両方向へ
のシフトあるいは回転を行なうためにハードウェアが複
雑や冗長となり回路の集積化に不利である。
トシフトあるいは回転する場合にはシフト量に比例した
処理時間が必要となシ、シフト量の大きい場合には処理
時間が長くなるという欠点がある。更に、左右両方向へ
のシフトあるいは回転を行なうためにハードウェアが複
雑や冗長となり回路の集積化に不利である。
本発明はかかる点に鑑み、種々のシフト演算をシフト量
に依存しない一定の処理時間で実行でき、ハードウェア
の冗長性がなく左右両方向にシフト演算を行なえるデー
タシフト回路を提供することを目的とする。
に依存しない一定の処理時間で実行でき、ハードウェア
の冗長性がなく左右両方向にシフト演算を行なえるデー
タシフト回路を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、与えられたシフ
トデータの最上位ビットを除くデータかあるいは被シフ
トデータの最上位ビットデータかあるいは即値″ｏ″を
選択出力するだめの（ｎ−１）ビットの第１のセレクタ
群と、最下位ビットを除く被シフトデータあるいは即値
″０”を選択出力するための（ｎ−１）ビットの第２の
セレクタ群と、シフト量指示信号及びシフト方向指示信
号に従って後記のバレルシ７りへの制御信号を生成する
デコーダと、（２ｎ−２）ビットの入力データの連続す
るｎビットのデータを前記デコーダの出力する制御信号
に従って選択するためのバレルシフタと、このバレルシ
フタの出力の最上位ビットデータと被シフトデータの最
上位ビットデータを選択出力するためのセレクタと、シ
フト方向指示信号及びシフト演算モード指示信号に従っ
て前記のセレクタ群における選択制御信号を生成するた
めの制御回路を備えたデータシフト回路である。
トデータの最上位ビットを除くデータかあるいは被シフ
トデータの最上位ビットデータかあるいは即値″ｏ″を
選択出力するだめの（ｎ−１）ビットの第１のセレクタ
群と、最下位ビットを除く被シフトデータあるいは即値
″０”を選択出力するための（ｎ−１）ビットの第２の
セレクタ群と、シフト量指示信号及びシフト方向指示信
号に従って後記のバレルシ７りへの制御信号を生成する
デコーダと、（２ｎ−２）ビットの入力データの連続す
るｎビットのデータを前記デコーダの出力する制御信号
に従って選択するためのバレルシフタと、このバレルシ
フタの出力の最上位ビットデータと被シフトデータの最
上位ビットデータを選択出力するためのセレクタと、シ
フト方向指示信号及びシフト演算モード指示信号に従っ
て前記のセレクタ群における選択制御信号を生成するた
めの制御回路を備えたデータシフト回路である。
作用
本発明は上記の構成により、第１及び第２のセレクタ群
によりシフト演算のモード及びシフト方向に応じて、シ
フト演算の結果生じるあきビットへの埋め込みデータを
選択的に生成し、この埋め込ミテータと被シフトデータ
をバレルシフタニ入力し、指示されたシフト量に応じた
ビット位置から連続するｎビットを選択出力し、バレル
シ７り出力データの最上位ビットデータに対して第３の
セレクタにより補正を加えることにより、最終的なシフ
ト演算結果を、シフト演算の方向、モード。
によりシフト演算のモード及びシフト方向に応じて、シ
フト演算の結果生じるあきビットへの埋め込みデータを
選択的に生成し、この埋め込ミテータと被シフトデータ
をバレルシフタニ入力し、指示されたシフト量に応じた
ビット位置から連続するｎビットを選択出力し、バレル
シ７り出力データの最上位ビットデータに対して第３の
セレクタにより補正を加えることにより、最終的なシフ
ト演算結果を、シフト演算の方向、モード。
シフト量に関係なく一定の処理時間で生成するものであ
る。
る。
実施例
第１図は本発明のデータシフト回路の一実施例を示すブ
ロック図である。
ロック図である。
１はシフト演算の対象となる長さｎビットの入力データ
、３は最上位ビットを除く被シフトデータ１あるいは被
シフトデータ最上位ビットデータ２あるいは即値データ
１０＃５から１つのデータを選択制御信号１６に従って
出力する（ｎ−１）個のセレクタから成るセレクタ群、
４は最下位ビットを除く被シフトデータ１かあるいは即
値データ″０″６を選択制御信号１６に従って出力する
（ｎ−１）個のセレクタから成るセレクタ群、６はセレ
クタ群３の出力１９の最下位ビット側にセレクタ群４の
出力２０を連結した（２ｎ−２）ビットのデータからバ
レルシフタ制御信号２２に従ったビット位置から連続す
るｎピットのデータを選択出力するバレルシフタ、２１
はシフト方向制御信号８及びシフト量指示信号１８から
パレシフタ制御信号２２を生成するデコーダ、７はバレ
ルシフタ出力最上位ビットデータ１３あるいは被シフト
データ最上位ビットデータ２を選択制御信号１７に従っ
て出力するセレクタ、１４は最終的なシフト演算結果、
１２はシフト方向指示信号８及びシフトモード指示信号
９，１０．１１に従って選択制御信号１５，１６．１７
を生成する制御回路である。シフト方向指示信号は論理
″１′で右方向シフトを、論理″０１で左方向シフトを
表わすものとする。シフトモード指示信号９，１０゜１
１は各々論理′″１１のとき論理シフト演算、算術シフ
ト演算２圓転シフト演算であることを示し、２つ以上の
シフトモード指示信号が同時に論理″１″となることは
ないものとする。
、３は最上位ビットを除く被シフトデータ１あるいは被
シフトデータ最上位ビットデータ２あるいは即値データ
１０＃５から１つのデータを選択制御信号１６に従って
出力する（ｎ−１）個のセレクタから成るセレクタ群、
４は最下位ビットを除く被シフトデータ１かあるいは即
値データ″０″６を選択制御信号１６に従って出力する
（ｎ−１）個のセレクタから成るセレクタ群、６はセレ
クタ群３の出力１９の最下位ビット側にセレクタ群４の
出力２０を連結した（２ｎ−２）ビットのデータからバ
レルシフタ制御信号２２に従ったビット位置から連続す
るｎピットのデータを選択出力するバレルシフタ、２１
はシフト方向制御信号８及びシフト量指示信号１８から
パレシフタ制御信号２２を生成するデコーダ、７はバレ
ルシフタ出力最上位ビットデータ１３あるいは被シフト
データ最上位ビットデータ２を選択制御信号１７に従っ
て出力するセレクタ、１４は最終的なシフト演算結果、
１２はシフト方向指示信号８及びシフトモード指示信号
９，１０．１１に従って選択制御信号１５，１６．１７
を生成する制御回路である。シフト方向指示信号は論理
″１′で右方向シフトを、論理″０１で左方向シフトを
表わすものとする。シフトモード指示信号９，１０゜１
１は各々論理′″１１のとき論理シフト演算、算術シフ
ト演算２圓転シフト演算であることを示し、２つ以上の
シフトモード指示信号が同時に論理″１″となることは
ないものとする。
以上のように構成された本実施例のデータシフト回路に
ついて以下にその動作を説明する。
ついて以下にその動作を説明する。
まず最初に本発明のデータシフト回路が行なう３種のシ
フト演算について説明する。
フト演算について説明する。
論理シフト演算とは右あるいは左へ指示されたシフト量
だけ入力データをシフトし、最下位ビット（右シフトの
場合）あるいは最上位ビット（左シフトの場合）からあ
ふれたビットは捨てられ、あらたｋあいた部分にａｏ１
が埋め込まれる演算とする。
だけ入力データをシフトし、最下位ビット（右シフトの
場合）あるいは最上位ビット（左シフトの場合）からあ
ふれたビットは捨てられ、あらたｋあいた部分にａｏ１
が埋め込まれる演算とする。
算術シフト演算とは最上位ビットを符号ビットと見なし
てシフトにおいて固定とし、最上位ビットを除く入力デ
ータを右あるいは左へ指示されたシフト量だけシフトし
、最下位ビット（右シフトの場合）あるいは最上位ビッ
トの次位ビット（左シフトの場合）からあふれたビット
は捨てられ、右シフトの場合は、あらたにあいた部分に
符号ビットと同じデータが埋めこまれ、左シフトの場合
は、＠０”が埋め込まれる演算とする。
てシフトにおいて固定とし、最上位ビットを除く入力デ
ータを右あるいは左へ指示されたシフト量だけシフトし
、最下位ビット（右シフトの場合）あるいは最上位ビッ
トの次位ビット（左シフトの場合）からあふれたビット
は捨てられ、右シフトの場合は、あらたにあいた部分に
符号ビットと同じデータが埋めこまれ、左シフトの場合
は、＠０”が埋め込まれる演算とする。
回転シフト演算とは右あるいは左へ指示されたシフト量
だけ入力データをシフトし、最下位ビット（右シフトの
場合）あるいは最上位ビット（左シフトの場合）からあ
ふれたビットがあらたにあいた部分にあふれた順に埋め
込まれる演算とする。
だけ入力データをシフトし、最下位ビット（右シフトの
場合）あるいは最上位ビット（左シフトの場合）からあ
ふれたビットがあらたにあいた部分にあふれた順に埋め
込まれる演算とする。
ｎビットの被シフトデータをＡ ” （ａ□ 、 ａ
１ 、・・・。
１ 、・・・。
−ｎ 、）（但し添字が小さいほど上位のビットを示す
）とし、シフト量をｍ（１＜：ｍ＜、ｎ−１）とすると
、前記のシフト演算結果Ａ′は以下のように表わされる
。
）とし、シフト量をｍ（１＜：ｍ＜、ｎ−１）とすると
、前記のシフト演算結果Ａ′は以下のように表わされる
。
右論理シフト演算
Ａ’＝（０，０，・、Ｏ、ａｏ、ａｌ、・、 ａｎｍ−
１）左論理シフト演算 Ａ’＝（ａ−、ａ！！＆＋１．−・−、ａｎ、 、Ｏ，
−、Ｏ、Ｏ）右算術シフト演算 ”” （”Ｏｊ ”ＯＰ ”” ＃ ”Ｏｐ ”ＯＰ
”１ ｍ ”” ｅ ”ｎ−ｍ−１）左算術シフト演算 ”＝（”Ｏｅ”ｍ＋１ ’ ”ｍ＋２’ ”” ”ｎ
１１０”” ” ）右回転シフト演算 ” ” （” ｎ−ｍ ｓ ” ｎ−ｍ−１−１”・’
＃ ”ｎ −１”Ｏ’ａ１ ｐ ””−ｎ−ｍ−１） 左回転シフト演算 ”” （”ｍ’ ”ｍ＋１ ＃ ”°９ ”ｎ−１ｔ
”Ｑｔ”１ ＃ ”” ｅ”ｍ−１） 以上のシフト演算を一般化すると、右シフト演算は被シ
フトデータＡの最上位ビット側に、シフトのためにあく
部分に埋め込まれるべきデータ（長さｎビット）を連結
した２ｎビツトのデータの第（ｎ−ｍ）ビット目から連
続したｎピ歩トのデータを選択することと等しい。第２
図に右論理シフト演算の場合を示す。１ｏ１は埋め込み
データであり、本例の場合は全ビット＠ｏ”である０１
０２は被シフトデータ、１０３はシフト演算結果を示す
。同様に右算術シフト演算の場合の埋め込みデータは全
ビットが被シフトデータの最上位ビット（即ち符号ビッ
ト）に等しい値を持つデータであり、右回転シフト演算
の場合の埋め込みデータは被シフトデータ自身である。
１）左論理シフト演算 Ａ’＝（ａ−、ａ！！＆＋１．−・−、ａｎ、 、Ｏ，
−、Ｏ、Ｏ）右算術シフト演算 ”” （”Ｏｊ ”ＯＰ ”” ＃ ”Ｏｐ ”ＯＰ
”１ ｍ ”” ｅ ”ｎ−ｍ−１）左算術シフト演算 ”＝（”Ｏｅ”ｍ＋１ ’ ”ｍ＋２’ ”” ”ｎ
１１０”” ” ）右回転シフト演算 ” ” （” ｎ−ｍ ｓ ” ｎ−ｍ−１−１”・’
＃ ”ｎ −１”Ｏ’ａ１ ｐ ””−ｎ−ｍ−１） 左回転シフト演算 ”” （”ｍ’ ”ｍ＋１ ＃ ”°９ ”ｎ−１ｔ
”Ｑｔ”１ ＃ ”” ｅ”ｍ−１） 以上のシフト演算を一般化すると、右シフト演算は被シ
フトデータＡの最上位ビット側に、シフトのためにあく
部分に埋め込まれるべきデータ（長さｎビット）を連結
した２ｎビツトのデータの第（ｎ−ｍ）ビット目から連
続したｎピ歩トのデータを選択することと等しい。第２
図に右論理シフト演算の場合を示す。１ｏ１は埋め込み
データであり、本例の場合は全ビット＠ｏ”である０１
０２は被シフトデータ、１０３はシフト演算結果を示す
。同様に右算術シフト演算の場合の埋め込みデータは全
ビットが被シフトデータの最上位ビット（即ち符号ビッ
ト）に等しい値を持つデータであり、右回転シフト演算
の場合の埋め込みデータは被シフトデータ自身である。
一方、左シフト演算は被シフトデータＡの最下位ビット
側に、シフトのためにあく部分に埋め込まれるべきデー
タ（長さｎビット）を連結した２ｎビツトのデータの第
ｍビット目から連続したｎビットのデータを選択するこ
とと等しい。第３図に左回転シフト演算の場合を示す。
側に、シフトのためにあく部分に埋め込まれるべきデー
タ（長さｎビット）を連結した２ｎビツトのデータの第
ｍビット目から連続したｎビットのデータを選択するこ
とと等しい。第３図に左回転シフト演算の場合を示す。
２０１は被シフトデータ、２０２は埋め込みデータであ
り本例の場合は被シフトデータに等しい。２ｏ３はシフ
ト演算結果を示す。同様に左論理シフト演算の場合の埋
め込みデータは全ビット＠０”であり、左算術シフト演
算の場合の埋め込みデータもまた全ビット″ｏｊである
。
り本例の場合は被シフトデータに等しい。２ｏ３はシフ
ト演算結果を示す。同様に左論理シフト演算の場合の埋
め込みデータは全ビット＠０”であり、左算術シフト演
算の場合の埋め込みデータもまた全ビット″ｏｊである
。
従って上記の各シフト演算は長さ２ｎビツトのデータか
ら指定されたビット位置から連続するｎビットを選択出
力子る゛という機能を有するバレルシフタを用いて行な
えることがわかる。第４図にＭＯＳＦＥＴを用いた良く
知られているバレルシフタの例を示す。第４図の例は８
ピツトの入力デ−夕から４ピツトの出力を選択するバレ
ルシフタである。３ｏ１は入力データ、３０２は出力デ
ータ、３０３は制御信号である。制御信号３０３は同時
に２本以上が１”となることはない。例えば制御信号ｓ
２が１″となったとき、出力データ３０２は０２． Ｃ
３＋ Ｃ４，Ｃｓに等しくなる。
ら指定されたビット位置から連続するｎビットを選択出
力子る゛という機能を有するバレルシフタを用いて行な
えることがわかる。第４図にＭＯＳＦＥＴを用いた良く
知られているバレルシフタの例を示す。第４図の例は８
ピツトの入力デ−夕から４ピツトの出力を選択するバレ
ルシフタである。３ｏ１は入力データ、３０２は出力デ
ータ、３０３は制御信号である。制御信号３０３は同時
に２本以上が１”となることはない。例えば制御信号ｓ
２が１″となったとき、出力データ３０２は０２． Ｃ
３＋ Ｃ４，Ｃｓに等しくなる。
なお本発明の実施例では、ｎビットデータに対してシフ
ト量が０のシフト演算やシフト量がｎ以上のシフト演算
は意味をもたないと考えシフト量ｍを１＜；：ｍ＜；：
ｎ−１の範囲に限定する。従って前記の被シフトデータ
と埋め込みデータを連結した２ｎビツトのデータのうち
、左側に連結されるデータの最上位ビット及び右側に連
結されるデータの最下位ビットは選択されることがない
。故にバレルシフタの入力データ長は（２ｎ−２）ビッ
トあれば良い。
ト量が０のシフト演算やシフト量がｎ以上のシフト演算
は意味をもたないと考えシフト量ｍを１＜；：ｍ＜；：
ｎ−１の範囲に限定する。従って前記の被シフトデータ
と埋め込みデータを連結した２ｎビツトのデータのうち
、左側に連結されるデータの最上位ビット及び右側に連
結されるデータの最下位ビットは選択されることがない
。故にバレルシフタの入力データ長は（２ｎ−２）ビッ
トあれば良い。
次に第１図に従って本発明の実施例の動作を以下に説明
する。
する。
被シフトデータ１はセレクタ群３及びセレクタ群４に入
力される。セレクタ群３ではバレルシ７り６への（２ｎ
−２）ビットの入力データのうちの左側（ｎ−１）ビッ
ト分が選択される。上記のように右シフト演算の場合に
は埋め込みデータが選ばれ、左シフト演算の場合には被
シフトデータが選ばれる。セレクタ群３を構成する個々
のセレクタをＳＡＩ （ｉ＝１ 、２ 、＋＋＋、 ｎ
１ ） 、被シフトデータ１をａｉ（Ｌ＝０，１−
、 ｎ −１）とすると、シフト方向及びシフト演算モ
ードとＳＡｉにおいて選択されるデータの関係は第６図
のようになる。シフト方向指示信号８をＲＩと表わし、
ＲＩが論理″１１のとき右シフトを、論理″０″のとき
左シフトを表わすものとする。またシフトモード信号９
．１０．１１を各々１．ＯＧ、ＡＲＩ、ＲＯＴと表わし
、各々論理＠ Ｉ Ｊ＋のとき論理シフト演算、算術シ
フト演算２囲転シフト演算を表わすものとする。このと
きＳＡ１の出力は次の論理式で表現できる。
力される。セレクタ群３ではバレルシ７り６への（２ｎ
−２）ビットの入力データのうちの左側（ｎ−１）ビッ
ト分が選択される。上記のように右シフト演算の場合に
は埋め込みデータが選ばれ、左シフト演算の場合には被
シフトデータが選ばれる。セレクタ群３を構成する個々
のセレクタをＳＡＩ （ｉ＝１ 、２ 、＋＋＋、 ｎ
１ ） 、被シフトデータ１をａｉ（Ｌ＝０，１−
、 ｎ −１）とすると、シフト方向及びシフト演算モ
ードとＳＡｉにおいて選択されるデータの関係は第６図
のようになる。シフト方向指示信号８をＲＩと表わし、
ＲＩが論理″１１のとき右シフトを、論理″０″のとき
左シフトを表わすものとする。またシフトモード信号９
．１０．１１を各々１．ＯＧ、ＡＲＩ、ＲＯＴと表わし
、各々論理＠ Ｉ Ｊ＋のとき論理シフト演算、算術シ
フト演算２囲転シフト演算を表わすものとする。このと
きＳＡ１の出力は次の論理式で表現できる。
ＲＩ 、Ｌα２＋１０＋ＲＩ ５ＡＲＩ ＊ａＯ＋ＲＩ
５ｆＬＯＴ＊ａ、１−ＲＩ ａａ。
５ｆＬＯＴ＊ａ、１−ＲＩ ａａ。
・・・・・・（１）
式（１）を実現するセレクタの一例を第６図ａに示す。
４０１は被シフトデータ、４０２は即値＠ ＯＩＩ。
４０３は被シフトデータ最上位ビットデータ、４０４は
選択制御信号、４０５は選択出力であり、各々第１図の
１．５，２，１５，１９に相当する。
選択制御信号、４０５は選択出力であり、各々第１図の
１．５，２，１５，１９に相当する。
第６図ａの例は第６図すのように簡単化してもよい。ま
た式（１）はトライステートゲートなどの他の論理素子
を用いても実現できることは言うまでもない。
た式（１）はトライステートゲートなどの他の論理素子
を用いても実現できることは言うまでもない。
・同様にセレクタ群４ではバレルシフタ６への（２ｎ−
２）ビットの入力データのうちの右側（ｎ−１）ビット
分が選択される０上記のように右シフト演算の場合には
被シフトデータが選ばれ、左シフト演算の場合には埋め
込みデータが選ばれる。セレクタ群４を構成する個々の
セレクタを５Ｂ１（１＝＝ｏ ｔ １ 、”・、 ｎ
２ ）とすると、シフト方向及びシフト演算モードと
ＳＢ、において選択されるデータの関係は第７図のよう
になる。上記と同様にＳＢ、の出力は次の論理式で表現
できる。
２）ビットの入力データのうちの右側（ｎ−１）ビット
分が選択される０上記のように右シフト演算の場合には
被シフトデータが選ばれ、左シフト演算の場合には埋め
込みデータが選ばれる。セレクタ群４を構成する個々の
セレクタを５Ｂ１（１＝＝ｏ ｔ １ 、”・、 ｎ
２ ）とすると、シフト方向及びシフト演算モードと
ＳＢ、において選択されるデータの関係は第７図のよう
になる。上記と同様にＳＢ、の出力は次の論理式で表現
できる。
・・・・・・（２）
式（２）を実現するセレクタの一例を第８図ａに示す。
５０１は被シフトデータ、５０２は即値ｌＩＯ”。
５０３は選択制御信号、５０４は選択出力であシ、各々
第１図の１．５，１６．２０に相当する。第８図ａの例
は第８図すのように簡単化してもよい。
第１図の１．５，１６．２０に相当する。第８図ａの例
は第８図すのように簡単化してもよい。
セレクタ群３及びセレクタ群４で選択された出力１９
、２０はセレクタ群出力１９を左側に、セレクタ群出力
２ｏを右側に、互いに連結した（２ｎ−２）ビットのデ
ータとしてバレルシフタ６に入力される。バレルシフタ
６は前記第４図で示した例のように構成され、入力デー
タ長が（２ｎ−２）ビット、出力データ長がｎビット、
制御信号が（ｎ−１）本となる。入力データをｃｉ（ｉ
＝１゜・・・、２ｎ−２）、出力データを’Ｊ（ｊ＝１
ｔ・・・。
、２０はセレクタ群出力１９を左側に、セレクタ群出力
２ｏを右側に、互いに連結した（２ｎ−２）ビットのデ
ータとしてバレルシフタ６に入力される。バレルシフタ
６は前記第４図で示した例のように構成され、入力デー
タ長が（２ｎ−２）ビット、出力データ長がｎビット、
制御信号が（ｎ−１）本となる。入力データをｃｉ（ｉ
＝１゜・・・、２ｎ−２）、出力データを’Ｊ（ｊ＝１
ｔ・・・。
ｎ）、制御信号を５ｉ（ｔ＝１．・・・、ｎ−１）とす
ると、８ｉが論理″１”のときＣ１から始まるｎビット
のデータ（’ｉ” ｉ＋１１０’ Ｐ ’ｉ＋ｎ −１
）がｂｌからｂｎに選択出力される。バレルシフタ６の
制御信号２２はデコーダ２１において、シフト方向指示
信号８とシフト量指示信号１８に従って生成される。シ
フト方向とシフト量とそのとき論理″１１となる制御信
号の関係を第９図に示す。
ると、８ｉが論理″１”のときＣ１から始まるｎビット
のデータ（’ｉ” ｉ＋１１０’ Ｐ ’ｉ＋ｎ −１
）がｂｌからｂｎに選択出力される。バレルシフタ６の
制御信号２２はデコーダ２１において、シフト方向指示
信号８とシフト量指示信号１８に従って生成される。シ
フト方向とシフト量とそのとき論理″１１となる制御信
号の関係を第９図に示す。
バレルシフタ６で選択されたｎビットの出力す。
は、左算術シフト演算の場合を除いて最終的なシフト演
算結果１４に等しい。しかし、左算術シフト演算の場合
にはバレルシフタ６の出力の最上位ビットデータｂ１は
被シフトデータ最上位ビットデータ（即ち符号ビット）
２に等しくない。従ってセレクタ７において補正を行な
う。セレクタ７の出力は次の論理式で表現できる。
算結果１４に等しい。しかし、左算術シフト演算の場合
にはバレルシフタ６の出力の最上位ビットデータｂ１は
被シフトデータ最上位ビットデータ（即ち符号ビット）
２に等しくない。従ってセレクタ７において補正を行な
う。セレクタ７の出力は次の論理式で表現できる。
式（３）を実現するセレクタの一例を第１０図に示す。
６０１は被シフトデータ最上位ビットデータ、６０２は
バレルシフタ出力最上位ビットデータ、６０３は選択制
御信号であシ第１図の１７に相当する。６０４は選択出
力であり、この出力とバレルシフタ６の出力の最上位ビ
ットを除＜（ｎ−１）ビットを合わせたものが最終的な
シフト演算結果１４となる。
バレルシフタ出力最上位ビットデータ、６０３は選択制
御信号であシ第１図の１７に相当する。６０４は選択出
力であり、この出力とバレルシフタ６の出力の最上位ビ
ットを除＜（ｎ−１）ビットを合わせたものが最終的な
シフト演算結果１４となる。
制御回路１２は各セレクタ群に対する選択制御信号を生
成する回路である。セレクタ群３として上記第６図すの
例を、セレクタ群４として上記第８図すの例を、セレク
タ７として上記第１０図の例を採用した場合の制御回路
１２の一例を第１１図に示す０７０１はシフト方向指示
信号、７０２はシフトモード信号である。７０３．７０
４ 。
成する回路である。セレクタ群３として上記第６図すの
例を、セレクタ群４として上記第８図すの例を、セレク
タ７として上記第１０図の例を採用した場合の制御回路
１２の一例を第１１図に示す０７０１はシフト方向指示
信号、７０２はシフトモード信号である。７０３．７０
４ 。
７０５は選択制御信号で、各々第１図の１６゜１７．１
６に相当する。
６に相当する。
発明の効果
以上のように、本発明によれば、ディジタルデータの左
右両方向の論理シフト演算、算術シフト演算１回転シフ
ト演算をシフト量によらず同一の処理時間で実行でき、
かつ従来のシフトレジスタ方式のデータシフト回路に比
してシフト量が大きい場合に特に有効である。また、セ
レクタ部やバレルシフタ部は回路が規則的でありＬＳＩ
化に有利である。
右両方向の論理シフト演算、算術シフト演算１回転シフ
ト演算をシフト量によらず同一の処理時間で実行でき、
かつ従来のシフトレジスタ方式のデータシフト回路に比
してシフト量が大きい場合に特に有効である。また、セ
レクタ部やバレルシフタ部は回路が規則的でありＬＳＩ
化に有利である。
第１図は本発明の一実施例におけるデータシフト回路の
ブロック図、第２図、第３図は本発明で用いるシフト方
式の例を示す説明図、第４図は本発明の構成要素である
バレルシフタの例を示す回路図、第６図及び第７図は本
発明の構成要素であるセレクタによる論理関係を示す関
係図、第６図及び第８図は各々第５図及び第７図に示す
セレクタを示す回路図、第９図は本発明の構成要素であ
るデコーダによる論理関係を示す関係図、第１０図は第
９図に示すセレクタを示す回路図、第１１図は上記の各
セレクタを制御する制御回路の例を示す回路図である。 １・・・・・・被シフトデータ、３，４・・・・・・セ
レクタ群、６・・・・・・バレルシフタ、７・・・・・
・セレクタ、８，９〜１１．１８・・・・・・シフト演
算の種類を指示する各種信号、１２・・・・・・セレク
タ制御回路、１４・・・・・・シフト演算結果、２１・
・・・・・デコーダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第７図 第 ８１！！ （ａ） 第９図 第１０図 第１１図′
ブロック図、第２図、第３図は本発明で用いるシフト方
式の例を示す説明図、第４図は本発明の構成要素である
バレルシフタの例を示す回路図、第６図及び第７図は本
発明の構成要素であるセレクタによる論理関係を示す関
係図、第６図及び第８図は各々第５図及び第７図に示す
セレクタを示す回路図、第９図は本発明の構成要素であ
るデコーダによる論理関係を示す関係図、第１０図は第
９図に示すセレクタを示す回路図、第１１図は上記の各
セレクタを制御する制御回路の例を示す回路図である。 １・・・・・・被シフトデータ、３，４・・・・・・セ
レクタ群、６・・・・・・バレルシフタ、７・・・・・
・セレクタ、８，９〜１１．１８・・・・・・シフト演
算の種類を指示する各種信号、１２・・・・・・セレク
タ制御回路、１４・・・・・・シフト演算結果、２１・
・・・・・デコーダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第７図 第 ８１！！ （ａ） 第９図 第１０図 第１１図′
Claims (1)
- 与えられたｎビットの被シフトデータの最上位ビットを
除くデータまたは前記被シフトデータの最上位ビットデ
ータ、または即値“Ｏ”を選択出力する（ｎ−１）ビッ
トの第１のセレクタ群と、前記被シフトデータの最下位
ビットを除くデータ、または即値“Ｏ”を選択出力する
（ｎ−１）ビットの第２のセレクタ群と、シフト量指示
信号及びシフト方向指示信号に従って制御信号を生成す
るデコーダと、前記第１のセレクタ群の出力の最下位ビ
ット側に前記第２のセレクタ群の出力を連結した（２ｎ
−２）ビットのデータを入力データとし、前記デコーダ
の生成する制御信号に従って前記入力データから連続す
るｎビットのデータを選択出力するバレルシフタと、前
記バレルシフタの出力の最上位ビットデータ、または前
記被シフトデータの最上位ビットデータを選択出力する
第３のセレクタと、前記シフト方向指示信号及びシフト
演算モード指示信号に従って前記第１、第２、第３のセ
レクタ群へ供給する選択制御信号を生成する制御回路と
を具備したことを特徴とするデータシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075607A JPS61234428A (ja) | 1985-04-10 | 1985-04-10 | デ−タシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075607A JPS61234428A (ja) | 1985-04-10 | 1985-04-10 | デ−タシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234428A true JPS61234428A (ja) | 1986-10-18 |
Family
ID=13581064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075607A Pending JPS61234428A (ja) | 1985-04-10 | 1985-04-10 | デ−タシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121922A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | バレルシフト回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132644A (en) * | 1976-02-20 | 1977-11-07 | Intel Corp | Method of processing plural digital signals at a time and digital logical circuit for processing digital signals |
| JPS58184649A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | シフト回路 |
| JPS59195741A (ja) * | 1983-04-22 | 1984-11-06 | Nec Corp | シフタ回路 |
-
1985
- 1985-04-10 JP JP60075607A patent/JPS61234428A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132644A (en) * | 1976-02-20 | 1977-11-07 | Intel Corp | Method of processing plural digital signals at a time and digital logical circuit for processing digital signals |
| JPS58184649A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | シフト回路 |
| JPS59195741A (ja) * | 1983-04-22 | 1984-11-06 | Nec Corp | シフタ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121922A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | バレルシフト回路 |
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