JPS5929973B2 - 複数のデジタル信号を同時に処理する方法およびデジタル信号を処理するためのデジタル論理回路 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル情報を移動させ、回転させ、構成する
技術に関し、更に詳しくいえば双方向性素子のマＩ−Ｉ
Ｊラックス用いる技術に関する。

通常は回転、置換、計算および論理桁送りはシフトレジ
スフ、マルチプレクサおよび２進ランク付桁送り器とを
用いて実行されている。

それらの装置は比較的複雑な回路を用いており、しかも
それらの回路は動作速度が遅く、集積回路で作る場合に
広いシリコン面積を必要とする。

回路構成を簡単にし、動作速度を速くするために、従来
は入力として複数の列を、出力として複数の行をそれぞ
れ有する論理マトリックスが用いられている（米国特許
第３８１８２０３号参照）。

それらの列と行は各交差部においてスイッチング素子に
より接続される。

それらのスイッチング素子は、入力列と出力行により構
成されている長方形マトリックスの対角線に対応する副
群に通常まとめられている。

スイッチング素子の選択された対角線を作動させること
により、かつ種々の行に論理１または論理０を選択的に
書込むことにより、マｌ−ＩＪラックス路内で演算（ａ
ｒｉｔｈｍｅｔｉｃ ）と論理的な右桁送りとを行うこ
とができる。

デジタル情報は入力端子と出力行との間の１個の素子を
介して送られる。

しかし、そのような従来の回路は、デジタル情報をマト
リックス内を１つの向きに動かすことができるように、
接合トランジスタのような一方向素子を用いるのが普通
である。

更に、入力情報は列に与えられ、それから次のクロック
パルスで行に与えられる。

マトリックス回路内にデジタル情報を一時的に蓄積する
ための手段は設けられていなかった。

そのために従来のマトリックスの簡単な回転と桁送りの
性能が制限され、より複雑なデータ取り扱いへの応用が
阻止される。

また、従来のマドＩＪツクス回路は、入力列が出力行に
対してほぼ直角を成すように長方形状に作られるのが普
通である。

この直交および長方形のトポロジーは、そのような回路
を集積回路チップに位相幾何学的に組込める柔軟性を制
限し、そのような回路に用いられるチップ面積を広くし
、マドＩＪツクス回路により実行される機能のために取
りのけておかれるべき集積回路内の別の領域が存在する
ことを必要とする。

本発明はデジタル信号を処理するデジタル論理回路に関
する。

この論理回路は行と列のマトリックスを構成する導電線
アレイを備えている。

複数の双方向性素子が、選択された列を選択された行に
結合する。

選択された各行は、マトリックス内の選択された行と選
択された列との交差部における、対応する１対の選択さ
れた列に結合される。

複数の導電性制御線が双方向性結合素子に結合される。

各制御線はマトリックスの対角線に沿って配置されてい
る結合素子に共通に結合される。

制御線はマｔ−ＩＪラックス対応する対角線上の各結合
素子に制御信号を与える。

最後に、デジタル情報を蓄積するために複数のレジスタ
が用いられる。

各レジスタはマトリックスの１つの列に結合される。

このレジスタは単一の３状態人カー出力端子を有するバ
ッファ制御されるラッチとすることができる。

この端子は高、抵および浮動の出力電位レベルを有スる
。

バッファの出力は、マトリックスの列上のデジタル信号
がバッファ制御されるラッチに結合される時には常に浮
動出力電位にセットされる。

本発明は第１の順序を有する複数のデータバス線上の複
数のデジタル信号を同時に処理するために用いられる。

デジタル信号を同時に処理するための本発明の方法は、
集積回路内の複数のデータバス線に複数のデジタル信号
を結合させる過程を有する。

そうするとそれらの複数のデジタル信号は第１の順序の
データバス線をとる。

少くともいくつかのデジタル信号が、第２の順序を有す
る複数の導電性列へ第１の複数の双方向性素子を介して
選択的に結合される。

それらの列上のデジタル信号は複数のラッチに蓄積され
る。

各列はラッチの１つに結合される。

このラッチはそのラッチに結合されているデジタル信号
の論理値に対応する蓄積されている論理値へ、列を固定
する。

次に、第２の順序の副順序の列が第２の複数の双方向性
素子を介して、複数のデータバス線に選択的に結合され
る。

複数のデータ線上のデジタル信号は列に対応する副順序
をとる。

以下、図面を参照して本発明の詳細な説明する。

本発明は、マトリックスの行が集積回路内のデータバス
線であり、かつマトリックスの列が双方向性素子を介し
て複数のレジスタに結合される導電線であるような、マ
ｌ−ＩＪラックス理回路に関するものである。

データバス線をレジスタへ選択的に結合する方法によっ
て、デジタル語がデータ線を伝えられている間にそれら
のデジタル語を処理できる。

そのような処理には右と左への算術的および論理的な桁
送りと、置換と、回転と、その他のより複雑な処理を含
む。

更に、双方向性素子に組合わせてレジスタを使用するこ
とにより、可変語長デジタル語に対して操作を行うこと
ができる。

各データバス線にはかなり大きな分布容量が含まれるか
ら、レジスタが結合されるデータバス線に蓄積される漂
遊電荷の存在により、蓄積されているデジタル情報が損
われたり変更されたりしないように、それらのレジスタ
は適切な回路によりバッファできる。

本発明の方法と、その種々の実施例は第１図乃至第３図
を参照することにより理解できる。

第１図は本発明の一実施例の簡略化した回路図である。

デジタル論理回路は、行と列のマトリックスとして概念
化できるものを構成する導電線アレイから作られる。

説明の目的のために、マトリックス１０の行は複数のデ
ータバス線１２ 、１４゜１６．１８で構成されている
ものとして示されている。

図示のデジタル論理回路は４ビツトの２進語を処理する
ものとして示されている。

データバス線は簡単化を目的として４本しか示していな
いが、データバス線の数は用途に応じて増減できる。

各データバス線１２〜１８は連続する導電線で、たとえ
ばシリコン集積回路チップの一部を横切って直線方向に
延びる。

データバス線１２〜１８の両端は、このデジタル論理回
路のために入力端子と出力端子とでもいうべきものを構
成する。

各データバス線１２〜１８は選択された点において複数
の双方向性素子２０を介して、第２の複数の導線２２〜
３６に結合される。

これらの導電線はマトリックスアレイの列である。

各導電線２２〜３６は双方向性素子２０により、１つま
たはそれ以上の点においてデータバス線１２〜１８に結
合される。

各導電列２２〜３６には１つまたはそれ以上のレジスタ
３８または４０を組合わせることができる。

従って、データバス線１２〜１８上のデジタル信号は、
双方向性結合素子２０を介して導電列２２〜３６に選択
的に結合され、レジスタ３８または４０の一方または両
方に貯えられる。

双方向性結合素子２０はマトリックス１０の対角線４２
〜５０として考えられるものに沿う部分群にまとめられ
る。

双方向性結合素子２０がＭＯ８電界効果トランジスタの
場合には、各対角線に沿う制御線４２〜５０は、マｔ−
ＩＪラックス０の共通対角線に沿う交差部に対応するＭ
Ｏ８双方向トランジスタに結合される。

その場合には、ＭＯ８双方向性素子のゲートは選択され
た対角線状部脚線に結合され、第１の領域は導電列２２
〜３６のうちの選択された１列に結合され、第２の領域
はデータバス線の選択された１本に結合される。

ここでＭＯ８素子を用いると述べたのは、半導体素子上
に金属として厳密に作られるものではなく、ＭＯ８素子
と同じまたはそれに類似する技術に従って作られる素子
を意味することを理解すべきである。

たとえば、電界効果トランジスタＩＧＦＥＴとして知ら
れている素子が含まれる。

第１図に示されているように、たとえば少くとも何本か
の対角線状制御線４２〜５０をデコーダ３７に結合でき
る。

デジタル命令を受け、解読し、２進命令に応答して制御
線４２〜５０のうちの１本を選択的に作動させるために
、従来のどのようなデコーダでも用いることができる。

また１本またはそれ以上の制御線４２〜５０のうちの１
本またはそれ以上を、選択された制御線に加えられる制
御信号により直接作動させることも可能である。

たとえば、第１図においては、制御線４４〜５０は４個
のデコーダのうちの１つに結合されて、２ビツト２進命
令と制御可能化信号を入力として受ける。

更に制御信号が与えられる端子に制御線４２に直結され
る。

図示を簡単にするために第１図には制御線は５本しか示
していない。

この制御線の数は用途に応じて増減でき、図示のように
交差結合を含ませる必要はない。

実際には、マトリックス１０の左下部分から右上部へ向
けて延びる対角線に沿って延びる制御線を含むことも本
発明の技術範囲内に含まれる。

導電列２２〜３６の部分群を外部の入力線５２〜６０に
結合されることも可能である。

ここで説明している実施例では、そのような外部入力線
が４本示されているが、その数は用途に応じて増減でき
る。

図示の実施例では、外部制御線５２は結合素子６２によ
り接地される。

この結合素子６２は双方向結合素子２０と同種の素子を
用いることができ、または接合トランジスタのようの一
方向素子を用いることができる。

同様に、外部入力線５４は導電列３０〜３６を複数の結
合素子６２によりデータバス線１２に結合する。

外部入力線５６は導電列３０〜３６を複数の結合素子６
２を介して接地させることもできる。

最後に、外部入力線５Ｂ 、６０は導電列３６を結合素
子６２によりデータバス線１２に結合させる。

後で詳しく説明するように、外部入力線５８はデータバ
ス線１２の入力端子を導電列３６に接続する。

同様に、外部入力線６０はデータバス線１２の入力端子
と対応する出力端子との接続を切り離す。

第１図には外部入力線５２〜６０が導電列２２〜３６に
直結されているように示されているが、ある用途では動
作速度を速くするために、外部デジタル情報を導電列２
２〜３６に結合させるのでなく、レジスタ３８．４０の
回路に直接加えることが好ましい。

次に、第２図および第３図を参照して、外部で発生され
たデジタル情報をレジスタ３８ 、４０に与える実施例
について詳しく説明する。

ここで説明している実施例では、各導電列２２〜３６に
はレジスタ３８または４０が組合わされる。

また、各レジスタ３８．４０は、対応する導電列に与え
られるデジタル情報を貯える複数のラッチ回路より成る
。

各データバス線１２〜１８には比較的大きな容量が存在
するから、ラッチ回路６４は蓄積されている２進情報を
失うことなしに大きな容量性負荷をドライブできること
が必要である。

たとえば、１つの導電列に論理しすなわち論理的に高い
電位値が貯えられていると仮定する。

対応する選択された行が放電させられると、選択された
行を列に結合することにより列の電位が論理Ｏすなわち
論理的に低い値へ引き下げられる。

列とラッチの入力とが十分に低い値まで引き下げられる
と、ラッチの帰還回路がラッチの中に論理０又は論理的
に低い値を読込んで、最終的にはラッチに論理Ｏ又は論
理的に近い値を読出させる。

同様に、十分に充電されたデータバス線は論理Ｏを貯え
ているラッチを充電させて、状態を変えさせることが可
能であるかも知れない。

この困難は、第２図に示すようにバッファ回路６６を有
するラッチ回路６４を設けることにより克服できる。

すなわち、ランチ回路６４の内容が読出される時は、バ
ッファ６６により供給される駆動電流は十分に大きくて
、ラッチ回路とバッファ回路との出力の組合わせに従っ
て、対応するデータバス線の容量負荷性を論理１または
０にドライブする。

しかし、バッファ回路６６の出力電流は大きく、しかも
低インピーダンスを駆動するから、バッファ回路６６を
介してデジタル信号を結合することによりラッチ回路６
４に情報を蓄積することは困難である。

従って、バッファ回路６６は３つの状態を持たなければ
ならない。

すなわち、バッファ回路６６は高い電位と、低い電位と
、浮動電位との３つの電位値とを得ることができる出力
を有しなければならない。

すなわち、データをラッチ回路６４に貯える場合には、
バッファ回路６６により呈される入力負荷は、バッファ
回路６６を浮動電位値を有する第３の出力状態にセツト
することにより、実効的に切り離すことができる。

この場合には、バッファ回路６６は導電列をラッチ回路
６４の入力端子に結合する、ゲート制御される線を介し
て側路される。

ラッチ回路６４とバッファ回路６６との一実施例は第２
図および第３図を参照して説明することにより理解され
るであろう。

この明細書を通じて、ＭＯ８電界効果トランジスタは、
第２図に示すようにインバータ負荷および類似の回路に
おけるラッチに示されているように、デプリーション負
荷素子を必要とする場合を除いて、全てエンハンスメン
ト形素子であると仮定している。

バッファ回路６６は引き上げ素子に結合されている第１
のインバータ段と、引き下げ素子に結合されている第２
のインバータ段とで構成されているように示されている
。

第１のインバータ段は２つの並設ドライバ素子７０，７
２に直列結合されている負荷素子６８より成る。

図示の実施例では、負荷素子６８とドライバ素子７０．
７２はＭＯ８電界効果トランジスタである。

負荷素子６８の第１領域は電源に結合され、第２領域は
ドライバ素子７０゜７２の第１領域に結合させる。

ドライバ素子１０゜１２の第２領域は接地され、負荷素
子６８のゲートはプートストラップされる、すなわち負
荷素子６８の第２領域に結合される。

第１インバータ段の入力端子はドライバ素子１２のゲー
トであり、第１インバータ段の出力端子は負荷素子６８
のゲートと第２領域である。

同様に、第２インバータ段は並列接続されているドライ
バ素子７６ 、７８に直列の同様な負荷素子γ４より成
る。

第１インバータ段の出力端子は引き上げ素子８０のゲー
トに結合され、第２インバータ段の出力端子は引き下げ
素子８２のゲートに結合される。

引き上げ素子８０と引き下げ素子８２とは電源とアース
の間に直列に接続され、かつかなり大型の素子である。

ドライバ素子１２のゲートは第１ドライバ段への入力端
子であり、ドライバ素子１６のゲートは第２インバータ
段への入力端子である。

このように、バッファ回路６６への入力はラッチ回路６
４からの対ライン出力（ｄｏｕｂｌｅ ｒａｉｌ
ｏｕｔｐｕｔ）を要する。

第２図はラッチ回路６４の一実施例を示す。

ラッチ回路６４に結合されたデジタル情報を貯えるため
に、その他の公知の回路を用いることもてきる。

図示のように、ラッチ回路６４は、バッファ回路６６に
関連して前記したのに類似する第１と第２のインバータ
増幅器より成る。

ラッチ回路６４の第１のインバータ段はドライバ素子８
６に直列の負荷素子８４より成る。

同様に、ラッチ回路６４の第２のインバータ段はドライ
バ素子９０に直列の負荷素子８８より成る。

ラッチ回路６４への入力端子はドライバ素子８６のゲー
トであり、ラッチ回路６４の対ライン出力端子は負荷素
子８４と８８との第２領域である。

負荷素子８８の第２領域はゲート制御される線９２と結
合素子９４を介して、第１のインバータ段の入力端子す
なわちドライバ素子８６のゲートに帰還結合もされる。

同様に、バッファ回路６６の出力端子はバイパス線９６
と結合素子９８を介して、第１インバータ段の入力端子
すなわちドライバ素子８６のゲートに結合される。

第２図にはラッチ回路６４の入力端子に結合される２本
の外部入力線が示しである。

第１の入力線は結合素子１００を介してラッチ回路６４
の入力端子に結合される。

第２の入力線は結合素子１０２を介してラッチ回路６４
の入力端子に結合される。

ここで説明している実施例では、第１図のデータバス線
１２の符号ビットに等しい論理値を有する外部入力信号
Ｓが、結合素子１００を介してラッチ回路６４の入力端
子に加えられる。

第２の外部入力線はラッチ回路６４の入力端子を結合素
子１０２を介して接地する。

第１の外部入力線は第１図の外部入力線５４に類似し、
第２の外部入力線は第１図の外部入力線５２，５６に類
似する。

第２図のバッファされているラッチ回路は、第３図に示
されているタイミング図を参照するとよく理解できる。

ラッチ回路６４の読出し中は（第３図の右側）、ドライ
バ素子１０．γ８のゲートに加えられる制御信号ＤＥと
ゲート信号Ｃ１は低レベルに保たれる。

データラッチ信号ＤＬは高レベルを保って帰還線９２の
回路を完結する。

たとえば、以前の蓄積動作中にドライバ素子８６のゲー
トに論理１が貯えられたものと仮定する。

その論理１のためにドライバ素子８６は導通状態にされ
、負荷素子８４の第２領域が論理０にセットされる。

ラッチ回路６４の第１のインバータ段からの論理Ｏ出力
によって、ドライバ素子９０は非導逆状態に保たれ、第
２インバータ段の出力端子すなわち負荷素子８８の第２
領域に論理１が発生させられる。

この論理１出力は帰還線９２と結合素子９４を介してド
ライバ素子８６のゲートに帰還され、それによりラッチ
回路をその予め設定された状態に維持する。

ラッチ回路６４の第１と第２のインバータ段からの対ラ
イン出力は、バッファ回路６６の第１と第２のインバー
タ段のドライバ素子７２．γ６のゲートに与えられる。

ラッチ回路６４によりドライバ素子７２のゲートに加え
られた論理Ｏ信号によってドライバ素子７２は非導通状
態に保たれ、ドライバ素子γ６のゲートに加えられた論
理１信号によりドライバ素子１６は導通状態にされる。

従って、負荷素子６８の第２領域は論理１にセットされ
、負荷素子１４の第２領域は論理Ｏにセットされる。

そのために引き下げ素子８２は非導通状態にされ、引き
上げ素子８０は導通状態にされ、バッファ回路６６に結
合されている列は論理１に予めセットされる。

従って、データ読出し信号Ｘが高レベルになると、双方
向性結合素子２０は導通状態となって導電列をデータバ
ス線に接続してそのデータバス線を論理１にセットする
。

第３図の左側はデータ実行の入力段階中の制御信号を示
す。

論理１が選択されるデータバス線に書込まれたと仮定す
る。

クロック信号ＤＥがその高レベル状態になって、ドライ
バ素子γ０．Ｔ８を導電状態にする。

そのためにバッファ回路６６の第１と第２のインバータ
段の出力は引き下げられ、論理Ｏが引き上げ素子８０と
引き下げ素子８２とのゲートへ転送される。

従って、バッファ回路の出力は浮動電位にセットされる
。

△Ｔ１時間（クロック信号）の後でデータラツチ信号Ｄ
Ｌが低レベルとなり、結合素子を非導通状態にする。

このクロックの信号の間は帰還線９２が開放状態にされ
て、ラッチ回路６４の入力端子がその出力端子から切り
離される。

△Ｔ２時間の後でクロック信号ＤＥは依然として高レベ
ルであり、クロック信号ＤＬは依然として低レベルで、
制御信号Ｘが高レベルになり始めて、双方向結合素子２
０の一方をゲート制御して、選択された行を選択された
列に結合する。

論理」が選択された行に書込まれたと仮定すると、双方
向性結合素子２０が選択された列に論理１を書込んで、
バッファ回路６６の出力端子に２進情報を発生させる。

クロック信号ＤＥは高レベルであるから、バッファ回路
６６の出力は浮動し、その出力は選択された列に加えら
れる電位を追従する。

△Ｔ３Ｔ３時間延の後でクロック信号Ｃ１が高レベルと
なり、結合素子９８を導通状態にする。

従って、バイパス線９６が閉じられ、バッファ６６の出
力端子に生じた論理１がラッチ回路６４の入力端子に加
えられる。

クロック信号Ｃ１に続く△Ｔ４時間の後で、クロック信
号ＤＬが高レベルとなり、結合素子９４を導通状態にし
てラッチ回路６４の入力端子と出力端子を結合させ、ラ
ッチ回路を完結させる。

第１図を参照して行う以下の説明から、本発明全体を理
解できるであろう。

外部入力線５２を用いている第１図に示す実施例、また
は結合素子１０２を用いている第２図に示す実施例によ
り、論理ＯをＩ／レジスタ８にロードできることを理解
すべきである。

第２図に示す実施例は回路全体の動作速度を高めること
が見出されている。

この回路は論理的な右桁送りを次のようにして行うこと
ができる。

対角線状の制御線４２を選択的に作動させることにより
、２進語がレジスタ４０にロードされる。

以後のクロックパルスの間に外部入力線５６、またはレ
ジスタ３８内の複数の素子（結合素子１０２に類似する
）を作動させて、レジスタ３８の各ラッチに論理０をロ
ードさせる。

希望によっては、制御線４８を選択的に作−動させるこ
とにより、３ビツトの論理右桁送りを行うことができる
。

従って、２進語１１１１がレジスタ４０の中に貯えられ
ているものとすると、データバス線１２〜１８の出力端
子に現われる桁送りされた語はレジスタ３８内に貯えら
れている語の３桁下位のビットと、レジスタ４０内の最
高位ビットすなわち０００１である。

同様に、対角線状の制御線５０をデコーダ３γを介して
選択的に作動させることにより、レジスタ３８の中に２
進語をロードさせ、論理左桁送りを行うことができる。

以後のクロックパルスの間に外部入力線５２、または第
２図の結合素子１０２に類似するレジスタ４０内の複数
の素子が作動される。

このようにしてレジスタ４０に論理０がロードされる。

３ビツトの論理左桁送りが望ましい場合には、対角線状
の制御線４４がデコーダ３１により選択的に作動される
。

レジスタ３８に２進語１１１１が貯えられているものと
すると、データバス線１２〜１８の出力端子に２進語１
０００が現イつれる。

２進語の算術的右桁送りによって指定された位数だけ２
進語が右へ桁送りされ、空にされた各ビットは符号ビッ
ト、または同じ語の最上位のビットに代えられる。

最初のクロックサイクル中は、対角線状の制御線４２を
選択的に作動させることにより、桁送りすべき２進語が
レジスタ４０にロードされる。

以後のクロックパルスが発生された時に、外部入力線５
４または結合素子９８が選択的に作動され、そのために
符号ビットまたは入力語の最上位のビットがレジスタ３
８にロードされる１、たとえば、算術的右桁送りを２ビ
ットだけ行いたい場合には、対角線状の制御線４６がデ
コーダ３７により選択的に作動される。

データバス線１２〜１８の出力端子に現イつれる新しい
２進語は３つの高位ビットの符号ビット、その後に続く
最大の数値ビットより成る。

たとえば、入力語が８１１０であるとすると、出力端子
に現われる新しい２進語は５ｓｓｉである。

最後に、算術的左桁送りは、入力語の符号ビットを保持
し、その間にその語の残りの数値ビットを左へ桁送りし
、空いた位に論理Ｏを挿入するものとして定義される。

たとえば、入力語を左へ２ビットだけ算術的桁送りを行
うと、５１０１は新しい２進語５１００となる。

最初のクロックサイクルの間は、対角線状の制御線５０
を選択的に作動させることにより、入力２進語がレジス
タ３８にロードされる。

次のクロックパルスが発生されると、外部入力線５２、
または結合素子１０２に類似するレジスタ４０内の複数
の素子を、選択的に作動させることにより論理Ｏがレジ
スタ４０にロードされる。

そうすると外部入力線５８が高レベルにされ、論理的な
相補関係にある外部入力線６０が低レベルにさせられる
。

そのためにデータバス線１２の入力端子がデータバス線
１２の出力端子から切り離される。

外部入力線５８が同時に作動されると、導電列３６がデ
ータバス線１２の出力端子に直結される。

従って、入力語の符号ビットが保持され、データバス線
１２〜１８の出力端子に新しい語の符号ビットとして発
生される。

左へ２ビット桁送りしたい場合には、対角線状の制御線
４６がデコーダ３７により選択的に作動されて、算術的
な桁送りを左へ２ビットだけ行う。

ここで説明した例では、４ビツト２進語の最下位のビッ
トは新たな２進語の最上位 数値ビットとなり、レジス
タ４０から読出された論理Ｏがその後に続く。

なお、本発明は前述した実施例に限定されず、種々の応
用、変形が考えられることはもちろんである。

たとえば行と列を入れかえても同様の動作を行なうこと
ができ、したがって、この明細書で用いられる行と列は
それらを入れかえた概念も含んでいることに注意された
い。

【図面の簡単な説明】

第１図は複数の点において複数のレジスタに選択的に結
合されているデータバス線を示す本発明の概略結線図、
第２図はレジスタの１つを構成するために用いられるバ
ッファされたラッチの一実施例を示す回路図、第３図は
第２図に示すバッファされたラッチのデータ入力サイク
ルとデータ出力サイクルに対応するタイミング図である
。 １０・・・・・・マトリックス、１２〜１８・・・・・
・データバス線、２０・・・・・・双方向性素子、２２
〜３６・・・・・・導電列、４２〜５０・・・・・・制
御線、３１・・・・・・デコーダ、３８，４０・・・・
・・レジスタ、６４・・・・・・ラッチ回路、６６・・
・・・・バッファ回路。

Claims (1)

1. 【特許請求の範囲】 １ 行と列のマトリックスを形成する導電線アレイと： 所定の行と列の交差部に配置される複数の双方向性結合
   素子と； 複数の導電性制御線と； デジタル情報を蓄積するための少なくとも２個のレジス
   タとを備え； 前記レジスタのそれぞれは前記マトリックスの列の導電
   線の異なった群に接続され； 前記各制御線は前記マトリックスの対角線に沿って並べ
   られる前記双方向性結合素子群を一つの副群として結合
   され、前記各制御線は前記マトリックスの対角線上の前
   記各副群に含まれている前記各双発向性結合素子へ制御
   信号を送りこれによって前記双方向性結合素子は前記行
   からの前記デジタル信号を前記列に結合させ、かつ前記
   列からの前記デジタル信号を前記行へ結合することを特
   徴とするデジタル信号を処理するためのデジタル論理回
   路。 ２、特許請求の範囲の第１項に記載の回路において：前
   記双方向性結合素子は第１と第２の領域とゲートを有す
   るＭＯＳトランジスタであり；前記第１の領域は前記行
   の１本に結合され；前記第２の領域は前記対応する列に
   結合され；前記ゲートは前記１つの行と対応する列との
   前記交差部を含む前記マｌ−ＩＪラックス対角線に対応
   する前記制御線に結合される回路。 ３ 特許請求の範囲の第１項に記載の回路において：前
   記少なくとも２個のレジスタの各１つのレジスタはラッ
   チ回路とその後段に配置されたバッファ回路とを含み、
   このバッファ回路は高、低、浮動の３つの出力電位レベ
   ルを有する単一の３状態人カー出力端子を有し：その端
   子は前記列上の前記デジタル信号が前記ラッチ回路に読
   込まれた時に前記浮動出力電位を有し；前記バッファ回
   路は前記入力−出力端子を前記浮動出力電位にセットす
   るための浮動出力電位設定手段を含む回路。 ４ 特許請求の範囲の第３項に記載の回路において：前
   記バフフッ回路は第１と第２のインバータ段と；これら
   の第１、第２インバータ段により駆動されるドライバ段
   とを有し；このドライバ段は前記浮動出力電位設定手段
   に設定信号が与えられないと動作不能にされ、浮動出力
   電位信号が与えられると前記浮動出力電位をとり：前記
   浮動出力電位設定手段は前記第１と第２のインバータ段
   に結合され：前記ドライバ段の前記出力端子は前記ラッ
   チ回路に結合されているゲートに結合されており、この
   ゲートは前記ドライバ段が浮動出力電位状態にされた時
   にゲートを開いて前記バツファ回路をバイパス回路。 ５ 特許請求の範囲の第４項に記載の回路において；前
   記ラッチ回路は第１と第２のインバータ段より成り：前
   記ラッチ回路の前記第１のインバータ段は前記ラッチ回
   路の前記第２のインバータ段および前記バッファ回路の
   前記第１のインバータ段に結合され；前記ラッチ回路の
   前記第２のインバータ段は帰還ゲートに結合され：前記
   ラッチ回路の前記第１のインバータも前記帰還ゲートに
   結合され：前記ラッチ回路の前記第２のインバータ段は
   前記バッファ回路の前記第２のインバータに結合される
   回路。 ６ 特許請求の範囲の第５項に記載の回路において：前
   記バッファ回路の各インバータ段は直列結合された負荷
   素子と並列ドライバ素子を有し、かつ前記バッファ回路
   のドライバ段は引き上げ素子と引き下げ素子を有し、；
   前記バッファ回路の第１と第２のインバータ段の前記負
   荷素子は前記ドライバ段の前記引き上げ素子と前記引き
   下げ素子とにそれぞれ結合され；前記バッファ回路の第
   １および第２インバータ段の前記ドライバ素子は前記バ
   ッファ回路に対する対ライン入力の第１および第２入力
   端子にそれぞれ結合され；前記浮動出力電位設定手段は
   前記バッファ回路の第１および第２インバータ段の並列
   ドライバ素子とそれぞれ並列に接続された浮動出力電位
   設定ドライバ素子を有し、これらの浮動出力電位設定ド
   ライバ素子には共通の浮動出力電位設定信号が供給され
   ることを特徴とする回路。