DE19748023A1 - Zeilendecodierer für Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft einen Zeilendecodierer für eine Halbleiterspeichereinrichtung und insbesondere einen Zeilendecodierer für eine Halbleiterspeichereinrichtung, der in der Lage ist, eine Wortleitungs-Treibereinheit und eine Wortleitung eines Halbleiterspeichers gemäß einem vordeco­ dierten Zeilenadreßsignal anzusteuern.

Wie aus Fig. 1 ersichtlich ist, enthält ein herkömmlicher Zeilendecodierer für eine Halbleiterspeichereinrichtung eine Decodiereinheit 10 mit einem aus NMOS-Transistoren N1, N2 und N3 gebildeten und mit einer Massespannung Vss in Reihe ge­ schalteten NAND-Gatter, die an ihren jeweiligen Gates von einer extern angeschlossenen Vordecodiereinheit (nicht dar­ gestellt) vordecodierte Zeilenadreßsignale DRAi, DRAj und DRAk erhalten, um diese einer NAND-Operation zu unterziehen und dadurch zu decodieren. Der Zeilendecodierer enthält außerdem eine Latcheinheit 20, die aus einem PMOS-Transistor P1 und einem NMOS-Transistor N4 gebildet ist, die zwischen einer verstärkten Versorgungsspannung Vpp und der Massespan­ nung Vss in Reihe geschaltet sind, um einen CMOS-Inverter zum Invertieren eines Ausgangssignals von der Decodiereinheit 10 zu bilden, sowie einen PMOS-Transistor P2, dessen Gate ein Ausgangssignal vom Inverter, dessen Source die Versorgungs­ spannung Vpp erhält und dessen Drain am Knoten n0 mit einem Ausgangsanschluß der Decodiereinheit 10 verbunden ist, um so eine Pullup-Funktion auszuführen. Der Zeilendecodierer ent­ hält außerdem eine Rücksetz- bzw. Reset-Einheit 30, bestehend aus einem NMOS-Transistor N0, dessen Drain mit einem Aus­ gangsanschluß der Latcheinheit 20 verbunden ist, dessen Source die Massespannung Vss erhält und dessen Gate ein Wort­ leitungs-Resetsignal OWR zum Rücksetzen eines Ausgangssignals vom Zeilendecodierer erhält.

Der Ausgangsanschluß des herkömmlichen Zeilendecodierers ist mit einem Wortleitungstreiber (nicht dargestellt) zum Ansteu­ ern einer zugehörigen Wortleitung WL eines Speichers verbun­ den.

Der oben beschriebene Zeilendecodierer ist in U.S.-Patent Nr. 5,412,331 offenbart. Seine Funktion wird nunmehr erläutert.

Zunächst wird in einem Zustand, in dem die Wortleitung nicht angewählt ist, der NMOS-Transistor N5 durch ein auf dem High- Pegel liegendes Wortleitungs-Resetsignal OWR eingeschaltet, und die Spannung an einem Verbindungsknoten n1, der mit der Latcheinheit 20 und der Reset-Einheit 30 verbunden ist, wird auf den Low-Pegel der Massespannung Vss heruntergezogen, wo­ durch ein Ausgangssignal des Zeilendecodierers, das an einen entsprechenden Wortleitungstreiber (nicht dargestellt) gelie­ fert wird, einen Reset-Zustand auf Low-Pegel beibehält.

Außerdem wird der Pullup-PMOS-Transistor P2 der Latcheinheit 20, dessen Gate das Signal mit Low-Pegel vom Knoten n1 er­ hält, eingeschaltet, und die Spannung am Knoten n0, der zwi­ schen dem Drain-Anschluß des PMOS-Transistors P2 und dem Aus­ gangsanschluß der Decodiereinheit 10 geschaltet ist, wird zu einem High-Pegel, so daß der NMOS-Transistor N4 der Latchein­ heit 20 eingeschaltet wird, wodurch das Ausgangssignal des Zeilendecodierers den Low-Pegel beibehält.

Ist die Wortleitung angewählt, geht das Wortleitungs-Reset- Signal OWR auf den Low-Pegel, und der NMOS-Transistor N5 der Reset-Einheit 30, dessen Gate das auf dem Low-Pegel liegende Wortleitungs-Reset-Signal OWR erhält, wird dadurch ausge­ schaltet. Gehen alle der vordecodierten Adreßsignale DRAi, DRAj und DRAk auf den High-Pegel, werden dadurch alle der NMOS-Transistoren N1 bis N3 eingeschaltet, um den Knoten n0 mit der Massespannung Vss zu verbinden, so daß sich die Span­ nung am Knoten n0 entlädt, und der Knoten n0 die auf dem Low- Pegel liegende Massespannung Vss annimmt, die von ihm an die entsprechenden Gates des PMOS-Transistors P1 und des NMOS- Transistors N4 der als Inverter arbeitenden Latcheinheit 20 angelegt wird.

Danach nimmt bei eingeschaltetem PMOS-Transistor P1 das Aus­ gangssignal vom Zeilendecodierer einen Pullup-Zustand der auf High-Pegel liegenden Versorgungsspannung Vpp an, ein externer Wortleitungstreiber (nicht dargestellt) wird vom Ausgangssig­ nal des Zeilendecodierers angesteuert und die mit dem exter­ nen Wortleitungstreiber verbundene Wortleitung WL (nicht dar­ gestellt) wird aktiviert, so daß Daten aus einer Speicherzel­ le (nicht dargestellt) ausgelesen oder nach dieser geschrie­ ben werden.

Zu diesem Zeitpunkt wird der Pullup-PMOS-Transistor P2, des­ sen Gate das auf High-Pegel liegende Ausgangssignal von der Latcheinheit 20 erhält, dadurch ausgeschaltet, und das Signal am Knoten n0, der an den aus den Transistoren P1 und N4 be­ stehenden CMOS-Inverter ein Eingangssignal liefert, wird nur durch die von den NMOS-Transistoren N2, N3 und N4, welche die vordecodierten Adreßsignale einer NAND-Operation unterziehen, heruntergezogene Ausgangsspannung beeinflußt.

Da jedoch bei dem herkömmlichen Zeilendecodierer der Span­ nungspegel der über den Pullup-PMOS-Transistor P2 angelegten extern verstärkten Spannung Vpp höher ist als der der vor­ codierten Zeilenadreßsignale DRAi, DRAj und DRAk, die bei An­ wahl einer Wortleitung an die entsprechenden Gates der NMOS- Transistoren N1, N2 und N3 der Decodiereinheit 10 angelegt werden, und da die Spannung am mit der Decodiereinheit 10 und der Latcheinheit 20 verbundenen Knoten n0 langsam von High­ auf Low-Pegel wechselt, steigt der durch die NMOS-Transisto­ ren N1, N2 und N3 der Decodiereinheit 10 fließende Strom an, wodurch die Leistungsaufnahme ansteigt. Um die oben beschrie­ benen Probleme zu überwinden, werden die NMOS-Transistoren N1, N2 und N3 größer ausgeführt, so daß die NMOS-Transistoren N1, N2 und N3 der Decodiereinheit 10, die als Pulldown-NAND- Gatter fungiert, eine höhere Leistungsfähigkeit haben als der PMOS-Transistor P2 der Latcheinheit 20, was jedoch zur Folge hat, daß die Auslegungsfläche der Halbleiterspeichereinrich­ tung nachteilig vergrößert wird.

Es ist demzufolge die Aufgabe der vorliegenden Erfindung, einen verbesserten Zeilendecodierer für eine Halbleiterspei­ chereinrichtung bereit zustellen, der die obigen dem Stand der Technik anhaftenden Probleme dadurch überwindet, daß er in der Lage ist, die Leistungsaufnahme durch Verringern des Stromverbrauchs zu verringern, wenn ein von einer extern an­ gelegten Adresse angewählter Zeilendecodierer aktiviert wird, und die Datenzugriffszeit des Halbleiterspeichers durch Erhö­ hen der Übergangsgeschwindigkeit des Spannungspegels zu ver­ kürzen.

Zur Lösung der obigen Aufgabe wird ein Zeilendecodierer für eine Halbleiterspeichereinrichtung bereitgestellt, der fol­ gendes aufweist: einen Decodierer zum Herunterziehen des internen Knotens auf den Massespannungspegel, wenn sämtliche der Vielzahl von Adreßsignalen einen aktiven Zustand haben, eine Reset-Latcheinheit zum Hochziehen des Ausgangsknotens etwa auf den Pegel der verstärkten Versorgungsspannung als Reaktion auf das Herunterziehen des internen Knotens auf den Massespannungspegel durch den Decodierer, zum Herunterziehen des Ausgangsknotens auf den Massespannungspegel, wenn der interne Knoten auf etwa dem Pegel der verstärkten Versor­ gungsspannung liegt, und zum Heraufziehen des internen Kno­ tens auf etwa den Pegel der verstärkten Versorgungsspannung als Reaktion auf den heruntergezogenen Zustand des Ausgangs­ knotens und eines extern angelegten Auswahlsignals, und eine Vorladeeinheit zum Heraufziehen des internen Knotens auf etwa den Pegel der verstärkten Versorgungsspannung als Reaktion auf ein extern angelegtes Vorladesignal.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beispielhaften Zeichnungen; es zeigen:

Fig. 1 ein Schaltschema eines herkömmlichen Zeilendecodierers für eine Halbleiterspeichereinrichtung;

Fig. 2 ein Schaltschema eines Zeilendecodierers für eine Halbleiterspeichereinrichtung gemäß einem ersten Ausführungs­ beispiel der vorliegenden Erfindung;

Fig. 3 ein Schaltschema eines Zeilendecodierers für eine Halbleiterspeichereinrichtung gemäß einem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;

Fig. 4 ein Schaltschema eines Zeilendecodierers für eine Halbleiterspeichereinrichtung gemäß einem dritten Ausfüh­ rungsbeispiel der vorliegenden Erfindung; und

Fig. 5 ein Schaltschema eines Zeilendecodierers für eine Halbleiterspeichereinrichtung gemäß einem vierten Ausfüh­ rungsbeispiel der vorliegenden Erfindung.

Wie aus Fig. 2 ersichtlich ist, enthält der Zeilendecodierer für eine Halbleiterspeichereinrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung eine Decodier­ einheit 100 zum Decodieren von Zeilenadreßsignalen X1-Xn, die von einer extern angeschlossenen Vordecodiereinheit (nicht dargestellt) vordecodiert worden sind, eine Reset- Latcheinheit 200 zum Verringern einer Pullup-Fähigkeit durch eine extern angelegte Spannung Vpp, wodurch ein hochschnelles Einstellen des Zustands einer Ausgangsspannung ermöglicht wird, wenn die Wortleitung durch eine Ausgangsspannung der Decodiereinheit 100 angewählt wird, und zum Aufrechthalten eines Reset-Zustands der Ausgangsspannung, wenn die Wort­ leitung nicht angewählt ist, sowie eine Vorladeeinheit 300 zum Ermöglichen eines hochschnellen Übergangs einer Aus­ gangsspannung von der Reset-Latcheinheit 200 gemäß einem Reset-Signal RESET oder einem invertierten Reset-Signal RESET von einer extern angeschlossenen Vordecodiereinheit (nicht dargestellt).

Die Decodiereinheit 100 enthält eine Vielzahl NMOS-Transi­ storen N100-1 bis N100-n, die vordecodierte Adreßsignale decodieren und das decodierte Ergebnis an die Reset-Latch­ einheit 200 ausgeben. Die NMOS-Transistoren N100-1 bis N100-n sind zwischen einem Knoten n2 und der Massespannung Vss in Reihe geschaltet und erhalten an ihren jeweiligen Gates vor­ decodierte Zeilenadreßsignale X1 bis Xn von der extern ange­ schlossenen Vordecodiereinheit (nicht dargestellt).

Die Reset-Latcheinheit 200 enthält einen ersten PMOS-Transi­ stor P210, der eine Pullup-Funktion ausführt, dessen Source die verstärkte Versorgungsspannung Vpp und dessen Gate das Ausgangssignal eines Knotens n3 der Reset-Latcheinheit 200 erhält, einen zweiten PMOS-Transistor P220, dessen Source mit dem Drain des ersten PMOS-Transistors P210 und dessen Drain mit dem Knoten n2 verbunden ist, der seinerseits mit dem Aus­ gangsanschluß der Decodiereinheit 100 bzw. einem Ausgangsan­ schluß der Vorladeeinheit 300 verbunden ist, und dessen Gate das vordecodierte Adreßsignal X1 von der extern angeschlos­ senen Vordecodiereinheit erhält, wodurch eine Pullup-Opera­ tion des ersten PMOS-Transistors P210 während eines Latch-Zu­ standswechsels (z. B. ein Moduswechsel zur Anwahl einer Wort­ leitung) gesteuert wird, sowie einen dritten PMOS-Transistor P230 und einen NMOS-Transistor N210, die zwischen der ver­ stärkten Versorgungsspannung Vpp und der Massespannung Vss in Reihe geschaltet sind und die als Inverter zum Invertieren des Zustands des Knotens n2 arbeiten und den Ausgang des Zei­ lendecodierers bestimmen.

Der mit den Drains des dritten PMOS-Transistors P230 und des NMOS-Transistors N210 verbundene Knoten n3 dient somit als Ausgangsanschluß des Zeilendecodierers und ist mit einem Wortleitungstreiber (nicht dargestellt) verbunden, der eine extern angeschlossene Wortleitung WL ansteuert.

Die Vorladeeinheit 300 enthält einen PMOS-Transistor P300, dessen Drain gemeinsam mit dem Knoten n2, der Decodiereinheit 100 und der Reset-Latcheinheit 200 verbunden ist, dessen Source die verstärkte Versorgungsspannung Vpp erhält und des­ sen Gate ein invertiertes Reset-Signal RESET (low-aktiv) von der extern angeschlossenen Vordecodiereinheit erhält. Der PMOS-Transistor P300 ist hier zum Heraufziehen des Knotens n2 auf die Versorgungsspannung Vpp gemäß einem low-aktiven Zu­ stand des invertierten Reset-Signals RESET und, wenn keine Wortleitung angewählt ist, zum Aufrechterhalten eines Low-Zu­ stands des Ausgangssignals von der Reset-Latcheinheit 200 vorgesehen.

Nunmehr wird die Funktionsweise des Zeilendecodierers für eine Halbleiterspeichereinrichtung gemäß dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung erläutert.

Zunächst wird, wenn die Decodiereinheit 100 ein Signal n0 gemäß den inaktiven Low-Zuständen aller Zeilenadreßsignale XI bis Xn, die von der extern angeschlossenen Vordecodiereinheit (nicht dargestellt) in dem Modus, in dem keine Wortleitung angewählt ist, vordecodiert worden sind, ausgibt und der PMOS-Transistor P300 der Vorladeeinheit 300 ein auf einem High-Pegel liegendes Signal gemäß einem low-aktiven Zustand des invertierten Reset-Signals RESET auf Low-Pegel von der Vordecodiereinheit (nicht dargestellt) ausgibt, der Verbin­ dungsknoten n2 durch eine Pullup-Operation auf High-Pegel ge­ laden, und der Ausgang des Inverters geht durch Einschalten des NMOS-Transistors N210 zum Generieren eines Ausgangs Vss vom Zeilendecodierer auf Low-Pegel (Reset-Zustand).

Der Low-Pegel von Vss am Ausgangsknoten n3 wird außerdem an das Gate des PMOS-Transistors P210 angelegt, der dadurch ein­ geschaltet wird. Das auf Low-Pegel liegende vordecodierte Adreßsignal XI wird außerdem an das Gate des PMOS-Transistors P220 angelegt, der dadurch eingeschaltet wird. Auf diese Weise ziehen die eingeschalteten in Reihe geschalteten PMOS- Transistoren P210 und P220 den Knoten n2 herauf und bewirken dadurch, daß der NMOS-Transistor N210 im EIN-Zustand bleibt, um den Ausgangsknoten n3 im Low-Zustand zu halten, selbst nachdem das invertierte Reset-Signal RESET auf einen inakti­ ven High-Pegel gewechselt ist.

Der Wortleitungstreiber (nicht dargestellt) hält einen Low- Zustand gemäß dem Signal mit Low-Pegel vom Zeilendecodierer aufrecht. Hier wird der Modus, nämlich ob die Wortleitung angewählt oder nicht angewählt ist, auf Basis der Zeilen­ adreßsignale X1 bis Xn bestimmt, die von der extern ange­ schlossenen Vordecodiereinheit (nicht dargestellt) vorde­ codiert worden sind. Liegen die vordecodierten Zeilenadreß­ signale X1 bis Xn alle auf High-Pegel, wird eine Operation zur Anwahl der entsprechenden Wortleitung ausgeführt.

Danach bewirkt im Modus mit angewählter Wortleitung ein in­ aktiver High-Pegel des invertierten Reset-Signals RESET mit High-Pegel, daß der PMOS-Transistor P300 ausgeschaltet wird, und während dieser Operation hält der Zeilendecodierer durch die Reset-Latcheinheit 200 einen auf Low-Pegel liegenden Aus­ gangszustand aufrecht, da der Knoten n2 vollständig herauf­ gezogen bleibt.

Zu diesem Zeitpunkt, in dem die vordecodierten Zeilenadreß­ signale X1 bis Xn von der extern angeschlossenen Vordecodier­ einheit (nicht dargestellt) alle auf High-Pegel liegen, wird der PMOS-Transistor P220 durch den High-Pegel des an sein Gate angelegten vordecodierten Zeilenadreßsignals X1 gering­ fügig leitend, und die in Reihe geschalteten NMOS-Transisto­ ren N100-1 bis N100-3 werden alle eingeschaltet, so daß der Knoten n2 durch ein Herunterziehen der Decodiereinheit 100 auf Low-Pegel entladen wird. Dadurch wechselt der Ausgang der Reset-Latcheinheit 200 auf einen High-Pegel, wodurch die Wortleitung WL vom extern angeschlossenen Wortleitungstreiber (nicht dargestellt) aktiviert wird.

Außerdem wird im Anfangsstadium des Übergangs der erste PMOS- Transistor P210 vollständig leitend und der zweite PMOS-Tran­ sistor P220, dessen Gate das vordecodierte Zeilenadreßsignal X1 erhält, das einen niedrigeren Spannungspegel als die ver­ stärkte Versorgungsspannung Vpp hat, wird geringfügig lei­ tend, da der erste PMOS-Transistor P210 der Reset-Latchein­ heit 200 über sein Gate eine Spannung erhält, deren Pegel etwa dem Pegel der Massespannung Vss durch den NMOS-Tran­ sistor N210 entspricht.

Da jedoch der Einschaltwiderstand des zweiten PMOS-Transi­ stors P220 sehr hoch ist, regelt der zweite PMOS-Transistor P220 den Ausgang des ersten PMOS-Transistors P210, und die Pulldown-Operation des Knotens n2 durch die NMOS-Transistoren N100-1 bis N100-n der Decodiereinheit 100 ist leichter durch­ führbar als die Pullup-Operation durch den ersten PMOS-Tran­ sistor P210.

Wenn der Ausgang des Zeilendecodierers vollständig auf einen High-Pegel (Set-Zustand) gewechselt hat, wird der erste PMOS- Transistor P210 der Reset-Latcheinheit 200 vollständig ausge­ schaltet, und der Knoten n2 wird vollständig auf Low-Pegel entladen.

Wechselt außerdem der Modus von einem Modus, in dem die Wort­ leitung nicht angewählt ist, zu einem Modus, in dem die Wort­ leitung angewählt ist, hält die Reset-Latcheinheit 200 selbst dann, wenn das an das Gate des PMOS-Transistors P300 der Vor­ ladeeinheit 300 angelegte invertierte Reset-Signal RESET auf einem inaktiven High-Pegel liegt, wenn die in die Decodier­ einheit 100 eingegebenen vordecodierten Adreßsignale X1 bis Xn nicht sämtlich auf einem High-Pegel liegen und nur das Adreßsignal X1 auf High-Pegel liegt, weil der zweite PMOS- Transistor P220 geringfügig leitend ist, da die an sein Gate angelegte Spannung niedriger ist als die an seine Source an­ gelegte verstärkte Versorgungsspannung Vpp, ständig eine auf Low-Pegel liegende Latch-Schleife aufrecht, wodurch der sta­ bile Zustand der Wortleitung erhalten bleibt.

Wie oben beschrieben verbessert der PMOS-Transistor P300 der Vorladeeinheit 300 in dem Modus, in dem die Wortleitung nicht angewählt ist, die Pullup-Operation des Spannungspegels des Verbindungsknotens n2, und der Ausgang des Zeilendecodierers wechselt rasch auf Low-Pegel, wodurch der extern angeschlos­ sene Wortleitungstreiber (nicht dargestellt) und die Wort­ leitung (WL) einen stabilen Low-Zustand aufrechterhalten. In dem Modus, in dem die Wortleitung angewählt ist, steuert der zweite PMOS-Transistor P220 der Reset-Latcheinheit 200 die Pullup-Funktion des ersten PMOS-Transistors P210, wodurch auf einfache Weise eine Pulldown-Operation des Knotens n2 ermög­ licht wird.

Der durch den ersten und zweiten PMOS-Transistor P210 und P220 und durch den NMOS-Transistoren N100-1 bis N100-n der Decodiereinheit 100 fließende Strom wird verringert und die Übergangsgeschwindigkeit des Zeilendecodierer wird erhöht. Außerdem ist es möglich, die Größen der NMOS-Transistoren N100-1 bis N100-n zu verringern, wodurch die Auslegungsfläche des Zeilendecodierers verringert wird.

Wie aus Fig. 3 ersichtlich ist, sind beim Zeilendecodierer gemäß einem zweiten Ausführungsbeispiel der vorliegenden Er­ findung die Decodiereinheit 100 und die Vorladeeinheit 300 identisch mit dem ersten Ausführungsbeispiel von Fig. 2 kon­ figuriert. Die Reset-Latcheinheit 200' ist so konfiguriert, daß das von einer extern angeschlossenen Vordecodiereinheit (nicht dargestellt) vordecodierte Zeilenadreßsignal X1 an das Gate des ersten PMOS-Transistors P210' und das Ausgangssignal des Zeilendecodierers an das Gate des zweiten PMOS-Transi­ stors P220' angelegt wird, wodurch der erste PMOS-Transistor P210' die Versorgungsspannung Vpp in dem Modus direkt regelt, in dem eine Wortleitung des Zeilendecodierers angewählt ist. Darüber hinaus sind der dritte PMOS-Transistor P230' und der NMOS-Transistor N210', die den Ausgang von der Reset-Latch­ einheit 200' bestimmen und als Inverter arbeiten, identisch mit dem ersten Ausführungsbeispiel in Fig. 2 konfiguriert.

Nunmehr wird die Funktionsweise des Zeilendecodierers gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf Fig. 3 erläutert.

In dem Modus, in dem die Wortleitung nicht angewählt ist, hält der extern angeschlossene Wortleitungstreiber (nicht dargestellt) identisch wie beim ersten Ausführungsbeispiel der vorliegenden Erfindung die Wortleitung WL gemäß einem Ausgang des Zeilendecodierers auf Basis eines aktiven Low- Pegels des extern eingegebenen invertierten Reset-Signals RESET im Low-Zustand.

Bei dem Zeilendecodierer gemäß dem zweiten Ausführungsbei­ spiel der vorliegenden Erfindung bewirkt ein inaktiver High- Pegel des invertierten Reset-Signals RESET das Ausschalten des PMOS-Transistors P300 der Vorladeeinheit 300. Während der oben beschriebenen Operation hält der Zeilendecodierer auf­ grund der Aktion der Reset-Latcheinheit 200' einen Low- Zustand aufrecht.

Der Low-Pegel des vordecodierten Zeilenadreßsignals X1 wird an das Gate des PMOS-Transistors P210' angelegt, der dadurch eingeschaltet wird, und das Vorladen des Knotens n4 über den eingeschalteten PMOS-Pullup-Transistor P300 bewirkt, daß der PMOS-Transistor P230' abgeschaltet und der NMOS-Transistor N210' eingeschaltet wird, so daß der Knoten n5 auf den Pegel der Massespannung Vss heruntergezogen wird. Dies wiederum be­ wirkt das Einschalten des PMOS-Transistors P220', wodurch der Knoten n4 kontinuierlich durch die in Reihe geschalteten PMOS-Transistoren P210', P220' hochgezogen wird, um den in­ vertierten Ausgangszustand des Knotens n5 selbst nach dem Übergang des invertierten Reset-Signals RESET auf den inakti­ ven High-Zustand low zu halten.

Zu diesem Zeitpunkt, in dem die vordecodierten Zeilenadreß­ signale X1 bis Xn von der extern angeschlossenen Vordecodier­ einheit (nicht dargestellt) alle nach High-Pegel gehen, ent­ lädt sich die Spannung am Verbindungsknoten n4 durch die Pulldown-Operation der Decodiereinheit 100 auf die Masse­ spannung mit Low-Pegel, und das Ausgangssignal der Reset- Latcheinheit 200' wechselt durch die Pullup-Operation des Transistors P230' auf einen High-Pegel. Die Wortleitung WL wird vom Wortleitungstreiber (nicht dargestellt) aktiviert.

Während dieser Übergangsperiode wird der erste PMOS-Transi­ stor P210' der Reset-Latcheinheit 200' geringfügig leitend, da das vordecodierte Zeilenadreßsignal X1 mit einem niedrige­ ren Spannungspegel als die verstärkte Versorgungsspannung Vpp an sein Gate angelegt wird, und der zweite PMOS-Transistor P220' wird eingeschaltet, da eine Spannung, deren Pegel etwa dem Pegel der Massespannung Vss entspricht, an sein Gate angelegt wird.

Da jedoch der erste PMOS-Transistor P210' einen hohen Ein­ schaltwiderstand hat, wird die verstärkte Versorgungsspannung Vpp direkt geregelt, wodurch die Pullup-Operation des zweiten PMOS-Transistors P220' gesteuert wird. Deshalb ist die Pull­ down-Operation des Verbindungsknotens n4 durch die in Reihe geschalteten NMOS-Transistoren N100-1 bis N100-n der Deco­ diereinheit 100 leichter durchführbar als die Pullup-Opera­ tion durch den zweiten PMOS-Transistor P220'.

Wechselt der Modus von einem Modus, in dem die Wortleitung nicht angewählt ist, zu einem Modus, in dem die Wortleitung angewählt ist, wird selbst dann, wenn das an das Gate des PMOS-Transistors P300 der Vorladeeinheit 300 angelegte inver­ tierte Reset-Signal RESET auf einem inaktiven High-Pegel liegt, wenn die in die Decodiereinheit 100 eingegebenen vor­ decodierten Adreßsignale X1 bis Xn nicht sämtlich auf einem High-Pegel liegen und nur das Adreßsignal X1, das an das Gate des ersten PMOS-Transistors P210' angelegt wird, auf High- Pegel liegt, im ersten PMOS-Transistor P210' der an sein Gate angelegte Spannungspegel niedriger als die an seine Source angelegte verstärkte Versorgungsspannung. Da der erste PMOS- Transistor P210' geringfügig leitend ist, hält deshalb die Reset-Latcheinheit 200' eine auf Low-Pegel liegende Latch- Schleife aufrecht, wodurch der stabile Low-Zustand der Wort­ leitung erhalten bleibt.

Funktion und Wirkungen des Zeilendecodierers gemäß dem zwei­ ten Ausführungsbeispiel der vorliegenden Erfindung sind dem ersten Ausführungsbeispiel identisch, weshalb auf eine Be­ schreibung verzichtet wird.

Wie aus Fig. 4 ersichtlich ist, sind beim Zeilendecodierer gemäß einem dritten Ausführungsbeispiel der vorliegenden Er­ findung die Decodiereinheit 100 und die Vorladeeinheit 300 identisch mit dem ersten Ausführungsbeispiel von Fig. 2 kon­ figuriert. In der Reset-Latcheinheit 200'' wird das am Aus­ gangsknoten n8 des Zeilendecodierers erzeugte Ausgangssignal der extern angeschlossenen Vordecodiereinheit (nicht darge­ stellt) an das Gate des ersten PMOS-Transistors P210' und das Ausgangssignal des Zeilendecodierers an das Gate des zweiten PMOS-Transistors P220'' angelegt, und das Gate des zweiten PMOS-Transistors P220'' erhält ein Blockauswahlsignal BS mit aktivem Low-Pegel, das von der extern angeschlossenen Vor­ decodiereinheit (nicht dargestellt) vordecodiert worden ist, wodurch die Pullup-Operation des ersten PMOS-Transistors P210'' gesteuert wird. Darüber hinaus sind der dritte PMOS- Transistor P230'' und der NMOS-Transistor N210'', die als In­ verter arbeiten, um den Ausgangspegel der Reset-Latcheinheit 200'' zu bestimmen, identisch mit dem ersten Ausführungsbei­ spiel in Fig. 2 geschaltet.

Nunmehr wird die Funktion des Zeilendecodierers gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung er­ läutert. In dem Modus, in dem die Wortleitung angewählt ist, wird ein Blockauswahlsignal BS mit Low-Pegel an das Gate des zweiten PMOS-Transistors P220'' der Reset-Latcheinheit 200'' angelegt, wodurch die Pullup-Operation des ersten PMOS-Tran­ sistors P210'' und des zweiten PMOS-Transistors P220'' iden­ tisch wie bei der Reset-Latcheinheit 200 des Zeilendecodie­ rers gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung gesteuert wird. Das Herunterziehen des Verbindungs­ knotens n7 ist deshalb von der Decodiereinheit 100 leichter auszuführen.

Funktion und Wirkungen des Zeilendecodierers gemäß dem drit­ ten Ausführungsbeispiel der vorliegenden Erfindung sind den­ jenigen des Zeilendecodierers des ersten Ausführungsbeispiels identisch, weshalb auf eine Beschreibung verzichtet wird. Beim Zeilendecodierer gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist es möglich, die kapazitive Ladung der vordecodierten Zeilenadreßsignale zu verringern.

Bei einem vierten Ausführungsbeispiel des Zeilendecodierers gemäß der vorliegenden Erfindung, das in Fig. 5 dargestellt ist, sind die Decodiereinheit 100 und die Reset-Latcheinheit 200 identisch mit den entsprechenden Einheiten des Zeilen­ decodierers gemäß dem ersten Ausführungsbeispiel von Fig. 2 konfiguriert.

Funktion und Wirkungen des Zeilendecodierers gemäß dem vier­ ten Ausführungsbeispiel der vorliegenden Erfindung sind ähn­ lich denjenigen des Zeilendecodierers gemäß dem ersten Aus­ führungsbeispiel von Fig. 2. Genauer gesagt, ist in dem Modus, in dem die Wortleitung nicht angewählt ist (d. h. das Reset-Signal RESET liegt auf dem High-Pegel), der NMOS-Tran­ sistor N300 der Vorladeeinheit 300' entsprechend dem von der extern angeschlossenen Vordecodiereinheit (nicht dargestellt) aus gegebenen und an sein Gate angelegten Resetsignal RESET eingeschaltet. Der Verbindungsknoten n0 hält deshalb den High-Pegel aufrecht, und das Ausgangssignal vom Zeilendeco­ dierer wird in einem Reset-Low-Zustand stabil gehalten. In dem Modus, in dem die Wortleitung angewählt ist (d. h. das Reset-Signal RESET liegt auf dem Low-Pegel), ist der NMOS- Transistor N300 ausgeschaltet, und deshalb kann die im Kno­ ten n0 geladene Spannung durch die Decodiereinheit 100 auf einfache Weise auf den Low-Pegel wechseln.

Die Funktion des zweiten PMOS-Transistors P220 zum Regeln der Pullup-Operation des ersten PMOS-Transistors P210 der Reset- Latcheinheit 200 ist identisch derjenigen des ersten Ausfüh­ rungsbeispiels von Fig. 2, und Funktion und Wirkungen des Zeilendecodierers des vierten Ausführungsbeispiels sind iden­ tisch mit denjenigen des ersten Ausführungsbeispiels, so daß auf eine Beschreibung verzichtet wird.

Wie oben beschrieben, arbeitet der Pullup-Transistor in dem Modus, in dem die Wortleitung nicht angewählt ist, wirksamer. Die Wortleitung hält einen stabilen Low-Zustand (Reset- Zustand) aufrecht. Außerdem arbeitet der Pullup-Transistor in dem Modus, in dem die Wortleitung angewählt ist, wirksamer. Die Pulldown-Operation wird deshalb leichter durchgeführt, wodurch die Übergangsgeschwindigkeit des Zeilendecodierers erhöht wird, was wiederum die Zugriffszeit verbessert. Wäh­ rend des Übergangsintervalls kann ein Überlappungsstrom, der durch die Pullup- und Pulldown-Transistoren fließt, verrin­ gert werden. Bei der vorliegenden Erfindung ist ein die Pullup-Funktion begrenzender Transistor vorgesehen, so daß die Leistungsfähigkeit des Pulldown-Transistors hoch und stabil ist. Es ist deshalb möglich, die Größe des Pulldown- Transistors zu verringern und die Auslegungsfläche des Halb­ leiterspeichers auf ein Minimum zu begrenzen.

Claims (10)

1. Zeilendecodierer für eine Halbleiterspeichereinrichtung zum Generieren eines Ausgangssignals, das als Reaktion auf eine Vielzahl extern angelegter Adreßsignale (X1 bis Xn) eine Wortleitung (WL) der Halbleiterspeichereinrichtung anwählt oder nicht anwählt, indem die jeweiligen Spannungen an einem internen Knoten und an einem Ausgangsknoten des Zeilendeco­ dierers herauf- oder heruntergezogen werden, der folgendes aufweist:
eine Decodiereinrichtung (100) zum Herunterziehen des internen Knotens auf einen Massespannungspegel (Vss), wenn alle Sig­ nale aus der Vielzahl der Adreßsignale (X1 bis Xn) einen aktiven Zustand haben;
eine Reset-Latcheinrichtung (200) zum Heraufziehen des Aus­ gangsknotens auf etwa den Pegel einer verstärkten Versor­ gungsspannung (Vpp) als Reaktion auf das Herunterziehen des internen Knotens auf den Massespannungspegel (Vss) durch die Decodiereinheit (100), zum Herunterziehen des Ausgangsknotens auf den Massespannungspegel (Vss), wenn der interne Knoten etwa auf dem Pegel der verstärkten Versorgungsspannung (Vpp) liegt, und zum Heraufziehen des internen Knotens auf etwa den Pegel der verstärkten Versorgungsspannung (Vpp) als Reaktion auf den heruntergezogenen Zustand des Ausgangsknotens und eines extern angelegten Auswahlsignals; und
eine Vorladeeinrichtung (300) zum Heraufziehen des internen Knotens auf etwa den Pegel der verstärkten Versorgungsspan­ nung (Vpp) als Reaktion auf ein extern angelegtes Vorlade­ signal.

2. Zeilendecodierer nach Anspruch 1, bei dem die Decodier­ einrichtung (100) eine Vielzahl zwischen dem internen Knoten und der Massespannung (Vss) in Reihe geschaltete NMOS-Tran­ sistoren (N100-1 bis N100-3) aufweist, die an ihren Gates die jeweiligen Adreßsignale aus der entsprechenden Vielzahl der Adreßsignale (X1 bis Xn) erhalten.

3. Zeilendecodierer nach Anspruch 1, bei dem die Reset- Latcheinheit (200) folgendes aufweist:
einen ersten PMOS-Transistor (P210), dessen Source mit der verstärkten Versorgungsspannung (Vpp) und dessen Gate mit dem Ausgangsknoten verbunden ist;
einen zweiten PMOS-Transistor (P220), dessen Source mit dem Drain des ersten PMOS-Transistors (P210), dessen Drain mit dem internen Knoten verbunden ist, und dessen Gate so ge­ schaltet ist, daß es das extern angelegte Auswahlsignal er­ hält; und
einen CMOS-Inverter, der aus einem dritten PMOS-Transistor (P230) und einem ersten NMOS-Transistor (N210) aufgebaut ist, die zwischen der verstärkten Versorgungsspannung (Vpp) und der Massespannung (Vss) in Reihe geschaltet sind, deren je­ weilige Drains gemeinsam mit dem Ausgangsknoten und deren jeweilige Gates gemeinsam mit dem internen Knoten verbunden sind.

4. Zeilendecodierer nach Anspruch 1, bei dem die Reset- Latcheinheit (200) folgendes aufweist:
einen ersten PMOS-Transistor (P210), dessen Source mit der verstärkten Versorgungsspannung (Vpp) verbunden ist, und dessen Gate das extern angelegte Auswahlsignal erhält;
einen zweiten PMOS-Transistor (P220), dessen Source mit dem Drain des ersten PMOS-Transistors (P210), dessen Drain mit dem internen Knoten, und dessen Gate mit dem Ausgangsknoten verbunden ist; und
einen CMOS-Inverter, der aus einem dritten PMOS-Transistor (P230) und einem ersten NMOS-Transistor (N210) aufgebaut ist, die zwischen der verstärkten Versorgungsspannung (Vpp) und der Massespannung (Vss) in Reihe geschaltet sind und deren jeweilige Drains gemeinsam mit dem Ausgangsknoten und deren jeweilige Gates gemeinsam mit dem internen Knoten verbunden sind.

5. Zeilendecodierer nach Anspruch 1, bei dem die Vorlade­ einheit (300) einen MOS-Transistor (P300) aufweist, der zwischen der verstärkten Versorgungsspannung (Vpp) und dem internen Knoten in Reihe geschaltet ist und an seinem Gate das Vorladesignal erhält.

6. Zeilendecodierer nach Anspruch 5, bei dem der MOS-Tran­ sistor ein PMOS-Transistor ist und das Vorladesignal im Zu­ stand low-aktiv ist.

7. Zeilendecodierer nach Anspruch 5, bei dem der MOS-Tran­ sistor ein NMOS-Transistor ist und das Vorladesignal bei einer niedrigeren Spannung als der verstärkten Versorgungs­ spannung (Vpp) im Zustand high-aktiv ist.

8. Zeilendecodierer nach Anspruch 1, bei dem das extern angelegte Auswahlsignal ein Signal aus der Vielzahl der Adreßsignale (X1 bis Xn) ist, und bei dem die Reset-Latch­ einrichtung (200) auf einen inaktiven Low-Zustand desselben anspricht.

9. Zeilendecodierer nach Anspruch 1, bei dem das extern angelegte Auswahlsignal ein Blockauswahlsignal (BS) mit low­ aktivem Zustand ist.

10. Zeilendecodierer nach Anspruch 1, bei dem die extern angelegten Adreßsignale (X1 bis Xn) bei einer geringeren als der verstärkten Versorgungsspannung (Vpp) alle einen high­ aktiven Zustand haben.