CN110010169B - 双端口静态随机存取存储器单元 - Google Patents

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Abstract

本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。

Description

双端口静态随机存取存储器单元
技术领域
本发明涉及一种静态随机存取存储器单元(static random access memorycell，SRAM)，尤其是涉及一种双端口静态随机存取存储器单元(dual Port static randomaccess memory cell，DPSRAM)。
背景技术
在一静态随机存取存储器(static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑***中当作快取存储器(cache memory)等的应用。
发明内容
本发明提出一种双端口静态随机存取存储器单元，其具有对称的金属内连线分布，因而可在相同的布局面积下提升读取速度及改善位线耦合效应。
本发明提供一种双端口静态随机存取存储器单元，其中包含一第一电源线、一第一位线、一第二位线、另一第一电源线、一第一对应位线、一第二对应位线以及一第二电源线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间，其中第一电源线、第一字线、第二字线、第一位线及第二位线构成一第一群组。另一第一电源线设置于另一第一字线及另一第二字线之间。第一对应位线设置于另一第一电源线及另一第一字线之间。第二对应位线设置于另一第一电源线及另一第二字线之间，其中另一第一电源线、另一第一字线、另一第二字线、第一对应位线及第二对应位线构成一第二群组。第二电源线设置于第一群组及第二群组之间，其中另一第一电源线、另一第一字线、另一第二字线、第一对应位线以及第二对应位线以第二电源线镜像对称第一电源线、第一字线、第二字线、第一位线以及第二位线。
本发明提供一种双端口静态随机存取存储器单元，其中包含：一第一位线、一第二位线、二第一电源线、一第一对应位线、一第二对应位线、另二第一电源线以及一第二电源线。第一位线以及一第二位线设置于一第一字线及一第二字线之间，其中第一位线邻近第一字线，而第二位线邻近第二字线。二第一电源线分别设置于第一位线及第一字线之间，第二位线及第二字线之间，其中第一位线、第二位线、第一字线、第二字线及二第一电源线构成一第一群组。第一对应位线以及第二对应位线设置于另一第一字线及另一第二字线之间，其中第一对应位线邻近另一第一字线，而第二对应位线邻近另一第二字线。另二第一电源线分别设置于第一对应位线及另一第一字线之间，第二对应位线及另一第二字线之间，其中第一对应位线、第二对应位线、另一第一字线、另一第二字线及另二第一电源线构成一第二群组。第二电源线设置于第一群组及第二群组之间，其中第一对应位线、第二对应位线、另一第一字线、另一第二字线以及另二第一电源线以第二电源线镜像对称第一位线、第二位线、第一字线、第二字线以及二第一电源线。
基于上述，本发明提供一种双端口静态随机存取存储器单元，其包含一第一电源线位于一第一字线及一第二字线之间，一第一位线位于第一电源线及第一字线之间以及一第二位线位于第一电源线及第二字线之间。因此，本发明的双端口静态随机存取存储器单元的金属内连线布局具有对称性，故能产生对称分布的读取电流(Iread)，如此可在相同的布局面积下提升读取速度、降低阻抗并改善位线耦合效应。
附图说明
图1为本发明双端口静态随机存取存储器中一组十晶体管静态随机存取存储器(ten-transistor SRAM,10T-SRAM)存储单元的电路图；
图2为本发明一优选实施例的具有平面晶体管的一双端口静态随机存取存储器的布局图；
图3为本发明一优选实施例的具有鳍状场效晶体管的一双端口静态随机存取存储器的布局图；
图4为本发明一优选实施例的一双端口静态随机存取存储器的金属线布局图；
图5为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图；
图6为本发明一优选实施例的具有鳍状场效晶体管的一双端口静态随机存取存储器的布局图；
图7为本发明一优选实施例的一双端口静态随机存取存储器的金属线布局图。
主要元件符号说明
2：第一阱
4：第二阱
6：第三阱
10：绝缘结构
11：特定范围
24、26：存储节点
52：基底
54、54A’、54B’、54D’、54E’：鳍状结构
54A：第一鳍状结构
54B：第二鳍状结构
54C：第三鳍状结构
54D：第四鳍状结构
54E：第五鳍状结构
54F：第六鳍状结构
55A、55B：阶梯状栅极结构
56A：第一部分
56B：第二部分
56C：桥接部分
60A、60B：第一存取栅极结构
62A、62B：第二存取栅极结构
72A、72B：延伸接触结构
74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B、88A、88B：接触结构
100、200、300：双端口静态随机存取存储器单元
110、110’：基底
112a、112b、113a、113b、114a、114b、115a、115b、116、117：鳍状结构
122：第一主动(有源)区
123：第二主动区
124：第三主动区
125：第四主动区
126：第五主动区
127：第六主动区
132、134、136、138、142、144：栅极结构
400、500：存储单元
BL1、BL2、BL3、BL4：位线
C、C1、C2、C3、C4：接触插塞
G1、G1’：第一群组
G2、G2’：第二群组
Node1：第一节点
Node2：第二节点
Port-A：第一端口
Port-A BL：第一位线
Port-A BLB：第一对应位线
Port-A WL、Port-A WL’：第一字线
Port-B：第二端口
Port-B BL：第二位线
Port-B BLB：第二对应位线
Port-B WL、Port-B WL’：第二字线
PD1：第一下拉元件
PD1--1：第一之一下拉元件
PD1-2：第一之二下拉元件
PD2：第二下拉元件
PD2-1：第二之一下拉元件
PD2-2：第二之二下拉元件
PG1、PG1A：第一存取元件
PG2、PG1B：第二存取元件
PG3、PG2A：第三存取元件
PG4、PG2B：第四存取元件
PL1、PL1’：第一上拉元件
PL2、PL2’：第二上拉元件
S2：对称轴
Vcc、Vcc’：第二电源线
Vss、Vss’、Vss”：第一电源线
WL1、WL2：字线
WL1’、WL2’：另一字线
具体实施方式
图1为本发明双端口静态随机存取存储器中一组十晶体管静态随机存取存储器(ten-transistor SRAM,10T-SRAM)存储单元的电路图。如图1所示，一双端口静态随机存取存储器单元100包含一第一反向器(inverter)以及一第二反向器(inverter)交互耦合。第一反向器包含一第一上拉元件PL1可例如为一P形晶体管、一第一之一下拉元件PD1--1可例如为一N形晶体管以及一第一之二下拉元件PD1-2可例如为一N形晶体管。第二反向器包含一第二上拉元件PL2可例如为一P形晶体管、一第二之一下拉元件PD2-1可例如为一N形晶体管以及一第二之二下拉元件PD2-2可例如为一N形晶体管。第一上拉元件PL1、第一之一下拉元件PD1--1以及第一之二下拉元件PD1-2的漏极节点彼此电连接，称为一第一节点Node1。第二上拉元件PL2、第二之一下拉元件PD2-1以及第二之二下拉元件PD2-2的漏极节点彼此电连接，称为一第二节点Node2。第一上拉元件PL1、第一之一下拉元件PD1--1以及第一之二下拉元件PD1-2的栅极节点电连接第二节点Node2。第二上拉元件PL2、第二之一下拉元件PD2-1以及第二之二下拉元件PD2-2的栅极节点又电连接第一节点Node1。第一之一下拉元件PD1--1、第一之二下拉元件PD1-2、第二之一下拉元件PD2-1以及第二之二下拉元件PD2-2的源极节点电连接一第一电源线Vss。在一实施例中，第一之一下拉元件PD1--1及第一之二下拉元件PD1-2的源极节点可电连接一第一电源线，而第二之一下拉元件PD2-1以及第二之二下拉元件PD2-2的源极节点又可电连接另一第一电源线，而此二第一电源线彼此电连接而形成同一条第一电源线Vss，但本发明不以此为限。第一上拉元件PL1及第二上拉元件PL2的源极节点电连接一第二电源线Vcc。
再者，双端口静态随机存取存储器单元100包含一第一端口Port-A以及一第二端口Port-B。第一端口Port-A以及第二端口Port-B各至少包含一存取元件。在本实施例中，第一端口Port-A包含一第一存取元件PG1A以及一第三存取元件PG2A，且第二端口Port-B包含一第二存取元件PG1B以及一第四存取元件PG2B。在本实施例中，第一存取元件PG1A、第二存取元件PG1B、第三存取元件PG2A及第四存取元件PG2B都为N形晶体管，但本发明不以此为限。
详细而言，第一存取元件PG1A的漏极节点电连接一第一位线Port-A BL，第一存取元件PG1A的源极节点电连接第一节点Node1，而第一存取元件PG1A的栅极节点电连接一第一字线Port-A WL。第二存取元件PG1B的漏极节点电连接一第二位线Port-B BL，第二存取元件PG1B的源极节点电连接第一节点Node1，而第二存取元件PG1B的栅极节点电连接一第二字线Port-B WL。第三存取元件PG2A的漏极节点电连接一第一对应位线Port-A BLB，第三存取元件PG2A的源极节点电连接第二节点Node2，而第三存取元件PG2A的栅极节点电连接第一字线Port-A WL。第四存取元件PG2B的漏极节点电连接一第二对应位线Port-B BLB，第四存取元件PG2B的源极节点电连接第二节点Node2，而第四存取元件PG2B的栅极节点电连接第二字线Port-B WL。在本实施例中，第一存取元件PG1A以及第三存取元件PG2A的栅极节点直接电连接至一共用第一字线Port-A WL，而第二存取元件PG1B以及第四存取元件PG2B的栅极节点电连接至一共用第二字线Port-B WL。换言之，连接第一存取元件PG1A的栅极节点的第一字线Port-A WL与连接第三存取元件PG2A的栅极节点的第一字线Port-A WL互相电连接而组成共用第一字线Port-A WL；连接第二存取元件PG1B的栅极节点的第二字线Port-B WL与连接第四存取元件PG2B的栅极节点的第二字线Port-B WL互相电连接而组成共用第二字线Port-B WL。
承上，以上的10颗晶体管也可包含其他P形晶体管及N形晶体管的组合，且本发明的双端口静态随机存取存储器单元100可应用于平面晶体管或多栅极场效晶体管中。
图2为本发明一优选实施例的具有平面晶体管的一双端口静态随机存取存储器的布局图。一基底110包含一第一阱2、一第二阱4以及一第三阱6，在本实施例中第一阱2为一N形阱、第二阱4为一P形阱，而一第三阱6为一P形阱，但本发明不以此为限。基底110又可包含一第一主动区122、一第二主动区123、一第三主动区124、一第四主动区125、一第五主动区126以及一第六主动区127，且第一主动区122、第二主动区123、第三主动区124、第四主动区125、第五主动区126以及第六主动区127以绝缘结构10彼此绝缘。在本实施例中，第一主动区122、第二主动区123、第三主动区124、第四主动区125、第五主动区126以及第六主动区127都为矩形，因而可简化布局图案，能降低制作工艺成本、有效增加各双端口静态随机存取存储器单元的表面积利用效率(意即更易在相同的双端口静态随机存取存储器单元的表面积下增加各第一主动区122、第二主动区123、第三主动区124、第四主动区125、第五主动区126以及第六主动区127的表面积)并减少复杂布局图案所造成的不良效应，但本发明不以此为限。并且，可通过调整第一主动区122、第二主动区123、第三主动区124、第四主动区125、第五主动区126以及第六主动区127的表面积增大或减少读取电流(Iread)。在一优选实施例中，第一主动区122、第二主动区123、第三主动区124以及第四主动区125都具有相同的表面积，而第五主动区126以及第六主动区127都具有相同的表面积，而形成对称的布局图案，能在主动区之上形成对称的一双端口静态随机存取存储器单元200结构，以简化制作工艺、提升读取速度、改善位线耦合效应并维持相同的双端口静态随机存取存储器单元200的布局面积。
在本实施例中，第一主动区122包含形成有第一存取元件PG1A及第一之二下拉元件PD1-2，第二主动区123包含形成有第二存取元件PG1B及第一之一下拉元件PD1--1，第三主动区124包含形成有第四存取元件PG2B及第二之一下拉元件PD2-1，第四主动区125包含形成有第三存取元件PG2A及第二之二下拉元件PD2-2，第五主动区126包含形成有第一上拉元件PL1，以及第六主动区127包含形成有第二上拉元件PL2。
图2是将10颗晶体管形成于一平面的基底110上，而构成双端口静态随机存取存储器单元200，但如图3为本发明一优选实施例的具有鳍状场效晶体管的一双端口静态随机存取存储器的布局图，本发明也可适用于将10颗晶体管形成于一具有鳍状结构的基底110’上，而构成一双端口静态随机存取存储器单元300。如图3所示，基底110’则包含多个鳍状结构112a、112b、113a、113b、114a、114b、115a、115b、116及117。第一主动区122包含鳍状结构112a及鳍状结构112b，且第一存取元件PG1A及一第一下拉元件PD1(包含第一之二下拉元件PD1-2)跨设鳍状结构112a及鳍状结构112b。第二主动区123包含鳍状结构113a及鳍状结构113b，且第二存取元件PG1B及第一下拉元件PD1(包含第一之一下拉元件PD1--1)跨设鳍状结构113a及鳍状结构113b。第三主动区124包含鳍状结构114a及鳍状结构114b，且第四存取元件PG2B及一第二下拉元件PD2(包含第二之一下拉元件PD2-1)跨设鳍状结构114a及鳍状结构114b。第四主动区125包含鳍状结构115a及鳍状结构115b，且第三存取元件PG2A及第二下拉元件PD2(包含第二之二下拉元件PD2-2)跨设鳍状结构115a及鳍状结构115b。第五主动区126则包含鳍状结构116，且第一上拉元件PL1跨设鳍状结构116。第六主动区127包含鳍状结构117，且第二上拉元件PL2跨设鳍状结构117。在本实施例中，第一主动区122、第二主动区123、第三主动区124以及第四主动区125中的晶体管都跨设双鳍状结构，而第五主动区126以及第六主动区127中的晶体管仅跨设单一鳍状结构，但本发明不以此为限。
图3的具有鳍状场效晶体管的双端口静态随机存取存储器单元300的上层所覆盖的材料层及金属结构等与图2的具有平面晶体管的双端口静态随机存取存储器单元200的上层所覆盖的材料层及金属结构等相同，故以下仅以图2说明，而图3的上层结构与图2相似，故不再赘述。
请继续参阅图2，第一存取元件PG1A、第二存取元件PG1B、第三存取元件PG2A及第四存取元件PG2B都具有个别的一栅极结构132跨设第一主动区122、一栅极结构134跨设第二主动区123、一栅极结构136跨设第三主动区124及一栅极结构138跨设第四主动区125并超出此些主动区的范围，而第一上拉元件PL1、第一之一下拉元件PD1--1及第一之二下拉元件PD1-2则具有同一栅极结构142同时跨设第五主动区126、第二主动区123及第一主动区122，且第二之二下拉元件PD2-2、第二之一下拉元件PD2-1及第二上拉元件PL2则具有同一栅极结构144同时跨设第四主动区125、第三主动区124及第六主动区127，但本发明不以此为限。再者，多个接触插塞C1/C2/C3/C4/C个别向上连接金属层(意即内连接结构)，金属层可包含第一电源线、第二电源线、第一字线、第二字线、第一位线、第一对应位线、第二位线以及第二对应位线等。较佳者，第一电源线、第二电源线、第一字线、第二字线、第一位线、第一对应位线、第二位线以及第二对应位线都为同一金属层，但本发明非限于此。
详细而言，各金属线的布局图可如图4，其为本发明一优选实施例的一双端口静态随机存取存储器的金属线布局图。
第一之一下拉元件PD1--1以及第一之二下拉元件PD1-2的源极节点所电连接的第一电源线Vss设置于第一存取元件PG1A的栅极节点所电连接的第一字线Port-A WL及第二存取元件PG1B的栅极节点所电连接的第二字线Port-B WL之间。第一存取元件PG1A的漏极节点所电连接的第一位线Port-A BL设置于第一电源线Vss及第一字线Port-A WL之间。第二存取元件PG1B的漏极节点所电连接的第二位线Port-B BL设置于第一电源线Vss及第二字线Port-B WL之间。如此一来，第一电源线Vss、第一字线Port-A WL、第二字线Port-B WL、第一位线Port-A BL及第二位线Port-B BL构成一第一群组G1。
第二之一下拉元件PD2-1以及第二之二下拉元件PD2-2的源极节点所电连接的另一第一电源线Vss’(另一第一电源线Vss’与第一电源线Vss彼此电连接)，设置于第三存取元件PG2A的栅极节点所电连接的另一第一字线Port-A WL’(另一第一字线Port-A WL’与第一字线Port-A WL彼此电连接)及第四存取元件PG2B的栅极节点所电连接的另一第二字线Port-B WL’(另一第二字线Port-B WL’与第二字线Port-B WL彼此电连接)之间。第三存取元件PG2A的漏极节点所电连接的第一对应位线Port-A BLB，设置于另一第一电源线Vss’及另一第一字线Port-A WL’之间。第四存取元件PG2B的漏极节点所电连接的第二对应位线Port-B BLB设置于另一第一电源线Vss’及另一第二字线之间Port-B WL’。如此一来，另一第一电源线Vss’、另一第一字线Port-A WL’、另一第二字线Port-B WL’、第一对应位线Port-A BLB及第二对应位线Port-B BLB构成一第二群组G2。
因而，第一端口Port-A包含二第一字线Port-A WL及Port-A WL’、第一位线Port-ABL及第一对应位线Port-A BLB，而一第二端口Port-B包含二第二字线Port-B WL及Port-BWL’、第二位线Port-B BL以及第二对应位线Port-B BLB。
第一群组G1及第二群组G2则较佳位于第一上拉元件PL1及第二上拉元件PL2的源极节点所电连接的第二电源线Vcc的相对两侧。在本实施例中，第二电源线Vcc分别紧邻二第二字线Port-B WL及Port-B WL’，但在另一实施例中第二电源线Vcc可分别紧邻二第一字线Port-A WL及Port-A WL’。更佳者，另一第一电源线Vss’、另一第一字线Port-A WL’、另一第二字线Port-B WL’、第一对应位线Port-A BLB以及第二对应位线Port-B BLB以第二电源线Vcc镜像对称第一电源线Vss、第一字线Port-A WL、第二字线Port-B WL、第一位线Port-ABL以及第二位线Port-B BL。以此方法，本发明所形成的双端口静态随机存取存储器单元可具有对称的金属层布局图案，故能产生对称分布的读取电流(Iread)，因而可改善读取速度、提升位线耦合效应并维持相同的双端口静态随机存取存储器单元的布局面积。
在本实施例中，如图2及图4所示，物理性连接第二字线Port-B WL的一第二字线接触插塞C1设置于第一上拉元件PL1及第一之一下拉元件PD1--1之间，且物理性连接另一第二字线Port-B WL’的一另一第二字线接触插塞C2，设置于第二上拉元件PL2及第二之一下拉元件PD2-1之间。物理性连接第一字线Port-A WL的一第一字线接触插塞C3以及物理性连接另一字线Port-A WL’的一第一字线接触插塞C4则分别位于第一存取元件PG1A以及第三存取元件PG2A的外侧。
综上所述，本发明提供一种双端口静态随机存取存储器单元，其包含一第一电源线位于一第一字线及一第二字线之间，一第一位线位于第一电源线及第一字线之间以及一第二位线位于第一电源线及第二字线之间，因而构成一第一群组。如此，本发明的双端口静态随机存取存储器单元的金属内连线布局具有对称性，故能产生对称分布的读取电流(Iread)，如此可在相同的布局面积下提升读取速度、降低阻抗并改善位线耦合效应。
再者，本发明的双端口静态随机存取存储器单元又可包含另一第一电源线设置于另一第一字线及另一第二字线之间；一第一对应位线设置于另一第一电源线及另一第一字线之间；一第二对应位线设置于另一第一电源线及另一第二字线之间。因而，构成一第二群组。当第一群组与第二群组位于一第二电源线的相对两侧，且较佳者另一第一电源线、另一第一字线、另一第二字线、第一对应位线以及第二对应位线以第二电源线镜像对称第一电源线、第一字线、第二字线、第一位线以及第二位线，则本发明的双端口静态随机存取存储器单元的金属内连线布局则能以第二电源线对称，因而能产生对称分布的读取电流(Iread)。
另外，本发明又提出一具有镜像对称的金属线布局的一双端口静态随机存取存储器。图5为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图。图6为本发明一优选实施例的具有鳍状场效晶体管的一双端口静态随机存取存储器的布局图。
请参考图5，在本实施例中，各8T-SRAM存储单元400较佳由一第一上拉元件(pull-up device)PL1’、一第二上拉元件PL2’、一第一下拉元件(pull-down transistor)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4构成正反器(flip-flop)，其中第一上拉元件PL1’和第二上拉元件PL2’、第一下拉元件PD1和第二下拉元件PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉元件PL1’和第二上拉元件PL2’是作为主动负载之用，其也可以一般的电阻来取代做为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉元件PL1’和第二上拉元件PL2’各自的一源极区域电连接至一第二电源线Vcc’，第一下拉元件PD1和第二下拉元件PD2各自的一源极区域电连接至一第一电源线Vss’。
在一实施例中，8T-SRAM存储单元400的第一上拉元件PL1’、第二上拉元件PL2’是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2、第三存取元件PG3与第四存取元件PG4则是由N型金属氧化物半导体(N-type metal oxidesemiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉元件PL1’和第一下拉元件PD1一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一第二电源线Vcc’与一第一电源线Vss’；同样地，第二上拉元件PL2’与第二下拉元件PD2构成另一反向器，而这两者所构成的串接电路其两端点也分别耦接于第二电源线Vcc’与第一电源线Vss’。上述各存取元件(包含第一存取元件PG1、第二存取元件PG2、第三存取元件PG3与第四存取元件PG4)分别与该两互相耦合的反向器的输出端连接，其中各上拉元件、各下拉元件以及各存取元件包含有鳍状晶体管(FinFET)。
此外，在存储节点24处，是分别电连接有第二下拉元件PD2和第二上拉元件PL2’的栅极(gate)，以及第一下拉元件PD1、第一上拉元件PL1’和第一存取元件PG1、第二存取元件PG2的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉元件PD1和第一上拉元件PL1’的栅极，以及第二下拉元件PD2、第二上拉元件PL2’和第三存取元件PG3、第四存取元件PG4的漏极。至于第一存取元件PG1和第三存取元件PG3的栅极则分别耦接至一字线(Word Line)WL1，第二存取元件PG2和第四存取元件PG4的栅极则分别耦接至一字线(WordLine)WL2，而第一存取元件PG1的源极(Source)耦接至相对应的一位线(Bit Line)BL1，第二存取元件PG2的源极耦接至相对应的一位线BL2，第三存取元件PG3的源极耦接至相对应的一位线BL3，而第四存取元件PG4的源极耦接至相对应的一位线BL4。
请参考图6，在本实施例中，8T-SRAM存储单元500设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
在本发明中，同一栅极结构同时跨越多个互相平行的鳍状结构，如此有助于提升该鳍状晶体管的栅极宽度，换句话说，在等效电路上，相当于多个晶体管相互并联。因此，在一有限的固定空间之内，提高鳍状晶体管的读取电流值(Iread)，并可以加速整体SRAM的运算速度。
本发明的特征在于，各反向器分别包含至少一个阶梯状栅极结构55A、55B位于基底52上，也就是说，两阶梯状栅极结构55A、55B都具有阶梯状的布局图案(从上视图来看呈现阶梯状)。两阶梯状栅极结构55A、55B对称排列(以图2上的中心点O对称排列)，为简化说明，本实施例中仅对其中一阶梯状栅极结构55A进行说明，而两个阶梯状栅极结构55A、55B除了结构对称之外，其余特征完全相同。
阶梯状栅极结构55A或阶梯状栅极结构55B都各自包含有一第一部分56A、一第二部分56B以及一连接第一部分56A与第二部分56B的桥接部分56C。更详细说明，第一部分56A与第二部分56B两者都沿着一第一方向排列(例如图6中的X方向)，因此两者互相平行排列。桥接部分56C位于第一部分56A与第二部分56B之间，并且电连接第一部分56A与第二部分56B。此外，桥接部分56C较佳沿着一第二方向排列(例如图6中的Y方向)，第一方向与第二方向较佳互相垂直，但不限于此。此外，第一部分56A与第二部分56B两者包含不同的对称轴，也就是说，第一部分56A与第二部分56B之间的最短距离，约等于桥接部分56C的长度(若桥接部分56C与第一部分56A或第二部分56B垂直排列)。
值得注意的是，本实施例中的8T-SRAM存储单元500位于一特定范围11内，也就是说，特定范围11内仅包含有一组8T-SRAM存储单元500。而第二部分56B则紧邻上述特定范围11的其中一边界(图6中标示为11A)。
上述的阶梯状栅极结构55A、55B，跨越多个鳍状结构54，举例来说，在此将鳍状结构54分别标示为第一鳍状结构54A、第二鳍状结构54B与第三鳍状结构54C、第四鳍状结构54D、第五鳍状结构54E与第六鳍状结构54F。此外另包含鳍状结构54A’、鳍状结构54B’、鳍状结构54D’以及鳍状结构54E’位于基底52上。其中阶梯状栅极结构55A跨越于第一鳍状结构54A、第二鳍状结构54B与第三鳍状结构54C上，而阶梯状栅极结构55B跨越于第四鳍状结构54D、第五鳍状结构54E与第六鳍状结构54F上。值得注意的是，本实施例中，第一鳍状结构54A与第二鳍状结构54B、第四鳍状结构54D与第五鳍状结构54E的数量都大于1，包含有四根互相平行排列的第一鳍状结构54A，两根互相平行排列的第二鳍状结构54B以及一根第三鳍状结构54C，以及四根互相平行排列的第四鳍状结构54D，两根互相平行排列的第五鳍状结构54E以及一根第六鳍状结构54F。但上述各鳍状结构(包含第一鳍状结构～第六鳍状结构以及鳍状结构54A’、54B’、54D’与54E’)的数量不限于此，可以是任何大于或等于1的整数，且可以依照实际需求而调整。
本实施例中，阶梯状栅极结构55A的第一部分56A，跨越过第一鳍状结构54A与第三鳍状结构54C，而第二部分56B则跨越过第二鳍状结构54B。其中第一部分56A跨越过第三鳍状结构54C的部分，则形成第一上拉元件PL1’的栅极；另外第一部分56A跨越过第一鳍状结构54A的部分，以及第二部分56B跨越过第二鳍状结构54B的部分共同组成上述第一下拉元件PD1的栅极(其中图6中虚线范围内表示第一下拉元件PD1的范围)。
因此就第一下拉元件PD1而言，其包含了阶梯状栅极结构55A跨越了共6根鳍状结构(包含有第一部分56A跨越过的四根第一鳍状结构54A，以及第二部分56B跨越过的两根第二鳍状结构54B)，因此在有限的空间内，增加了栅极结构跨越的鳍状结构数量，因此可以提高第一下拉元件PD1的栅极宽度(channel width)，进一步提高通过第一下拉元件PD1的电流量，并增快第一下拉元件PD1的读取速度。
除了上述的阶梯状栅极结构之外，本实施例中各反向器分别包含一第一存取栅极结构以及一第二存取栅极结构，也就是说还包含至少两互相对称的第一存取栅极结构60A、60B以及两互相对称的第二存取栅极结构62A、62B位于基底52上。在此同样为了简化说明，仅针对第一存取栅极结构60A与第二存取栅极结构62A进行说明。两个第一存取栅极结构60A、60B与两个第二存取栅极结构62A、62B除了结构对称之外，其余特征完全相同。
较佳而言，第一存取栅极结构60A沿着第一方向排列，且位于第一部分56A的延伸方向上。换句话说，第一部分56A与第一存取栅极结构60A拥有相同的一对称轴S1。第一存取栅极结构60A跨越于鳍状结构54B’上，组成上述第一存取元件PG1的栅极。此外，桥接部分56C则位于第一存取栅极结构60与第一部分56A之间。同样地，第一存取栅极结构60B则跨越于鳍状结构54E’上而组成第三存取元件PG3的栅极，其余特征相同。
第二存取栅极结构62A也沿着第一方向排列，且位于第二部分56B的延伸方向上。换句话说，第二部分56B与第二存取栅极结构62拥有相同的一对称轴S2。第二存取栅极结构62A跨越于鳍状结构54A’上，组成上述第二存取元件PG2的栅极。此外，桥接部分56C则位于第二存取栅极结构62A与第二部分56B之间。同样地，第二存取栅极结构62B则跨越于鳍状结构54D’上而组成第四存取元件PG4的栅极。
因此，从图6来看，本实施例的阶梯状栅极结构55A呈现阶梯状或类似Z字型的形状，而第一存取栅极结构60A与第二存取栅极结构62A则分别位于阶梯状栅极结构55A的两侧，例如，第一存取栅极结构60A位于阶梯状栅极结构55A的左下侧，而第二存取栅极结构62A位于阶梯状栅极结构55A的右上侧。
除了上述鳍状结构以及栅极结构之外，本实施例中8T-SRAM存储单元500还包含有多个接触结构。其中包含有至少两对称排列的延伸接触结构72A、72B，其中延伸接触结构72A横跨于各第一鳍状结构54A、各第二鳍状结构54B与第三鳍状结构54C上，延伸接触结构72B横跨于各第四鳍状结构54D、各第五鳍状结构54E与第六鳍状结构54F上，将各平行排列的鳍状结构相互电连接，请配合图5来看，延伸接触结构72A连接第一下拉元件PD1、第一上拉元件PL1’、第一存取元件PG1以及第二存取元件PG2的漏极，因而构成存储节点24，即一第一节点(Node 1)。延伸接触结构72B连接第二下拉元件PD2、第二上拉元件PL2’、第三存取元件PG3以及第四存取元件PG4的漏极，因而构成存储节点26，即一第二节点(Node 2)。另外从上视图来看，延伸接触结构72A、72B的形状可能为长条状或是其他形状(例如L型等)，本发明不限于此。
除了上述延伸接触结构72A、72B之外，其他位于基底52上的接触结构包含：
接触结构74A、74B，其中接触结构74A连接各第三鳍状结构54C，并且连接第二电源线Vcc’，接触结构74B连接各第六鳍状结构54F，并且连接第二电源线Vcc’(请配合图5，接触结构74A、74B连接第一上拉元件PL1’及第二上拉元件PL2’的源极至第二电源线Vcc’)。
接触结构76A、76B，其中接触结构76A跨越于各第一鳍状结构54A，并且连接第一电源线Vss’，接触结构76B跨越于各第四鳍状结构54D，并且连接第一电源线Vss’(请配合图5，接触结构76A、76B连接第一下拉元件PD1及第二下拉元件PD2的源极至第一电源线Vss’)。
接触结构78A、78B，其中接触结构78A跨越于各第二鳍状结构54B，并且连接第一电源线Vss’，接触结构78B跨越于各第五鳍状结构54E，并且连接第一电源线Vss’(请配合图5，接触结构78A、78B连接第一下拉元件PD1及第二下拉元件PD2的源极至第一电源线Vss’)。
接触结构80A、80B，其中接触结构80A跨越于各第二鳍状结构54B’，并且连接位线BL1，接触结构80B跨越于各第五鳍状结构54E’，并且连接位线BL3(请配合图5，接触结构80A连接第一存取元件PG1至位线BL1，接触结构80B连接第三存取元件PG3至位线BL3)。
接触结构82A、82B，其中接触结构82A跨越于各第一鳍状结构54A’，并且连接位线BL2，接触结构82B跨越于各第四鳍状结构54D’，并且连接位线BL4(请配合图5，接触结构82A连接第二存取元件PG2至位线BL2，接触结构82B连接第四存取元件PG4至位线BL4)。
接触结构84A、84B，其中接触结构84A位于各第一存取栅极结构60A上，并且连接字线WL1，接触结构84B位于各第一存取栅极结构60B上，并且连接字线WL1(请配合图5，接触结构84A连接第一存取元件PG1及第三存取元件PG3的栅极至字线WL1)。
接触结构86A、86B，其中接触结构86A位于各第二存取栅极结构62A上，并且连接字线WL2，接触结构86B位于各第二存取栅极结构62B上，并且连接字线WL2(请配合图5，接触结构86A连接第二存取元件PG2及第四存取元件PG4的栅极至字线WL2)。
接触结构88A、88B，其中接触结构88B位于各第三鳍状结构54C上，并且连接阶梯状栅极结构55A以及延伸接触结构72A，接触结构88A位于各第六鳍状结构54F上，并且连接阶梯状栅极结构55B以及延伸接触结构72B(请配合图5，接触结构84A连接第一上拉元件PL1’的栅极至存储节点26，接触结构88B连接第二上拉元件PL2’的栅极至存储节点24)。值得注意的是，接触结构88B与延伸接触结构72A可能位于同一层，并且互相直接接触，因此接触结构88B与延伸接触结构72A可能为一体成型结构。同样地，接触结构88A与延伸接触结构72B也可能为一体成型结构。此外，上述各接触结构也呈现对称排列，在此不多加赘述。
本实施例的特征在于，阶梯状栅极结构55A或55B的第一部分56A与第二部分56B包含有不同的对称轴，但是却分别跨越了第一鳍状结构54A与第二鳍状结构54B，共同组成第一下拉元件PD1的栅极。因此就第一下拉元件PD1而言，其栅极结构共跨越了6根鳍状结构(包含有第一部分56A跨越过的四根第一鳍状结构54A，以及第二部分56B跨越过的两根第二鳍状结构54B)，也就是说，本发明第一下拉元件PD1栅极结构并不限于长条形结构，而可以设计成如本案所述的阶梯状或是其他形状，以达到跨越更多鳍状结构数量的目的，如此一来，可更有效率利用有限的空间，并且进一步提升第一下拉元件PD1的读取速度。
以下，再提出前述电连接的第一电源线Vss’、第二电源线Vcc’、位线BL1、位线BL2、位线BL3、位线BL4、字线WL1及字线WL2在图6的具有鳍状场效晶体管的一双端口静态随机存取存储器上的布局图。图7为本发明一优选实施例的一双端口静态随机存取存储器的金属线布局图。如图7所示，一(第一)位线BL1以及一(第二)位线BL2设置于一(第一)字线WL1及一(第二)字线WL2之间，其中位线BL1邻近字线WL1，而位线BL2邻近字线WL2。换言之，位线BL1较位线BL2接近字线WL1，而位线BL2较位线BL1接近字线WL2。二第一电源线Vss’则分别设置于位线BL1及字线WL1之间，位线BL2及字线WL2之间。意即，一条第一电源线Vss’设置于位线BL1及字线WL1之间，又一条第一电源线Vss’设置于位线BL2及字线WL2之间。因而，位线BL1、位线BL2、字线WL1、字线WL2及二第一电源线Vss’构成一第一群组G1’。
一(第一对应)位线BL3以及一(第二对应)位线BL4设置于另一(第一)字线WL1’及另一(第二)字线WL2’之间。位线BL3邻近另一字线WL1’，而位线BL4邻近另一字线WL2’。另二(第一)电源线Vss”，分别设置于位线BL3及另一字线WL1’之间，位线BL4及另一字线WL2’之间。因而，位线BL3、位线BL4、另一字线WL1’、另一字线WL2’及另二电源线Vss”构成一第二群组G2’。
一第二电源线Vcc’则设置于第一群组G1’及第二群组G2’之间。第一群组G1’及第二群组G2’较佳以第二电源线Vcc’镜像对称。详细而言，位线BL3、位线BL4、另一字线WL1’、另一字线WL2’以及另二第一电源线Vss”以第二电源线Vcc’镜像对称位线BL1、位线BL2、字线WL1、字线WL2以及二第一电源线Vss’。在一例中，第二电源线Vcc’分别紧邻字线WL2及另一字线WL2’。一第一端口则包含二字线WL1、位线BL1及位线BL3，而一第二端口则包含二字线WL2、位线BL2以及位线BL4。
在本实施例中，字线WL1及另一字线WL1’互相电连接而组成一共用字线(如图5的WL1)，且字线WL2及另一字线WL2’互相电连接而组成一共用字线(如图5的WL2)。二第一电源线Vss’及另二第一电源线Vss”互相电连接而组成一共用第一电源线(如图5的Vss’)。在一优选的实施例中，四第一电源线Vss’/Vss”、一第二电源线Vcc’、二字线WL1/WL2以及四位线BL1/BL2/BL3/BL4可为同一金属层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (28)

1.一种双端口静态随机存取存储器单元，其特征在于包含：
第一电源线，设置于一第一字线及一第二字线之间；
第一位线，设置于该第一电源线及该第一字线之间；
第二位线，设置于该第一电源线及该第二字线之间，其中该第一电源线、该第一字线、该第二字线、该第一位线及该第二位线构成一第一群组；
另一第一电源线，设置于另一第一字线及另一第二字线之间；
第一对应位线，设置于该另一第一电源线及该另一第一字线之间；
第二对应位线，设置于该另一第一电源线及该另一第二字线之间，其中该另一第一电源线、该另一第一字线、该另一第二字线、该第一对应位线及该第二对应位线构成一第二群组；以及
第二电源线，设置于该第一群组及该第二群组之间，其中该另一第一电源线、该另一第一字线、该另一第二字线、该第一对应位线以及该第二对应位线以该第二电源线镜像对称该第一电源线、该第一字线、该第二字线、该第一位线以及该第二位线。
2.依据权利要求1所述的双端口静态随机存取存储器单元，其特征在于，该第二电源线分别紧邻该二第二字线。
3.依据权利要求1所述的双端口静态随机存取存储器单元，其特征在于，该二第一电源线、该第二电源线、该二第一字线、该二第二字线、该第一位线、该第一对应位线、该第二位线以及该第二对应位线为同一金属层。
4.依据权利要求1所述的双端口静态随机存取存储器单元，其特征在于，一第一端口包含该二第一字线、该第一位线及该第一对应位线，而一第二端口包含该二第二字线、该第二位线以及该第二对应位线。
5.依据权利要求1所述的双端口静态随机存取存储器单元，其特征在于，该二第一字线互相电连接而组成一共用第一字线，且该二第二字线互相电连接而组成一共用第二字线。
6.依据权利要求5所述的双端口静态随机存取存储器单元，其特征在于，该双端口静态随机存取存储器单元包含第一上拉元件、第二上拉元件、第一之一下拉元件、第一之二下拉元件、第二之一下拉元件、第二之二下拉元件、第一存取元件、第二存取元件、第三存取元件以及第四存取元件。
7.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该共用第一字线电连接该第一存取元件以及该第三存取元件的栅极节点，且该共用第二字线电连接该第二存取元件以及该第四存取元件的栅极节点。
8.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该第一位线电连接该第一存取元件的一漏极节点。
9.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该第二位线电连接该第二存取元件的一漏极节点。
10.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该第一对应位线电连接该第三存取元件的一漏极节点。
11.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该第二对应位线电连接该第四存取元件的一漏极节点。
12.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该第一电源线电连接该第一之一下拉元件以及该第一之二下拉元件的源极节点，且另一第一电源线电连接该第二之一下拉元件以及该第二之二下拉元件的源极节点。
13.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，该双端口静态随机存取存储器单元包含第一主动区、第二主动区、第三主动区、第四主动区、第五主动区以及第六主动区，其中该第一主动区包含该第一存取元件及该第一之二下拉元件，该第二主动区包含该第二存取元件及该第一之一下拉元件，该第三主动区包含该第四存取元件及该第二之一下拉元件，该第四主动区包含该第三存取元件及该第二之二下拉元件，该第五主动区包含该第一上拉元件，以及该第六主动区包含该第二上拉元件。
14.依据权利要求13所述的双端口静态随机存取存储器单元，其特征在于，该第一主动区、该第二主动区、该第三主动区及该第四主动区都为矩形。
15.依据权利要求13所述的双端口静态随机存取存储器单元，其特征在于，该第一主动区、该第二主动区、该第三主动区及该第四主动区都具有相同的表面积。
16.依据权利要求6所述的双端口静态随机存取存储器单元，其特征在于，物理性连接该第二字线的一第二字线接触插塞，设置于该第一上拉元件及该第一之一下拉元件之间，且物理性连接该另一第二字线的一另一第二字线接触插塞，设置于该第二上拉元件及该第二之一下拉元件之间。
17.一种双端口静态随机存取存储器单元，其特征在于包含：
第一位线以及第二位线，设置于一第一字线及一第二字线之间，其中该第一位线邻近该第一字线，而该第二位线邻近该第二字线；
二第一电源线，分别设置于该第一位线及该第一字线之间，该第二位线及该第二字线之间，其中该第一位线、该第二位线、该第一字线、该第二字线及该二第一电源线构成一第一群组；
第一对应位线以及一第二对应位线，设置于另一第一字线及另一第二字线之间，其中该第一对应位线邻近该另一第一字线，而该第二对应位线邻近该另一第二字线；
另二第一电源线，分别设置于该第一对应位线及该另一第一字线之间，该第二对应位线及该另一第二字线之间，其中该第一对应位线、该第二对应位线、该另一第一字线、该另一第二字线及该另二第一电源线构成一第二群组；以及
第二电源线，设置于该第一群组及该第二群组之间，其中该第一对应位线、该第二对应位线、该另一第一字线、该另一第二字线以及该另二第一电源线以该第二电源线镜像对称该第一位线、该第二位线、该第一字线、该第二字线以及该二第一电源线。
18.依据权利要求17所述的双端口静态随机存取存储器单元，其特征在于，该第二电源线分别紧邻该二第二字线。
19.依据权利要求17所述的双端口静态随机存取存储器单元，其特征在于，四第一电源线、该第二电源线、该二第一字线、该二第二字线、该第一位线、该第一对应位线、该第二位线以及该第二对应位线为同一金属层。
20.依据权利要求17所述的双端口静态随机存取存储器单元，其特征在于，一第一端口包含该二第一字线、该第一位线及该第一对应位线，而一第二端口包含该二第二字线、该第二位线以及该第二对应位线。
21.依据权利要求17所述的双端口静态随机存取存储器单元，其特征在于，该二第一字线互相电连接而组成一共用第一字线，且该二第二字线互相电连接而组成一共用第二字线。
22.依据权利要求21所述的双端口静态随机存取存储器单元，其特征在于，该双端口静态随机存取存储器单元包含第一上拉元件、第二上拉元件、第一下拉元件、第二下拉元件、第一存取元件、第二存取元件、第三存取元件以及第四存取元件。
23.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该共用第一字线电连接该第一存取元件以及该第三存取元件的栅极，且该共用第二字线电连接该第二存取元件以及该第四存取元件的栅极。
24.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该第一位线电连接该第一存取元件的一漏极。
25.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该第二位线电连接该第二存取元件的一漏极。
26.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该第一对应位线电连接该第三存取元件的一漏极。
27.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该第二对应位线电连接该第四存取元件的一漏极。
28.依据权利要求22所述的双端口静态随机存取存储器单元，其特征在于，该四第一电源线电连接该第一下拉元件以及该第二下拉元件的源极。
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