KR100438243B1 - 반도체 기억 장치 - Google Patents

Abstract

본 발명은 비트선의 배선 길이를 짧게 할 수 있는 저소비 전력형 SRAM 메모리셀을 갖는 반도체 기억 장치를 얻는 것으로, NMOS 트랜지스터 N1, N3 및 N4는 한쪽의 P웰 영역 PW0 내에 형성하고, NMOS 트랜지스터 N2, N5 및 N6은, 다른쪽의 P웰 영역 PW1 내에 형성하여, P웰 영역 PWO, PW1의 분리 병치 방향(도면의 가로 방향 ; 제 1 방향)에 직교하는 방향으로 비트선 BL1, BL2(비트선 BL12, BL22)의 배선 방향(제 2 방향)을 설정한다. P웰 영역 PW0과 P웰 영역 PW1이란 N웰 영역 NW를 사이에 두어 각각 반대측에 형성된다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE APPARATUS}

본 발명은 SRAM(Static BAM) 메모리셀을 갖는 반도체 기억 장치의 메모리셀 구조에 관한 것이다.

최근, 전자기기의 경박단소화(輕薄短小化)와 동시에, 그들 기기의 기능을 고속으로 실현하는 요망이 강해지고 있다. 이러한 전자기기에 있어서, 이제는 마이크로 컴퓨터를 탑재하는 것은 필수적이며, 그 마이크로 컴퓨터의 구성에 있어서는, 대용량이고, 또한 고속인 메모리의 실장은 필수로 되어있다. 또한, 퍼스널 컴퓨터의 급속한 보급과 고성능화에 따라, 보다 고속의 처리를 실현하기 위해서, 캐시 메모리의 대용량화가 요구되고 있다. 즉, CPU가, 제어 프로그램 등의 실행 시에 사용하는 RAM에 대하여, 고속화와 대용량화가 요구되고 있다.

이 RAM으로는, 일반적으로 DRAM(Dynamic RAM)과 SRAM이 사용되지만, 상기한 캐시 메모리와 같이 고속 처리를 요하는 부분에는, 통상, SRAM이 사용되고 있다. SRAM은, 그 메모리셀의 구조로서, 네 개의 트랜지스터와 두 개의 고저항 소자로 구성되는 고저항 부하형과, 여섯 개의 트랜지스터로 구성되는 CMOS형이 알려져 있다. 특히, CMOS형의 SRAM은, 데이터 유지 시의 리크 전류가 대단히 작기 때문에 신뢰성이 높아, 현재 주류로 되어 있다.

일반적으로, 메모리셀에 있어서, 그 소자 면적을 축소하는 것은, 메모리셀 어레이의 소형화뿐만 아니라, 고속화도 실현하는 것을 의미한다. 그래서, 종래부터, SRAM의 보다 고속인 동작을 실현하기 위해서, 메모리셀 구조에 대하여 다양한 레이아웃이 제안되고 있다.

예컨대, 일본 특허 공개 평성 제10-178110호 공보에 개시된 「반도체 기억 장치」에 따르면, 메모리셀을 구성하는 인버터가 형성된 P웰 영역과 N웰 영역의 경계선을 비트선에 평행하게 배치하는 것으로, P웰 영역 또는 N웰 영역 내의 확산 영역의 형상 및 두 개의 인버터의 교차 접속부의 형상을 절곡부가 없는 간단한 것으로 하여, 결과적으로 셀 면적을 축소할 수 있게 된다.

도 22 및 도 23은 상기한 일본 특허 공개 평성 제10-178110호 공보의 「반도체 기억 장치」의 레이아웃 구성을 나타내는 평면도이다. 특히, 도 22는, 반도체 기판 표면에 형성된 확산 영역, 그 상면에 형성된 다결정 실리콘막 및 제 1 층에 형성되는 제 1 금속 배선층을 포함하는 아래쪽 부분을 나타내고 있고, 도 23은, 그 상면에 형성된 제 2 층 및 제 3 층에 형성되는 제 2 및 제 3 금속 배선층을 포함하는 위쪽 부분을 나타내고 있다.

도 22에 도시하는 바와 같이, 이 메모리셀에는, 중앙에 PMOS 트랜지스터 P101 및 P102가 형성된 N웰 영역이 배치되고, 그 양측에 NMOS 트랜지스터 N101 및 N103이 형성된 P웰 영역과, NMOS 트랜지스터 N102 및 N104가 형성된 P웰 영역이 배치되어 있다.

여기서, PMOS 트랜지스터 P101 및 P102와 NMOS 트랜지스터 N101 및 N102가 서로 교차 접속된 CMOS 인버터, 즉 플립플롭 회로를 구성하고, NMOS 트랜지스터 N103 및 N104가 액세스 게이트(트랜스퍼 게이트)에 상당한다.

또한, 도 23에 도시하는 바와 같이, 비트선 BL 및 바BL은 제 2 금속 배선층으로서 각각 개별적으로 형성되고, 각각 하층의 액세스 게이트 MOS 트랜지스터 N103 및 N104의 반도체 단자의 한쪽에 접속된다. 또한, 전원선 Vdd는, 비트선 BL 및 바BL 사이의 중앙부에 제 2 금속 배선층으로서 비트선에 평행하게 형성되어, 하층의 PMOS 트랜지스터 P101 및 P102의 반도체 단자(소스·드레인 영역)의 한쪽에 접속된다. 또한, 워드선 WL은, 비트선 BL 및 바BL에 직교하는 방향으로 제 3 금속 배선층으로서 형성되어, 하층의 NMOS 트랜지스터 N103 및 N104의 게이트에 접속된다. 또한, 접지선 GND는 워드선 WL의 양측에 평행하게 두 개의 제 3 금속 배선층으로서 형성되어 있다.

메모리셀을 이러한 레이아웃으로 형성하는 결과, MOS 트랜지스터 N101 및 N103이 형성된 P웰 영역 내의 N형 확산 영역과, MOS 트랜지스터 N102 및 N104가 형성된 N형 확산 영역을, 비트선 BL 및 바BL에 평행하게 직선 형상으로 형성할 수 있어, 불필요한 영역의 발생을 방지할 수 있다.

또한, 셀의 가로 방향의 길이, 즉 워드선 WL 방향의 길이가, 세로 방향의 길이, 즉 비트선 BL 및 바BL의 길이에 비하여 상대적으로 길기 때문에, 비트선 BL 및 바BL에 접속되는 센스 앰프의 레이아웃이 용이하게 되고, 또한 한 개의 워드선에 접속되는 셀의 수가 감소하여, 판독 시에 흐르는 셀 전류, 즉 소비 전력을 감소시킬 수 있다.

상기한 SRAM의 메모리셀은, 소위 1포트 SRAM의 예이지만, 다른 한편, 최근에는 컴퓨터의 고속화를 실현하는 수단의 하나로서 멀티프로세서 기술이 도입되어 있고, 복수의 CPU가 하나의 메모리 영역을 공유하는 것이 요구되고 있다. 즉, 하나의 메모리셀에 대하여 두 개의 포트로부터의 액세스를 가능하게 한 2포트 SRAM에 대해서도, 여러 가지의 레이아웃이 제안되고 있다.

예컨대, 일본 특허 공개 평성 제07-7089호 공보에 개시된 「기억 셀」에 의하면, 제 2 포트를, 제 1 포트와 대칭되게 배치하고, 또한 동일층에, 제 1 포트와 동시에 형성하는 것으로, 2포트 SRAM의 구성을 실현하고 있다. 도 24는, 이 일본 특허 공개 평성 제07-7089호 공보에 개시된 「기억 셀」의 레이아웃도이다.

도 24에 있어서, PMOS 트랜지스터 P201 및 P202와 NMOS 트랜지스터 N201a, N202a, N201b 및 N202b가, 서로 교차 접속된 CMOS 인버터, 즉 플립플롭 회로를 구성하고, NMOS 트랜지스터 NA, NB, NA2 및 NB2가, 액세스 게이트(트랜스퍼 게이트)에 상당한다.

즉, 도 24에 있어서, NMOS 트랜지스터 NA 및 NB가 워드선 WL1을 거친 한쪽의포트로부터의 액세스를 가능하게 하여, NMOS 트랜지스터 NA2 및 NB2가, 워드선 WL2를 거친 다른쪽의 포트로부터의 액세스를 가능하게 하고 있다.

종래의 6트랜지스터 구성의 1포트 SRAM 메모리셀의 레이아웃에서는, 비트선 방향이 길게 되기 때문에 비트선의 배선 용량이 크고, 또한 선간 용량도 크게 되기 때문에 액세스 타임이 지연된다는 문제가 있었다. 또한, 액세스 트랜지스터와 드라이버 트랜지스터의 방향이 다르기 때문에, 소망하는 치수로 하기 위한 최적화가 어렵고, 또한 마스크 어긋남 등에 의한 제조 상의 편차에 대한 마진의 확보가 곤란하게 된다는 문제가 있었다.

그래서, 6트랜지스터 구성 SRAM 메모리셀에 있어서는, 비트선 방향을 짧게 한 레이아웃 구성이 제안된 일본 특허 공개 평성 제10-178110호 공보에 개시된 「반도체 기억 장치」는, 1포트 SRAM에 비하여, 이 문제를 해결하고 있다. 마찬가지의 내용이 일본 특허 공개 제2001-28401호 공보에도 개시되어 있다.

그러나, 이 「반도체 기억 장치」에서는, 일반적으로 2조의 액세스 게이트와 구동형 MOS 트랜지스터를 구비한 2포트 SRAM에 대해서는, 상기한 문제를 해결하지는 못하고 있다. 또한, 상기 일본 특허 공개 평성 제07-7089호 공보에 개시된 「기억 셀」은 2포트 SRAM 셀의 레이아웃을 나타내는 것이지만, 제 2 포트를, 1포트 SRAM 셀의 레이아웃에 큰 변경을 생기게 하지 않고서 용이하게 추가할 수 있는 레이아웃을 제공하는 것으로, 2포트 SRAM 셀을 비트선 방향으로 축소하는 것을 목적으로 하는 것은 아니다.

마찬가지로 해서, 행 선택 신호선인 워드선에 의해 선택된 메모리셀을, 또한 열 방향으로 압축하기 위한 열 선택 신호선을 갖는, 저소비 전력형 8트랜지스터 구성 SRAM 메모리셀 등의 저소비 전력형 SRAM 메모리셀에 관해서는, 비트선의 배선 길이를 짧게 하는 구체적인 해결 방법은 찾아내지 못했다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 비트선의 배선 길이를 짧게 하는 것이 가능한, 저소비 전력형 트랜지스터 구성의 SRAM 메모리셀을 갖는 반도체 기억 장치를 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 SRAM 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도,

도 2는 주로 도 1의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도,

도 3은 주로 도 1의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 4는 주로 도 1의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 5는 도 1 내지 도 4에 나타낸 실시예 1의 메모리셀 등가 회로를 나타내는 회로도,

도 6은 본 발명의 실시예 2에 따른 SRAM 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도,

도 7은 주로 도 6의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도,

도 8은 주로 도 6의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 9는 본 발명의 실시예 3에 따른 SRAM 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도,

도 10은 주로 도 9의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도,

도 11은 주로 도 9의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 12는 실시예 3에 있어서의 인접하는 메모리셀 사이의 레이아웃 구성을 나타내는 설명도,

도 13은 본 발명의 실시예 4에 따른 SRAM 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도,

도 14는 주로 도 13의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도,

도 15는 주로 도 13의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 16은 주로 도 13의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 17은 본 발명의 실시예 5인 SRAM의 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도,

도 18은 주로 도 17의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도,

도 19는 주로 도 17의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 20은 주로 도 17의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도,

도 21은 도 17 내지 도 20에 나타낸 실시예 5의 메모리셀의 등가 회로를 나타내는 회로도,

도 22는 종래의 반도체 기억 장치의 아래쪽 부분의 레이아웃 구성을 나타내는 평면도,

도 23은 종래의 반도체 기억 장치의 위쪽 부분의 레이아웃 구성을 나타내는 평면도,

도 24는 종래의 반도체 기억 장치의 메모리셀의 레이아웃 구성을 나타내는 설명도이다.

도면의 주요 부분에 대한 부호의 설명

BL1, BL2 : (정상)비트선

바BL1, 바BL2 : 역상 비트선

CL1, CL2 : 컬럼선

FL100, FL101, FL110, FL111, FL120, FL121, FL130, FL131 : P형 확산 영역,

FL200, FL201, FL210∼FL213, FL220, FL221, FL241∼FL246, FL251∼FL253,FL255, FL261∼FL270, FL274, FL276, FL278, FL280 : N형 확산 영역

N1∼N6, N11∼N20 : NMOS 트랜지스터

NW : N웰 영역

P1, P2, P11, P12 : PMOS 트랜지스터

PL1∼PL6, PL1A, PL2A, PL11∼PL17, PL35 : 폴리실리콘 배선

PW0, PW1 : P웰 영역

WL, WL1, WL2 : 워드선

본 발명에 따른 제 1 국면의 반도체 기억 장치는, 서로 교차 접속된 제 1 및 제 2 인버터를 포함하는 메모리셀을 갖고, 제 1 도전형이 제 1 종, 제 2 도전형이 제 2 종으로 각각 정의되고, 상기 제 1 인버터는 제 1의 제 1 종 전계 효과 트랜지스터 및 제 1의 제 2 종 전계 효과 트랜지스터로 이루어지며, 상기 제 2 인버터는 제 2의 제 1 종 전계 효과 트랜지스터 및 제 2의 제 2 종 전계 효과 트랜지스터로 이루어지며, 상기 제 1 인버터의 출력부는 상기 제 1의 제 1 종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 1의 제 2 종 전계 효과 트랜지스터의 한쪽 전극의 접속부를 포함하고, 입력부는 상기 제 1의 제 1 종 전계 효과 트랜지스터의 제어 전극과 상기 제 1의 제 2 종 전계 효과 트랜지스터의 제어 전극의 접속부를 포함하며, 상기 제 2 인버터의 출력부는 상기 제 2의 제 1 종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 2의 제 2 종 전계 효과 트랜지스터의 한쪽 전극의 접속부를 포함하고, 입력부는 상기 제 2의 제 1 종 전계 효과 트랜지스터의 제어 전극과 상기 제 2의 제 2 종 전계 효과 트랜지스터의 제어 전극의 접속부를 포함하고, 상기 메모리셀은, 상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 전기적으로 접속되는 제 1 기억 단자에 한쪽 전극이 접속되고, 행 선택 신호선에 제어 전극이 접속되는 제 3의 제 1 종 전계 효과 트랜지스터와, 상기 제 3의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 1 비트선에 다른쪽 전극이 접속되며, 제 1 열 선택 신호선에 제어 전극이 접속되는 제 4의 제 1 종 전계 효과 트랜지스터와, 상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 전기적으로 접속되는 제 2 기억 단자에 한쪽 전극이 접속되고, 상기 행 선택 신호선에 제어 전극이 접속되는 제 5의 제 1 종 전계 효과 트랜지스터와, 상기 제 5의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 2 비트선에 다른쪽 전극이 접속되며, 제 2 열 선택 신호선에 제어 전극이 접속되는 제 6의 제 1 종 전계 효과 트랜지스터를 더욱 포함하고, 상기 제 1 및 제 2의 제 1 종 전계 효과 트랜지스터 중 한쪽은 제 1의 제 2 종 웰 영역에 형성되고, 다른 쪽은 제 2의 제 2 종 웰 영역에 형성되며, 상기 제 3 및 제 4의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되고, 상기 제 5 및 제 6의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되고, 상기 제 1, 제 2의 제 2 종 전계 효과 트랜지스터는 제 1 종 웰 영역에 형성되고, 상기 제 1 및 제 2의 제 2 종 웰 영역은 상기 제 1 종 웰 영역을 사이에 두어 제 1 방향으로 병치되고, 상기 제 1 및 제 2 비트선은 상기 제 1 방향과 대략 직교하는 제 2 방향으로 연장하여 형성된다.

또한, 제 2 국면의 발명은, 상술한 제 1 국면의 반도체 기억 장치에 있어서, 상기 제 1의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되고, 상기 제 2의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성된다.

또한, 제 3 국면의 발명은, 상술한 제 2 국면의 반도체 기억 장치에 있어서, 상기 제 1 및 제 6의 제 1 종 전계 효과 트랜지스터 및 상기 제 1 제 2 종 전계 효과 트랜지스터는 상기 제 1 방향을 따라 대략 일직선 상에 배열되어 레이아웃 배치되고, 상기 제 2 및 제 4의 제 1 종 전계 효과 트랜지스터 및 상기 제 2의 제 2 종 전계 효과 트랜지스터는 상기 제 1 방향을 따라 대략 일직선 상에 배열되어 레이아웃 배치된다.

또한, 제 4 국면의 발명은, 상술한 제 2 국면 또는 제 3 국면의 반도체 기억 장치에 있어서, 상기 제 1, 제 3 및 제 4의 제 1 종 전계 효과 트랜지스터는 상기 제 2 방향을 따라 대략 일직선 상에 배열되어 레이아웃 배치되고, 상기 제 2, 제 5 및 제 6의 제 1 종 전계 효과 트랜지스터는 상기 제 2 방향을 따라 대략 일직선 상에 배열되어 레이아웃 배치된다.

또한, 제 5 국면의 발명은, 제 1 내지 제 4 국면 중 어느 한 국면에 기재된 반도체 기억 장치에 있어서, 상기 제 1 및 제 2 열 선택 신호선은 상기 제 2 방향으로 연장하여 형성된다.

또한, 제 6 국면의 발명은, 제 1 내지 제 5 국면 중 어느 한 국면에 기재된 반도체 기억 장치에 있어서, 상기 행 선택 신호선은 상기 제 1 방향으로 연장하여 형성된다.

또한, 제 7 국면의 발명은, 제 1 내지 제 6 국면 중 어느 한 국면에 기재된 반도체 기억 장치에 있어서, 상기 제 3 및 제 5의 제 1 종 전계 효과 트랜지스터의 제어 전극은 상기 제 1 제 2 종 웰 영역으로부터 상기 제 2의 제 2 종 웰 영역에 걸쳐서 공통으로 형성되는 폴리실리콘층을 포함한다.

또한, 제 8 국면의 발명은, 제 1 내지 제 7 국면 중 어느 한 국면에 기재된 반도체 기억 장치에 있어서, 상기 메모리셀은 서로 인접하는 복수의 메모리셀을 포함하고, 상기 복수의 메모리셀 각각의 상기 제 1 및 제 2 비트선을 메모리셀 영역의 경계 근방에 형성함으로써, 서로 인접하는 메모리셀 사이에서 상기 제 1 및 제 2 비트선을 공유한다.

또한, 제 9 국면의 발명은, 제 1 국면의 반도체 기억 장치에 있어서, 상기 제 1의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되고, 상기 제 2의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성된다.

또한, 제 10 국면의 발명은, 제 1 국면의 반도체 기억 장치에 있어서, 상기 행 선택 신호선은 제 1 및 제 2 행 선택 신호선을 포함하고, 상기 제 1 비트선은 제 1 정상 비트선 및 제 1 역상 비트선을 포함하고, 상기 제 2 비트선은 제 2 정상 비트선 및 제 2 역상 비트선을 포함하며, 상기 제 3의 제 1 종 전계 효과 트랜지스터의 제어 전극은 상기 제 1 행 선택 신호선에 접속되고, 상기 제 4 전계 효과 트랜지스터의 다른쪽 전극은 상기 제 1 정상 비트선에 접속되고, 상기 제 5의 제 1 종 전계 효과 트랜지스터의 제어 전극은 상기 제 2 행 선택 신호선에 접속되고, 상기 제 6의 전계 효과 트랜지스터의 다른쪽 전극은 상기 제 2 역상 비트선에 접속되며, 상기 메모리셀은, 상기 제 2 기억 단자에 한쪽 전극이 접속되고, 상기 제 1 행 선택 신호선에 제어 전극이 접속되는 제 7의 제 1 종 전계 효과 트랜지스터와, 상기 제 7의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 1 역상 비트선에 다른쪽 전극이 접속되며, 상기 제 1 열 선택 신호선에 제어 전극이 접속되는 제 8의 제 1 종 전계 효과 트랜지스터와, 상기 제 1 기억 단자에 한쪽 전극이 접속되고, 상기 제 2 행 선택 신호선에 제어 전극이 접속되는 제 9의 제 1 종 전계 효과 트랜지스터와, 상기 제 9의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 2 정상 비트선에 다른쪽 전극이 접속되며, 상기 제 2 열 선택 신호선에 제어 전극이 접속되는, 제 10의 제 1 종 전계 효과 트랜지스터를 포함하고, 상기 제 7 및 제 8의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되고, 상기 제 9 및 제 10의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되며, 상기 제 1 및 제 2 정상 비트선 및 상기 제 1 및 제 2 역상 비트선은 상기 제 2 방향으로 연장하여 형성된다.

또한, 제 11 국면의 발명은, 제 1 내지 제 10 국면 중 어느 한 국면에 기재된 반도체 기억 장치에 있어서, 상기 제 1 종 웰 영역 및 상기 제 1 및 제 2의 제 2 종 웰 영역은, 적어도 표면이 절연성을 가진 기판과, 상기 기판의 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판에 있어서의 상기 반도체층에 각각 형성되는 소자 형성 영역을 포함한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예 1)

도 1은 본 발명의 실시예 1인 SRAM의 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도이다. 도 2는 주로 도 1의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도이다. 도 3은 주로 도 1의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 도 4는 주로 도 1의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 즉, 도 2 내지 도 4는, 도 1에서 나타내는 레이아웃 구성을 이해하기 쉽게 하기 위해서 배선층마다 나누어 나타낸 도 1의 보충 도면이 된다. 도 5는 도 1 내지 도 4에 나타낸 실시예 1의 메모리셀의 등가 회로를 나타내는 회로도이다. 또, 도 2 내지 도 4에 나타낸 부호의 일부를 도 1에서는 생략하는 경우가 있다.

도 5의 등가 회로로 도시하는 바와 같이, NMOS 트랜지스터 N1과 PMOS 트랜지스터 P1로 제 1 (CMOS) 인버터를 구성하고, NMOS 트랜지스터 N2와 PMOS 트랜지스터 P2로 제 2 (CMOS) 인버터를 구성한다. 제 1, 제 2 인버터의 한쪽 출력 단자는 다른쪽의 입력 단자에 서로 접속하여 기억 단자 Na, Nb를 구성한다.

NMOS 트랜지스터 N3의 소스를 기억 단자 Na, 게이트를 행 선택 신호선인 워드선 WL에 접속한다. NMOS 트랜지스터 N4의 게이트를 열 선택 신호선인 컬럼선 CL1에, 드레인을 비트선 BL1에 각각 접속한다. NMOS 트랜지스터 N3의 드레인과 NMOS 트랜지스터 N4의 소스를 접속한다.

마찬가지로 해서, NMOS 트랜지스터 N5의 소스를 기억 단자 Nb, 게이트를 워드선 WL에 각각 접속하고, NMOS 트랜지스터 N6의 게이트를 컬럼선 CL2, 드레인을 비트선 BL2에 각각 접속하여, NMOS 트랜지스터 N5의 드레인과 NMOS 트랜지스터 N6의 소스를 접속한다. 도 5와 같은 메모리셀을 매트릭스 형상으로 배치함으로써, 워드선 WL에 의한 행 방향의 메모리셀 선택이 가능하고, 또한 컬럼선 CL1, CL2에 의한 열 방향의 선택이 가능한 저소비 전력형 SRAM 메모리셀 회로를 구성한다.

도 1 내지 도 4에 도시하는 바와 같이, P웰 영역 PW0과 P웰 영역 PW1은 N웰 영역 NW를 사이에 유지하여 각각 반대측에 형성된다. P웰 영역 PW0에 NMOS 트랜지스터 N1, N3 및 N4를 형성하고, N웰 영역 NW에 PMOS 트랜지스터 P1 및 P2를 형성하며, P웰 영역 PW1에 NMOS 트랜지스터 N2, N5 및 N6을 형성하고 있다. 이들의 트랜지스터에 있어서, 드라이버 트랜지스터가 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1, N2이며, 액세스 트랜지스터가 NMOS 트랜지스터 N3∼N6이다.

이들 도면 중에서 나타낸 확산 영역 FL과 확산 영역 FL 상에 형성되는 폴리실리콘 배선 PL의 중첩 부분이 트랜지스터가 된다. 이하, MOS 트랜지스터의 구체적 구성을 상세히 설명한다.

P웰 영역 PW0에 있어서, 폴리실리콘 배선 PL1 및 N형 확산 영역 FL200, FL210에 의해서 NMOS 트랜지스터 N1이, 폴리실리콘 배선 PL3 및 N형 확산 영역FL210, FL212에 의해서 NMOS 트랜지스터 N3이, 폴리실리콘 배선 PL4 및 N형 확산 영역 FL212, 220에 의해서 NMOS 트랜지스터 N4가 각각 구성된다.

P웰 영역 PW1에 있어서, 폴리실리콘 배선 PL2 및 N형 확산 영역 FL201, FL211에 의해서 NMOS 트랜지스터 N2가, 폴리실리콘 배선 PL5 및 N형 확산 영역 FL211, FL213에 의해서 NMOS 트랜지스터 N5가, 폴리실리콘 배선 PL6 및 N형 확산 영역 FL213, FL221에 의해서 NMOS 트랜지스터 N6이 각각 구성된다.

N웰 영역 NW에서, 폴리실리콘 배선 PL1 및 P형 확산 영역 FL100, FL110에 의해서 PM0S 트랜지스터 P1이, 폴리실리콘 배선 PL2 및 P형 확산 영역 FL101, FL111에 의해서 PMOS 트랜지스터 P2가 각각 구성된다.

PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1의 게이트는 공통의 폴리실리콘 배선 PL1로 형성되고, 이 폴리실리콘 배선 PL1은 기억 단자 Nb가 되는 알루미늄 배선 AL21에 게이트 콘택트 GC를 거쳐서 전기적으로 접속된다. 마찬가지로 해서, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 게이트는 공통의 폴리실리콘 배선 PL2로 형성되고, 이 폴리실리콘 배선 PL2는 기억 단자 Na가 되는 알루미늄 배선 AL11과 게이트 콘택트 GC를 거쳐서 전기적으로 접속된다.

도 1과 도 2에 있어서, N웰 영역 NW 내의 P형 확산 영역 FL100, FL101, FL110, FL111은 P형 불순물을 주입함으로써 형성되어, P웰 영역 PW0, PW1 내의 N형 확산 영역 FL200, FL201, FL210∼FL213, FL220, FL221에는 N형 불순물을 주입함으로써 형성된다.

N형 확산 영역 FL212, FL213을 제외하는 각각의 확산 영역 FL에는, 적어도한 개 이상의 확산 콘택트 홀(1C)을 형성하고, 해당 콘택트 홀(1C)을 거치는 것에 의해 제 1 층의 금속 배선(그라운드 배선 LG1, 전원 배선 LV1, 워드선 WL1, 비트선 BL11, BL21, 컬럼선 CL11, CL21, 알루미늄 배선 AL11, AL21)과 전기적으로 접속된다. 이하, 구체적인 접속 내용을 상세히 설명한다.

P웰 영역 PW0에 있어서, N형 확산 영역 FL200은 콘택트 홀(1C)을 거쳐서 그라운드 배선 LG1과 전기적으로 접속되고, N형 확산 영역 FL210은 콘택트 홀(1C)을 거쳐서 알루미늄 배선 AL11과 전기적으로 접속되며, N형 확산 영역 FL220은 콘택트 홀(1C)을 거쳐서 비트선 BL11과 전기적으로 접속된다.

P웰 영역 PW1에 있어서, N형 확산 영역 FL201은 콘택트 홀(1C)을 거쳐서 그라운드 배선 LG1과 전기적으로 접속되고, N형 확산 영역 FL211은 콘택트 홀(1C)을 거쳐서 알루미늄 배선 AL21과 전기적으로 접속되며, N형 확산 영역 FL221은 콘택트 홀(1C)을 거쳐서 비트선 BL21과 전기적으로 접속된다.

N웰 영역 NW에서, P형 확산 영역 FL100은 콘택트 홀(1C)을 거쳐서 전원 배선 LV1과 전기적으로 접속되고, P형 확산 영역 FL110은 콘택트 홀(1C)을 거쳐서 알루미늄 배선 AL11과 전기적으로 접속되고, P형 확산 영역 FL111은 콘택트 홀(1C)을 거쳐서 알루미늄 배선 AL21과 전기적으로 접속되며, P형 확산 영역 FL101은 콘택트 홀(1C)을 거쳐서 전원 배선 LV1과 전기적으로 접속된다.

또한, 각 폴리실리콘 배선 PL1∼PL6에는, 적어도 한 개 이상의 게이트 콘택트 홀 GC을 형성하고, 그 게이트 콘택트 GC를 거쳐서 제 1 층의 금속 배선과 전기적으로 접속된다. 이하, 구체적인 접속 내용을 상세하게 설명한다.

P웰 영역 PW0에 있어서, 폴리실리콘 배선 PL3은 게이트 콘택트 GC를 거쳐서 워드선 WL1과 전기적으로 접속되고, 폴리실리콘 배선 PL4는 게이트 콘택트 GC를 거쳐서 컬럼선 CL11과 전기적으로 접속된다.

P웰 영역 PW1에 있어서, 폴리실리콘 배선 PL5는 게이트 콘택트 GC를 거쳐서 워드선 WL1과 전기적으로 접속되고, 폴리실리콘 배선 PL6은 게이트 콘택트 GC를 거쳐서 컬럼선 CL21과 전기적으로 접속된다.

N웰 영역 NW에서, 폴리실리콘 배선 PL1은 게이트 콘택트 GC를 거쳐서 알루미늄 배선 AL21과 전기적으로 접속되고, 폴리실리콘 배선 PL2는 게이트 콘택트 GC를 거쳐서 알루미늄 배선 AL11과 전기적으로 접속된다.

따라서, NMOS 트랜지스터 N1의 N형 확산 영역 FL210과 PMOS 트랜지스터 P1의 P형 확산 영역 FL110은, 콘택트 홀(1C)과 제 1 층의 금속 배선인 알루미늄 배선 AL11을 거쳐서 저 임피던스로 전기 접속되고, 게이트 콘택트 GC를 거쳐서 폴리실리콘 배선 PL2와 저 임피던스로 전기 접속된다. 이 부분은 도 5의 등가 회로도 중에 나타내는 기억 단자 Na에 대응한다.

마찬가지로 해서, NMOS 트랜지스터 N2의 N형 확산 영역 FL211과 PMOS 트랜지스터 P2의 P형 확산 영역 FL111은 콘택트 홀(1C) 및 제 1 층의 금속 배선인 알루미늄 배선 AL21을 거쳐서 저 임피던스로 전기 접속되고, 게이트 콘택트 GC를 거쳐서 폴리실리콘 배선 PL1과 저 임피던스로 전기 접속된다. 이 부분은, 도 5의 등가 회로도 중에 나타내는 기억 단자 Nb에 대응한다.

다음에, 도 2 및 도 3으로 나타내는 전기적 접속 관계에 대하여 기술한다.P웰 영역 PW0에 있어서, 제 2 층의 금속 배선인 그라운드 배선 LG2는 비아 홀(1T)을 거쳐서 그라운드 배선 LG1에 전기적으로 접속되고, 제 2 층의 금속 배선인 워드선 WL2는 비아 홀(1T)을 거쳐서 워드선 WL1에 전기적으로 접속되고, 제 2 층의 금속 배선인 비트선 BL12는 비아 홀(1T)을 거쳐서 비트선 BL11에 전기적으로 접속되고, 제 2 층의 금속 배선인 컬럼선 CL12는 비아 홀(1T)을 거쳐서 컬럼선 CL11에 전기적으로 접속된다.

P웰 영역 PW1에 있어서, 그라운드 배선 LG2는 비아 홀(1T)을 거쳐 그라운드 배선 LG1에 전기적으로 접속되고, 워드선 WL2는 비아 홀(1T)을 거쳐서 워드선 WL1에 전기적으로 접속되고, 제 2 층의 금속 배선인 비트선 BL22는 비아 홀(1T)을 거쳐서 비트선 BL21에 전기적으로 접속되며, 제 2 층의 금속 배선인 컬럼선 CL22는 비아 홀(1T)을 거쳐서 컬럼선 CL21에 전기적으로 접속된다.

N웰 영역 NW에서, 전원 배선 LV2는 2개소의 비아 홀(1T)을 거쳐서 두 개의 전원 배선 LV1과 전기적으로 접속된다.

계속해서, 도 4에 나타내는 전기적 접속 관계에 대하여 기술한다. P웰 영역 PW0에 있어서, 제 3 층의 금속 배선인 그라운드 배선 LG3은 비아 홀(2T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속되고, 제 3 층의 금속 배선인 워드선 WL3은 비아 홀(2T)을 거쳐서 워드선 WL2에 전기적으로 접속된다.

P웰 영역 PW1에 있어서, 그라운드 배선 LG3은 비아 홀(2T)을 거쳐 그라운드 배선 LG2에 전기적으로 접속되고, 워드선 WL3은 비아 홀(2T)을 거쳐서 워드선 WL2에 전기적으로 접속된다.

이하, 도 1 내지 도 4로 나타낸 레이아웃 구성과 도 5의 등가 회로의 관계에 대하여 기술한다.

PMOS 트랜지스터 P1 및 P2의 P형 확산 영역 FL100 및 FL101은 각각 전원 배선 LV1 및 비아 홀(1T)을 거쳐서 전기적으로 접속되는 전원 배선 LV2에 의해서 전원 전위 VDD로 설정된다. 즉, P형 확산 영역 FL100 및 FL101은, 도 5의 PMOS 트랜지스터 P1 및 P2의 소스에 대응한다.

또한, N형 확산 영역 FL200 및 FL201은 각각 콘택트 홀(1C), 그라운드 배선 LG1, 비아 홀(1T), 그라운드 배선 LG2, 및 비아 홀(2T)을 거쳐서 전기적으로 접속되는 그라운드 배선 LG3에 의해서 접지 전위 GND로 설정된다. 즉, N형 확산 영역 FL200 및 FL201은, 도 5의 NMOS 트랜지스터 N1 및 N2의 소스에 대응한다.

NMOS 트랜지스터 N4의 드레인이 되는 N형 확산 영역 FL220은 콘택트 홀(1C), 비트선 BL11, 비아 홀(1T)을 거쳐서 비트선 BL12(도 5의 BL1에 상당)에 전기적으로 접속된다.

마찬가지로, NMOS 트랜지스터 N6의 드레인이 되는 N형 확산 영역 FL221은 콘택트 홀(1C), 비트선 BL21, 비아 홀(1T)을 거쳐서 비트선 BL22(도 5의 BL2에 상당)에 전기적으로 접속된다.

또한, NMOS 트랜지스터 N4의 게이트가 되는 폴리실리콘 배선 PL4는 게이트 콘택트 GC, 컬럼선 CL11, 비아 홀(1T)을 거쳐서 컬럼선 CL12(도 5의 컬럼선 CL1에 상당)에 전기적으로 접속된다. 마찬가지로 해서, 또한, NMOS 트랜지스터 N6의 게이트가 되는 폴리실리콘 배선 PL6은, 게이트 콘택트 GC, 컬럼선 CL21, 비아 홀(1T)을 거쳐서 컬럼선 CL22(도 5의 컬럼선 CL12에 상당)에 전기적으로 접속된다.

NMOS 트랜지스터 N3의 게이트가 되는 폴리실리콘 배선 PL3은, 게이트 콘택트 GC, 워드선 WL1, 비아 홀(1T), 워드선 WL2, 비아 홀(2T)을 거쳐서, 워드선 WL3(도 5의 워드선 WL에 상당)에 전기적으로 접속된다. 마찬가지로 해서, NMOS 트랜지스터 N5의 게이트가 되는 폴리실리콘 배선 PL5는, 게이트 콘택트 GC, 워드선 WL1, 비아 홀(1T), 워드선 WL2, 비아 홀(2T)을 거쳐서, 워드선 WL3에 전기적으로 접속된다.

도 1 내지 도 4에 도시하는 바와 같이, NMOS 트랜지스터 N1, N3 및 N4는 한쪽의 P웰 영역 PW0 내에 형성하고, NMOS 트랜지스터 N2, N5 및 N6은 다른쪽의 P웰 영역 PW1 내에 형성하며, P웰 영역 PW0, PW1의 분리 병치 방향(도 1 내지 도 4의 가로 방향 ; 제 1 방향)에 직교하는 방향으로 비트선 BL1, BL2(도 1, 도 3의 비트선 BL12, BL22)의 배선 방향(도 1 내지 도 4의 세로 방향 ; 제 2 방향)으로 설정함으로써, 비트선 BL1, BL2의 배선 길이(배선 방향의 길이)가, P웰 영역 PW0, PW1 내에 형성하는 NMOS 트랜지스터 수의 영향을 받지 않기 때문에, 컬럼선을 이용한 종래의 저소비 전력형 메모리셀과 비교하여 비트선의 배선 길이를 짧게 할 수 있고, 그 결과, 액세스 타임의 고속화를 도모할 수 있다.

또한, 컬럼선 CL1, CL2(도 3의 컬럼선 CL12, CL22)의 배선 방향을 P웰 영역 PW0, PW1의 분리 병치 방향에 직교하는 방향으로 설정함으로써, 비트선 BL1, BL2와 마찬가지로 컬럼선 CL1, CL2의 배선 길이를 짧게 할 수 있다. 또한, 워드선 WL(WL1∼WL3)을 P웰 영역 PWO, PW1의 분리 병치 방향으로 평행하게 레이아웃 배치함으로써, 비트선 BL1, BL2와 직교하는 레이아웃 상이 양호한 위치 관계를 유지할 수 있다.

또한, NMOS 트랜지스터 N1, N3 및 N4를 동일한 P웰 영역 PW0 내에, NMOS 트랜지스터 N2, N5 및 N6을 동일한 P웰 영역 PW1 내에 형성함으로써, 인접하는 세 개의 NMOS 트랜지스터 사이에서 소스 또는 드레인이 되는 확산 영역 FL을 공유하는 레이아웃 구성을 실현할 수 있고, 그 결과, 집적도의 향상을 도모할 수 있다. 더하여, NMOS 트랜지스터 N1, N3 및 N4와 NMOS 트랜지스터 N2, N5 및 N6을 각각 대략 일직선 상에 레이아웃 배치함으로써, 불필요한 영역을 감소시켜 집적도의 향상을 도모할 수 있다.

또한, 폴리실리콘 배선 PL1∼PL6의 형성 방향이 동일 방향이 되므로, 게이트 치수의 제어가 용이하게 된다. 더하여, 폴리실리콘 배선 PL1 및 PL6(MOS 트랜지스터 N1, P1 및 N6), 폴리실리콘 배선 PL3 및 PL5(NMOS 트랜지스터 N3 및 N5), 폴리실리콘 배선 PL2 및 PL4(MOS 트랜지스터 N2, P2, 및 N4)가 각각 일직선 상을 따라 레이아웃 배치되기 때문에, 폴리실리콘 배선 PL의 형성에 따른 불필요한 영역이 없어져, 면적의 감축이 도모된다.

또, 도 1 내지 도 4에 있어서, 설명의 편의 상, BL11, BL21을 비트선으로서 설명했지만, 본래의 비트선은 비트선 BL12, BL22에 상당하고, 비트선 BL11, BL21은 중간적으로 마련되는 금속 배선이다. 마찬가지로 해서, 워드선 WL1, WL2, 컬럼선 CL11, 컬럼선 CL21, 전원 배선 LV1 및 그라운드 배선 LG1, LG2는, 워드선 WL3, 컬럼선 CL12, CL22, 전원 배선 LV2, 그라운드 배선 LG3에 전기적으로 접속하기 위해중간적으로 마련되는 금속 배선이다.

(실시예 2)

도 6은 본 발명의 실시예 2인 SRAM 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도이다. 도 7은 주로 도 6의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도이다. 도 8은 주로 도 6의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 즉, 도 7, 도 8은, 도 6에 나타내는 레이아웃 구성을 이해하기 쉽게 하기 위해서 배선층마다 나눠 나타낸 도 6의 보충 도면이 된다. 또, 도 7, 도 8로 나타낸 부호의 일부를 도 6에서는 생략하는 경우가 있다. 또한, 도 6 내지 도 8에 나타낸 실시예 2의 메모리셀의 등가 회로도는 도 5에 나타낸 실시예 1과 마찬가지다.

이하, 실시예 1과 다른 점에 대하여 기술한다. 도 6 내지 도 8에 도시하는 바와 같이, NMOS 트랜지스터 N3, N5를 공통의 폴리실리콘 배선 PL3에 접속하여 워드선 WL로서 이용하고 있다. 그 결과, 실시예 1에서 이용한 제 1 층 내지 제 3 층의 금속 배선인 워드선 WL1∼WL3은 불필요하게 된다.

더하여, NMOS 트랜지스터 N1 및 N2의 N형 확산 영역 FL200 및 FL201은 각각 콘택트 홀(1C), 그라운드 배선 LG1 및 비아 홀(1T)을 거쳐서 그라운드 배선 LG2에 전기적으로 접속됨으로써 접지 전위 GND로 설정된다. 그 결과, 실시예 1에서 이용한 제 3 층의 금속 배선인 그라운드 배선 LG3은 불필요하게 된다.

또, 다른 구성은 도 1 내지 도 4에 나타낸 실시예 1과 마찬가지이기 때문에설명을 생략한다(실시예 1과 동일 대응 개소는 동일 부호로 나타냄).

이와 같이, 실시예 2의 레이아웃 구성에서는, 폴리실리콘 배선 PL3에 의해서 NMOS 트랜지스터 N3, N5의 공통의 워드선(게이트)을 구성함으로써, 워드선 WL3 및 그라운드 배선 LG3이 불필요하게 되므로, 제 3 층의 금속 배선을 모두 형성할 필요가 없어져, 적은 배선층(제 1 층 및 제 2 층만)으로 레이아웃을 실현할 수 있기 때문에, 실시예 2는, 실시예 1의 효과에 더하여, 비용의 감소, 제조 기간의 단축, 양품률의 향상과 같은 효과를 얻는다.

(실시예 3)

도 9는 본 발명의 실시예 3인 SRAM의 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도이다. 도 10은 주로 도 9의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도이다. 도 11은 주로 도 9의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 즉, 도 10, 도 11은, 도 9에 나타내는 레이아웃 구성을 이해하기 쉽게 하기 위해서 배선층마다 나눠 나타낸 도 9의 보충 도면이다. 또, 도 10, 도 11로 나타낸 부호의 일부를 도 9에서는 생략하는 경우가 있다. 또한, 도 9 내지 도 11에서 나타낸 실시예 3의 메모리셀의 등가 회로도는 도 5에서 나타낸 실시예 1과 마찬가지다.

이하, 실시예 2와 다른 점에 대하여 기술한다. N형 확산 영역 FL210은 콘택트 홀(1C)을 거쳐서 알루미늄 배선 AL11과 전기적으로 접속된다. 두 개의 그라운드 배선 LG1은 NMOS 트랜지스터 N1, N3, N4의 확산 영역(FL200, FL210, FL212,FL220)의 형성 방향 및 NMOS 트랜지스터 N2, N5, N6의 확산 영역(FL201, FL211, FL213, FL221)의 형성 방향에 평행하게 형성되는 것에 의해, 그라운드 배선 LG1에 접지 전위 GND로 설정할 수 있다.

그 결과, 실시예 1에서 이용한 제 3 층의 금속 배선인 그라운드 배선 LG3 및 실시예 2에서 이용한 제 2 층의 금속 배선이 되는 그라운드 배선 LG2는 불필요하게 된다.

또한, 비트선 BL12는 비아 홀(1T)을 거쳐서 비트선 BL11과 전기적으로 접속되고, 비트선 BL22는 비아 홀(1T)을 거쳐서 비트선 BL21과 전기적으로 접속된다.

도 12는 인접하는 메모리셀간의 레이아웃 구성을 나타내는 설명도이다. 동 도면에 도시하는 바와 같이, 비트선 BL12 및 BL22는 각각 인접하는 메모리셀 MC, MC 사이에서 공유된다. 또, 다른 구성은 실시예 2와 마찬가지다.

이와 같이, 실시예 3의 레이아웃 구성은 인접하는 메모리셀 사이에서 비트선을 공유할 수 있기 때문에, 실시예 2의 효과에 더하여, 이하의 효과를 얻는다.

메모리셀 형성 영역을 동일로 한 경우, 비트선 BL1과 컬럼선 CL1, 및 비트선 BL2와 컬럼선 CL2의 배선 간격을 실시예 2와 비교하여 넓게 취할 수 있다. 그 결과, 배선 간격을 넓힘으로서, 배선간 용량을 감소시킬 수 있기 때문에, 비트선 용량의 저감화에 의하여 고속화를 도모할 수 있다. 더하여, 배선 간격을 넓게 하므로, 웨이퍼 프로세싱 중인 이물질 등에 의한 양품률 저하를 개선할 수 있다.

(실시예 4)

도 13은 본 발명의 실시예 4인 SRAM의 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도이다. 도 14는 주로 도 13의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도이다. 도 15는 주로 도 13의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 도 16은 주로 도 13의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 즉, 도 14 내지 도 16은 도 13에 나타내는 레이아웃 구성을 이해하기 쉽게 하기 위해서 배선층마다 나눠 나타낸 도 13의 보충 도면이다. 또, 도 14 내지 도 16에 나타낸 부호의 일부를 도 13에서는 생략하는 경우가 있다. 또한, 도 13 내지 도 16에 나타낸 실시예 4의 메모리셀의 등가 회로도는 도 5에 나타낸 실시예 1과 마찬가지다.

도 13 내지 도 16에 도시하는 바와 같이, P웰 영역 PW0에 NMOS 트랜지스터 N2, N3 및 N4를 형성하고, N웰 영역 NW에 PMOS 트랜지스터 P1 및 P2를 형성하며, P웰 영역 PW1에 NMOS 트랜지스터 N1, N5 및 N6을 형성하고 있다. 이하, MOS 트랜지스터의 구체적 구성을 상세하게 설명한다.

P웰 영역 PW0에 있어서, 폴리실리콘 배선 PL1A 및 N형 확산 영역 FL242, FL252에 의해서 NMOS 트랜지스터 N2가, 폴리실리콘 배선 PL3 및 N형 확산 영역 FL253, FL243에 의해서 NMOS 트랜지스터 N3이, 폴리실리콘 배선 PL4 및 N형 확산 영역 FL243, FL244에 의해서 NMOS 트랜지스터 N4가 각각 구성된다.

P웰 영역 PW1에 있어서, 폴리실리콘 배선 PL2A 및 N형 확산 영역 FL241, FL251에 의해서 NMOS 트랜지스터 N1이, 폴리실리콘 배선 PL5 및 N형 확산 영역FL255, FL245에 의해서 NMOS 트랜지스터 N5가, 폴리실리콘 배선 PL6 및 N형 확산 영역 FL245, FL246에 의해서 NMOS 트랜지스터 N6이 각각 구성된다.

N웰 영역 NW에서, 폴리실리콘 배선 PL2A 및 P형 확산 영역 FL120, FL130에 의해서 PMOS 트랜지스터 P2가, 폴리실리콘 배선 PLlA 및 P형 확산 영역 FL121, FL131에 의해서 PMOS 트랜지스터 P1이 각각 구성된다.

PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1의 게이트는 공통의 폴리실리콘 배선 PL1A로 형성되고, 이 폴리실리콘 배선 PL1A는 기억 단자 Nb가 되는 알루미늄 배선 AL41에 게이트 콘택트 GC를 거쳐서 전기적으로 접속된다. 마찬가지로 해서, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 게이트는 공통의 폴리실리콘 배선 PL2A로 형성되고, 이 폴리실리콘 배선 PL2A는 기억 단자 Na가 되는 알루미늄 배선 AL31과 게이트 콘택트 GC를 거쳐서 전기적으로 접속된다.

기억 단자 Na가 되는 알루미늄 배선 AL31은 게이트 콘택트 GC 거쳐서 폴리실리콘 배선 PL2A와 전기적으로 접속되고, 또한 콘택트 홀(1C)을 거쳐서 NMOS 트랜지스터 N1, N3 및 PMOS 트랜지스터 P1의 N형 확산 영역 FL251, FL253 및 P형 확산 영역 FL131 각각에 전기적으로 접속된다.

기억 단자 Nb가 되는 알루미늄 배선 AL41은 게이트 콘택트 GC 거쳐서 폴리실리콘 배선 PL1A와 전기적으로 접속되고, 또한 콘택트 홀(1C)을 거쳐서 NMOS 트랜지스터 N2, N5 및 PMOS 트랜지스터 P2의 N형 확산 영역 FL252, FL255 및 P형 확산 영역 FL130에 전기적으로 접속된다.

이하, 도 13 내지 도 16에 나타낸 레이아웃 구성과 도 5의 등가 회로의 관계에 대하여 기술한다.

PMOS 트랜지스터 P2 및 P1의 P형 확산 영역 FL120 및 FL121은 각각, 콘택트 홀(1C), 전원 배선 LV1 및 비아 홀(1T)을 거쳐서 전기적으로 접속되는 전원 배선 LV2에 의해서 전원 전위 VDD로 설정된다. 즉, P형 확산 영역 FL120 및 FL121은, 도 5의 PMOS 트랜지스터 P1 및 P2의 소스에 대응한다.

또한, NMOS 트랜지스터 N2 및 N1의 N형 확산 영역 FL242 및 FL241은 각각 콘택트 홀(1C), 그라운드 배선 LG1, 비아 홀(1T), 그라운드 배선 LG2 및 비아 홀(2T)을 거쳐서 전기적으로 접속되는 그라운드 배선 LG3에 의해서 접지 전위 GND로 설정된다. 즉, N형 확산 영역 FL242 및 FL201은, 도 5의 NMOS 트랜지스터 N2 및 N1의 소스에 대응한다.

NMOS 트랜지스터 N4의 드레인이 되는 N형 확산 영역 FL244는 콘택트 홀(1C), 비트선 BL11, 비아 홀(1T)을 거쳐서 비트선 BL12(도 5의 BL1에 상당)에 전기적으로 접속된다.

마찬가지로, NMOS 트랜지스터 N6의 드레인이 되는 N형 확산 영역 FL246은 콘택트 홀(1C), 비트선 BL21, 비아 홀(1T)을 거쳐서 비트선 BL22(도 5의 BL2에 상당)에 전기적으로 접속된다.

또한, NMOS 트랜지스터 N4의 게이트가 되는 폴리실리콘 배선 PL4는, 게이트 콘택트 GC, 컬럼선 CL11, 비아 홀(1T)을 거쳐서 컬럼선 CL12(도 5의 컬럼선 CL1에 상당)에 전기적으로 접속된다. 마찬가지로 해서, NMOS 트랜지스터 N6의 게이트가 되는 폴리실리콘 배선 PL6은, 게이트 콘택트 GC, 컬럼선 CL21, 비아 홀(1T)을 거쳐서 컬럼선 CL22(도 5의 컬럼선 CL2에 상당)에 전기적으로 접속된다.

NMOS 트랜지스터 N3의 게이트가 되는 폴리실리콘 배선 PL3은, 게이트 콘택트 GC, 워드선 WL1, 비아 홀(1T), 워드선 WL2, 비아 홀(2T)을 거쳐서, 워드선 WL3(도 5의 워드선 WL에 상당)에 전기적으로 접속된다. 마찬가지로 해서, NMOS 트랜지스터 N5의 게이트가 되는 폴리실리콘 배선 PL5는, 게이트 콘택트 GC, 워드선 WL1, 비아 홀(1T), 워드선 WL2, 비아 홀(2T)을 거쳐서, 워드선 WL3에 전기적으로 접속된다.

실시예 4에 있어서, 기억 단자 Na가 되는 알루미늄 배선 AL31에 전기적으로 접속되는 N형 확산 영역이, P웰 영역 PW0 내(N형 확산 영역 FL253) 및 P웰 영역 PW1 내(N형 확산 영역 FL251)로 나누어 형성된다. 마찬가지로 해서, 기억 단자 Nb가 되는 알루미늄 배선 AL41에 전기적으로 접속되는 N형 확산 영역이, P웰 영역 PW0 내(N형 확산 영역 FL252) 및 P웰 영역 PW1 내(N형 확산 영역 FL255)로 나눠 형성된다.

그 결과, α선이나 중성자선에 의해서 발생한 전자가, P웰 영역 PWO, PW1 중 한쪽의 P웰 영역에 형성한 N형 확산 영역에 수집된 경우에, N웰 영역 NW가 개재함으로써 상기 전자의 발생에 따른 영향이 방지되는 다른쪽의 P웰 영역에 형성한 N형 확산 영역으로부터 방출된다. 예컨대, P웰 영역 PW0의 N형 확산 영역 FL252에 수집된 전자는 기억 단자 Nb를 거쳐서 P웰 영역 PW1의 N형 확산 영역 FL255로부터 방출되는 것에 의해 P웰 영역 PWO 내의 공핍(空乏) 영역으로의 영향을 감소시킬 수 있고, 마찬가지로 해서 P웰 영역 PW1의 N형 확산 영역 FL251에 수집된 전자는 기억단자 Na를 거쳐서 P웰 영역 PW0의 N형 확산 영역 FL253으로부터 방출되는 것에 의해 P웰 영역 PW1 내의 공핍 영역으로의 영향을 감소시킬 수 있다.

이러한 동작에 의해, 기억 단자 Na, Nb의 유지 데이터를 반전시키고자 하는 전자의 발생이 상쇄되기 때문에, 데이터의 반전이 일어나기 어렵게 된다. 즉, 소프트 에러 내성이 향상된다는 효과가 있다.

(실시예 5)

도 17은 본 발명의 실시예 5인 SRAM의 메모리셀의 전체 층에 있어서의 레이아웃 구성을 나타내는 평면도이다. 도 18은 주로 도 17의 제 1 알루미늄 배선층 아래의 레이아웃 구성을 나타내는 평면도이다. 도 19는 주로 도 17의 제 2 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 도 20은 주로 도 17의 제 3 알루미늄 배선층의 레이아웃 구성을 나타내는 평면도이다. 도 21은 도 17 내지 도 20으로 나타낸 실시예 5의 메모리셀의 등가 회로를 나타내는 회로도이다.

즉, 도 18 내지 도 20은, 도 17로 나타내는 레이아웃 구성을 이해하기 쉽게 하기 위해서 배선층마다 나눠 나타낸 도 17의 보충도가 된다. 또, 도 18 내지 도 20에서 나타낸 부호의 일부를 도 17에서는 생략하고 있는 경우가 있다.

도 21의 등가 회로로 도시하는 바와 같이, NMOS 트랜지스터 N11과 PMOS 트랜지스터 P11로 제 1 인버터를 구성하고, NMOS 트랜지스터 N12와 PMOS 트랜지스터 P12로 제 2 인버터를 구성한다. 제 1, 제 2 인버터의 한쪽 출력 단자는 다른쪽의 입력 단자에 상호 접속하여 기억 단자 Na, Nb를 구성한다.

NMOS 트랜지스터 N13의 소스를 기억 단자 Na, 게이트를 워드선 WL1에 접속한다. NMOS 트랜지스터 N14의 게이트를 컬럼선 CL1에, 드레인을 비트선 BL1에 각각 접속한다. NMOS 트랜지스터 N13의 드레인과 NMOS 트랜지스터 N14의 소스를 접속한다.

마찬가지로 해서, NMOS 트랜지스터 N15의 소스를 기억 단자 Nb, 게이트를 워드선 WL2에 각각 접속하고, NMOS 트랜지스터 N16의 게이트를 컬럼선 CL2, 드레인을 비트선에 바BL2에 각각 접속하고, NMOS 트랜지스터 N15의 드레인과 NMOS 트랜지스터 N16의 소스를 접속한다.

NMOS 트랜지스터 N19의 소스를 기억 단자 Na, 게이트를 워드선 WL2에 접속한다. NMOS 트랜지스터 N20의 게이트를 컬럼선 CL2에, 드레인을 비트선 BL2에 각각 접속한다. NMOS 트랜지스터 N19의 드레인과 NMOS 트랜지스터 N20의 소스를 접속한다.

마찬가지로 해서, NMOS 트랜지스터 N17의 소스를 기억 단자 Nb, 게이트를 워드선 WL1에 각각 접속하고, NMOS 트랜지스터 N18의 게이트를 컬럼선 CL1, 드레인을 비트선에 바BL1에 각각 접속하며, NMOS 트랜지스터 N17의 드레인과 NMOS 트랜지스터 N18의 소스를 접속한다.

이상과 같이 접속함으로써, 2포트의 저소비 전력형의 SRAM 메모리셀 회로를 구성한다.

도 17 내지 도 20에 도시하는 바와 같이, P웰 영역 PW0에 NMOS 트랜지스터 N11, N13, N14, N17, N18을 형성하고, N웰 영역 NW에 PMOS 트랜지스터 P11 및 P12를 형성하고, P웰 영역 PW1에 NMOS 트랜지스터 N12, N15, N16, N19 및 N20을 형성하고 있다. 이하, MOS 트랜지스터의 구체적 구성을 상술한다.

P웰 영역 PW0에 있어서, 폴리실리콘 배선 PL11 및 N형 확산 영역 FL261, FL263에 의해서 NMOS 트랜지스터 N11이, 폴리실리콘 배선 PL13 및 N형 확산 영역 FL263, FL264에 의해서 NMOS 트랜지스터 N13이, 폴리실리콘 배선 PL14 및 N형 확산 영역 FL264, FL274에 의해서 NMOS 트랜지스터 N14가 각각 구성된다.

또한, 폴리실리콘 배선 PL13 및 N형 확산 영역 FL267, FL268에 의해서 NMOS 트랜지스터 N17이, 폴리실리콘 배선 PL14 및 N형 확산 영역 FL268, FL278에 의해서 NMOS 트랜지스터 N18이 각각 구성된다.

P웰 영역 PW1에 있어서, 폴리실리콘 배선 PL12 및 N형 확산 영역 FL262, FL265에 의해서 NMOS 트랜지스터 N12가, 폴리실리콘 배선 PL15 및 N형 확산 영역 FL265, FL266에 의해서 NMOS 트랜지스터 N15가, 폴리실리콘 배선 PL16 및 N형 확산 영역 FL266, FL276에 의해서 NMOS 트랜지스터 N16이 각각 구성된다.

또한, 폴리실리콘 배선 PL15 및 N형 확산 영역 FL269, FL270에 의해서 NMOS 트랜지스터 N19가, 폴리실리콘 배선 PL16 및 N형 확산 영역 FL270, FL280에 의해서 NMOS 트랜지스터 N20이 각각 구성된다.

N웰 영역 NW에서, 폴리실리콘 배선 PL11 및 P형 확산 영역 FL100, FL110에 의해서 PM0S 트랜지스터 P11이, 폴리실리콘 배선 PL12 및 P형 확산 영역 FL101, FL111에 의해서 PMOS 트랜지스터 P12가 각각 구성된다.

PMOS 트랜지스터 P11과 NMOS 트랜지스터 N12의 게이트는 공통의 폴리실리콘배선 PL11로 형성되고, 이 폴리실리콘 배선 PL11은 기억 단자 Nb가 되는 알루미늄 배선 AL61에 게이트 콘택트 GC를 거쳐서 전기적으로 접속된다. 마찬가지로 해서, PMOS 트랜지스터 P12와 NMOS 트랜지스터 N11의 게이트는 공통의 폴리실리콘 배선 PL12로 형성되고, 이 폴리실리콘 배선 PL12는 기억 단자 Na가 되는 알루미늄 배선 AL51과 게이트 콘택트 GC 거쳐서 전기적으로 접속된다.

기억 단자 Na가 되는 알루미늄 배선 AL51은 게이트 콘택트 GC 거쳐서 폴리실리콘 배선 PL12와 전기적으로 접속되고, 또한 콘택트 홀(1C)을 거쳐서 NMOS 트랜지스터 N11(N13), N19 및 PMOS 트랜지스터 P11 각각의 N형 확산 영역 FL263, FL269 및 P형 확산 영역 FL110에 전기적으로 접속된다.

기억 단자 Nb가 되는 알루미늄 배선 AL61은 게이트 콘택트 GC 거쳐서 폴리실리콘 배선 PL11과 전기적으로 접속되고, 또한 콘택트 홀(1C)을 거쳐서 NMOS 트랜지스터 N12(N15), N17 및 PMOS 트랜지스터 P12 각각의 N형 확산 영역 FL265, FL267 및 P형 확산 영역 FL111에 전기적으로 접속된다.

이하, 도 17 내지 도 20에 나타낸 레이아웃 구성과 도 21의 등가 회로의 관계에 대하여 말한다.

PMOS 트랜지스터 P11 및 P12의 P형 확산 영역 FL100 및 FL101은 각각, 콘택트 홀(1C), 전원 배선 LV1, 비아 홀(1T)을 거쳐서 전기적으로 접속되는 제 2 층의 전원 배선 LV2에 의해서 전원 전위 VDD로 설정된다. 즉, P형 확산 영역 FL100 및 FL101은, 도 21의 PMOS 트랜지스터 P11 및 P12의 소스에 대응한다.

또한, NMOS 트랜지스터 N11 및 N12의 N형 확산 영역 FL261 및 FL262는 각각콘택트 홀(1C), 그라운드 배선 LG1, 비아 홀(1T), 그라운드 배선 LG2 및 비아 홀(2T)을 거쳐서 전기적으로 접속되는 그라운드 배선 LG3에 의해서 접지 전위 GND로 설정된다. 즉, N형 확산 영역 FL261 및 FL262는, 도 21의 NMOS 트랜지스터 N11 및 N12의 소스에 대응한다.

NMOS 트랜지스터 N14의 드레인이 되는 N형 확산 영역 FL274는 콘택트 홀(1C), 비트선 BL11, 비아 홀(1T)을 거쳐서 비트선 BL12(도 21의 BL1에 상당)에 전기적으로 접속된다.

마찬가지로, NMOS 트랜지스터 N16의 드레인이 되는 N형 확산 영역 FL276은 콘택트 홀(1C), 비트선 바BL21, 비아 홀(1T)을 거쳐서 비트선 바BL22(도 21의 바BL2에 상당)에 전기적으로 접속된다.

또한, NMOS 트랜지스터 N20의 드레인이 되는 N형 확산 영역 FL280은 콘택트 홀(1C), 비트선 BL21, 비아 홀(1T)을 거쳐서 비트선 BL22(도 21의 BL2에 상당)에 전기적으로 접속된다.

마찬가지로, NMOS 트랜지스터 N18의 드레인이 되는 N형 확산 영역 FL278은 콘택트 홀(1C), 비트선 바BL11, 비아 홀(1T)을 거쳐서 피트선 바BL12(도 21의 바BL1에 상당)에 전기적으로 접속된다.

또한, NMOS 트랜지스터 N14 및 N18의 게이트가 되는 폴리실리콘 배선 PL14는, 게이트 콘택트 GC, 컬럼선 CL11, 비아 홀(1T)을 거쳐서 컬럼선 CL12(도 21의 컬럼선 CL1에 상당)에 전기적으로 접속된다. 마찬가지로 해서, NMOS 트랜지스터 N16 및 N20의 게이트가 되는 폴리실리콘 배선 PL16은, 게이트 콘택트 GC, 컬럼선CL21, 비아 홀(1T)을 거쳐서 컬럼선 CL22(도 21의 컬럼선 CL2에 상당)에 전기적으로 접속된다.

NMOS 트랜지스터 N13 및 N17의 게이트가 되는 폴리실리콘 배선 PL13은, 게이트 콘택트 GC, 워드선 WL11, 비아 홀(1T), 워드선 WL12, 비아 홀(2T)을 거쳐서, 워드선 WL13(도 21의 워드선 WL1에 상당)에 전기적으로 접속된다.

마찬가지로 해서, NMOS 트랜지스터 N15 및 N19의 게이트가 되는 폴리실리콘 배선 PL15는, 게이트 콘택트 GC, 워드선 WL21, 비아 홀(1T), 워드선 WL22, 비아 홀(2T)을 거쳐서, 워드선 WL23(도 21의 워드선 WL2에 상당)에 전기적으로 접속된다.

실시예 5에 있어서, 기억 단자 Na가 되는 알루미늄 배선 AL51에 전기적으로 접속되는 N형 확산 영역이, P웰 영역 PW0 내(N형 확산 영역 FL263(NMOS 트랜지스터 N11의 드레인, NMOS 트랜지스터 N13의 소스)) 및 P웰 영역 PW1 내(N형 확산 영역 FL269(NMOS 트랜지스터 N19의 소스))로 나눠 형성된다. 마찬가지로 해서, 기억 단자 Nb가 되는 알루미늄 배선 AL61에 전기적으로 접속되는 N형 확산 영역이, P웰 영역 PW0 내(N형 확산 영역 FL267(NMOS 트랜지스터 N17의 소스)) 및 P웰 영역 PW1 내(N형 확산 영역 FL265(NMOS 트랜지스터 N12의 드레인, NMOS 트랜지스터 N15의 소스))로 나눠 형성된다.

그 결과, α선이나 중성자선에 의해서 발생한 전자가, P웰 영역 PWO, PW1 중 한쪽의 P웰 영역에 형성한 N형 확산 영역에 수집된 경우에, N웰 영역 NW가 개재함으로써 상기 전자의 발생에 의한 영향이 방지되는 다른쪽의 P웰 영역에 형성한 N형확산 영역으로부터 방출됨으로써, 실시예 4와 마찬가지로 소프트 에러 내성이 향상된다는 효과가 있다.

더하여, 도 17 내지 도 20에 도시하는 바와 같이, NMOS 트랜지스터 N11, N13, N14, N17 및 N18은 한쪽의 P웰 영역 PW0 내에 형성하고, NMOS 트랜지스터 N12, N15, N16, N19 및 N20은 다른쪽의 P웰 영역 PW1 내에 형성하며, 비트선의 배선 방향을 P웰 영역 PWO, PW1의 분리 형성 방향에 직교하는 방향으로 설정함으로써, 실시예 1과 마찬가지로, 컬럼선을 이용한 저소비 전력형의 종래의 2포트 메모리셀과 비교하여 비트선의 배선 길이를 짧게 할 수 있고, 그 결과, 액세스 타임의 고속화를 도모할 수 있다.

또한, 컬럼선 CL1, CL2(도 19의 컬럼선 CL12, CL22)의 배선 방향을 P웰 영역 PW0, PW1의 분리 병치 방향에 직교하는 방향으로 설정함으로써, 비트선 BL1, BL2와 마찬가지로 컬럼선 CL1, CL2의 배선 길이를 짧게 할 수 있다. 또한, 워드선 WL1, WL2(WL11∼WL13, WL21∼WL23)를 P웰 영역 PW0, PW1의 분리 병치 방향에 평행하게 레이아웃 배치함으로써, 비트선 BL1, BL2와 직교하는 레이아웃 상의 양호한 위치 관계를 유지할 수 있다.

또한, NMOS 트랜지스터 N11, N13 및 N14 및 NMOS 트랜지스터 N17 및 N18 각각을 동일한 P웰 영역 PW0 내에, NMOS 트랜지스터 N12, N15 및 N16 및 NMOS 트랜지스터 N19 및 N20을 각각 동일한 P웰 영역 PW1 내에 형성함으로써, 인접하는 세 개 또는 두 개의 NMOS 트랜지스터 사이에서 소스 또는 드레인이 되는 확산 영역 FL을 공유하는 레이아웃 구성을 실현할 수 있고, 그 결과, 집적도의 향상을 도모할 수있다. 더하여, NMOS 트랜지스터 N11, N13, N14와, N17, N18과, N12, N15, N16, 및 N19, N20을 각각 대략 일직선 상에 레이아웃 배치함으로써, 불필요한 영역을 감소시켜 집적도의 향상을 도모할 수 있다.

또한, 폴리실리콘 배선 PL11∼PL16의 형성 방향이 동일 방향이 되므로, 게이트 치수의 제어가 용이하게 된다. 더하여, 폴리실리콘 배선 PL11 및 PL16(MOS 트랜지스터 N11, P11, N16 및 N20), 폴리실리콘 배선 PL13 및 PL15(NMOS 트랜지스터 N13, N17, N15 및 N19), 폴리실리콘 배선 PL12 및 PL14(MOS 트랜지스터 N12, P12, N14 및 N18)가 각각 일직선 상을 따라 레이아웃 배치되기 때문에, 폴리실리콘 배선 PL의 형성에 따른 불필요한 영역이 없어져, 면적의 축소를 도모할 수 있다.

또, 도 17 내지 도 20에 있어서, 설명의 편의상, BL11, BL21, 바BL11, 바BL21을 비트선으로서 설명했지만, 본래의 비트선은 비트선 BL12, BL22, 바BL12, 바BL22가 상당하고, 비트선 BL11, BL21, 바BL11, 바BL21은 중간에 마련되는 금속 배선이다. 마찬가지로 해서, 워드선 WL11, WL12, WL21, WL22, 컬럼선 CL11, 컬럼선 CL21, 전원 배선 LV1 및 그라운드 배선 LG1, LG2는, 워드선 WL13, WL23, 컬럼선 CL12, CL22, 전원 배선 LV2, 그라운드 배선 LG3에 전기적으로 접속하기 위한 중간적으로 마련되는 금속 배선이다.

(기타)

상술한 실시예 1 내지 5에서 기술한 N웰 영역 NW, P웰 영역 PW0, PW1은 벌크 반도체 기판의 상층부에 형성되는 일반적인 웰 영역은 물론, 적어도 표면이 절연성인 기판과, 상기 기판의 표면 상에 배치된 반도체층으로 이루어지는 SOI 기판에 있어서의 상기 반도체층에 각각 형성되는 소자 형성 영역을 포함한 개념이다.

이상 설명한 바와 같이, 본 발명에 따른 제 1 국면의 반도체 기억 장치에 있어서, 제 1 및 제 2의 제 2 종 웰 영역은, 제 1 종 웰 영역을 사이에 두어 제 1 방향으로 병치되고, 제 1 및 제 2 비트선은 제 1 방향과 대략 직교하는 제 2 방향으로 연장하여 형성되기 때문에, 제 1 및 제 2의 제 2 종 웰 영역의 형성이 제 1 및 제 2 비트선의 배선 길이에 아무런 영향을 주지 않는다.

그 결과, 제 1 및 제 2 비트선의 배선 길이를 짧게 형성할 수 있기 때문에, 청구항 1 기재의 반도체 기억 장치는 양호한 액세스 타임을 유지할 수 있다.

제 2 국면의 반도체 기억 장치에 있어서, 상호 직렬로 접속되는 제 1, 제 3 및 제 4의 제 1 종 전계 효과 트랜지스터를 동일한 제 1의 제 2 종 웰 영역에 형성함으로써, 인접하는 전계 효과 트랜지스터 사이에서 한쪽 전극 또는 다른쪽 전극이 되는 확산 영역을 공유하는 레이아웃 구성을 실현할 수 있고, 그 결과, 집적도의 향상을 도모할 수 있다.

제 3 국면의 반도체 기억 장치에 있어서, 제 1 및 제 2의 제 2 종 웰 영역 및 제 1 종 웰 영역에 걸친 세 개의 전계 효과 트랜지스터를 대략 일직선 상에 배열하여 레이아웃 배치함으로써, 불필요한 영역을 감소시켜 집적도의 향상을 도모할 수 있다.

제 4 국면의 반도체 기억 장치에 있어서, 제 1 및 제 2의 제 2 종 웰 영역에 각각 형성되는 세 개의 전계 효과 트랜지스터를 대략 일직선 상에 배열하여 레이아웃 배치함으로써, 불필요한 영역을 감소시켜 집적도의 향상을 도모할 수 있다.

제 5 국면의 반도체 기억 장치에 있어서, 제 1 및 제 2 열 선택 신호선을 제 2 방향으로 연장하여 형성함으로써, 제 1 및 제 2 종 웰 영역의 형성이 제 1 및 제 2 열 선택 신호선의 배선 길이에 아무런 영향을 주지 않고, 제 1 및 제 2 열 선택 신호선의 배선 길이를 짧게 형성할 수 있다.

제 6 국면의 반도체 기억 장치에 있어서, 행 선택 신호선을 제 1 및 제 2 종 웰 영역인 분리 병치 방향인 제 1 방향을 향해 연장하여 형성함으로써, 제 2 방향으로 신장하여 형성되는 제 1 및 제 2 비트선과 대략 직교하는 양호한 레이아웃 상의 위치 관계를 유지할 수 있다.

제 7 국면의 반도체 기억 장치는, 제 3 및 제 5의 제 1 종 전계 효과 트랜지스터의 제어 전극을, 공통으로 형성되는 폴리실리콘층을 행 선택 신호선으로서 이용함으로써, 형성해야 할 층의 수를 감소시켜 장치의 비용 감소를 도모할 수 있다.

제 8 국면의 반도체 기억 장치는, 제 1 및 제 2 비트선을 서로 인접하는 메모리셀 사이에서 공유함으로써, 제 1 및 제 2 비트선 간격을 넓게 잡는 것에 의해, 배선간 용량의 감소에 따른 액세스 타임의 향상을 도모할 수 있다.

제 9 국면의 반도체 기억 장치는, 제 1 기억 단자에 한쪽 전극이 접속되는 제 1 및 제 3의 제 1 종 전계 효과 트랜지스터를 제 2 및 제 1의 제 2 종 웰 영역으로 각각 나눠 형성하고, 제 2 기억 단자에 한쪽 전극이 접속되는 제 2 및 제 5의제 1 종 전계 효과 트랜지스터를 제 1 및 제 2 종 웰 영역으로 각각 나눠 형성하고 있다.

따라서, α선이나 중성자선에 의해서 발생한 전자가, 제 1 및 제 2 종 웰 영역 중 한쪽의 제 2 종 웰 영역에 형성한 제 1 내지 제 3 및 제 5의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역에 수집된 경우에, 제 1 종 웰 영역이 개재함으로써 상기 전자의 발생에 의한 영향이 방지되는 다른쪽의 제 2 종 웰 영역에 형성한 제 1 내지 제 3 및 제 5의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역으로부터 방출된다. 예컨대, 제 2의 제 2 종 웰 영역 내의 제 1의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역에 수집된 전자는 제 1 기억 단자를 거쳐서 제 1의 제 2 종 웰 영역 내의 제 3의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역으로부터 방출되며, 제 1의 제 2 종 웰 영역 내의 제 2의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역에 수집된 전자는 제 2 기억 단자를 거쳐서 제 1의 제 2 종 웰 영역 내의 제 5의 제 1 종 전계 효과 트랜지스터의 한쪽 전극 영역으로부터 방출된다.

이러한 동작에 의해, 제 1 및 제 2 기억 단자의 유지 데이터를 반전시키고자 하는 전자의 발생이 상쇄되기 때문에, 데이터의 반전이 일어나기 어렵게 되고, 그 결과, 소프트 에러 내성이 향상한다는 효과를 얻는다.

제 10 국면의 반도체 기억 장치는, 제 1 기억 단자에 한쪽 전극이 접속되는 제 3 및 제 9의 제 1 종 전계 효과 트랜지스터를 제 1 및 제 2의 제 2 종 웰 영역으로 각각 나눠 형성하고, 제 2 기억 단자에 한쪽 전극이 접속되는 제 5 및 제 7의제 1 종 전계 효과 트랜지스터를 제 2 및 제 1의 제 2 종 웰 영역으로 각각 나눠 형성하고 있다.

따라서, 제 9 국면의 반도체 기억 장치와 마찬가지의 동작에 의해, 제 1 및 제 2 기억 단자의 유지 데이터를 반전시키고자 하는 전자의 발생이 상쇄되기 때문에, 데이터의 반전이 일어나기 어렵게 되고, 그 결과, 소프트 에러 내성이 향상된다는 효과를 얻는다.

제 11 국면의 반도체 기억 장치는, SOI 기판에 형성되는 메모리셀 구조에 있어서, 양호한 액세스 타임을 유지할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 서로 교차 접속된 제 1 및 제 2 인버터를 포함하는 메모리셀을 갖는 반도체 기억 장치에 있어서,

   제 1 도전형이 제 1 종, 제 2 도전형이 제 2 종으로 각각 정의되고,

   상기 제 1 인버터는 제 1의 제 1 종 전계 효과 트랜지스터 및 제 1의 제 2 종 전계 효과 트랜지스터로 이루어지고,

   상기 제 2 인버터는 제 2의 제 1 종 전계 효과 트랜지스터 및 제 2의 제 2 종 전계 효과 트랜지스터로 이루어지되,

   상기 제 1 인버터의 출력부는, 상기 제 1의 제 1 종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 1의 제 2 종 전계 효과 트랜지스터의 한쪽 전극의 접속부를 포함하고, 입력부는, 상기 제 1의 제 1 종 전계 효과 트랜지스터의 제어 전극과 상기 제 1의 제 2 종 전계 효과 트랜지스터의 제어 전극의 접속부를 포함하며,

   상기 제 2 인버터의 출력부는, 상기 제 2의 제 1 종 전계 효과 트랜지스터의 한쪽 전극과 상기 제 2의 제 2 종 전계 효과 트랜지스터의 한쪽 전극의 접속부를 포함하고, 입력부는, 상기 제 2의 제 1 종 전계 효과 트랜지스터의 제어 전극과 상기 제 2의 제 2 종 전계 효과 트랜지스터의 제어 전극의 접속부를 포함하며,

   상기 메모리셀은,

   상기 제 1 인버터의 출력부 및 상기 제 2 인버터의 입력부에 전기적으로 접속되는 제 1 기억 단자에 한쪽 전극이 접속되고, 행 선택 신호선에 제어 전극이 접속되는 제 3의 제 1 종 전계 효과 트랜지스터와,

   상기 제 3의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 1 비트선에 다른쪽 전극이 접속되며, 제 1 열 선택 신호선에 제어 전극이 접속되는 제 4의 제 1 종 전계 효과 트랜지스터와,

   상기 제 2 인버터의 출력부 및 상기 제 1 인버터의 입력부에 전기적으로 접속되는 제 2 기억 단자에 한쪽 전극이 접속되고, 상기 행 선택 신호선에 제어 전극이 접속되는 제 5의 제 1 종 전계 효과 트랜지스터와,

   상기 제 5의 제 1 종 전계 효과 트랜지스터의 다른쪽 전극에 한쪽 전극이 접속되고, 제 2 비트선에 다른쪽 전극이 접속되며, 제 2 열 선택 신호선에 제어 전극이 접속되는 제 6의 제 1 종 전계 효과 트랜지스터를 더 포함하고,

   상기 제 1 및 제 2의 제 1 종 전계 효과 트랜지스터 중 한쪽은 제 1의 제 2 종 웰 영역에 형성되고, 다른쪽은 제 2의 제 2 종 웰 영역에 형성되며,

   상기 제 3 및 제 4의 제 l 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되며,

   상기 제 5 및 제 6의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되며,

   상기 제 1, 제 2의 제 2 종 전계 효과 트랜지스터는 제 1 종 웰 영역에 형성되며,

   상기 제 1 및 제 2의 제 2 종 웰 영역은, 상기 제 1 종 웰 영역을 사이에 두어 제 1 방향으로 병치되고, 상기 제 1 및 제 2 비트선은 상기 제 1 방향과 대략직교하는 제 2 방향으로 연장하여 형성되는 것을 특징으로 하는

   반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 제 1의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되고,

   상기 제 2의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되는 반도체 기억 장치.
3. 제 1 항에 있어서,

   상기 제 1의 제 1 종 전계 효과 트랜지스터는 상기 제 2의 제 2 종 웰 영역에 형성되고,

   상기 제 2의 제 1 종 전계 효과 트랜지스터는 상기 제 1의 제 2 종 웰 영역에 형성되는 반도체 기억 장치.