JP5119795B2 - 半導体メモリ、半導体メモリのテスト方法およびシステム - Google Patents

Description

本発明は、複数のメモリブロックを有する半導体メモリに関する。

ＤＲＡＭ等の半導体メモリでは、メモリセルは、ワード線の電圧に応じて動作するトランファゲートを介して相補のビット線対の一方に接続される。読み出し動作では、メモリセルに保持されているデータがビット線の一方に出力される。ビット線の他方は、読み出し動作前にプリチャージ電圧に設定される。そして、ビット線対の電圧差がセンスアンプで増幅され、読み出しデータとして出力される。一般に、ＤＲＡＭのスタンバイ中に、ビット線はプリチャージ電圧に設定され、ワード線は接地電圧等に設定される。

例えば、ワード線とビット線が電気的にショートし、不良が発生した場合、不良のワード線は、冗長ワード線に置き換えられる。あるいは、不良のビット線対は、冗長ビット線対に置き換えられる。しかしながら、ワード線とビット線間のショートは、不良が救済された後にも物理的に存在する。このため、不良の救済後にも、ショート部分を介してプリチャージ電圧線から接地線にリーク電流が流れる。リーク電流が大きいＤＲＡＭは、不良品として取り除かれる。

ワード線とビット線間のショート不良（以下、クロスショート不良とも称する）に伴うスタンバイ電流不良を少なくするために、ワード線の活性化前の一定期間のみ、プリチャージ電圧線をビット線およびセンスアンプに接続する手法が提案されている（例えば、特許文献１参照）。この手法では、アクセス動作が実行されないスタンバイ期間に、全てのビット線はフローティング状態に設定される。
特開平６−５２６８１号公報

半導体メモリが複数のメモリブロックを有する場合、スタンバイ期間にビット線をフローティング状態に設定する不良対策は、クロスショート不良が存在するメモリブロックでのみ実施することが望ましい。しかしながら、複数のメモリブロックを有する半導体メモリにおいて、メモリブロック毎にクロスショート不良を検出し、不良を救済する技術は提案されていない。

本発明の目的は、メモリブロック毎にクロスショート不良等の電気的特性の不良を検出し、不良を救済することである。特に、本発明の目的は、チップサイズの増加を最小限にして、電気的特性の不良の検出および救済を実施することである。

半導体メモリは、ビット線に接続されたメモリセル有する複数のメモリブロックと、デコーダと、メモリブロックに対応する複数のブロック制御回路、複数のプログラム回路および複数の仕様変更回路と、ブロック制御回路に対応する複数のタイミング制御回路とを有する。例えば、半導体メモリは、半導体メモリをアクセスするコントローラとともにシステムを構成する。

デコーダは、アドレス信号に応じてメモリブロックを選択するためのブロック選択信号のいずれかを活性化する。各ブロック制御回路は、メモリブロックに対応して設けられ、プリチャージ制御信号に応じてビット線をプリチャージ電圧線に接続するプリチャージ回路を有している。各プログラム回路は、メモリブロックに対応して設けられ、不揮発性のプログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する。各仕様変更回路は、メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に第２動作仕様を示す動作仕様信号を出力し、セットされていないときに第１動作仕様を示す動作仕様信号を出力する。各タイミング制御回路は、ブロック制御回路に対応して設けられ、プリチャージ制御信号を出力するとともに、プログラム回路または仕様変更回路からの動作仕様信号に応じてプリチャージ制御信号の出力タイミングを変更する。

例えば、動作仕様信号が第１動作仕様を示すとき、ビット線は、メモリセルがアクセスされない期間に、プリチャージ制御信号によりプリチャージ電圧線に接続される。動作仕様信号が第２動作仕様を示すとき、ビット線は、メモリセルがアクセスされない期間に、プリチャージ制御信号によりプリチャージ電圧線から切り離される。第１または第２動作仕様を示す動作仕様信号は、プログラム回路のプログラム前に仕様変更回路から出力可能である。これにより、メモリブロック毎にプリチャージ制御信号の出力タイミングを変更して、半導体メモリの電気的特性を評価できる。換言すれば、プログラム回路がプログラムされた状態と同じ状態で、半導体メモリを動作させることができ、電気的特性の不良をメモリブロック毎に判定できる。

プリチャージ制御信号の出力タイミングは、ブロック選択信号を利用してメモリブロック毎に設定できる。このため、各仕様変更回路をセットするための専用の信号線を新たに配線する必要はない。これ等信号線の配線領域が不要なため、半導体メモリのチップサイズの増加を最小限にして、電気的特性の不良の検出および救済を実施できる。

例えば、電気的特性の評価では、まず、各仕様変更回路がセットされていない状態で半導体メモリのスタンバイ電流が測定される。次に、メモリブロックの１つを第２動作仕様で動作するために、仕様変更回路の１つがセットされる。次に、半導体メモリのスタンバイ電流が測定される。仕様変更回路の１つがセットされたときのスタンバイ電流が、仕様変更回路がセットされていないときのスタンバイ電流より所定値以上少ないときに、対応するロウブロックに電気的特性の不良があることが判定される。すなわち、不良のロウブロックを第２動作仕様で動作させることで電流が減少することが判定される。そして、その仕様変更回路に対応するプログラム部をプログラムされ、不良が救済される。

例えば、ブロック制御回路は、互いに隣接する一対のメモリブロックに対応して配置される。各ブロック制御回路は、一対のメモリブロックに共通に配置されたセンスアンプと、ビット線をセンスアンプにそれぞれ接続するためにスイッチ制御信号に応じてオンする複数のスイッチとを有している。各タイミング制御回路は、スイッチ制御信号を出力するとともに、動作仕様信号に応じてスイッチ制御信号の出力タイミングを変更するスイッチ生成回路を有している。これにより、動作仕様信号に応じて、プリチャージ制御信号およびスイッチ制御信号の両方の出力タイミングを変更でき、半導体メモリの電気的特性を評価できる。

例えば、プログラム回路および仕様変更回路は、対応するメモリブロックに隣接して配置されている。これにより、制御信号の出力タイミングを制御する制御信号線の配線長を短くできる。この結果、これ等信号線の配線領域を最小限にでき、半導体メモリのチップサイズが増加することを防止できる。

プログラム回路のプログラム前に、メモリブロック毎に第１および第２動作仕様を設定し、電気的特性を評価できる。この結果、評価結果に基づいてメモリブロック毎にプログラム回路をプログラムでき、電気的特性の不良を救済できる。また、チップサイズの増加を最小限にして、電気的特性の不良の検出および救済を実施できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。

図１は、第１の実施形態を示している。半導体メモリＭＥＭは、例えば、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２、テスト制御回路１４、コア制御回路１６、リフレッシュタイマ１８、リフレッシュ要求生成回路２０、リフレッシュアドレスカウンタ２２、アドレスバッファ２４、データ入出力バッファ２６、アドレス選択回路２８、内部モード制御回路３０およびメモリコア３２を有している。

特に図示していないが、メモリＭＥＭは、不良のメモリセル等を救済するための冗長回路（冗長メモリセル、冗長ワード線）と、冗長回路を使用可能にするための冗長ヒューズ回路、冗長制御回路を有している。冗長ヒューズ回路は、不良アドレスを記憶する。冗長制御回路は、アドレス信号が不良アドレスと一致することを検出し、通常のメモリセルのアクセスを禁止し冗長メモリセルのアクセスを許可する。なお、メモリＭＥＭは、後述する図１８に示すように、ＣＰＵとともにシステムを構成する。

コマンドデコーダ１０は、チップイネーブル信号／ＣＥ１およびコマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３２のアクセス動作を実行するために読み出しコマンドＲＤおよび書き込みコマンドＷＲまたはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２８をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。

モードレジスタ１２は、モードレジスタ設定コマンドＭＲＳに同期してロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱを受けることにより設定される複数のレジスタを有している。例えば、モードレジスタ１２は、ロウアドレス信号ＲＡＤの所定の３ビットの値に応じて、クロス設定信号ＣＲＳ１Ｚ、ＣＲＳ２Ｚ、ＣＲＳ３Ｚを出力する。クロス設定信号ＣＲＳ１−３Ｚは、後述するテストモードにおいて、クロスショート不良を検出するために出力される。また、モードレジスタ１２は、リフレッシュ禁止ビットがセットされているときにリフレッシュ禁止信号ＲＥＦＤＩＳを出力する。なお、モードレジスタ１２に供給される信号は、ロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよびデータ信号ＤＱの少なくともいずれかでよい。

テスト制御回路１４は、クロス設定信号ＣＲＳ１Ｚ、ＣＲＳ２Ｚ、ＣＲＳ３Ｚの論理レベルをそれぞれ有するヒューズ禁止信号ＦＤＩＳＺ、ラッチイネーブル信号ＬＥＮＸおよびラッチマスク信号ＬＭＳＫＸを出力する。ヒューズ禁止信号ＦＤＩＳＺ、ラッチイネーブル信号ＬＥＮＸおよびラッチマスク信号ＬＭＳＫＸの詳細は、図５および図１６に示す。

コア制御回路１６は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを高論理レベルに変化し、リフレッシュ動作を実行しないときに、リフレッシュ信号ＲＥＦＺを低論理レベルに変化する。コア制御回路１６は、読み出しコマンドＲＤおよび書き込みコマンドＷＲと、リフレッシュ要求ＲＲＥＱとの優先順を決めるためのアービタＡＲＢを有している。例えば、コア制御回路１６は、読み出しコマンドＲＤとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は一時保留される。コア制御回路１６は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはリフレッシュ要求ＲＲＥＱに応答して、メモリコア３２のアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＲＡＳＺ、ＳＡＥ等を出力する。制御信号ＲＡＳＺは、アクセス動作の開始を示す基本タイミング信号である。制御信号ＳＡＥは、センスアンプＳＡを活性化するためのタイミング信号である。また、コア制御回路１６は、アドレスバッファ２４およびデータ入出力バッファ２６の動作を制御する制御信号を、モードレジスタ１２に設定された動作モード（例えば、バースト長）に応じて出力する。

リフレッシュタイマ１８は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求生成回路２０は、発振信号ＯＳＣの周波数を分周し、リフレッシュ要求ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュ要求生成回路２０は、モードレジスタ１２からのリフレッシュ禁止信号ＲＥＦＤＩＳを受けているときにリフレッシュ要求ＲＲＥＱの生成を停止する。これにより、リフレッシュ動作は禁止される。すなわち、リフレッシュ要求生成回路２０は、リフレッシュ動作を禁止するリフレッシュ禁止回路としても動作する。リフレッシュアドレスカウンタ２２は、リフレッシュ要求ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、後述するワード線ＷＬを選択するためのロウアドレス信号である。

アドレスバッファ２４は、アドレス端子ＡＤ（例えば、ＡＤ０−２２）に供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを同時に受け、受けたアドレスを出力する。すなわち、このメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。コラムアドレス信号ＣＡＤは、後述するビット線対ＢＬ、／ＢＬを選択するために供給される。データ入出力バッファ２６は、書き込みデータ信号をデータ端子ＤＱ（例えば、ＤＱ−１５）を介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力バッファ２６は、後述するメモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。

アドレス選択回路２８は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝高レベル）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝低レベル）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３２に出力する。

内部モード制御回路３０は、後述するクロスショート不良を救済するための動作（以下、救済動作とも称する）を開始するためのクロス開始制御信号ＣＲＳＺＡ（モード制御信号）およびクロス開始制御信号ＣＲＳＺＢを出力する。内部モード制御回路３０は、図８に示すように、チップイネーブル信号／ＣＥ１が低論理レベルに保持されるアクティブ期間ＡＣＴに、クロス開始制御信号ＣＲＳＺＡを低レベルに非活性化し、チップイネーブル信号／ＣＥ１が高論理レベルに保持されるスタンバイ期間ＳＴＢＹに、クロス開始制御信号ＣＲＳＺＡを高レベルに活性化する。アクティブ期間ＡＣＴは、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答してメモリセルＭＣの読み出し動作および書き込み動作が実行される期間である。スタンバイ期間ＳＴＢＹは、メモリセルＭＣの読み出し動作および書き込み動作が禁止され、リフレッシュ動作（セルフリフレッシュ動作）のみが実行される期間である。

内部モード制御回路３０は、クロス開始制御信号ＣＲＳＺＡが活性化されているときに、リフレッシュ要求信号ＲＲＥＱに応じてクロス開始制御信号ＣＲＳＺＢを出力する。但し、内部モード制御回路３０は、高レベルのクロス禁止信号ＣＲＳＤＩＳＺ（テスト信号）を受けているときにクロス開始制御信号ＣＲＳＺＡを低レベルに保持する。すなわち、クロス禁止信号ＣＲＳＤＩＳＺが高レベルのとき、後述するクロスショート不良の救済動作は禁止される。クロス禁止信号ＣＲＳＤＩＳＺは、モードレジスタ１２の所定のビットをセットすることで高レベルにセットされる。

メモリコア３２は、４つのロウブロックＲＢＬＫ（ＲＢＬＫ０−３；メモリブロック）と、ロウブロックＲＢＬＫ０−３に対応するロウデコーダＲＤＥＣ（ＲＤＥＣ０−３）および動作制御回路ＯＰＣ（ＯＰＣ０−３）と、センスアンプ領域ＳＡＡ（ＳＡＡ０、ＳＡＡ０１、ＳＡＡ１２、ＳＡＡ２３、ＳＡＡ３）と、センスアンプ領域ＳＡＡに対応するロウ制御部ＲＣＮＴ（ＲＣＮＴ０、ＲＣＮＴ０１、ＲＮＣＴ１２、ＲＣＮＴ２３、ＲＣＮＴ３）と、コラムデコーダＣＤＥＣと、リードアンプＲＡと、ライトアンプＷＡとを有している。一対のセンスアンプ領域ＳＡＡは、ロウブロックＲＢＬＫおよび動作制御回路ＯＰＣの両側に配置されている。一対のロウ制御部ＲＣＮＴは、ロウデコーダＲＤＥＣの両側に配置されている。なお、ロウブロックＲＢＬＫの数は、２個、８個あるいは１０個等でもよい。

コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。ロウブロックＲＢＬＫ、ロウデコーダＲＤＥＣ、動作制御回路ＯＰＣ、センスアンプ領域ＳＡＡおよびロウ制御部ＲＣＮＴの詳細は、図２、図３、図４に示す。

図２は、図１に示したメモリコア３２の概要を示している。各センスアンプ領域ＳＡＡ（ブロック制御回路）は、プリチャージ回路ＰＲＥ（プリチャージスイッチ）、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷを有している。ロウブロックＲＢＬＫに挟まれたセンスアンプ領域ＳＡＡ０１、１２、２３のセンスアンプＳＡは、隣接する一対のロウブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）に共有される（共有センスアンプ方式）。

各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）の高レベル期間にビット線対ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲ（例えば、０．７Ｖ）に接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。

各接続スイッチＢＴは、スイッチ制御信号ＢＴ（ＢＴ０ＬＢＬ−ＢＴ３ＬＢＬ、ＢＴ０ＬＢＢＬ−ＢＴ３ＬＢＢＬ、ＢＴ０ＲＢＬ−ＢＴ３ＲＢＬ、ＢＴ０ＲＢＢＬ−ＢＴ３ＲＢＢＬ）に同期して動作する。スイッチ制御信号ＢＴの数字は、対応するロウブロックＲＢＬＫの番号を示している。スイッチ制御信号ＢＴの末尾の”ＢＬ”または”ＢＢＬ”は、そのスイッチ制御信号ＢＴがビット線ＢＬに接続された接続スイッチＢＴまたはビット線／ＢＬに接続された接続スイッチＢＴを制御することを示す。

各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図１に示したコア制御回路１６から出力されるセンスアンプイネーブル信号ＳＡＥに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。センスアンプＳＡは、接続スイッチＢＴを介して接続されたビット線対ＢＬまたは／ＢＬに読み出されたデータ信号の信号量の差を増幅する。

各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）の高レベル期間にオンし、センスアンプＳＡの相補の出力（ＢＬ，／ＢＬ）をデータ線ＤＴ、／ＤＴを介してリードアンプＲＡおよびライトアンプＷＡに接続する。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。

ロウブロックＲＢＬＫ０−３に示したＸ印と丸印は、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にリーク不良（クロスショート不良）があるか否かを示している。この実施形態では、例えば、ロウブロックＲＢＬＫ０、１、２（不良メモリブロック）は、クロスショート不良が存在し、ロウブロックＲＢＬＫ３（良メモリブロック）は、クロスショート不良が存在しない。

図３は、図２に破線枠で示した領域の詳細を示している。他の領域も、信号線名の一部が異なることを除き、図３と同じである。なお、便宜上、図３では、接続スイッチＢＴを介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称する。

各ロウブロックＲＢＬＫ１−２は、マトリックス状に配置された複数のメモリセルＭＣと、図の縦方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、図の横方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、セルプレート電圧線ＶＣＰ（図示せず）に接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択（高レベルへの活性化）により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬ、／ＢＬの一方に接続されている。これにより、例えば、ビット線ＢＬに接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬは、参照電圧線（プリチャージ電圧ＶＰＲ）として機能する。

接続スイッチＢＴは、ｎＭＯＳトランジスタ（スイッチ）により構成されている。ｎＭＯＳトランジスタのソース／ドレインの一方は、ビット線ＢＬ（または／ＢＬ）に接続され、ｎＭＯＳトランジスタのソース／ドレインの他方は、センスアンプＳＡに接続されている。ｎＭＯＳトランジスタのゲートは、スイッチ制御信号ＢＴ（ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬ、ＢＴ２ＬＢＬまたはＢＬ２ＬＢＢＬ）を受けている。接続スイッチＢＴは、高レベルのスイッチ制御信号ＢＴを受けている間、ロウブロックＲＢＬＫのビット線ＢＬ、／ＢＬをセンスアンプＳＡに接続する。この実施形態では、ビット線ＢＬ、／ＢＬに接続された一対の接続スイッチＢＴは、互いに独立に動作する。

プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳ（ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）を受けている。プリチャージ回路ＰＲＥは、高レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。

センスアンプＳＡは、一対のロウブロックＲＢＬＫ１−２に共通に配置されている。センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡ（ＰＳＡ２）を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡ（ＮＳＡ２）を受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル（例えば、内部電源電圧ＶＩＩ；１．６Ｖ）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル（例えば、接地電圧ＶＳＳ）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。

コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（ＣＬ２）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。

図４は、図１に示したロウデコーダＲＤＥＣ１−２、動作制御回路ＯＰＣ１−２およびロウ制御部ＲＣＮＴ１２の詳細を示している。ロウデコーダＲＤＥＣ０、ＲＤＥＣ３、動作制御回路ＯＰＣ０、ＯＰＣ３およびロウ制御部ＲＣＮＴ０１、ＲＣＮＴ２３は、信号線名の一部が異なることを除き、ロウデコーダＲＤＥＣ１−２、動作制御回路ＯＰＣ１−２およびロウ制御部ＲＣＮＴ１２と同じ構成である。ロウ制御部ＲＣＮＴ０、３は、図４の半分で構成されている。ロウデコーダＲＤＥＣ１−２は、互いに同じ回路であるため、ロウデコーダＲＤＥＣ１のみを説明する。動作制御回路ＯＰＣ１−２は、互いに同じ回路であるため、動作制御回路ＯＰＣ１のみを説明する。

ロウデコーダＲＤＥＣ１は、対応するロウブロックＲＢＬＫ１に隣接して配置されており、ブロックデコーダＢＬＫＤＥＣ、メインワードデコーダＭＷＤおよびサブワードデコーダＳＷＤを有している。ブロックデコーダＢＬＫＤＥＣは、内部ロウアドレス信号ＩＲＡＤの上位ビット（ブロックアドレス）が、ロウブロックＲＢＬＫ１を示すときに、ブロック選択信号ＤＢＬＫＳＥＬ１、ＢＬＫＳＥＬ１を高レベルに活性化する。また、ブロックデコーダＢＬＫＤＥＣは、内部ロウアドレス信号ＩＲＡＤの下位ビットをデコードしてロウアドレスデコード信号ＲＡＤＥＣを出力する。

メインワードデコーダＭＷＤは、ブロック選択信号ＢＬＫＳＥＬ１およびロウアドレスデコード信号ＲＡＤＥＣに応じて、メインワード線ＭＷＬＸのいずれかを低レベルに活性化する。サブワードデコーダＳＷＤは、メインワード線ＭＷＬＸ毎に形成されている。低レベルに活性化されたメインワード線ＭＷＬＸを受けているサブワードデコーダＳＷＤは、ロウアドレスデコード信号ＲＡＤＥＣの下位ビットに応じて、複数のワード線ＷＬ（サブワード線）のいずれかを高レベルに活性化する。例えば、ワード線ＷＬの高レベルは、昇圧電圧ＶＰＰであり、ワード線ＷＬの低レベルは、負電圧ＶＮＮ（例えば、−０．３５Ｖ）である。

動作制御回路ＯＰＣ１は、対応するロウブロックＲＢＬＫ１に隣接して配置されており、ヒューズ回路ＦＵＳＥ（プログラム回路）、クロスラッチ回路ＣＲＳＬＴ（仕様変更回路）、ブロック選択回路ＢＬＫＳＥＬＣ、２つのオア回路ＯＲおよびクロス制御回路ＣＲＳＣＮＴを有している。ヒューズ回路ＦＵＳＥは、内蔵するヒューズ（図５のＦＳ）のプログラム状態に応じてクロスヒューズ信号ＣＲＳＦＺ（動作仕様信号）を出力する。クロスヒューズ信号ＣＲＳＦＺが高レベルの時、クロスショート不良を救済するための回路が動作する。クロスラッチ回路ＣＲＳＬＴは、テストモード中に動作し、ブロック選択信号ＢＬＫＳＥＬ１に応答してクロスラッチ信号ＣＲＳＬＴＺを高レベルに設定する。クロスラッチ信号ＣＲＳＬＴＺが高レベルの時、クロスショート不良を救済するための回路が動作する。ヒューズ回路ＦＵＳＥおよびクロスラッチ回路ＣＲＳＬＴの詳細は、図５で説明する。クロスヒューズ信号ＣＲＳＦＺおよびクロスラッチ信号ＣＲＳＬＴＺのＯＲ論理は、カットヒューズ信号ＣＵＴＦ１Ｚとして出力される。

ブロック選択回路ＢＬＫＳＥＬＣは、ブロック選択信号ＤＢＬＫＳＥＬ１またはロウ冗長ヒット信号ＲＨＩＴＸ（ＲＨＩＴ０Ｘ、ＲＨＩＴ１Ｘ）を、センスアンプイネーブル信号ＳＡＥに同期してラッチし、ラッチした値をロウブロック信号ＲＢＬＫ１Ｚとして出力する。ブロック選択回路ＢＬＫＳＥＬＣの詳細は、図６で説明する。

クロス制御回路ＣＲＳＣＮＴは、ブロック選択信号ＲＢＬＫ１ＺおよびＲＢＬＫ２Ｚのオア論理であるブロック選択信号ＲＢＬＫ１２Ｚを受ける。クロス制御回路ＣＲＳＣＮＴは、カットヒューズ信号ＣＵＴＦ１Ｚが高レベルのとき、またはオールクロス信号ＡＬＬＣＲＳＺ（テスト信号）が高レベルのとき、クロス開始制御信号ＣＲＳＺＢに同期してクロスカット信号ＣＲＳＣＵＴ１Ｚを出力する。オールクロス信号ＡＬＬＣＲＳＺは、モードレジスタ１２の所定のビットをセットすることで高レベルにセットされる。オールクロス信号ＡＬＬＣＲＳＺが高レベルに設定されているとき、ヒューズ回路ＦＵＳＥおよびクロスラッチ回路ＣＲＳＬＴの設定状態に拘わりなく、全てのロウブロックＲＢＬＫ０−３で、クロスショート不良の救済動作が実施される。クロス制御回路ＣＲＳＣＮＴの詳細は、図７で説明する。

ヒューズ回路ＦＵＳＥ、クロスラッチ回路ＣＲＳＬＴおよびクロス制御回路ＣＲＳＣＮＴを、対応するロウブロックＲＢＬＫ１に隣接して配置することで、クロスヒューズ信号線ＣＲＳＦＺ、クロスラッチ信号線ＣＲＳＬＴＺ、カットヒューズ信号線ＣＵＴＦ１Ｚおよびクロスカット信号線ＣＲＳＣＵＴ１Ｚの配線長を短くできる。特に、クロスショート不良の救済動作を制御する信号線をメモリコア３２の外部から配線しなくてよいため、これ等信号線の配線領域を最小限にでき、メモリＭＥＭのチップサイズが増加することを防止できる。

ロウ制御部ＲＣＮＴ１２（タイミング制御回路）は、対応するセンスアンプ領域ＳＡＡ１２に隣接して配置されており、スイッチ制御信号ＢＴ１ＲＢＬ、ＢＬ１ＲＢＢＬおよびスイッチ制御信号ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬをそれぞれ生成する一対のＢＴ生成回路ＢＴＧＥＮ（スイッチ生成回路）と、プリチャージ制御信号ＢＲＳ１Ｒを生成するメインＢＲＳ生成回路ＭＢＲＳＧＥＮ（プリチャージ生成回路）およびサブＢＲＳ生成回路ＳＢＲＳＧＥＮ（プリチャージ生成回路）と、プリチャージ制御信号ＢＲＳ２Ｌを生成するメインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮとを有している。ＢＴ生成回路ＢＴＧＥＮの詳細は、図９に示す。メインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮの詳細は、図１０に示す。

図５は、図４に示したヒューズ回路ＦＵＳＥ（プログラム回路）およびクロスラッチ回路ＣＲＳＬＴ（仕様変更回路）の詳細を示している。図では、ロウブロックＲＢＬＫ１に対応するヒューズ回路ＦＵＳＥおよびクロスラッチ回路ＣＲＳＬＴを示している。他のロウブロックＲＢＬＫに対応するヒューズ回路ＦＵＳＥおよびクロスラッチ回路ＣＲＳＬＴも、信号線名の一部が異なることを除き、図５と同じである。

ヒューズ回路ＦＵＳＥは、内部電源線ＶＩＩと接地線ＶＳＳの間に直列に配置されたＣＭＯＳインバータと、ＣＭＯＳインバータのｎＭＯＳトランジスタのソースに接続されたヒューズＦＳ（不揮発性のプログラム部）と、ＣＭＯＳインバータの出力に接続されたラッチＬＴ１と、ラッチＬＴ１の出力およびヒューズ禁止信号ＦＤＩＳＺを受け、クロスヒューズ信号ＣＲＳＦＺを出力するＮＯＲゲートを有している。ヒューズ回路ＦＵＳＥは、メモリＭＥＭのパワーオン時に一時的に高レベルに変化するスタータ信号ＳＴＴＺに同期して、ヒューズＦＳのプログラム状態に応じた論理レベルをラッチＬＴ１にラッチする。ヒューズＦＳがカットされている場合（プログラム）、高レベルのクロスヒューズ信号ＣＲＳＦＺが出力される（第２動作仕様）。ヒューズＦＳがカットされていない場合（非プログラム）、低レベルのクロスヒューズ信号ＣＲＳＦＺが出力される（第１動作仕様）。

第２動作仕様は、後述するように、クロスショート不良の救済動作が実施される動作仕様であり、第１動作仕様は、クロスショート不良の救済動作が実施されない動作仕様である。但し、テストモード中にモードレジスタ１２の設定により、ヒューズ禁止信号ＦＤＩＳＺが高レベルに設定された場合、クロスヒューズ信号ＣＲＳＦＺは、低レベルに保持される。すなわち、ＮＯＲゲートは、ヒューズＦＳの状態に応じて出力されるクロスヒューズ信号ＣＲＳＦＺをマスクするマスク回路として動作する。これにより、後述するように、ヒューズ回路ＦＵＳＥのプログラム状態に拘わりなく、クロスラッチ回路ＣＲＳＬＴに応じてカットヒューズ信号ＣＵＴＦ１Ｚを生成できる。ヒューズ禁止信号ＦＤＩＳＺは、ロウブロックＲＢＬＫ０−３に対応する全てのヒューズ回路ＦＵＳＥに共通に供給される。

クロスラッチ回路ＣＲＳＬＴは、内部電源線ＶＩＩと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタＰ１（リセット回路）、ｎＭＯＳトランジスタＮ１およびｎＭＯＳトランジスタＮ２（マスク回路）と、ｐＭＯＳトランジスタＰ１のドレインに接続されたラッチＬＴ２とを有している。トランジスタＰ１のゲートは、テストモード中に供給されるラッチイネーブル信号ＬＥＮＸが高レベルのときにオンする。トランジスタＮ１は、ブロック選択信号ＢＬＫＳＥＬ１が高レベルのときにオンする。トランジスタＮ２は、テストモード中に供給されるラッチマスク信号ＬＭＳＫＸが高レベルのときにオンし、トランジスタＮ１のソースを接地線ＶＳＳに接続する。トランジスタＮ２は、ラッチマスク信号ＬＭＳＫＸが低レベルのときにオフし、トランジスタＮ１のソースをフローティングに設定する。これにより、ブロック選択信号ＢＬＫＳＥＬ１の受け付けは禁止される。

ラッチＬＴ２は、ラッチイネーブル信号ＬＥＮＸが低レベルのときに活性化され、入力レベル（トランジスタＰ１のドレインのレベル）をラッチし、ラッチしている値の反転レベルをクロスラッチ信号ＣＲＳＬＴＺとして出力する。入力レベルは、ブロック選択信号ＢＬＫＳＥＬ１の活性化に応答して高レベルから低レベルに変化する。ラッチＬＴ２は、ラッチイネーブル信号ＬＥＮＸが高レベルのときにリセットされ、クロスラッチ信号ＣＲＳＬＴＺを低レベルにリセットする。ラッチイネーブル信号ＬＥＮＸおよびラッチマスク信号ＬＭＳＫＸは、ロウブロックＲＢＬＫ０−３に対応する全てのクロスラッチ回路ＣＲＳＬＴに共通に供給される。このように、クロスラッチ回路ＣＲＳＬＴ（ラッチＬＴ２）は、テストモード中に、対応するブロック選択信号ＢＬＫＳＥＬ１の活性化に応答してセットされ、セット中にクロスラッチ信号ＣＲＳＬＴＺを高レベルに活性化し（第２動作仕様）、セットされていないときに第１動作仕様を示すクロスラッチ信号ＣＲＳＬＴＺを低レベルに非活性化する（第１動作仕様）。

通常動作モード中、ラッチイネーブル信号ＬＥＮＸは高レベルに保持され、クロスラッチ信号ＣＲＳＬＴＺは低レベルに保持される。テストモードにおいて、ラッチイネーブル信号ＬＥＮＸおよびラッチマスク信号ＬＭＳＫＸが低レベルおよび高レベルにそれぞれ設定された後、ブロック選択信号ＢＬＫＳＥＬ１が高レベルに活性化されると、ラッチＬＴ２に保持された論理レベルが反転し、クロスラッチ信号ＣＲＳＬＴＺは、高レベルに変化する。すなわち、テストモード中に、ロウブロックＲＢＬＫ１を擬似的にアクセスすることで、ラッチＬＴ２がセットされ、クロスラッチ信号ＣＲＳＬＴＺは高レベルに変化する。これにより、ヒューズ回路ＦＵＳＥのプログラム状態に拘わりなく、クロスショート不良の救済動作を実施できる。

テストモード中に、ロウブロックＲＢＬＫ０−３を擬似的にアクセスすることで、対応するクロスラッチ回路ＣＲＳＬＴのラッチＬＴ２がセットされ、クロスラッチ信号ＣＲＳＬＴＺは高レベルに変化する。但し、この状態でアクセステスト等を実施し、ブロック選択信号ＢＬＫＳＥＬが活性化されると、セットされていないラッチＬＴがセットされ、クロスラッチ信号ＣＲＳＬＴＺは高レベルに変化してしまう。これを防止するため、セットすべきラッチＬＴ２がセットされた後、ラッチマスク信号ＬＭＳＫＸは低レベルに設定される。これ以降、ラッチＬＴ２が、ブロック選択信号ＢＬＫＳＥＬ（図５ではＢＬＫＳＥＬ１）により誤ってセットされることを防止できる。クロスラッチ回路ＣＲＳＬＴの動作は、図１３に示す。

上述したように、オア回路ＯＲにより、カットヒューズ信号ＣＵＴＦ１Ｚは、クロスヒューズ信号ＣＲＳＦＺまたはクロスラッチ信号ＣＲＳＬＴＺのいずれかが高レベルのときに高レベルに活性化される。高レベルのカットヒューズ信号ＣＵＴＦＺ１により、対応するロウブロックＲＢＬＫ１においてクロスショート不良の救済動作が実施される。

図６は、図４に示したブロック選択回路ＢＬＫＳＥＬＣの詳細を示している。図では、ロウブロックＲＢＬＫ１に対応するブロック選択回路ＢＬＫＳＥＬＣを示している。他のロウブロックＲＢＬＫに対応するブロック選択回路ＢＬＫＳＥＬＣも、信号線名の一部が異なることを除き、図６と同じである。

ブロック選択回路ＢＬＫＳＥＬＣは、ラッチＬＴ３と、ブロック選択信号ＤＢＬＫＳＥＬ１またはロウ冗長ヒット信号ＲＨＩＴ０Ｘ、ＲＨＩＴ１ＸをラッチＬＴ３に供給するためのスイッチＳＷ１と、ラッチＬＴ３およびスイッチＳＷ１の動作を制御する論理回路ＬＧ１を有している。論理回路ＬＧ１は、センスアンプイネーブル信号ＳＡＥの正パルスに応答して負パルスのロウブロックパルス信号ＲＢＬＫＳＰＺを出力する。遅延回路ＤＬＹ１は、センスアンプイネーブル信号ＳＡＥの立ち下がりエッジを遅らせる機能を有する。このため、ロウブロックパルス信号ＲＢＬＫＳＰＺの立ち上がりエッジは、遅延回路ＤＬＹ１によりセンスアンプイネーブル信号ＳＡＥの立ち下がりエッジより遅れて生成される。

スイッチＳＷ１は、ロウブロックパルス信号ＲＢＬＫＳＰＺが高レベルのときにオンする。ラッチＬＴ３は、ロウブロックパルス信号ＲＢＬＫＳＰＺが高レベルのときにインバータとして動作し、ロウブロックパルス信号ＲＢＬＫＳＰＺの立ち下がりエッジに同期して受けている論理レベルをラッチする。そして、ラッチＬＴ３の出力からロウブロック信号ＲＢＬＫ１Ｚが出力される。

論理回路ＬＧ１は、高レベルのクロス禁止信号ＣＲＳＤＩＳＺを受けているとき、ロウブロックパルス信号ＲＢＬＫＳＰＺを低レベルに設定する。このとき、ラッチＬＴ３は、入力されているレベルに応じたロウブロック信号ＲＢＬＫ１Ｚを出力する。クロス禁止信号ＣＲＳＤＩＳＺは、全てのロウブロックＲＢＬＫ０−３でクロスショート不良の救済動作を禁止するときに高レベルに設定される。クロスショート不良の救済動作は、クロス禁止信号ＣＲＳＤＩＳＺによりクロス開始制御信号ＣＲＳＺＡ、ＣＲＳＺＢを低レベルに設定する
ことで禁止される。このため、ロウブロック信号ＲＢＬＫ１Ｚの論理レベルが、高レベルのクロス禁止信号ＣＲＳＤＩＳＺにより不定になっても不具合は生じない。スタータ信号ＳＴＴＺ、ＳＴＴＩＺは、ラッチＬＴ３を初期化するために、メモリＭＥＭのパワーオン時に一時的に高レベルに変化する。

ロウ冗長ヒット信号ＲＨＩＴ０Ｘ、ＲＨＩＴ１Ｘは、図示しない冗長ヒューズ回路および冗長制御回路により、他のロウブロックＲＢＬＫの不良アドレスがアクセスされたときに低レベルに活性化される。すなわち、例えば、ロウブロックＲＢＬＫ１の冗長ワード線は、他のロウブロックＲＢＬＫ０、２−３のワード線ＷＬを救済するために使用される。各ロウブロックＲＢＬＫ０−３は、他のロウブロックＲＢＬＫの不良を救済するための２本の冗長ワード線を有している。ロウ冗長ヒット信号ＲＨＩＴ０Ｘ、ＲＨＩＴ１Ｘは、対応するロウブロックＲＢＬＫの冗長ワード線が選択されるときに、それぞれ活性化される。

図７は、図4に示したクロス制御回路ＣＲＳＣＮＴ（動作信号生成回路）の詳細を示している。図では、ロウブロックＲＢＬＫ１に対応するクロス制御回路ＣＲＳＣＮＴを示している。他のロウブロックＲＢＬＫに対応するクロス制御回路ＣＲＳＣＮＴも、信号線名の一部が異なることを除き、図７と同じである。

クロス制御回路ＣＲＳＣＮＴは、論理回路ＬＧ２、レベルシフタＬＳＦＴおよびアンド回路ＡＮＤを有している。論理回路ＬＧ２は、クロス開始制御信号ＣＲＳＺＡが高レベル、カットヒューズ信号ＣＵＴＦ１Ｚまたはオールクロス信号ＡＬＬＣＲＳＺが高レベル、およびロウブロック信号ＲＢＬＫ１２Ｚが高レベルのときに、クロス開始制御信号ＣＲＳＺＢの負パルスに同期して正パルスＣＲＳＰＺを出力する。レベルシフタＬＳＦＴは、論理回路ＬＧ２から出力される信号の高レベル（ＶＩＩ）および低レベル（ＶＳＳ）を、昇圧電圧ＶＰＰおよび負電圧ＶＮＮにそれぞれ変換する。アンド回路ＡＮＤは、論理回路ＬＧ２からの出力信号ＣＲＳＰＺの論理レベルを反転したクロスカット信号ＣＲＳＣＵＴ１Ｚを出力する。クロスカット信号ＣＲＳＣＵＴＺ（ＣＲＳＣＵＴ１Ｚ−３Ｚ）は、スイッチ制御信号ＢＴ（図９では、ＢＴ１ＲＢＬ、ＢＬ１ＲＢＢＬ、ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬ）およびプリチャージ制御信ＢＲＳ（図１０では、ＢＲＳ１Ｒ、ＢＲＳ２Ｌ）の生成タイミングを変更するために、ロウ制御部ＲＣＮＴ（ＲＣＮＴ１２またはＲＣＮＴ０、ＲＣＮＴ０１、ＲＣＮＴ２３、ＲＣＮＴ３）に供給される。スタータ信号ＳＴＴＸは、メモリＭＥＭのパワーオン時に一時的に低レベルに変化する。

図８は、図１に示した内部モード制御回路３０および図７に示したクロス制御回路ＣＲＳＣＮＴの動作を示している。図８は、対応するロウブロック信号ＲＢＬＫ１２Ｚが高レベルＨに活性化されているときの動作を示している。クロス制御回路ＣＲＳＣＮＴは、クロス開始制御信号ＣＲＳＺＡ（モード制御信号）が低レベルに非活性化されているときに、カットヒューズ信号ＣＵＴＦ１Ｚのレベルに拘わらず低レベルのクロスカット信号ＣＲＳＣＵＴ１Ｚ（第１動作仕様を示す動作制御信号）を出力する（図８（ａ））。メモリＭＥＭは、チップイネーブル信号／ＣＥ１が高レベルに非活性化されると、アクティブ状態ＡＣＴからスタンバイ状態ＳＴＢＹ（セルフリフレッシュ状態）に変化する（図８（ｂ））。

内部モード制御回路３０は、チップイネーブル信号／ＣＥ１が高レベルの間、リフレッシュ要求信号ＲＲＥＱに同期してクロス開始制御信号ＣＲＳＺＢを所定の期間低レベルに設定する（図８（ｃ））。内部モード制御回路３０は、スタンバイ状態ＳＴＢＹに３回のリフレッシュ要求信号ＲＲＥＱを受けたとき、クロス開始制御信号ＣＲＳＺＡを高レベルに設定する（図８（ｄ））。すなわち、クロス開始制御信号ＣＲＳＺＡは、アクティブ期間ＡＣＴからスタンバイ期間ＳＴＢＹに切り替わった後、所定の時間後に活性化される。

メモリＭＥＭをアクセスするシステムが、メモリＭＥＭを一時的にスタンバイ期間ＳＴＢＹに設定し、その後アクセス動作を続ける場合、クロスショート不良の救済動作を実施する必要はない。これは、アクセス動作が実行されるアクティブ期間ＡＣＴが支配的な場合、クロスショート不良の救済動作を実施しても、電流の削減効率が相対的に低いためである。これにより、スタンバイ期間ＳＴＢＹが一時的である場合に、設定救済動作のために回路が動作することを防止でき、消費電流を削減できる。なお、クロス開始制御信号ＣＲＳＺＡの活性化タイミングは、システムの仕様に合わせて決められる。例えば、システムがスタンバイ期間ＳＴＢＹを常に長い期間設定する場合、クロス開始制御信号ＣＲＳＺＡの活性化タイミングは、スタンバイ期間ＳＴＢＹに切り替わった直後でもよい。

クロス開始制御信号ＣＲＳＺＡの高レベルへの変化に同期して、図７に示したクロス制御回路ＣＲＳＣＮＴの論理回路ＬＧ２は、出力信号ＣＲＳＰＺのレベルをクロス開始制御信号ＣＲＳＺＢに同期して変化可能な状態になる。カットヒューズ信号ＣＵＴＦ１Ｚが高レベル（”Ｈ”）に活性化されている場合、クロス制御回路ＣＲＳＣＮＴは、クロス開始制御信号ＣＲＳＺＢに同期して高レベルのクロスカット信号ＣＲＳＣＵＴ１Ｚ（第２動作仕様を示す動作制御信号）を出力する（図８（ｅ））。なお、カットヒューズ信号ＣＵＴＦ１Ｚが非活性化されている場合、すなわち、クロスショート不良の救済動作が実施されない場合、クロスカット信号ＣＲＳＣＵＴ１Ｚは低レベルに保持される（第１動作仕様を示す動作制御信号）。

図９は、図４に示したＢＴ生成回路ＢＴＧＥＮの詳細を示している。図では、ロウブロックＲＢＬＫ１に対応するＢＴ生成回路ＢＴＧＥＮを示している。他のロウブロックＲＢＬＫに対応するＢＴ生成回路ＢＴＧＥＮも、信号線名の一部が異なることを除き、図９と同じである。図中の論理ゲートのうち電源を明示していない論理ゲートの電源は、昇圧電源線ＶＰＰに接続されている。

ブロック選択信号ＢＬＫＳＥＬ１は、図４に示した互いに隣接する一対のロウブロックＲＢＬＫ（図４では、ＲＢＬＫ１−２）のうち、アクセス動作が実行されるロウブロックＲＢＬＫ（この例では、ＲＢＬＫ１）用の信号である。ブロック選択信号ＢＬＫＳＥＬ２は、一対のロウブロックＲＢＬＫのうち、アクセス動作が実行されないロウブロックＲＢＬＫ（この例では、ＲＢＬＫ２）用の信号である。

ＢＴ生成回路ＢＴＧＥＮは、スイッチ制御信号ＢＴＢＬ、ＢＴＢＢＬ（例えば、ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬ）を、動作状態に応じて高レベルＶＯＯ、ＶＰＰまたは低レベルＶＳＳ、ＶＮＮ、ＶＭＵＸのいずれかに設定する。例えば、電圧ＶＯＯは２Ｖ、電圧ＶＰＰは２．８Ｖ、電圧ＶＳＳは０Ｖ、電圧ＶＮＮは−０．３５Ｖ、電圧ＶＭＵＸは０．７Ｖである。電圧ＶＰＰは、外部電源電圧ＶＤＤ（例えば１．８Ｖ）を用いて図示しない昇圧回路により生成される。電圧ＶＮＮは、外部電源電圧ＶＤＤを用いて図示しない負電圧生成回路により生成される。電圧ＶＭＵＸは、ダイオード接続したｎＭＯＳトランジスタにより生成される。

スイッチ制御信号ＢＴ１ＲＢＬは、ｐＭＯＳトランジスタＰ３、Ｐ４またはｎＭＯＳトランジスタＮ３、Ｎ４のいずれかがオンすることで、電圧ＶＯＯ、ＶＰＰ、ＶＭＵＸまたはＶＣＲＳＢＬに設定される。スイッチ制御信号ＢＴ１ＲＢＢＬは、ｐＭＯＳトランジスタＰ５、Ｐ６またはｎＭＯＳトランジスタＮ５、Ｎ６のいずれかがオンすることで、電圧ＶＯＯ、ＶＰＰ、ＶＭＵＸまたはＶＣＲＳＢＢＬに設定される。電圧ＶＣＲＳＢＬ、ＶＣＲＳＢＢＬは、ｎＭＯＳトランジスタＮ９−Ｎ１２により、電圧ＶＳＳ、ＶＮＮのいずれかに設定される。電圧ＶＣＲＳは、ｎＭＯＳトランジスタＮ７−８により、電圧ＶＳＳ、ＶＮＮのいずれかに設定される。

制御信号ＭＵＸＣは、アクセス動作が実行されるロウブロックＲＢＬＫ（例えば、ＲＢＬＫ１）に対応するスイッチ制御信号ＢＴＢＬ、ＢＴＢＢＬ（例えば、ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬ）を低レベルＶＭＵＸに設定するときに低レベルに変化する。制御信号ＢＴＸＢＳＴは、アクセス動作が実行されるロウブロックＲＢＬＫ（例えば、ＲＢＬＫ１）に対応するスイッチ制御信号ＢＴＢＬ、ＢＴＢＢＬ（例えば、ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬ）を高レベルＶＰＰに設定するときに低レベルに変化する。制御信号ＭＵＸＢＬＯＦＦＸ、ＭＵＸＢＢＬＯＦＦＸは、アクセス動作が実行されないロウブロックＲＢＬＫ（例えば、ＲＢＬＫ２）に対応するスイッチ制御信号ＢＴＢＬ、ＢＴＢＢＬ（例えば、ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬ）を低レベルＶＳＳに設定するときに低レベルに変化する。スタータ信号ＳＴＴＰＸは、メモリＭＥＭのパワーオン時に一時的に低レベルに変化する。ＢＴ生成回路ＢＴＧＥＮの動作の詳細は、図１２で説明する。

図１０は、図４に示したメインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮの詳細を示している。図では、ロウブロックＲＢＬＫ１−２に共有されるセンスアンプ領域ＳＡＡ１２に対応するＢＲＳ生成回路ＭＢＲＳＧＥＮ、ＳＢＲＳＧＥＮを示している。他のセンスアンプ領域ＳＡＡに対応するＢＲＳ生成回路ＭＢＲＳＧＥＮ、ＳＢＳＧＥＮも、信号線名の一部が異なることを除き、図１０と同じである。

メインＢＲＳ生成回路ＭＢＲＳＧＥＮは、オア回路であり、ブロック選択信号ＢＬＫＳＥＬ１（またはＢＬＫＳＥＬ２）およびクロスカット信号ＣＲＳＣＵＴ１Ｚ（またはＣＲＳＣＵＴ２Ｚ）の少なくとも一方が高レベルのときに、高レベルのプリチャージ制御信号ＢＲＳｍ（ＢＲＳｍ１またはＢＲＳｍ２）を出力する。

サブＢＲＳ生成回路ＳＢＲＳＧＥＮは、プリチャージ制御信号ＢＲＳｍ（ＢＲＳｍ１またはＢＲＳｍ２）の論理を反転し、プリチャージ制御信号ＢＲＳ（ＢＲＳ１ＲまたはＢＲＳ２Ｌ）として出力する。但し、クロスカット信号ＣＲＳＣＵＴ１Ｚ（またはＣＲＳＣＵＴ２Ｚ）が高レベルのとき、プリチャージ制御信号ＢＲＳ１Ｒ（またはＢＲＳ２Ｌ）の低レベルは、負電圧ＶＮＮに設定される。クロスカット信号ＣＲＳＣＵＴ１Ｚ（またはＣＲＳＣＵＴ２Ｚ）が低レベルのとき、プリチャージ制御信号ＢＲＳ１Ｒ（またはＢＲＳ２Ｌ）の低レベルは、接地電圧ＶＳＳに設定される。なお、クロスカット信号ＣＲＳＣＵＴ１Ｚ、ＣＲＳＣＵＴ２Ｚのオア論理であるオア信号ＢＢＲＳＯＲは、図２に示したセンスアンプ活性化信号ＰＳＡ、ＮＳＡを、センスアンプＳＡの非動作時にプリチャージ電圧ＶＰＲに設定するために使用される。

図１１は、図１０に示したメインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮの動作を示している。波形（Ａ）、（Ｃ）は、クロスショート不良を救済するロウブロックＲＢＬＫに対応する回路ＭＢＲＳＧＥＮ、ＳＢＲＳＧＥＮの動作を示している（第２動作仕様ＳＰＥＣ２）。波形（Ｂ）、（Ｄ）は、クロスショート不良がないロウブロックＲＢＬＫに対応する回路ＭＢＲＳＧＥＮ、ＳＢＲＳＧＥＮの動作を示している（第１動作仕様ＳＰＥＣ１）。また、波形（Ａ）、（Ｂ）は、アクセス動作が実行されるロウブロック（ＡＣＴＢＬＫ）に対応する回路ＭＢＲＳＧＥＮ、ＳＢＲＳＧＥＮの動作を示している。波形（Ｃ）、（Ｄ）は、アクセス動作が実行されないロウブロック（ＳＴＢＹＢＬＫ）に対応する回路ＭＢＲＳＧＥＮ、ＳＢＲＳＧＥＮの動作を示している。

図１０で説明したように、プリチャージ制御信号ＢＲＳｍ（ＢＲＳｍ１またはＢＲＳｍ２）は、ブロック選択信号ＢＬＫＳＥＬ（ＢＬＫＳＥＬ１またはＢＬＫＳＥＬ２）またはクロスカット信号ＣＲＳＣＵＴＺ（ＣＲＳＣＵＴ１ＺまたはＣＲＳＣＵＴ２Ｚ）の一方が高レベルのときに、高レベルに変化する。プリチャージ制御信号ＢＲＳ（例えば、ＢＲＳ１ＲまたはＢＲＳ２Ｌ）は、プリチャージ制御信号ＢＲＳｍの論理を反転した信号である。ブロック選択信号ＢＬＫＳＥＬの高レベル期間は、アクセス動作が実行される期間である。

クロスショート不良を救済するロウブロックＲＢＬＫ（第２動作仕様ＳＰＥＣ２で動作する）では、プリチャージ制御信号ＢＲＳは、アクセス動作の前後（メモリセルＭＣがアクセスされない期間）で負電圧ＶＮＮに設定される（図１１（ａ、ｂ））。図３に示したプリチャージ回路ＰＲＥのｎＭＯＳトランジスタはオフし、ビット線ＢＬ、／ＢＬはプリチャージ電圧線ＶＰＲから切り離され、フローティング状態に設定される。これにより、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にリーク不良（クロスショート不良）がある場合にも、リーク電流は流れない。すなわち、クロスショート不良の救済動作が実施される。

また、アクセス動作の直前と直後（ワード線ＷＬの活性化期間の前後）に、プリチャージ制御信号ＢＲＳが高レベルに変化する（図１１（ｃ、ｄ））。これにより、プリチャージ回路ＰＲＥのｎＭＯＳトランジスタがオンし、ビット線ＢＬ、／ＢＬがプリチャージ電圧ＶＰＲにプリチャージされる。アクセス動作中（ワード線ＷＬの活性化中）、プリチャージ制御信号ＢＲＳは、接地電圧ＶＳＳに設定される（図１１（ｅ））。この期間、プリチャージ回路ＰＲＥはオフし、ビット線ＢＬ、／ＢＬは、メモリセルＭＣから読み出される電荷に依存する電圧またはセンスアンプＳＡで増幅された電圧に変化する。

クロスショート不良を救済するロウブロックＲＢＬＫ（例えば、ＲＢＬＫ１）と対を構成するロウブロックＲＢＬＫ（ＲＢＬＫ２）がアクセスされる場合、ロウブロックＲＢＬＫ１に対応するプリチャージ制御信号ＢＲＳは、アクセス期間中に高レベルＶＯＯに設定される（図１１（ｆ））。すなわち、ビット線ＢＬ、／ＢＬは、隣接するロウブロックＲＢＬＫ２がアクセスされる期間に、プリチャージ電圧ＶＰＲに設定される。

一方、クロスショート不良がないロウブロックＲＢＬＫ（すなわち、クロスショート不良を救済しない第１動作仕様ＳＰＥＣ１で動作するロウブロックＲＢＬＫ）では、クロスカット信号ＣＲＳＣＵＴＺは、常に低レベル”Ｌ”に保持される（図１１（ｇ、ｈ））。このため、アクセス動作が実行されるロウブロックＲＢＬＫでは、プリチャージ制御信号ＢＲＳは、メモリセルＭＣがアクセスされない期間に高レベルＶＯＯに設定され（図１１（ｉ、ｊ））、メモリセルＭＣがアクセスされる期間に接地電圧ＶＳＳに設定される（図１１（ｋ））。アクセス動作が実行されないウブロックＲＢＬＫでは、プリチャージ制御信号ＢＲＳは、常に高レベルＶＯＯに設定される（図１１（ｌ））。プリチャージ制御信号ＢＲＳが高レベルＶＯＯのとき、ビット線ＢＬ、／ＢＬは、プリチャージ電圧線ＶＰＲに接続される。このように、メインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮは、ヒューズ回路ＦＵＳＥまたはクロスラッチ回路ＣＲＳＬＴからのクロスカット信号ＣＲＳＣＵＴ１Ｚ（動作仕様信号）に応じてプリチャージ制御信号ＢＲＳの出力タイミングを変更する。

図１２は、図４に示したロウ制御部ＲＣＮＴ１２の動作を示している。なお、他のロウ制御部ＲＣＮＴの動作は、信号線名の一部が異なることを除き、図１２と同じである。この動作は、図５のヒューズＦＳをカットした状態を示し、あるいは、テストモードにおいて図５のクロスラッチ回路ＣＲＳＬＴのラッチＬＴ２をセット（ＣＲＳＬＴＺ信号が高レベル）した状態を示している（第２動作仕様）。テストモードでは、クロスラッチ回路ＣＲＳＬＴにより、ヒューズＦＳをカットする前に、擬似的にヒューズＦＳをカットした状態を設定できる。

この例では、クロスショート不良を救済するロウブロックＲＢＬＫ１でアクセス動作（セルフリフレッシュ動作）が実行される。リフレッシュされるメモリセルＭＣはビット線ＢＬに接続されており、ビット線／ＢＬは、リファレンス電圧線として機能する。セルフリフレッシュ動作は、スタンバイ期間ＳＴＢＹにメモリＭＥＭの内部で自動的に実行されるリフレッシュ動作である。このため、スタンバイ期間ＳＴＢＹは、セルフリフレッシュ期間とも称する。リフレッシュ要求信号ＲＲＥＱに示した”４”は、図８に示したように、スタンバイ期間ＳＴＢＹに切り替わってから４番目のリフレッシュ要求信号ＲＲＥＱであることを示している。すなわち、図１２は、クロスショート不良の救済動作が実施される状態を示している。なお、プリチャージ制御信号ＢＲＳ１Ｒ、ＢＲＳ２Ｌの波形は、図１１の波形（Ａ）、（Ｃ）と同じため、説明は省略する。

図８に示したように、クロス開始制御信号ＣＲＳＺＢおよびクロスカット信号ＣＲＳＣＵＴ１Ｚは、リフレッシュ要求信号ＲＲＥＱに同期して所定の期間低レベルに変化する（図１２（ａ））。基本タイミング信号ＲＡＳＺもリフレッシュ要求信号ＲＲＥＱに同期して所定の期間高レベルに変化する（図１２（ｂ））。基本タイミング信号ＲＡＳＺの高レベル期間は、ワード線ＷＬの活性化期間であり、メモリセルＭＣの記憶ノード（キャパシタ）がビット線ＢＬに接続される期間である。センスアンプイネーブル信号ＳＡＥは、基本タイミング信号ＲＡＳＺに応答して所定の期間高レベルに変化する（図１２（ｃ））。センスアンプイネーブル信号ＳＡＥの高レベル期間は、センスアンプＳＡが活性化され、増幅動作を実施する期間である。

図は、ロウブロックＲＢＬＫ１の最後のワード線ＷＬに接続されたメモリセルＭＣのセルフリフレッシュ動作が実行される例を示している。セルフリフレッシュ動作の実行により図１に示したリフレッシュアドレスカウンタ２２がカウント動作し、リフレッシュアドレス信号ＲＲＡＤは、例えば、ロウブロックＲＢＬＫ２を示すアドレスに切り替わる。このため、ブロック選択信号ＤＢＬＫＳＥＬ１およびロウブロック信号ＲＢＬＫ１Ｚは、セルフリフレッシュ動作後に順次に低レベルに非活性化される（図１２（ｄ、ｅ））。ロウブロックパルス信号ＲＢＬＫＳＰＺは、センスアンプイネーブル信号ＳＡＥに同期して所定の期間高レベルに変化する（図１２（ｆ））。ブロック選択信号ＢＬＫＳＥＬ１は、基本タイミング信号ＲＡＳＺの立ち上がりエッジに同期して高レベルに変化し、センスアンプイネーブル信号ＳＡＥの立ち下がりエッジに同期して低レベルに変化する（図１２（ｇ））。

ロウブロックＲＢＬＫ１に対応するスイッチ制御信号ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬおよびロウブロックＲＢＬＫ２に対応するスイッチ制御信号ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬは、クロスカット信号ＣＲＳＣＵＴ１Ｚの低レベルへの変化に同期して低レベルＶＮＮから高レベルＶＯＯに変化する（図１２（ｈ、ｉ、ｊ、ｋ）。ロウブロックＲＢＬＫ２に対応するスイッチ制御信号ＢＴ２ＬＢＬは、図９に示した制御信号ＭＵＸＢＬＯＦＦＸの立ち下がりエッジに同期して高レベルＶＯＯから低レベルＶＳＳに変化する（図１２（ｌ））。これにより、アクセスされるロウブロックＲＢＬＫ１のビット線ＢＬに対応するロウブロックＲＢＬＫ２のビット線ＢＬは、低レベルＶＳＳのスイッチ制御信号ＢＴ２ＬＢＬによりセンスアンプＳＡから切り離される。ロウブロックＲＢＬＫ１のワード線ＷＬ（図示せず）は、スイッチ制御信号ＢＴ２ＬＢＬが低レベルに変化した後に高レベルに活性化される。

ロウブロックＲＢＬＫ２に対応するスイッチ制御信号ＢＴ２ＬＢＢＬは、図９に示した制御信号ＭＵＸＢＢＬＯＦＦＸの立ち下がりエッジに同期して高レベルＶＯＯから低レベルＶＳＳに変化する（図１２（ｍ））。アクセスされるロウブロックＲＢＬＫ１のビット線／ＢＬ（リファレンス電圧）に対応するロウブロックＲＢＬＫ２のビット線／ＢＬは、低レベルＶＳＳのスイッチ制御信号ＢＴ２ＬＢＬにより、ビット線ＢＬより遅れてセンスアンプＳＡから切り離される。メモリセルＭＣからビット線ＢＬにデータ（電荷）が読み出されるときに、リファレンス電圧線として機能するロウブロックＲＢＬＫ２のビット線／ＢＬを長い期間、ロウブロックＲＢＬＫ１のビット線／ＢＬに接続することで、ロウブロックＲＢＬＫ１のビット線／ＢＬのカップリングノイズを最小限に抑えることができる。これにより、読み出しマージンを向上できる。

一方、高レベルＶＯＯのスイッチ制御信号ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬにより、メモリセルＭＣから読み出された電荷は、ビット線ＢＬを介してセンスアンプＳＡまで伝達される。セルフリフレッシュ動作が実行されるロウブロックＲＢＬＫ１のスイッチ制御信号ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬは、制御信号ＭＵＸＣの立ち下がりエッジに同期して低レベルＶＭＵＸに一時的に変化し、制御信号ＢＴＸＢＳＴの立ち下がりエッジに同期して高レベルＶＰＰに変化する（図１２（ｎ、ｏ））。低レベルＶＭＵＸの期間は、センスアンプＳＡが増幅動作を開始する期間である。センスアンプＳＡが増幅動作を開始するときに、センスアンプＳＡとロウブロックＲＢＬＫ１とを一時的に切り離すことで、センスアンプＳＡに接続されるビット線ＢＬ、／ＢＬの負荷を減らすことができる。これにより、センスアンプＳＡの増幅動作は速くなり、読み出しマージンも向上する。

セルフリフレッシュ動作が完了した後、ブロック選択信号ＢＬＫＳＥＬ１の低レベルへの変化に同期して、スイッチ制御信号ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬ、ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬは、高レベルＶＯＯに変化する（図１２（ｐ、ｑ、ｒ、ｓ））。このとき、プリチャージ制御信号ＢＲＳ１Ｒ、ＢＲＳ２Ｌは、高レベルＶＯＯに保持されている。このため、ロウブロックＲＢＬＫ１−２のビット線ＢＬ、／ＢＬおよびセンスアンプＳＡの入出力ノードは、プリチャージ電圧ＶＰＲに設定される。この後、クロスカット信号ＣＲＳＣＵＴ１Ｚの高レベルへの変化に同期して、スイッチ制御信号ＢＴ２ＬＢＬ、ＢＴ２ＬＢＢＬ、ＢＴ１ＲＢＬ、ＢＴ１ＲＢＢＬは、高レベルＶＯＯから低レベルＶＮＮに変化する（図１２（ｔ、ｕ、ｖ、ｗ）。ロウブロックＲＢＬＫ１−２のビット線ＢＬ、／ＢＬは、センスアンプＳＡと切り離される。これにより、セルフリフレッシュ動作が実行されない期間に、センスアンプＳＡに供給されるセンスアンプ活性化信号ＰＳＡ、ＮＳＡのプリチャージ電圧ＶＰＲのリーク成分が、ロウブロックＲＢＬＫ１−２のビット線ＢＬ、／ＢＬに伝達されることを防止できる。したがって、ビット線ＢＬ、／ＢＬを介してワード線ＷＬとセンスアンプ活性化信号線ＰＳＡ、ＮＳＡの間にリーク電流が流れることを防止できる。すなわち、クロスショート不良の救済動作が実施される。

図１３は、図４に示したロウ制御部ＲＣＮＴ１２の別の動作を示している。この動作は、図５のヒューズＦＳがカットされていない状態を示し、あるいは、テストモードにおいて図５のクロスラッチ回路ＣＲＳＬＴのラッチＬＴ２がリセット（クロスラッチ信号ＣＲＳＬＴＺが低レベル）された状態を示している（第１動作仕様）。第１動作仕様では、メモリセルＭＣがアクセスされない期間（クロス開始制御信号ＣＲＳＺＢの高レベル期間）、プリチャージ制御信号ＢＲＳおよびスイッチ制御信号ＢＴは、高レベルＶＯＯに設定される。メモリセルＭＣがアクセスされる期間（クロス開始制御信号ＣＲＳＺＢの低レベル期間）の波形は、図１２と同じである。このように、メインＢＲＳ生成回路ＭＢＲＳＧＥＮおよびサブＢＲＳ生成回路ＳＢＲＳＧＥＮは、動作仕様信号（クロスヒューズ信号ＣＲＳＦＺおよびクロスラッチ信号ＣＲＳＬＴＺ）に応じてプリチャージ制御信号ＢＲＳの出力タイミングを変更する。ＢＴ生成回路ＢＴＧＥＮは、動作仕様信号に応じてスイッチ制御信号ＢＴの出力タイミングを変更する。

図１４は、第1の実施形態の半導体メモリＭＥＭの動作を示している。この動作は、図１２と同様に、図５のヒューズＦＳをカットした状態を示し、あるいは、テストモードにおいて図５のラッチＬＴ２をセット（ＣＲＳＬＴＺ信号が高レベル）した状態を示している。この例では、ロウブロックＲＢＬＫ０−２は、クロスショート不良があるため（図中のＸ印）、クロスショート不良の救済動作が実施される。ロウブロックＲＢＬＫ３は、クロスショート不良がないため（図中の丸印）、クロスショート不良の救済動作は実施されない。

チップイネーブル信号／ＣＥ１が低レベルの期間は、アクセス動作（読み出し動作ＲＤ、書き込み動作ＷＲまたはリフレッシュ動作ＲＥＦ）が実行可能なアクティブ期間ＡＣＴＰ（図８のアクティブ状態ＡＣＴ）である。擬似ＳＲＡＭタイプのＦＣＲＡＭでは、外部からのリフレッシュ要求を受けず、リフレッシュ動作ＲＥＦは、内部リフレッシュ要求ＲＲＥＱのみに応答して実行される。チップイネーブル信号／ＣＥ１が高レベルの期間は、セルフリフレッシュ動作ＳＲＥＦのみを実行するセルフリフレッシュ期間ＳＲＥＦＰ（図８のスタンバイ状態ＳＴＢＹ）である。

まず、アクティブ期間ＡＣＴＰに、ロウブロックＲＢＬＫ１のアクセス動作（ビット線ＢＬに接続されたメモリセルＭＣをアクセス）およびロウブロックＲＢＬＫ２のアクセス動作（ビット線ＢＬに接続されたメモリセルＭＣをアクセス）が順次に実行される。アクティブ期間ＡＣＴＰでは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−３Ｌ、ＢＲＳ０Ｒ−３Ｒ）およびスイッチ制御信号ＢＴ（ＢＴ０ＬＢＬ−ＢＴ３ＬＢＬ、ＢＴ０ＬＢＢＬ−ＢＴ３ＬＢＢＬ、ＢＴ０ＲＢＬ−ＢＴ３ＲＢＬ、ＢＴ０ＲＢＢＬ−ＢＴ３ＲＢＢＬ）は、アクセス動作が実行されないときに高レベルＶＯＯに設定される。これにより、プリチャージ回路ＰＲＥはオンし、ビット線ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲに設定される。接続スイッチＢＴはオンし、各ロウブロックＲＢＬＫ０−３のビット線ＢＬ、／ＢＬは、センスアンプＳＡに接続される。アクティブ期間ＡＣＴＰでは、アクセス動作に伴う消費電流が支配的なため、クロスショート不良の救済動作は実施されない。

不良のロウブロックＲＢＬＫ０−２におけるアクセス動作中のスイッチ制御信号ＢＴおよびプリチャージ制御信号ＢＲＳの波形は、開始レベルおよび終了レベルが低レベルＶＮＮでなく高レベルＶＯＯであることを除き、セルフリフレッシュ動作ＳＲＥＦの波形と同じである。すなわち、アクセス動作を実行するロウブロックＲＢＬＫでは、プリチャージ制御信号ＢＲＳは、アクセス動作中にプリチャージ動作を禁止するために低レベルＶＳＳに変化する。スイッチ制御信号ＢＴは、センスアンプＳＡが動作を開始するときに一時的に低レベルＶＭＵＸ（図１２）に変化し、その後センスアンプＳＡが活性化されている間、高レベルＶＰＰに設定される。アクセス動作を実行するロウブロックＲＢＬＫに隣接するロウブロックＲＢＬＫでは、アクセスされるビット線ＢＬに対応するスイッチ制御信号ＢＴは、リファレンスビット線／ＢＬに対応するスイッチ制御信号ＢＴより早く低レベルＶＳＳに変化する。

次に、セルフリフレッシュ期間ＳＲＥＦＰでは、例えば、ロウブロックＲＢＬＫ１−２のセルフリフレッシュ動作ＳＲＥＦが順次に実行される。セルフリフレッシュ動作ＳＲＥＦの波形は、図１２と同じである。アクセス動作に関与しないプリチャージ制御信号ＢＲＳ０Ｌ、０Ｒおよびスイッチ制御信号ＢＴ０ＬＢＬ、ＢＴ０ＬＢＢＬは、クロス不良に伴うワード線ＷＬとビット線ＢＬ（または／ＢＬ）の間のリーク電流、およびワード線ＷＬとセンスアンプ活性化信号線ＰＳＡ、ＮＳＡの間にリーク電流をなくすため、低レベルＶＮＮに設定される。なお、不良のないロウブロックＲＢＬＫ３は、上記リーク電流がないため、プリチャージ制御信号ＢＲＳ３Ｌ、３Ｒおよびスイッチ制御信号ＢＴ３ＬＢＬ、ＢＴ３ＬＢＢＬ、ＢＴ３ＲＢＬ、ＢＴ３ＲＢＢＬの波形は、アクティブ期間ＡＣＴＰとセルフリフレッシュ期間ＳＲＥＦＰとで互いに同じである。具体的には、これ等信号は、隣接するロウブロックＲＢＬＫ２のアクセス動作期間を除き、高レベルＶＯＯに設定される。

図１５は、第１の実施形態のテストシステムを示している。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。ＬＳＩテスタＴＥＳＴは、チップイネーブル信号／ＣＥ１、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。なお、ＬＳＩテスタＴＥＳＴによるテストは、パッケージングされたメモリＭＥＭに対して実施してもよい。

図１６は、第１の実施形態におけるテストモードでの動作を示している。図１６の動作は、図１５に示したテストシステムにより実施される。すなわち、コマンド信号ＣＭＤおよびアドレス信号ＡＤ等のメモリＭＥＭの入力信号は、ＬＳＩテスタＴＥＳＴから出力される。モードレスジタ設定コマンドＭＲＳとともにメモリＭＥＭに供給されるアドレス信号ＡＤは、モードレジスタ１２内の所定のビットを設定する。

まず、テスタＴＥＳＴは、コマンドＭＲＳとともに、モードレジスタ１２内のセルフリフレッシュビットＳＳＴＰをリセットする値を出力する（図１６（ａ））。ビットＳＳＴＰのリセットにより、例えば、リフレッシュ要求生成回路２０によるリフレッシュ要求信号ＲＲＥＱの生成が禁止され、メモリＭＥＭのセルフリフレッシュ動作は停止する。なお、セルフリフレッシュ動作を停止するために、ビットＳＳＴＰのセットに応答してモードレジスタ１２から出力されるリフレッシュ禁止信号ＲＥＦＤＩＳを、リフレッシュタイマ１８に供給してリフレッシュタイマ１８を停止してもよい。あるいは、リフレッシュ禁止信号ＲＥＦＤＩＳをコア制御回路１６に供給して、コア制御回路１６によるリフレッシュ要求信号ＲＲＥＱの受け付けを禁止してもよい。

次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ヒューズ禁止ビットＦＩＤＳ（図１のＣＲＳ１Ｚに対応）をセットする値を出力する（図１６（ｂ））。これにより、ヒューズ禁止信号ＦＤＩＳＺが高レベルに活性化され、図５に示したヒューズ回路ＦＵＳＥから出力されるクロスヒューズ信号ＣＲＳＦＺは低レベルに固定される。すなわち、プログラムされたヒューズＦＳの状態は無効になる。この機能により、例えば、ヒューズ回路ＦＵＳＥがプログラムされたメモリＭＥＭについて、クロスリーク不良の再評価を実施できる。例えば、システムに実装され、長期間使用されたメモリＭＥＭの評価を実施することで、メモリＭＥＭの信頼性を評価できる。

次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ラッチイネーブルビットＬＥＮ（図１のＣＲＳ２Ｚに対応）をセットする値を出力する（図１６（ｃ））。これにより、ラッチイネーブル信号ＬＥＮＸが低レベルに活性化され、図５に示したクロスラッチ回路ＣＲＳＬＴは、リセット状態を解除し、ラッチＬＴ２を活性化する。次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ラッチマスクビットＬＭＳＫ（図１のＣＲＳ３Ｚに対応）をリセットする値を出力する（図１６（ｄ））。これにより、ラッチマスク信号ＬＭＳＫＸが高レベルに非活性化され、全てのクロスラッチ回路ＣＲＳＬＴは、ブロック選択信号ＢＬＫＳＥＬを受け付け可能になる。

次に、テスタＴＥＳＴは、読み出しコマンドＲＤとともに、クロスショート不良の救済動作を実施するロウブロックＲＢＬＫ０のアドレスを出力する（図１６（ｅ））。ロウブロックＲＢＬＫ０に対応するクロスラッチ回路ＣＲＳＬＴはセットされ、クロスラッチ信号ＣＲＳＬＴ０Ｚ（ＣＲＳＬＴＺ）を高レベルに活性化する。図５に示したオア回路ＯＲは、カットヒューズ信号ＣＵＴＦ０Ｚ（ＣＵＴＦＺ）を高レベルに活性化する。これにより、ロウブロックＲＢＬＫ０では、図１２および図１４に示したように、クロスショート不良の救済動作が実施される。なお、セルフリフレッシュ動作ＳＲＥＦが禁止されているため、サイクル（ｅ）以降に、リフレッシュアドレス信号ＲＲＡＤによりクロスラッチ回路ＣＲＳＬＴが、セルフリフレッシュ動作ＳＲＥＦにより誤ってセットされることを防止できる。

次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ラッチマスクビットＬＭＳＫをセットする値を出力する（図１６（ｆ））。これにより、ラッチマスク信号ＬＭＳＫＸが低レベルに活性化され、全てのクロスラッチ回路ＣＲＳＬＴは、ブロック選択信号ＢＬＫＳＥＬの受け付けを禁止する。これ以降、クロスラッチ回路ＣＲＳＬＴの状態は、ブロック選択信号ＢＬＫＳＥＬが変化しても変わらない。このため、例えば、テスタＴＥＳＴは、メモリＭＥＭのアクセス動作テストを実施できる。

次に、テスタＴＥＳＴは、メモリＭＥＭをスタンバイ状態ＳＴＢＹに設定し（／ＣＥ１＝高レベル）、スタンバイ電流（電気的特性）を測定する（図１６（ｇ））。ここでは、ロウブロックＲＢＬＫ０のみクロスショート不良の救済動作が実施されるときのスタンバイ電流が測定される。なお、上述したように、テスタＴＥＳＴは、期間（ｇ）にアクセス動作テストを実施可能である。次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ラッチイネーブルビットＬＥＮをリセットする値を出力する（図１６（ｈ））。ラッチイネーブル信号ＬＥＮＸが高レベルに非活性化され、全てのクロスラッチ回路ＣＲＳＬＴは、リセットされ、ラッチＬＴ２を非活性化する。

サイクル（ｉ）から（ｎ）までは、上述したサイクル（ｃ）から（ｈ）に対応する動作である。そして、ロウブロックＲＢＬＫ１のみにクロスショート不良の救済動作を実施させ、スタンバイ電流が測定される。サイクル（ｏ）から（ｔ）まで、およびサイクル（ｕ）から（ｘ）までも、上述したサイクル（ｃ）から（ｈ）に対応する動作である。これらサイクルでは、ロウブロックＲＢＬＫ２のみ、またはロウブロックＲＢＬＫ３のみにクロスショート不良の救済動作を実施させ、スタンバイ電流が測定される。スタンバイ電流の測定とともに、アクセス動作テストも実施可能である。

次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、ヒューズ禁止ビットＦＩＤＳをリセットする値を出力する（図１６（ｙ））。これにより、ヒューズ禁止信号ＦＤＩＳＺが低レベルに非活性化され、クロスヒューズ信号ＣＲＳＦＺは、ヒューズＦＳのプログラム状態に応じたレベルに設定される。次に、テスタＴＥＳＴは、コマンドＭＲＳとともに、セルフリフレッシュビットＳＳＴＰをセットする値を出力する（図１６（ｚ））。ビットＳＳＴＰのセットにより、リフレッシュ要求信号ＲＲＥＱの生成が開始され、セルフリフレッシュ動作ＳＲＥＦが周期的に実行される。この後、テスタＴＥＳＴは、テストを終了し、あるいは他の動作テストを実施する。

以上の動作に基づいて、各ロウブロックＲＢＬＫ０−３の１つのみにクロスショート不良の救済動作を実施させたときのスタンバイ電流と、全てのロウブロックＲＢＬＫ０−３でクロスショート不良の救済動作を実施させないときのスタンバイ電流（予め測定された基準スタンバイ電流）とが比較される。スタンバイ電流が、基準スタンバイ電流より所定の値以上少ないとき、救済動作によりリーク電流が減少したと判定される。すなわち、スタンバイ電流が少ないロウブロックＲＢＬＫは、クロスショート不良を有する不良ロウブロックと判定される。この判定結果に基づいて、不良ロウブロックのヒューズＦＳ（図５）は、その後のテスト工程においてカットされる。例えば、テスト工程は、冗長ワード線ＷＬを有効にするための不良の救済工程である。

図１７は、第１の実施形態におけるテストモードでの動作を示している。図１７のフローは、図１５に示したテスタＴＥＳＴのテストプログラムにより実施される。図中のステップＳ１６からステップＳ３４は、図１６のサイクル（ｂ）から（ｙ）に対応する動作である。フローのボックス中のアルファベットは、対応する図１５のサイクルを示す。図１６のサイクル（ａ）、（ｚ）のフローは省略している。

まず、ステップＳ１０において、ヒューズ回路ＦＵＳＥのヒューズＦＳの状態を無効にするために、モードレジスタ１２のヒューズ禁止ビットＦＩＤＳがセットされ、ヒューズ禁止信号ＦＤＩＳＺが高レベルに活性化される。ステップＳ１２において、全てのロウブロックＲＢＬＫ０−３でクロスショート不良の救済動作を実施させないときの基準スタンバイ電流が測定される。ステップＳ１４において、テスタＴＥＳＴ内部のレジスタ等を用いて、テストするロウブロックＲＢＬＫの番号が”０”（ＲＢＬＫ０）にリセットされる。

この後、ステップＳ１６からＳ３４において、図１６に示したように、各ロウブロックＲＢＬＬＫ０−３において、クロスショート不良の救済動作を実施させたときのスタンバイ電流が測定される。そして、ステップＳ３６において、スタンバイ電流が基準スタンバイ電流より少ない場合に、クロスショート不良の救済動作を実施させたロウブロックＲＢＬＫは、クロスショート不良を有する不良のロウブロックＲＢＬＫと判定される。

図１８は、第１の実施形態のシステムを示している。なお、後述する実施形態においても、図１８と同じシステムが構成される。システムは、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）として形成されている。ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介して上位のシステムＳＹＳに接続される。システムＳＹＳは、例えば、携帯電話などの携帯機器である。ＣＰＵは、メモリＭＥＭをアクセスするために、チップイネーブル信号／ＣＥ１、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭから読み出しデータ信号ＤＱを受信する。

以上、第１の実施形態では、ロウブロックＲＢＬＫ０−３毎にプリチャージ制御信号ＢＲＳおよびスイッチ制御信号ＢＴの出力タイミングを変更して、半導体メモリＭＥＭのスタンバイ電流を評価できる。換言すれば、プログラム回路ＦＵＳＥがプログラムされた状態と同じ状態で、半導体メモリＭＥＭを動作させることができ、スタンバイ電流不良（クロスショート不良）の有無をロウブロックＲＢＬＫ０−３毎に判定できる。

プリチャージ制御信号ＢＴＳおよびスイッチ制御信号ＢＴの出力タイミングは、ブロック選択信号ＢＬＫＳＥＬを利用してロウブロックＲＢＬＫ毎に設定できる。このため、各クロスラッチ回路ＣＲＳＬＴをセットするための専用の信号線を新たに配線する必要はない。これ等信号線の配線領域が不要なため、半導体メモリＭＥＭのチップサイズの増加を最小限にして、スタンバイ電流不良（クロスショート不良）の検出および救済を実施できる。

ヒューズ回路ＦＵＳＥ、クロスラッチ回路ＣＲＳＬＴおよびクロス制御回路ＣＲＳＣＮＴを、対応するロウブロックＲＢＬＫに隣接して配置することで、クロスショート不良の救済動作を制御する信号線は、メモリコア３２の外部から配線しなくてよい。これ等信号線の配線長を短くでき、配線領域を最小限にできるため、メモリＭＥＭのチップサイズが増加することを防止できる。

図１９は、第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、第１の実施形態のコマンドデコーダ１０、コア制御回路１６、リフレッシュタイマ１８、アドレスバッファ２４の代わりにコマンドデコーダ１０Ａ、コア制御回路１６Ａ、リフレッシュタイマ１８Ａ、アドレスバッファ２４Ａを有している。その他の構成は、第１の実施形態と同じである。メモリＭＥＭは、図示しない不良のメモリセル等を救済するための冗長回路、冗長ヒューズ回路および冗長制御回路を有している。上述した図２から図１８は、この実施形態にも適用される。但し、図１５に示したテストシステムおよび図１８に示したシステムにおいて、ＤＲＡＭをアクセスするための信号がメモリＭＥＭに供給される。

コマンドデコーダ１０Ａは、チップセレクト信号／ＣＳおよびコマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３２のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦ（外部リフレッシュ要求）またはモードレジスタ１２を設定するためのモードレジスタ設定コマンドＭＲＳ等として出力する。チップセレクト信号／ＣＳの機能は、チップイネーブル信号／ＣＥ１と同じである。コマンド信号ＣＭＤは、例えば、ライトイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを含む。

コア制御回路１６Ａは、第１の実施形態のコア制御回路１６からアービタＡＲＢを除いて構成されている。リフレッシュ信号ＲＥＦＺは、リフレッシュコマンドＲＥＦまたはリフレッシュ要求ＲＲＥＱに応答して生成される。リフレッシュタイマ１８Ａは、セルフリフレッシュモードを示すセルフリフレッシュ信号ＳＲを受けている間のみ、発振信号ＯＳＣを生成する。発振信号ＯＳＣは、読み出しコマンドＲＤ、書き込みコマンドＷＲおよびリフレッシュコマンドＲＥＦが供給可能な通常動作モード中に生成されない。セルフリフレッシュモードは、通常動作モード中、セルフリフレッシュコマンドを受けたときにエントリされる。

アドレスバッファ２４Ａは、共通のアドレス端子（例えば、ＡＤ０−１１）に順次に供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを受ける。すなわち、このメモリＭＥＭは、アドレスマルチプレクス方式を採用している。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。すなわち、ＤＲＡＭにおいても、ヒューズ回路ＦＵＳＥのプログラム状態に拘わらず、クロスリーク不良の救済動作をロウブロックＲＢＬＫ０−３毎に設定できる。

図２０は、第３の実施形態におけるメモリコアの要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリは、擬似ＳＲＡＭタイプのＦＣＲＡＭである。

半導体メモリのメモリコアは、４つのロウブロックＲＢＬＫ０−３と、各ロウブロックＲＢＬＫ０−３にそれぞれ独立に接続された４つのセンスアンプ領域ＳＡＡおよび４つのロウ制御部ＲＣＮＴを有している。図２０では、ロウブロックＲＢＬＫ１−２に対応する領域を示している。センスアンプ領域ＳＡＡのセンスアンプＳＡは、複数のロウブロックＲＢＬＫで共有されないため、ロウ制御部ＲＣＮＴ（ＲＣＮＴ１−２；（タイミング制御回路）は、スイッチ制御信号ＢＴを生成するＢＴ生成回路ＢＴＧＥＮ（スイッチ生成回路）を持たない。また、クロス制御回路ＣＲＳＣＮＴ（動作信号生成回路）は、対応するロウブロック信号ＲＢＬＫＺ（ＲＢＬＫ１ＺまたはＲＢＬＫ２Ｚ）のみを受けて、クロスカット信号ＣＲＳＣＵＴＺ（ＣＲＳＣＵＴ１ＺまたはＣＲＳＣＵＴ２Ｚ）を出力する。センスアンプ領域ＳＡＡは、図３のプリチャージ回路ＰＲＥ、センスアンプＳＡおよびコラムスイッチＣＳＷにより構成されており、接続スイッチＢＴを持たない。その他の構成は、第１の実施形態と同じである。

上述した図１５のテストシステムおよび図１８のシステムは、この実施形態にも適用される。テストモードの動作は、図１６、図１７と同じである。この実施形態では、図１１に示したように、クロスショート不良の救済動作を実施するか否かにより、プリチャージ制御信号ＢＲＳの出力タイミングが変更される。すなわち、クロスカット信号ＣＲＳＣＵＴＺ（動作仕様信号）が第１動作仕様を示すか第２動作仕様を示すかにより、メモリセルＭＣがアクセスされない期間に、ビット線ＢＬ、／ＢＬがプリチャージ電圧線ＶＰＲに接続されるか否かが決められる。以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。すなわち、プリチャージ制御信号ＢＲＳのみの出力タイミングを変更する場合にも、アクセス動作が実行されない期間にビット線ＢＬ、／ＢＬがフローティング状態に設定されるため、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間にリーク電流が流れることを防止できる。

なお、上述した実施形態では、本発明をクロック非同期式の半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、クロック同期式の半導体メモリに適用してもよい。

上述した実施形態では、本発明をＦＣＲＡＭ等の擬似ＳＲＡＭやＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＳＲＡＭや強誘電体メモリ等の他の半導体メモリに適用してもよい。

上述した実施形態では、クロスラッチ回路ＣＲＳＬＴを、ヒューズＦＳをプログラムするための評価に使用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ヒューズＦＳが既にプログラムされたメモリＭＥＭにおいて、そのプログラム状態を無効にしてメモリＭＥＭをテストするために、クロスラッチ回路ＣＲＳＬＴを使用してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記タイミング制御回路は、
前記動作仕様信号が前記第１動作仕様を示すとき、前記メモリセルがアクセスされない期間に、前記ビット線を前記プリチャージ電圧線に接続するために前記プリチャージ制御信号を出力し、
前記動作仕様信号が前記第２動作仕様を示すとき、前記メモリセルがアクセスされない期間に、前記ビット線を前記プリチャージ電圧線から切り離すために前記プリチャージ制御信号を出力することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記ブロック制御回路は、互いに隣接する一対の前記メモリブロックに対応して配置され、
前記各ブロック制御回路は、一対の前記メモリブロックに共通に配置されたセンスアンプと、前記ビット線を前記センスアンプにそれぞれ接続するためにスイッチ制御信号に応じてオンする複数のスイッチとを有し、
前記各タイミング制御回路は、前記スイッチ制御信号を出力するとともに、前記動作仕様信号に応じて前記スイッチ制御信号の出力タイミングを変更するスイッチ生成回路を有することを特徴とする半導体メモリ。
（付記４）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記各プログラム回路は、前記テストモード中に前記動作仕様信号の出力をマスクするマスク回路を備えていることを特徴とする半導体メモリ。
（付記５）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルの読み出し動作および書き込み動作が実行されるアクティブ期間にモード制御信号を非活性化し、前記メモリセルの読み出し動作および書き込み動作が禁止されるスタンバイ期間に前記モード制御信号を活性化する内部モード制御回路と、
前記モード制御信号が非活性化されているときに、前記動作仕様信号に拘わらず前記第１動作仕様を示す動作制御信号を出力し、前記モード制御信号が活性化されているときに、前記動作仕様信号に応じて前記第１または第２動作仕様を示す動作制御信号を出力する動作信号生成回路とを備え、
前記タイミング制御回路は、前記動作制御信号を前記動作仕様信号として受けて動作することを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記内部モード制御回路は、前記アクティブ期間から前記スタンバイ期間に切り替わった後、所定の時間後に前記モード制御信号を活性化することを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路を備え、
前記所定の時間は、前記リフレッシュ要求が所定の回数生成される時間であることを特徴とする半導体メモリ。
（付記８）
付記５記載の半導体メモリにおいて、
メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路を備え、
前記スタンバイ期間は、前記リフレッシュ動作のみが周期的に実行されるセルフリフレッシュ期間であることを特徴とする半導体メモリ。
（付記９）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記各仕様変更回路は、
イネーブル信号の活性化中に動作可能になり、対応するブロック選択信号に応答してセットされ、前記第２動作仕様を示す動作仕様信号を出力するラッチと、
前記イネーブル信号の非活性化に応答して前記ラッチをリセットするリセット回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
前記各仕様変更回路は、マスク信号の活性化中に、対応するブロック選択信号の受け付けを禁止するマスク回路を備えていることを特徴とする半導体メモリ。
（付記１１）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路と、
前記テストモードの設定期間に、リフレッシュ動作を禁止するリフレッシュ禁止回路とを備えていることを特徴とする半導体メモリ。
（付記１２）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記プログラム回路および前記仕様変更回路は、対応するメモリブロックに隣接して配置されていることを特徴とする半導体メモリ。
（付記１３）
メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えた半導体メモリのテスト方法であって、
前記各仕様変更回路がセットされていない状態で前記半導体メモリのスタンバイ電流を測定し、
前記メモリブロックの１つを前記第２動作仕様で動作するために、前記仕様変更回路の１つをセットし、
前記半導体メモリのスタンバイ電流を測定し、
前記仕様変更回路の１つがセットされたときのスタンバイ電流が、前記仕様変更回路がセットされていないときのスタンバイ電流より所定値以上少ないときに、その仕様変更回路に対応するプログラム部をプログラムすることを特徴とする半導体メモリのテスト方法。
（付記１４）
付記１３記載の半導体メモリのテスト方法において、
前記メモリブロックのいずれかが前記第２動作仕様で動作する前記半導体メモリのスタンバイ電流を測定する前に、
前記各仕様変更回路に設けられ対応するブロック選択信号に応答してセットされるラッチを、動作可能にするイネーブル信号を活性化するためのテスト信号を前記半導体メモリに供給し、
前記ラッチをセットすることにより前記ラッチから前記第２動作仕様を示す動作仕様信号を出力するために、前記第２動作仕様で動作させるメモリブロックをアクセスすることを特徴とする半導体メモリのテスト方法。
（付記１５）
付記１４記載の半導体メモリのテスト方法において、
前記メモリブロックをアクセス後、前記半導体メモリのスタンバイ電流を測定する前に、
対応するブロック選択信号の受け付けを禁止するために前記各仕様変更回路に設けられたマスク回路を有効にするマスク信号を活性化するためのテスト信号を前記半導体メモリに供給することを特徴とする半導体メモリのテスト方法。
（付記１６）
付記１３記載の半導体メモリのテスト方法において、
前記仕様変更回路をセットする前に、リフレッシュ要求生成回路から出力されるリフレッシュ要求に応答して実行されるリフレッシュ動作を禁止するリフレッシュ禁止回路を有効にするためのテスト信号を前記半導体メモリに供給することを特徴とする半導体メモリのテスト方法。
（付記１７）
半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
前記半導体メモリは、
メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えていることを特徴とするシステム。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

複数のメモリブロックを有する半導体メモリおよびこの半導体メモリのテスト方法に適用可能である。

第１の実施形態を示すブロック図である。 図１に示したメモリコアの概要を示すブロック図である。 図２に破線枠で示した領域の詳細を示す回路図である。 図１に示したロウデコーダおよびロウ制御部の詳細を示すブロック図である。 図４に示したヒューズ回路およびクロスラッチ回路の詳細を示す回路図である。 図４に示したブロック選択回路の詳細を示す回路図である。 図4に示したクロス制御回路詳細を示す回路図である。 図１に示した内部モード制御回路および図７に示したクロス制御回路の動作を示すタイミング図である。 図４に示したＢＴ生成回路の詳細を示す回路図である。 図４に示したメインＢＲＳ生成回路およびサブＢＲＳ生成回路の詳細を示す回路図である。 図１０に示したメインＢＲＳ生成回路およびサブＢＲＳ生成回路の動作を示すタイミング図である。 図４に示したロウ制御部の動作を示すタイミング図である。 第1の実施形態の半導体メモリの動作を示すタイミング図である。 第１の実施形態のテストシステムを示すブロック図である。 第１の実施形態におけるテストモードでの動作を示すタイミング図である。 第１の実施形態におけるテストモードでの動作を示すタイミング図である。 第１の実施形態におけるテストモードでの動作を示すフロー図である。 第１の実施形態のシステムを示すブロック図である。 第２の実施形態を示すブロック図である。 第３の実施形態におけるメモリコアの要部を示すブロック図である。

符号の説明

１０‥コマンドデコーダ；１２‥モードレジスタ；１４‥テスト制御回路；１６‥コア制御回路；１８‥リフレッシュタイマ；２０‥リフレッシュ要求生成回路；２２‥リフレッシュアドレスカウンタ；２４‥アドレスバッファ；２６‥データ入出力バッファ；２８‥アドレス選択回路；３０‥内部モード制御回路；３２‥メモリコア；ＢＬＫＳＥＬＣ‥ブロック選択回路；ＢＴＧＥＮ‥ＢＴ生成回路；ＣＲＳＣＮＴ‥クロス制御回路；ＣＲＳＬＴ‥クロスラッチ回路；ＦＵＳＥ‥ヒューズ回路；ＭＢＲＳＧＥＮ‥メインＢＲＳ生成回路；ＯＰＣ‥動作制御回路；ＲＢＬＫ‥ロウブロック；ＲＣＮＴ‥ロウ制御部；ＲＤＥＣ‥ロウデコーダ；ＳＡＡ‥センスアンプ領域；ＳＢＲＳＧＥＮ‥サブＢＲＳ生成回路

Claims (10)

1. メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
   アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
   前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
   前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
   前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
   前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記タイミング制御回路は、
   前記動作仕様信号が前記第１動作仕様を示すとき、前記メモリセルがアクセスされない期間に、前記ビット線を前記プリチャージ電圧線に接続するために前記プリチャージ制御信号を出力し、
   前記動作仕様信号が前記第２動作仕様を示すとき、前記メモリセルがアクセスされない期間に、前記ビット線を前記プリチャージ電圧線から切り離すために前記プリチャージ制御信号を出力することを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   前記ブロック制御回路は、互いに隣接する一対の前記メモリブロックに対応して配置され、
   前記各ブロック制御回路は、一対の前記メモリブロックに共通に配置されたセンスアンプと、前記ビット線を前記センスアンプにそれぞれ接続するためにスイッチ制御信号に応じてオンする複数のスイッチとを有し、
   前記各タイミング制御回路は、前記スイッチ制御信号を出力するとともに、前記動作仕様信号に応じて前記スイッチ制御信号の出力タイミングを変更するスイッチ生成回路を有することを特徴とする半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記各プログラム回路は、前記テストモード中に前記動作仕様信号の出力をマスクするマスク回路を備えていることを特徴とする半導体メモリ。
5. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記メモリセルの読み出し動作および書き込み動作が実行されるアクティブ期間にモード制御信号を非活性化し、前記メモリセルの読み出し動作および書き込み動作が禁止されるスタンバイ期間に前記モード制御信号を活性化する内部モード制御回路と、
   前記モード制御信号が非活性化されているときに、前記動作仕様信号に関わらず前記第１動作仕様を示す動作制御信号を出力し、前記モード制御信号が活性化されているときに、前記動作仕様信号に応じて前記第１または第２動作仕様を示す動作制御信号を出力する動作信号生成回路とを備え、
   前記タイミング制御回路は、前記動作制御信号を前記動作仕様信号として受けて動作することを特徴とする半導体メモリ。
6. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記各仕様変更回路は、
   イネーブル信号の活性化中に動作可能になり、対応するブロック選択信号に応答してセットされ、前記第２動作仕様を示す動作仕様信号を出力するラッチと、
   前記イネーブル信号の非活性化に応答して前記ラッチをリセットするリセット回路とを備えていることを特徴とする半導体メモリ。
7. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   メモリセルのリフレッシュ動作を実行するためのリフレッシュ要求を周期的に生成するリフレッシュ要求生成回路と、
   前記テストモードの設定期間に、リフレッシュ動作を禁止するリフレッシュ禁止回路とを備えていることを特徴とする半導体メモリ。
8. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記プログラム回路および前記仕様変更回路は、対応するメモリブロックに隣接して配置されていることを特徴とする半導体メモリ。
9. メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
   アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
   前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
   前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
   前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
   前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えた半導体メモリのテスト方法であって、
   前記各仕様変更回路がセットされていない状態で前記半導体メモリのスタンバイ電流を測定し、
   前記メモリブロックの１つを前記第２動作仕様で動作するために、前記仕様変更回路の１つをセットし、
   前記半導体メモリのスタンバイ電流を測定し、
   前記仕様変更回路の１つがセットされたときのスタンバイ電流が、前記仕様変更回路がセットされていないときのスタンバイ電流より所定値以上少ないときに、その仕様変更回路に対応するプログラム部をプログラムすることを特徴とする半導体メモリのテスト方法。
10. 半導体メモリと、半導体メモリをアクセスするコントローラとを備えたシステムであって、
    前記半導体メモリは、
    メモリセルおよび前記メモリセルに接続されたビット線を各々有する複数のメモリブロックと、
    アドレス信号に応じて前記メモリブロックを選択するためのブロック選択信号のいずれかを活性化するデコーダと、
    前記メモリブロックに対応して設けられ、プリチャージ制御信号に応じて前記ビット線をプリチャージ電圧線に接続するプリチャージ回路を有する複数のブロック制御回路と、
    前記メモリブロックに対応して設けられ、不揮発性のプログラム部を有し、前記プログラム部がプログラムされていないときに第１動作仕様を示す動作仕様信号を出力し、前記プログラム部がプログラムされているときに第２動作仕様を示す動作仕様信号を出力する複数のプログラム回路と、
    前記メモリブロックに対応して設けられ、テストモード中に、対応するブロック選択信号の活性化に応答してセットされ、セット中に前記第２動作仕様を示す動作仕様信号を出力し、セットされていないときに前記第１動作仕様を示す動作仕様信号を出力する複数の仕様変更回路と、
    前記ブロック制御回路に対応して設けられ、前記プリチャージ制御信号を出力するとともに、前記プログラム回路または前記仕様変更回路からの前記動作仕様信号に応じて前記プリチャージ制御信号の出力タイミングを変更するプリチャージ生成回路を有する複数のタイミング制御回路とを備えていることを特徴とするシステム。

Images