KR100907000B1 - 리던던시 회로 - Google Patents

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Abstract

개시된 리던던시 회로는 초기화 신호, 퓨즈 파워 신호, 제 1 퓨즈 신호 및 어드레스 신호를 수신하여 제 1 리던던시 신호를 제공하되, 제 1 리던던시 신호는 레이저 빔 조사 방식을 이용하여 결함 셀을 구제하도록 제어하는 제 1 퓨즈 셋, 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 어드레스 신호를 수신하여 제 2 리던던시 신호를 제공하되, 제 2 리던던시 신호는 전기적 퓨징 방식을 이용하여 결함 셀을 구제하도록 제어하는 제 2 퓨즈 셋, 제 1 리던던시 신호에 의해 제어되는 제 1 메모리 셀 어레이, 제 2 리던던시 신호에 의해 제어되는 제 2 메모리 셀 어레이를 포함한다.
리던던시, 웨이퍼, 패키지

Description

리던던시 회로{Redundancy Circuit}
도 1은 본 발명의 일 실시예에 따른 리던던시 회로의 개략적인 블록도,
도 2는 도 1에 따른 레이저 퓨즈 셋의 블록도,
도 3a는 도 2에 따른 제 1 퓨즈 신호 생성부의 회로도,
도 3b는 도 2에 따른 제 1 어드레스 신호 비교부의 회로도,
도 3c는 도 2에 따른 제 1 리던던시 신호 생성부의 간략한 회로도,
도 4는 도 1에 따른 전기적 퓨즈 셋의 블록도,
도 5a는 도 4에 따른 제 2 퓨즈 신호 생성부의 회로도, 및
도 5b는 도 4에 따른 제 2 어드레스 신호 비교부의 회로도,
도 5c는 도 4에 따른 제 2 리던던시 신호 생성부의 간략한 회로도, 및
도 6은 도 1에 따른 노말 워드라인 제어부의 개략적인 블록도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
500 : 레이저 퓨즈 셋 510 : 제 1 퓨즈 신호 생성부
520 : 제 1 어드레스 신호 비교부 530 : 제 1 리던던시 신호 생성부
600 : 전기적 퓨즈 셋 610 : 제 2 퓨즈 신호 생성부
620 : 제 2 어드레스 신호 비교부 630 : 제 2 리던던시 신호 생성부
본 발명은 리던던시 회로에 관한 것으로, 보다 상세하게는 결함 셀을 구제하는 리던던시 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자가 몇 개의 결함 메모리 셀(cell)들, 혹은 한 개의 결함 메모리 셀이라도 있으면, 그 메모리 소자는 제품으로서 출하 될 수 없고 불량품으로 처리 된다. 따라서, 미리 반도체 메모리 소자 내에 설치해둔 예비 메모리 셀을 이용하는 리던던시(redundancy) 기술이 이용된다.
통상적으로, 이러한 리던던시 기술 중 레이저 빔을 사용하는 방식이 많이 사용된다. 즉, 레이저 퓨즈셋을 구비하여 레이저 빔으로 퓨즈 컷팅하는 방식을 사용함으로써, 간단하면서도 정확하게 퓨징(fusing)할 수 있다.
웨이퍼 제조 공정이 종료되면 테스트를 통해서 결함 메모리 셀을 검출하여, 작업자가 레이저 빔을 조사하여 퓨즈 컷팅함으로써 프로그램한다. 이러한 결함 메모리 셀의 위치 정보 즉, 퓨즈 컷팅된 어드레스를 저장하여 결함 메모리 셀 대신 치환될 리던던시 메모리 셀로 대체하도록 한다.
이후, 패키지 공정 후에 다시 테스트를 해보면 여전히 결함을 가지는 메모리 셀을 발견할 수 있다. 이는 패키지 공정으로부터 추가적인 결함이 발생하였거나, 또는 웨이퍼에서 레이저 빔 조사에 의해 결함 셀이 구제되지 않은 경우이다. 이와 같이 레이저 빔을 조사하는 방식으로 제어되는 리던던시 회로는, 이후 패키지 공정에서의 결함 셀이 발생될 경우 구제할 수 없다. 이를 위하여 리던던시 회로에 패키 지 공정후의 결함 메모리 셀에 대해서도 결함을 구제할 수 있는 퓨즈 셋이 요구된다.
본 발명의 기술적 과제는 웨이퍼 및 패키지에서의 결함 셀을 구제하는 리던던시 회로를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 리던던시 회로는 초기화 신호, 퓨즈 파워 신호, 제 1 퓨즈 신호 및 어드레스 신호를 수신하여 제 1 리던던시 신호를 제공하되, 제 1 리던던시 신호는 레이저 빔 조사 방식을 이용하여 결함 셀을 구제하도록 제어하는 제 1 퓨즈 셋, 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 어드레스 신호를 수신하여 제 2 리던던시 신호를 제공하되, 제 2 리던던시 신호는 전기적 퓨징 방식을 이용하여 결함 셀을 구제하도록 제어하는 제 2 퓨즈 셋, 제 1 리던던시 신호에 의해 제어되는 제 1 메모리 셀 어레이, 제 2 리던던시 신호에 의해 제어되는 제 2 메모리 셀 어레이를 포함한다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 다른 실시예에 따른 리던던시 회로는 초기화 신호 및 어드레스 신호를 수신하여 복수개의 제 1 리던던시 신호를 제공하는 복수개의 제 1 퓨즈 셋을 포함하는 제 1 퓨즈 셋 회로부, 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 상기 어드레스 신호를 수신하여 복수개의 제 2 리던던시 신호를 제공하는 복수개의 제 2 퓨즈 셋을 포함하는 제 2 퓨즈 셋 회로부, 상기 제 1 리던던시 신호에 의해 제어되는 제 1 메모리 셀 어레이, 상기 제 2 리던던시 신호에 의해 제어되는 제 2 메모리 셀 어레이를 포함하며, 상기 제 1 퓨즈 셋은 웨이퍼 상태에서 발생한 결함 셀에 대해 상기 제 1 메모리 셀 어레이의 리던던시 워드라인을 구동시키는 제 1 리던던시 신호를 제공하고, 상기 제 2 퓨즈 셋은 상기 웨이퍼 상태 및 패키지 상태에서 발생한 결함 셀에 대해 상기 제 2 메모리 셀 어레이의 리던던시 워드라인을 구동시키는 제 2 리던던시 신호를 제공한다.
상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 또다른 실시예에 따른 리던던시 회로는 결함 메모리 셀의 어드레스에 대해 제 1 리페어 방법으로 제 1 그룹의 퓨즈를 선택적으로 퓨징함으로써 제 1 리던던시 신호를 제공하는 제 1 퓨즈 셋; 상기 결함 메모리 셀의 어드레스에 대해 제 2 리페어 방법으로 제 2 그룹의 퓨즈를 선택적으로 퓨징함으로써 제 2 리던던시 신호를 제공하는 제 2 퓨즈 셋;
상기 제 1 및 제 2 리던던시 신호에 의해 각각 제어되는 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이를 포함하며,테스트 모드시 상기 제 2 리페어 방법을 이용한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 일 실시예에 따르면 웨이퍼 상태에서뿐 아니라 패키지 상태에서의 결함 메모리 셀도 구제할 수 있다. 즉, 레이저 퓨즈 셋뿐 아니라 전기적 퓨즈 셋을 구비함으로써 웨이퍼 상태 및 패키지 상태에서의 결함 메모리 셀을 리던던시 셀로 치환할 수 있다. 구체적으로, 레이저 퓨즈 셋으로 제어되는 메모리 셀 어레이와, 전기적 퓨즈 셋에 의해 제어되는 메모리 셀 어레이를 각각 구비한다. 이로써 웨이퍼 상태에서는 레이저 퓨즈 셋 및 전기적 퓨즈 셋에 의해 결함 메모리 셀을 구제하도록 하고, 패키지 상태에서는 전기적 퓨즈 셋에 의해 결함 메모리 셀을 구제할 수 있도록 한다. 그리하여, 리던던시 효율을 높일 수 있다.
이와 같은 리던던시 회로에 대해 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 리던던시 회로의 블록도이다.
도 1을 참조하면, 리던던시 회로는 메모리부(10), 노말 워드라인 드라이버(20), 리던던시 워드라인 드라이버(30), 노말 워드라인 제어부(40), 레이저 퓨즈 셋 회로부(50) 및 전기적 퓨즈 셋 회로부(60)를 포함한다.
우선, 메모리부(10)는 복수의 메모리 셀 어레이(11-14)를 포함한다. 각 메모리 셀 어레이(11-14)는 복수(m, m은 자연수)의 워드라인(WL)을 구비한다. 또한, 각 메모리 셀 어레이(11-14)는 리던던시 워드라인(RWL)을 구비한다. 구체적으로, 메모리 셀 어레이(11-14)는 단위 셀을 포함하는 일정한 블록 사이즈의 어레이로서, 각 메모리 셀 어레이(11-14)마다 정상 셀을 구동시키는 워드라인(WL)뿐 아니라 예비 메모리 셀을 구동시키는 리던던시 워드라인(WL)을 구비하고 있다. 즉, 결함 메모리 셀을 치환하도록 여분의(spare) 워드라인, 즉 리던던시 워드라인(WL)을 구동시킬 수 있다. 본 발명의 일 실시예에서는, X 방향의 로우 어드레스를 이용한 리던던시 워드라인(RWL)을 예시하였으나, 이에 제한되지 않음은 물론이다. 리던던시 회로의 구조에 따라 Y 방향, 즉 컬럼 어드레스를 이용한 리던던시 비트라인을 구비할 수 있다. 또한, 메모리 셀 어레이(11-14) 구조나 구성에 따라 리던던시 워드라인(WL)은 수개 이상일 수 있다.
각각의 노말 워드라인 드라이버(20) 및 리던던시 워드라인 드라이버(30)는 각 메모리 셀 어레이(11-14)와 연결된다. 노말 워드라인 드라이버(20)는 전술한 노말 워드라인(WL)을 구동시키며, 리던던시 워드라인 드라이버(30)는 리던던시 워드라인(RWL)을 구동시킨다.
노말 워드라인 제어부(40)가 구비되어 노말 워드라인 드라이버(20) 및 리던던시 워드라인 드라이버(30)를 선택적으로 구동시킬 수 있다. 자세히 설명하면, 노말 워드라인 제어부(40)에서 제공하는 노말 워드라인 제어 신호(NXEB)가 활성화되 면, 해당하는 노말 워드라인(WL)을 활성화시킬 수 있다. 그러나, 노말 워드라인 제어부(40)에서 제공하는 노말 워드라인 제어 신호(NXEB)가 비활성화되면, 해당하는 리던던시 워드라인(RWL)을 활성화시킬 수 있다.
보다 구체적으로 설명하면, 노말 워드라인 제어부(40)는 레이저 퓨즈 셋 회로부(50) 및 전기적 퓨즈 셋 회로부(60)에서 제공한 복수의 리던던시 신호(HITB<0:3>)를 수신하여 노말 워드라인 제어 신호(NXEB)를 제공한다. 즉, 적어도 하나라도 활성화된 리던던시 신호(HITB<0:3>)를 수신하면 비활성화된 노말 워드라인 제어 신호(NXEB)를 제공함으로써, 이에 해당하는 노말 워드라인(WL)을 비활성화시키고, 결함 셀을 대신 치환할 리던던시 워드라인(RWL)을 활성화시킨다.
이러한 리던던시 신호(HITB<0:3>)를 제공하는 것은, 레이저 퓨즈 셋 회로부(50) 및 전기적 퓨즈 셋 회로부(60)이다.
본 발명의 일 실시예에 따르면, 레이저 퓨즈 셋 회로부(50)는 다수의 레이저 퓨즈 셋(500)을 포함한다. 또한 전기적 퓨즈 셋 회로부(60)는 다수의 전기적 퓨즈 셋(600)을 포함한다. 여기서는 설명의 편의상, 레이저 퓨즈 셋 회로부(50)가 두개의 레이저 퓨즈 셋(500)을 포함하며, 전기적 퓨즈 셋 회로부(60)가 두개의 전기적 퓨즈 셋(600)을 포함하는 것으로 예시하나 이에 제한되는 것은 물론 아니다.
레이저 퓨즈 셋 회로부(50)는 초기화 신호(SET) 및 어드레스 신호(ADD<2:n>)를 수신하여 리던던시 신호(HITB<0:1>)를 제공한다. 이 경우, 레이저 퓨즈 셋 회로부(50)는 제 1 리던던시 신호(HITB<0:1>)를 노말 워드라인 제어부(40) 및 제 1 내지 제 2 메모리 셀 어레이(11, 12)에 제공한다. 활성화된 리던던시 신 호(HITB<0:1>)라는 것은 수신된 어드레스(ADD<2:n>)가 결함 메모리 셀의 위치 정보이므로 리던던시 워드라인(RWL)을 구동시킬 수 있는 정보가 된다. 본 발명의 일 실시예에 따른 레이저 퓨즈 셋 회로부(50)는 모든 메모리 셀 어레이(11-14)에 연결되지 않고, 일부 메모리 셀 어레이(11, 12)에 할당되어 연결된다. 따라서, 결함 메모리 셀이 발생하여 레이저 빔을 조사하여 구제하는 것으로는, 제 1 및 제 2 메모리 셀 어레이(11-12)의 리던던시 워드라인(RWL)을 이용할 수 있다. 이러한 레이저 퓨즈 셋 회로부(50)는 레이저 빔을 조사하는 간단한 방식으로 리페어 할 수 있도록 한다.
전기적 퓨즈 셋 회로부(600)는 레이저 퓨즈 셋 회로부(50)와 연결되지 않은, 즉 제 3 및 제 4 메모리 셀 어레이(13, 14)에 연결된다. 전기적 퓨즈 셋 회로부(600)는 초기화 신호(SET), 테스트 모드 신호(TM), 특정 어드레스 신호(EN_ADD), 및 어드레스 신호(ADD<2:n>)를 수신하여 제 2 리던던시 신호(HITB<2:3>)를 제공한다. 본 발명의 일 실시예에 따른 전기적 퓨즈 셋 회로부(600)는 제 2 리던던시 신호(HITB<3:4>)를 노말 워드라인 제어부(40) 및 제 3 내지 제 4 메모리 셀 어레이(13-14)에 제공한다. 활성화된 리던던시 신호(HITB<2:3>)라는 것은 수신된 어드레스(ADD<2:n>)가 결함 메모리 셀의 위치 정보이다. 따라서, 전기적 퓨즈 셋 회로부(600)에서 제공하는 활성화된 리던던시 신호(HITB<2:3>)는 제 3 및 제 4 메모리 셀 어레이(13, 14)에 연결된 리던던시 워드라인(RWL)을 구동시킬 수 있는 정보가 된다. 이러한 전기적 퓨즈 셋 회로부(600)는 과도한 전류를 흐르게 함으로써 퓨즈를 컷팅하거나 블로잉 할 수 있다. 본 발명의 일 실시예에 따른 전기적 퓨즈 셋 회 로부(600)를 구비함으로써, 웨이퍼 상태에서뿐 아니라 패키지 상태에서도 결함 셀을 치환할 리던던시 워드라인(RWL)을 구동 시킬 수 있는 신호를 제공할 수 있다.
여기서, 전기적 퓨즈 셋(600)으로 예시하나, 패키지 상태에서 리페어 할 수 있는 퓨즈 셋이면 어떠한 것도 가능하다. 예컨대, 퓨즈 셋은 안티 퓨즈 셋(anti fuse set)으로 구비될 수 있음은 물론이다. 또한, 리던던시 관련 비교 대상이 되는 어드레스를 2번부터 n번까지로 예시하나 이에 제한되는 것은 아니다. 리던던시 회로의 구성에 따라 달라질 수 있음은 물론이다.
도 2를 참조하면, 레이저 퓨즈 셋(500)은 제 1 퓨즈 신호 생성부(510), 제 1 어드레스 신호 비교부(520) 및 제 1 리던던시 신호 생성부(530)를 포함한다.
우선, 제 1 퓨즈 신호 생성부(510)는 초기화 신호(SET)를 수신하여 퓨즈 파워 신호(FUSE_PWR) 및 레이저 퓨즈 활성화 신호(LEN)를 생성한다. 제 1 퓨즈 신호 생성부(510)는 결함 메모리 셀의 존재 유무 정보를 제공하는 회로부이다. 따라서, 초기화 신호(SET)에 응답하여 활성화된 레이저 퓨즈 활성화 신호(LEN)를 제공하면 결함 메모리 셀이 존재한다는 정보를 제공한다. 즉, 제 1 퓨즈 신호 생성부(510)의 퓨즈 컷팅 여부로 결함 메모리 셀의 정보의 저장 유무를 알 수 있다.
제 1 어드레스 신호 비교부(520)는 초기화 신호(SET), 퓨즈 파워 신호(FUSE_PWR), 레이저 퓨즈 활성화 신호(LEN) 및 어드레스 신호(ADD<2:n>)를 수신하여 비교 신호(HITM<2:n>)를 제공한다. 이러한 제 1 어드레스 신호 비교부(520)는 결함 메모리 셀의 어드레스 신호가 수신되면 활성화된 하이 레벨의 비교 신호(HITM<2:n>)를 제공한다.
제 1 리던던시 신호 생성부(530)는 비교 신호(HITM<2:n>) 및 레이저 퓨즈 활성화 신호(LEN)를 수신하여 제 1 리던던시 신호(HITB<0>)를 제공한다. 제 1 리던던시 신호 생성부(530)는 복수의 비교 신호(HITM<2:n>)가 활성화된 하이 레벨로 모두 일치할 때, 활성화된 로우 레벨의 제 1 리던던시 신호(HITB<0>)를 제공한다. 설명의 편의상 하나의 제 1 리던던시 신호(HITB<0>)가 제공되는 것을 예시하나, 리던던시 스킴(scheme)에 따라 제 1 리던던시 신호(HITB<1>)가 매칭되어 제공될 수도 있다.
도 3a를 참조하면, 제 1 퓨즈 신호 생성부(510)는 신호 수신부(511) 및 래치부(512)를 포함한다.
먼저, 초기화 신호 수신부(511)를 설명하면, 초기화 신호(SET)를 수신하는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 초기화 신호(SET)를 수신하는 게이트, 외부 전원 전압(VDD)과 연결되는 소스, 노드 a와 연결되는 드레인을 포함한다. 제 1 NMOS 트랜지스터(N1)는 초기화 신호(SET)를 수신하는 게이트, 접지 전압(VSS)과 연결되는 소스, 노드 b와 연결되는 드레인을 포함한다.
한편, 노드 a와 노드 b의 사이에는 제 1 레이저 퓨즈(LF1)가 위치한다. 제 1 레이저 퓨즈(LF1)는 결함 메모리 셀의 존재 여부에 따라 레이저 빔으로 컷팅되는 퓨즈이다. 그리하여, 초기화 신호 수신부(511)는 초기화 신호(SET)에 응답하여 노드 a에 퓨즈 파워 신호(FUSE_PWR)를 제공할 수 있다. 또한, 초기화 신호 수신부(511)는 제 1 레이저 퓨즈(LF1)의 컷팅 여부에 따라 초기화 신호(SET)에 응답하 는 신호를 노드 b에 제공할 수 있다. 여기서, 초기화 신호(SET)는 파워업시 활성화되며 소정 시간 이후 비활성화되는 신호이다. 즉, 초기화 신호(SET)는 파워업시에는 하이 레벨을 유지하다가 소정 시간 이후에 로우 레벨로 천이되는 신호이다.
래치부(512)는 제 1 인버터(INV1) 및 제 2 NMOS 트랜지스터(N2)를 포함한다. 제 1 인버터(INV1)는 수신된 노드 b의 신호를 반전하여 노드 c에 제공한다. 제 2 NMOS 트랜지스터(N2)는 노드 c의 신호를 수신하는 게이트, 접지 전압과 연결되는 소스, 노드 b에 연결된 드레인을 포함한다. 즉, 제 1 인버터(INV1) 및 제 2 NMOS 트랜지스터(N2)가 래치 구조로 연결됨으로써, 노드 b의 신호를 반전 래치할 수 있다.
계속해서, 도 3a를 참조하여 제 1 퓨즈 신호 생성부(510)의 동작을 설명하기로 한다.
초기화 신호 수신부(511)는 파워업 초기에 하이 레벨의 비활성화된 초기화 신호(SET)를 수신하여, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 따라서, 노드 b는 로우 레벨이 됨으로써 레이저 퓨즈 활성화 신호(LEN)는 반전된 하이 레벨의 신호가 된다. 이 경우, 제 1 PMOS 트랜지스터(P1)가 턴오프되어, 노드 a는 플로팅된다.
이후, 소정 시간이 지나면 초기화 신호 수신부(511)는 로우 레벨의 활성화된 초기화 신호(SET)를 수신하여, 제 1 PMOS 트랜지스터(P1)가 턴온된다. 그리하여, 초기화 신호 수신부(511)는 하이 레벨의 활성화된 퓨즈 파워 신호(FUSE_PWR)를 제공할 수 있다. 이때, 제 1 NMOS 트랜지스터(N1)는 턴오프된다. 따라서, 제 1 레이저 퓨즈(LF1)의 컷팅 여부에 의해 레이저 퓨즈 활성화 신호(LEN)의 신호 레벨이 결 정될 수 있다.
예컨대, 결함 메모리 셀이 존재하여 제 1 레이저 퓨즈(LF1)가 컷팅되는 경우를 설명하기로 한다.
구체적으로 설명하면, 제 1 PMOS 트랜지스터(P1)가 턴온되고 제 1 레이저 퓨즈(LF1)가 컷팅되어, 노드 b에는 하이 레벨의 신호가 전달될 수 없다. 따라서, 레이저 퓨즈 활성화 신호(LEN)는 래치부(512)에 의해 래치된 하이 레벨의 신호로서 제공될 수 있다. 즉, 결함 메모리 셀이 존재하면, 제 1 퓨즈 신호 생성부(510)는 활성화된 하이 레벨의 레이저 퓨즈 활성화 신호(LEN)를 제공한다.
다음으로, 결함 메모리 셀이 존재하지 않아, 제 1 레이저 퓨즈(LF1)가 컷팅되지 않는 경우를 설명하기로 한다.
구체적으로, 제 1 PMOS 트랜지스터(P1)가 턴온되고 제 1 레이저 퓨즈(LF1)가 컷팅되지 않으므로, 노드 b에는 하이 레벨의 신호가 제공될 수 있다. 그리하여, 레이저 퓨즈 활성화 신호(LEN)는 반전된 로우 레벨의 신호가 된다. 이로써, 제 1 퓨즈 신호 생성부(510)는 초기화 신호(SET)에 응답 및 제 1 레이저 퓨즈(LF1)의 컷팅 여부로 레이저 퓨즈 활성화 신호(LEN)의 활성화 여부를 제어할 수 있다.
도 3b를 참조하면, 제 1 어드레스 신호 비교부(520)는 퓨즈 신호 수신부(521), 래치부(522), 어드레스 신호 수신부(523) 및 전송부(524)를 포함한다.
우선, 퓨즈 신호 수신부(521)는 초기화 신호(SET)를 수신하는 제 3 NMOS 트랜지스터(N3) 및 제 2 레이저 퓨즈(LF2)를 포함한다. 제 3 NMOS 트랜지스터(N3)는 초기화 신호(SET)를 수신하는 게이트, 접지 전압과 연결되는 소스, 노드 d와 연결 된 드레인을 포함한다. 한편 제 2 레이저 퓨즈(LF2)의 일측은 노드 d에 연결되고, 타측은 퓨즈 파워 신호(FUSE_PWR)를 수신한다. 여기서 제 2 레이저 퓨즈(LF2)는 리페어 대상이 되는 어드레스 신호 중 하이 레벨의 신호에 대응하여 레이저 빔에 의해 컷팅되는 퓨즈이다. 물론, 제 2 레이저 퓨즈(LF2)는 웨이퍼 상태에서만 컷팅될 수 있는 퓨즈이다.
래치부(522)는 제 4 NMOS 트랜지스터(N4) 및 제 2 인버터(INV2)를 포함한다. 래치부(522)의 구성은 전술한 제 1 퓨즈 신호 생성부(510)의 래치부(512)와 중복되므로 간략히 설명하기로 한다. 래치부(522)는 제 4 NMOS 트랜지스터(N4) 및 제 2 인버터(INV2)가 래치 구조로 연결됨으로써, 노드 d의 신호를 반전 래치하여 노드 e에 제공한다.
어드레스 신호 수신부(523)는 비교 대상의 어드레스 비트수에 대응하여 복수개가 구비될 수 있다. 각 어드레스 신호 수신부(523)는 제 1 난드 게이트(ND1)를 포함한다. 제 1 난드 게이트(ND1)는 어드레스 신호(ADD<2:n>) 및 레이저 퓨즈 활성화 신호(LEN)를 수신하여, 난드 게이팅 동작에 의한 출력 신호를 제 2 전송 게이트(T2)를 통해 제공한다. 한편, 어드레스 신호(ADD<2:n>)는 제 1 전송 게이트(T1)를 통해 비교 신호(HITM<2:n>)로서 제공되기도 한다.
전송부(524)는 어드레스 신호 수신부(523)에 대응하여 복수개가 구비될 수 있다. 이러한 각각의 전송부(524)는 제 1 전송 및 제 2 전송 게이트(T1, T2)를 포함한다. 이러한 전송부(524)의 제 1 전송 및 제 2 전송 게이트(T1, T2)는 노드 d와 노드 e의 신호로써 선택적으로 활성화 될 수 있다.
계속해서, 제 1 어드레스 신호 비교부(520)의 동작을 설명하기로 한다.
퓨즈 신호 수신부(521)는 파워업 초기의 하이 레벨의 초기화 신호(SET)를 수신하면, 제 3 NMOS 트랜지스터(N3)를 턴온시킨다. 이로써, 노드 d가 로우 레벨이 되고, 노드 e는 하이 레벨이 된다. 그러나, 파워업 초기에는 제 1 어드레스 신호 비교부(520)를 초기화시킬뿐, 어드레스 비교를 하는 유효한 동작은 아니다. 소정 시간이 지난 후, 초기화 신호(SET)가 로우 레벨로 천이되고, 레이저 퓨즈 활성화 신호(LEN)가 활성화된 하이 레벨인 경우를 예시하기로 한다.
이 경우, 제 3 NMOS 트랜지스터(N3)는 턴오프됨으로써, 노드 d는 제 2 레이저 퓨즈(LF2)의 컷팅 여부에 의해 결정될 수 있다. 결함 메모리 셀이 존재하고, 어드레스 신호중 하이 레벨의 신호에 대응해 제 2 레이저 퓨즈(LF2)가 컷팅 경우를 가정한다. 그리하여, 노드 d는 래치부(522)에 의해 래치된 로우 레벨이고, 노드 e는 하이 레벨이다. 그 결과, 제 1 전송 게이트(T1)가 턴온되고, 제 2 전송 게이트(T2)는 턴오프된다. 따라서, 턴온된 제 1 전송 게이트(T1)를 통한 어드레스 신호(ADD<2:n>)가 비교 신호(HITM<2:n>)로서 제공된다.
하지만, 결함 메모리 셀의 어드레스가 로우 레벨의 신호이면, 제 2 레이저 퓨즈(LF2)는 컷팅되지 않는다. 따라서, 노드 d에는 퓨즈 파워 신호(FUSE_PWR)의 하이 레벨 신호가, 노드 e에는 로우 레벨 신호가 된다. 그 결과, 제 2 전송 게이트(T2)가 턴온되고, 제 1 전송 게이트(T1)가 턴오프된다. 한편, 제 1 난드 게이트(ND1)는 어드레스 신호(ADD<2:n>) 및 활성화된 하이 레벨의 레이저 퓨즈 활성화 신호(LEN)를 수신하면, 어드레스 신호(ADD<2:n>)의 반전된 레벨을 제공한다. 따라 서, 제 1 어드레스 신호 비교부(520)는 턴온된 제 2 전송 게이트(T2)를 통해, 어드레스 신호(ADD<2:n>)의 반전된 신호가 비교 신호(HITM<2:n>)로서 제공할 수 있다.
다시 말하면, 제 1 어드레스 신호 비교부(520)는 결함 메모리 셀의 어드레스 신호 중 하이 레벨에 대응하여 제 2 레이저 퓨즈(LF2)를 컷팅하도록 되어 있다. 또한, 활성화된 하이 레벨의 레이저 퓨즈 활성화 신호(LEN)는 결함 메모리 셀이 있음을 알려주는 정보가 된다. 따라서, 결함 메모리 셀이 존재하는 경우, 제 1 어드레스 신호 비교부(520)는 활성화된 레이저 퓨즈 활성화 신호(LEN) 및 제 2 레이저 퓨즈(LF2)에 응답하여, 하이 레벨의 비교 신호(HITM<2:n>)를 제공할 수 있다. 예컨대, 제 2 레이저 퓨즈(LF2)가 컷팅되면, 입력된 어드레스 신호(ADD<2:n>)의 레벨 그대로, 즉 하이 레벨의 신호일 것이므로 하이 레벨의 신호가 비교 신호(HITM<2:n>)로 제공된다. 그러나, 제 2 레이저 퓨즈(LF2)가 컷팅되지 않으면, 입력된 어드레스 신호(ADD<2:n>)는 로우 레벨이므로, 반전시키는 경로를 통해 하이 레벨의 비교 신호(HITM<2:n>)로서 제공한다.
도 3c를 참조하면, 제 1 리던던시 신호 생성부(530)는 이러한 비교 신호(HITM<2:n>) 및 퓨즈 활성화 신호(LEN)에 응답하여 리던던시 신호(HITB<0>)를 제공한다. 제 1 리던던시 신호 생성부(530)는 일치 회로부(531) 및 반전부(532)를 포함한다. 설명의 편의상, 일치 회로부(531)는 다수의 입력 단자를 구비하는 논리곱 게이트(AND)로 예시하나 이에 제한되지 않는다. 또한, 반전부(532)는 인버터로 예시하나 이에 제한되지 않는 것은 물론이다.
제 1 리던던시 신호 생성부(530)는 활성화된 하이 레벨의 레이저 퓨즈 활성 화 신호(LEN) 및 하이 레벨의 비교 신호(HITM<2:n>)를 수신하면, 반전된 로우 레벨의 제 1 리던던시 신호(HITB<0>)를 제공한다. 즉, 입력되는 모든 어드레스 신호(ADD<2:n>)가 결함 메모리 셀의 어드레스와 일치하여야 활성화된 로우 레벨의 제 1 리던던시 신호(HITB<0>)를 제공할 수 있다. 전술한 바와 같이. 제 1 리던던시 신호(HITB<1>)가 제공될 수 있음은 물론이다. 이러한 제 1 리던던시 신호(HITB<0>)는 레이저 빔으로 퓨징하여 결함 메모리 셀을 구제하도록, 제 1 및 제 2 메모리 셀 어레이(도 1의 11, 12 참조)의 리던던시 워드라인(RWL)을 제어할 수 있는 신호이다.
다음으로, 본 발명의 일 실시예에 따른 웨이퍼 및 패키지 상태에서도 결함 메모리 셀을 구제할 수 있는 전기적 퓨즈 셋(600)을 설명하기로 한다.
도 4를 참조하면, 전기적 퓨즈 셋(600)은 제 2 퓨즈 신호 생성부(610), 제 2 어드레스 비교부(620) 및 제 2 리던던시 신호 생성부(630)를 포함한다.
우선, 제 2 퓨즈 신호 생성부(610)는 초기화 신호(SET), 테스트 모드 신호(TM), 특정 어드레스 신호(EN_ADD)를 수신하여 전기적 퓨즈 활성화 신호(EEN)를 제공한다. 이러한 제 2 퓨즈 신호 생성부(610)는 웨이퍼 상태뿐 아니라 패키지 상태에서도 리페어할 수 있도록 전기적 퓨즈로 구성될 수 있다. 그리하여, 제 2 퓨즈 신호 생성부(610)는 결함 메모리 셀이 존재하면 리페어를 수행하도록 프로그램한다. 그리하여, 제 2 퓨즈 신호 생성부(610)의 전기적 퓨즈에 과도 전류를 흘려서 컷팅함으로써 퓨징을 수행할 수 있다. 그러나, 전기적 퓨즈에 제한되지 않고, 웨이퍼 및 패키지 상태에서 퓨징할 수 있는 퓨즈이면 가능하다. 예를 들어, 안티 퓨즈(anti fuse)를 포함할 수 있다. 따라서, 제 2 퓨즈 신호 생성부(610)가 활성화된 전기적 퓨즈 활성화 신호(EEN)를 제공하면 결함 메모리 셀이 존재한다는 정보를 제공한다. 즉, 제 2 퓨즈 신호 생성부(610)의 전기적 퓨즈 컷팅 여부로 결함 메모리 셀의 존재 유무를 알 수 있다.
제 2 어드레스 신호 비교부(620)는 초기화 신호(SET), 테스트 모드 신호(TM), 전기적 퓨즈 활성화 신호(EEN), 특정 어드레스 신호(EN_ADD) 및 어드레스 신호(ADD<2:n>)를 수신하여 비교 신호(HITM<2:n>)를 제공한다. 이러한 제 2 어드레스 신호 비교부(620)는 결함 메모리 셀의 어드레스 신호(ADD<2:n>)가 수신되면 활성화된 하이 레벨의 비교 신호(HITM<2:n>)를 제공한다.
제 2 리던던시 신호 생성부(630)는 비교 신호(HITM<2:n>) 및 전기적 퓨즈 활성화 신호(EEN)를 수신하여 제 2 리던던시 신호(HITB<2>)를 제공한다. 제 2 리던던시 신호 생성부(630)는 복수의 비교 신호(HITM<2:n>) 및 전기적 퓨즈 활성화 신호(EEN)가 모두 활성화된 하이 레벨일 때, 활성화된 로우 레벨의 제 2 리던던시 신호(HITB<2>)를 제공한다. 한편, 리던던시 스킴에 따라 제 2 리던던시 신호(HITB<3>)가 매칭되어 제공될 수 있음은 물론이다.
도 5a를 참조하면, 제 2 퓨즈 신호 생성부(610)는 퓨즈 제어부(611), 제어신호 수신부(612), 초기화 신호 수신부(613) 및 래치부(614)를 포함한다.
제 2 퓨즈 신호 생성부(610)는 웨이퍼 상태 또는 패키지 상태에서 결함 메모리 셀이 존재하면 결함 메모리 셀이 존재한다는 정보를 알리도록 프로그램해야 한다.
퓨즈 제어부(611)는 제 2 난드 게이트(ND2) 및 제 1 인버터(IV1)를 포함한 다. 이러한 퓨즈 제어부(611)는 프로그램할 수 있는 제어 신호를 생성한다. 즉, 퓨즈 제어부(611)는 테스트 모드 신호(TM) 및 특정 어드레스 신호(EN_ADD)를 수신하여 제어 신호(PGM_EN)를 생성한다. 여기서, 테스트 모드 신호(TM)로 예시하나 이에 제한되지 않는다. 또한, 특정 어드레스 신호(EN_ADD)는 레이저 퓨즈 셋(도 1의 500 참조)이나 전기적 퓨즈 셋(도 1의 600 참조)에서 수신하는 어드레스 신호(ADD<2:n>)가 아닌 어드레스 신호이다. 여기서 특정 어드레스 신호(EN_ADD)는 0번이나 1번일 수 있으나 이에 제한되지 않음은 물론이다. 즉, 특정 어드레스 신호(EN_ADD)는 리던던시 워드라인(RWL) 여부 결정을 위해 비교 대상이 되는 어드레스 신호가 아니면 가능하다. 본 발명의 일 실시예에 따른 퓨즈 제어부(611)는 테스트 모드 신호(TM) 및 특정 어드레스 신호(EN_ADD)가 모두 하이 레벨일 때 활성화된 하이 레벨의 제어 신호(PGM_EN)를 제공할 수 있다.
제어 신호 수신부(612)는 제어 신호(PGM_EN)를 수신하는 NMOS 트랜지스터(NM1)를 포함한다. NMOS 트랜지스터(NM1)는 제어 신호(PGM_EN)를 수신하는 게이트, 접지 전압과 연결되는 소스, 노드 f와 연결되는 드레인을 포함한다. 특히, NMOS 트랜지스터(NM1)는 구동력(driving)이 큰 NMOS 트랜지스터로서, 턴온시 아주 큰 전류가 흐르게된다. 한편, 노드 f와 외부 전원 전압(VDD) 사이에는 제 1 전기적 퓨즈(EF1)가 구비된다. 제 1 전기적 퓨즈(EF1)는 결함 메모리 셀의 존재 유무를 저장하도록 프로그램되는 퓨즈이다. 즉, 제 1 전기적 퓨즈(EF1)는 결함 메모리 셀이 존재하면 컷팅되는 퓨즈이다. 이러한 제 1 전기적 퓨즈(EF1)가 컷팅되는 동작 설명은 후술하기로 한다.
초기화 신호 수신부(613)는 초기화 신호(SET)를 수신하는 제 2 NMOS 트랜지스터(NM2)를 포함한다. 제 2 NMOS 트랜지스터(NM2)는 초기화 신호(SET)를 수신하는 게이트, 접지 전압과 연결되는 소스, 노드 f와 연결되는 드레인을 포함한다. 초기화 신호(SET)는 레이저 퓨즈 셋(도 1의 500 참조)에서 설명한 바와 같은 신호이므로 중복되는 설명은 생략하기로 한다.
래치부(614)는 래치구조로 연결된 제 3 NMOS 트랜지스터(NM3) 및 제 2 인버터(IV2)를 포함하며, 노드 f의 신호를 수신하여 전기적 퓨즈 활성화 신호(EEN)를 제공한다.
계속해서 도 5a를 참조하여 제 2 퓨즈 신호 생성부(610)의 동작을 설명하기로 한다. 제 2 퓨즈 신호 생성부(610)는 활성화된 초기화 신호(SET)를 수신하여 노드 f가 로우 레벨이 된다. 이후 비활성화된 로우 레벨의 초기화 신호(SET)를 수신한 제 2 NMOS 트랜지스터(NM2)가 턴오프되면, 노드 f는 제 1 전기적 퓨즈(EF1)의 컷팅 여부에 따라 달라질 수 있다.
만약, 웨이퍼 및 패키지 상태에서 결함 메모리 셀이 존재하면, 제 2 퓨즈 신호 생성부(610)의 제 1 전기적 퓨즈(EF1)를 프로그램해야 한다. 웨이퍼 및 패키지 상태에서 결함 메모리 셀이 존재하면, 퓨즈 제어부(611)는 하이 레벨의 테스트 모드 신호(TM) 및 하이 레벨의 특정 어드레스 신호(EN_ADD)를 수신하여 하이 레벨의 활성화된 제어 신호(PGM_EN)를 제공한다. 그리하여, 제 1 NMOS 트랜지스터(NM1)가 턴온된다. 이때, 제 1 전기적 퓨즈(EF1)의 일측에 외부 전원 전압(VDD)이 인가된다. 전술한 바와 같이 제 1 NMOS 트랜지스터(NM1)는 구동력이 큰 트랜지스터이다 따라서, 외부 전원 전압(VDD)로부터 제 1 전기적 퓨즈(EF1)를 경유하며 접지 전압(VSS)까지 상당히 큰 전류가 흐른다. 즉, 제 1 전기적 퓨즈(EF1)는 과도한 전류로 인하여 컷팅 상태가 된다. 이러한 프로그램 과정 후, 노드 f는 결국 로우 레벨이 되어 전기적 퓨즈 활성화 신호(EEN)는 하이 레벨로 제공될 수 있다.
만약, 웨이퍼 및 패키지 상태에서 결함 메모리 셀이 존재하지 않으면, 제 2 퓨즈 신호 생성부(610)는 제 1 전기적 퓨즈(EF1)를 컷팅하지 않는다. 따라서, 퓨즈 제어부(611)는 비활성화된 로우 레벨의 테스트 모드 신호(TM) 및 비활성화된 로우 레벨의 특정 어드레스 신호(EN_ADD)를 수신하여 비활성화된 로우 레벨의 제어 신호(PGM_EN)를 제공한다. 그리하여, 제 1 NMOS 트랜지스터(NM1)가 턴오프되고, 또한 전술한 바와 같이 제 1 전기적 퓨즈(EF1)는 컷팅되지 않는다. 그 결과, 노드 f에는 외부 전원 전압(VDD)인 하이 레벨이 제공되어, 로우 레벨의 비활성화된 전기적 퓨즈 활성화 신호(EEN)를 제공할 수 있다.
도 5b를 참조하면, 제 2 어드레스 신호 비교부(620)는 퓨즈 제어부(621), 제어 신호 수신부(622), 초기화 신호 수신부(623), 래치부(624), 어드레스 신호 수신부(625) 및 전송부(626)를 포함한다.
여기서, 퓨즈 제어부(621), 제어 신호 수신부(622), 초기화 신호 수신부(623) 및 래치부(624)는 전술한 도 5a와 도면 부호는 다르나, 구성에 대한 설명은 중복되므로 생략하기로 한다.
한편, 어드레스 신호 수신부(625)는 비교 대상의 어드레스 비트수에 대응하여 복수개가 구비될 수 있다. 각 어드레스 신호 수신부(625)는 제 4 난드 게이 트(ND4)를 포함한다. 제 4 난드 게이트(ND4)는 어드레스 신호(ADD<2:n>) 및 전기적 퓨즈 활성화 신호(EEN)를 수신하여, 난드 게이팅 동작에 의한 출력 신호를 제 4 전송 게이트(T4)를 통해 제공한다. 한편, 어드레스 신호(ADD<2:n>)는 제 3 전송 게이트(T3)를 통해 비교 신호(HITM<2:n>)로 제공되기도 한다.
전송부(626)는 어드레스 신호 수신부(625)에 대응하여 복수개가 구비될 수 있다. 각각의 전송부(626)는 제 3 전송 및 제 4 전송 게이트(T3, T4)를 포함한다. 이러한 전송부(626)의 제 3 전송 및 제 4 전송 게이트(T3, T4)는 노드 g와 노드 h의 신호로써 선택적으로 활성화 될 수 있다.
도 5b를 참조해서, 제 2 어드레스 신호 비교부(620)의 동작을 설명하기로 한다.
제 2 어드레스 신호 비교부(620)의 초기 상태는, 활성화된 하이 레벨의 초기화 신호(SET)를 수신하여 제 5 NMOS(NM5)가 턴온되어 노드 g는 로우 레벨이 된다. 이후, 초기화 신호(SET)가 로우 레벨로 천이되면,
웨이퍼 및 패키지 상태에서 결함 메모리 셀이 존재하면, 제 2 어드레스 신호 비교부(620)의 제 2 전기적 퓨즈(EF2)를 프로그램해야한다. 여기서 제 2 전기적 퓨즈(EF2)는 결함 메모리 셀의 어드레스 신호 중 하이 레벨의 신호에 컷팅되는 퓨즈이다. 따라서, 퓨즈 제어부(621)는 활성화된 테스트 모드 신호(TM) 및 활성화된 특정 어드레스 신호(EN_ADD)를 수신하여 하이 레벨의 활성화된 제어 신호(PGM_EN)를 제공한다. 이로써, 제 4 NMOS 트랜지스터(NM4)가 턴온된다. 이때, 제 2 전기적 퓨즈(EF2)의 일측에 외부 전원 전압(VDD)이 인가된다. 제 4 NMOS 트랜지스터(NM4)는 구동력이 큰 트랜지스터이다. 그리하여, 제 4 NMOS 트랜지스터(NM4)가 턴온되면 외부 전원 전압(VDD)로부터 제 2 전기적 퓨즈(EF2)를 경유하며 접지 전압(VSS)까지 상당히 큰 전류가 흐른다. 즉, 제 2 전기적 퓨즈(EF2)는 과도한 전류로 인하여 컷팅 상태가 되고, 노드 g는 로우 레벨이 된다. 이로써, 제 3 전송 게이트(T3)가 턴온됨으로써, 어드레스 신호(ADD<2:n>)가 비교 신호(HITM<2:n>)로서 제공될 수 있다. 즉, 제 2 전기적 퓨즈(EF2)가 결함 메모리 셀의 어드레스 중 하이 레벨의 신호에서 컷팅되는 퓨즈이므로, 하이 레벨의 어드레스 신호(ADD<2:n>)가 비교 신호(HITM<2:n>)로서 제공될 수 있다.
만약, 결함 메모리 셀의 어드레스가 로우 레벨의 신호이면, 제 2 어드레스 신호 비교부(620)는 제 2 전기적 퓨즈(EF2)를 컷팅하지 않는다. 따라서, 퓨즈 제어부(621)는 비활성화된 로우 레벨의 테스트 모드 신호(TM) 및 비활성화된 로우 레벨의 특정 어드레스 신호(EN_ADD)를 수신하여 비활성화된 로우 레벨의 제어 신호(PGM_EN)를 제공한다. 그리하여, 제 4 NMOS 트랜지스터(NM4)가 턴오프되고, 또한 전술한 바와 같이 제 2 전기적 퓨즈(EF2)는 컷팅되지 않는다. 그 결과, 노드 g에는 외부 전원 전압(VDD)인 하이 레벨이 제공되고, 노드 h에는 로우 레벨의 신호를 제공할 수 있다. 이 경우는, 어드레스 신호 수신부(625)에서 제공하는 어드레스 신호(ADD<2:n>)의 반전된 레벨이 제 4 전송 게이트(T4)를 통하여 전송되어 비교 신호(HITM<2:n>)으로서 제공될 수 있다. 즉, 제 2 전기적 퓨즈(EF2)가 컷팅되지 않았다는 것은, 입력되는 어드레스 신호(ADD<2:n>)가 결함 메모리 셀의 어드레스 신호 중 로우 레벨의 신호이다. 그리하여 이를 반전시켜 하이 레벨의 활성화된 비교 신 호(HITM<2:n>)가 제공될 수 있다.
도 5c는 이러한 전기적 퓨즈 셋(도 1의 600 참조)에 의한 비교 신호(HITM<2:n>)에 응답하여 리던던시 신호(HITB<2>)가 제공되는 제 2 리던던시 신호 생성부(630)의 개략적인 블록도이다.
우선, 제 2 리던던시 신호 생성부(630)는 일치 회로부(631) 및 반전부(632)를 포함한다. 이러한 일치 회로부(631)로 논리곱 게이트(AND)를 포함하는 것으로 예시하였으나 이에 제한되지 않는다. 반전부(632)는 일치 회로부(631)와 연결되어 일치 회로부(631)에서 제공하는 신호를 반전하여 제 2 리던던시 신호(HITB<2>)를 제공한다.
전술한 제 1 리던던시 신호 생성부(도 3c의 530 참조)와 유사한 구성이므로 상세한 동작 원리는 생략하기로 한다. 다만, 제 1 리던던시 신호 생성부(도 3c의 530 참조)와 차이점은, 전기적 퓨즈 활성화 신호(EEN)을 수신한다는 점이다. 즉, 제 2 리던던시 신호 생성부(630)는 전기적 퓨즈 셋(도 1의 600 참조)에 의해 생성되는 전기적 퓨즈 활성화 신호(EEN)에 의해 제어된다. 그리하여, 비교 신호(HITM<2:n>)와 전기적 퓨즈 활성화 신호(EEN)가 모두 활성화된 하이 레벨일 때, 반전된 로우 레벨의 활성화된 제 2 리던던시 신호(HITB<2>)를 제공할 수 있다. 설명의 편의상, 제 2 리던던시 신호(HITB<2>)를 예시하나, 제 2 리던던시 신호(HITB<3>)도 전술한 구조와 방법으로 제공될 수 있음은 물론이다. 특히, 본 발명의 일 실시예에 따른 제 2 리던던시 신호(HITB<2> 또는 HITB<3>)는 메모리 셀 어레이(도 1의 13, 14 참조)를 제어할 수 있다. 이는 레이저 퓨즈 셋(도 1의 500 참조) 에서 제공하는 제 1 리던던시 신호(HITB<0> 또는 HITB<1>)가 제어하는 메모리 셀 어레이(도 1의 11, 12 참조)과는 다른 메모리 셀 어레이를 제어할 수 있음을 보여준다.
도 6은 노말 워드라인 제어부(40)를 나타낸다.
도 6을 참조하면, 제 1 및 제 2 리던던시 신호(HITB<0:3>)를 수신하여 노말 워드라인 제어 신호(NXEB)를 제공한다.
구체적으로 설명하면, 어느 하나라도 활성화된 로우 레벨의 제 1 및 제 2 리던던시 신호(HITB<0:3>)를 수신하면, 일치 회로부(41)에 의해 하이 레벨의 비활성화된 노말 워드라인 제어 신호(NXEB)를 제공한다. 즉, 노말 워드라인 드라이버(도 1의 20 참조)를 통해 노말 워드라인(WL)을 구동시키지 않는다. 대신 제 1 및 제 2 리던던시 신호(HITB<0:3>) 중 활성화된 로우 레벨을 갖는 리던던시 신호(HITB<0:3>)가 제어하는 리던던시 워드라인(RWL)을 구동시킨다.
그러나, 일치 회로부(41)가 모두 비활성화된 하이 레벨의 제 1 및 제 2 리던던시 신호(HITB<0:3>)를 수신하면 활성화된 로우 레벨의 노말 워드라인 제어 신호(NXEB)를 제공할 수 있다. 따라서, 노말 워드라인(WL)을 구동시키고, 리던던시 워드라인(RWL)은 구동시키지 않는다. 이러한 리던던시 워드라인 제어 방식은 당업자라면 이해 가능하기에 자세한 동작 설명은 생략하기로 한다.
이상과 같이, 본 발명의 일 실시예에 따른 전기적 퓨즈 셋(도 1의 600 참조)은 레이저 퓨즈 셋(도 1의 500 참조)에서 제어하는 메모리 셀 어레이(도 1의 11, 12 참조)와 오버랩되지 않는 또 다른 메모리 셀 어레이(도 1의 13, 14 참조)를 제 어할 수 있다. 그 결과, 제 3 및 제 4 메모리 셀 어레이(도 1의 13, 14 참조)에 대해서는, 웨이퍼 상태뿐 아니라 패키지 상태에서 발생한 결함 메모리 셀에 대해서도 구제할 수 있다.
설명의 편의상, 본 발명의 일 실시예에서는 레이저 퓨즈 셋(도 1의 500 참조)으로 제어되는 메모리 셀 어레이(도 1의 11, 12 참조)와 전기적 퓨즈 셋(도 1의 600 참조)으로 제어되는 메모리 셀 어레이(도 1의 13, 14 참조)를 동수(同數)의 메모리 셀 어레이로 예시하였다. 그러나, 이에 제한되지 않는 것은 물론이다. 다만, 웨이퍼 상태에서는 발생된 결함 메모리 셀에 대해 레이저 및 전기적 퓨징 방식 모두 이용해서 모든 메모리 셀 어레이(도 1의 11-14 참조)의 리던던시 워드라인(RWL)중 어느 하나로 치환할 수 있다. 또한, 패키지 상태에서는 발생된 결함 메모리 셀에 대해 전기적 퓨즈 셋(도 1의 600 참조)이 제어하는 제 3 및 제 4 메모리 셀 어레이(도 1의 13, 14 참조)의 리던던시 워드라인(RWL)으로 치환할 수 있다.
다시 말해, 웨이퍼 상태에서 결함 메모리 셀이 발생하면, 우선적으로 간편하고 정확한 레이저 퓨즈 셋(도 1의 500 참조)을 이용하여 제 1 내지 2 메모리 셀 어레이(도 1의 11-12 참조)의 리던던시 워드라인(RWL)을 구동시킬 수 있다. 만약 다수의 결함 메모리 셀이 발생하여 레이저 퓨즈 셋(도 1의 500)으로만 리던던시 워드라인(RWL)을 제어할 수 없다면, 전기적 퓨즈 셋(도 1의 600 참조)에 의해 제 3 내지 제 4 메모리 셀 어레이(13-14)의 리던던시 워드라인을 구동시킬 수 있다. 이후, 패키지에서 결함 메모리 셀이 발생되면, 본 발명의 일 실시예에 따라 웨이퍼 상태에서 사용되지 않고 남아있는 전기적 퓨즈 셋(도 1의 600 참조)에 의해 리던던시 워드라인(RWL)을 구동시킬 수 있다. 그리하여, 패키지 상태에서의 결함 메모리 셀에 대해서도 구제할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
본 발명의 일 실시예에 따르면 웨이퍼 상태에서뿐 아니라 패키지 상태에서의 결함 메모리 셀도 구제할 수 있다. 즉, 레이저 퓨즈 셋뿐 아니라 전기적 퓨즈 셋을 구비함으로써 웨이퍼 상태 및 패키지 상태에서의 결함 메모리 셀을 리던던시 셀로 치환할 수 있다. 구체적으로, 레이저 퓨즈 셋으로 제어되는 메모리 셀 어레이와, 전기적 퓨즈 셋에 의해 제어되는 메모리 셀 어레이를 각각 구비한다. 이로써 웨이퍼 상태에서는 레이저 퓨즈 셋 및 전기적 퓨즈 셋에 의해 결함 메모리 셀을 구제하도록 하고, 패키지 상태에서는 전기적 퓨즈 셋에 의해 결함 메모리 셀을 구제할 수 있도록 한다. 그리하여, 리던던시 효율을 높일 수 있다.

Claims (43)

  1. 초기화 신호, 퓨즈 파워 신호, 제 1 퓨즈 신호 및 어드레스 신호를 수신하여 제 1 리던던시 신호를 제공하되, 상기 제 1 리던던시 신호는 레이저 빔 조사 방식을 이용하여 결함 셀을 구제하도록 제어하는 제 1 퓨즈 셋;
    상기 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 상기 어드레스 신호를 수신하여 제 2 리던던시 신호를 제공하되, 상기 제 2 리던던시 신호는 전기적 퓨징 방식을 이용하여 상기 결함 셀을 구제하도록 제어하는 제 2 퓨즈 셋;
    상기 제 1 리던던시 신호에 의해 제어되는 제 1 메모리 셀 어레이; 및
    상기 제 2 리던던시 신호에 의해 제어되는 제 2 메모리 셀 어레이를 포함하는 리던던시 회로.
  2. 제 1항에 있어서,
    상기 제 1 퓨즈 셋은,
    상기 초기화 신호를 수신하여 상기 퓨즈 파워 신호 및 상기 제 1 퓨즈 신호를 제공하는 제 1 퓨즈 신호 생성부;
    상기 초기화 신호, 상기 퓨즈 파워 신호, 상기 제 1 퓨즈 신호 및 상기 어드레스 신호를 수신하여 제 1 비교 신호를 제공하는 제 1 어드레스 신호 비교부; 및
    상기 제 1 비교 신호 및 상기 제 1 퓨즈 신호를 수신하여 상기 제 1 리던던시 신호를 제공하는 제 1 리던던시 신호 생성부를 포함하는 리던던시 회로.
  3. 제 2항에 있어서,
    상기 제 1 퓨즈 신호 생성부는 제 1 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 1 퓨즈의 컷팅 여부에 따라 상기 제 1 퓨즈 신호를 제공하는 리던던시 회로.
  4. 제 3항에 있어서,
    상기 초기화 신호는 파워업시 하이 레벨로 활성화되고, 파워업 이후 로우 레벨로 비활성화되는 신호인 리던던시 회로.
  5. 제 3항에 있어서,
    상기 제 1 퓨즈는 결함 메모리 셀이 존재하면 상기 레이저 빔으로 퓨징되는 리던던시 회로.
  6. 제 2항에 있어서,
    상기 제 1 어드레스 신호 비교부는 제 2 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 2 퓨즈의 컷팅 여부에 따라 상기 제 1 비교 신호를 제공하는 리던던시 회로.
  7. 제 6항에 있어서,
    상기 제 2 퓨즈가 컷팅되면, 수신된 상기 어드레스 신호를 상기 제 1 비교 신호로서 제공하는 리던던시 회로.
  8. 제 6항에 있어서,
    상기 제 2 퓨즈가 컷팅되지 않으면, 수신된 상기 어드레스 신호를 반전시켜 상기 제 1 비교 신호로서 제공하는 리던던시 회로.
  9. 제 6항에 있어서,
    상기 제 2 퓨즈는 결함 메모리 셀의 어드레스 신호 중 하이 레벨의 신호에 대응하여 상기 레이저 빔으로 퓨징되는 리던던시 회로.
  10. 제 2항에 있어서,
    상기 제 1 리던던시 신호 생성부는 활성화된 상기 제 1 비교 신호 및 활성화된 상기 제 1 퓨즈 신호를 수신하면 활성화된 상기 제 1 리던던시 신호를 제공하는 리던던시 회로.
  11. 제 1항에 있어서,
    상기 제 2 퓨즈 셋은,
    상기 초기화 신호, 상기 테스트 모드 신호, 상기 특정 어드레스 신호를 수신하여 제 2 퓨즈 신호를 제공하는 제 2 퓨즈 신호 생성부;
    상기 초기화 신호, 상기 테스트 모드 신호, 상기 특정 어드레스 신호 및 상기 어드레스 신호를 수신하여 제 2 비교 신호를 제공하는 제 2 어드레스 신호 비교부; 및
    상기 제 2 비교 신호 및 상기 제 2 퓨즈 신호를 수신하여 상기 제 2 리던던시 신호를 제공하는 제 2 리던던시 신호 생성부를 포함하는 리던던시 회로.
  12. 제 11항에 있어서,
    상기 제 2 퓨즈 신호 생성부는 제 3 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 3 퓨즈의 컷팅 여부에 따라 상기 제 2 퓨즈 신호를 제공하는 리던던시 회로.
  13. 제 11항에 있어서,
    상기 특정 어드레스 신호는 리던던시 여부를 결정하는 비교 대상의 상기 어드레스 신호에 참여하지 않는 신호로서, 결함 셀이 존재하면 활성화되는 리던던시 회로.
  14. 제 11항에 있어서,
    상기 테스트 모드 신호는 결함 셀이 존재하면 활성화되는 리던던시 회로.
  15. 제 12항에 있어서,
    상기 제 3 퓨즈는 결함 메모리 셀이 존재하면 과도 전류를 이용하여 컷팅되는 리던던시 회로.
  16. 제 11항에 있어서,
    상기 제 2 어드레스 신호 비교부는 제 4 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 4 퓨즈의 컷팅 여부에 따라 상기 제 2 비교 신호를 제공하는 리던던시 회로.
  17. 제 16항에 있어서,
    상기 제 4 퓨즈가 컷팅되면, 수신된 상기 어드레스 신호를 상기 제 2 비교 신호로서 제공하는 리던던시 회로.
  18. 제 16항에 있어서,
    상기 제 4 퓨즈가 컷팅되지 않으면, 수신된 상기 어드레스 신호를 반전시켜 상기 제 2 비교 신호로서 제공하는 리던던시 회로.
  19. 제 16항에 있어서,
    상기 제 4 퓨즈는 결함 메모리 셀의 어드레스 신호 중 하이 레벨의 신호에 대응하여 과도 전류를 이용하여 컷팅되는 리던던시 회로.
  20. 제 11항에 있어서,
    상기 제 2 리던던시 신호 생성부는 활성화된 상기 제 2 비교 신호 및 활성화된 상기 제 2 퓨즈 신호를 수신하면 활성화된 상기 제 2 리던던시 신호를 제공하는 리던던시 회로.
  21. 초기화 신호 및 어드레스 신호를 수신하여 복수개의 제 1 리던던시 신호를 제공하는 복수개의 제 1 퓨즈 셋을 포함하는 제 1 퓨즈 셋 회로부;
    상기 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 상기 어드레스 신호를 수신하여 복수개의 제 2 리던던시 신호를 제공하는 복수개의 제 2 퓨즈 셋을 포함하는 제 2 퓨즈 셋 회로부;
    상기 제 1 리던던시 신호에 의해 제어되는 제 1 메모리 셀 어레이; 및
    상기 제 2 리던던시 신호에 의해 제어되는 제 2 메모리 셀 어레이를 포함하며,
    상기 제 1 퓨즈 셋은 웨이퍼 상태에서 발생한 결함 셀에 대해 상기 제 1 메모리 셀 어레이의 리던던시 워드라인을 구동시키는 상기 제 1 리던던시 신호를 제공하고,
    상기 제 2 퓨즈 셋은 상기 웨이퍼 상태 및 패키지 상태에서 발생한 결함 셀에 대해 상기 제 2 메모리 셀 어레이의 리던던시 워드라인을 구동시키는 상기 제 2 리던던시 신호를 제공하는 리던던시 회로.
  22. 제 21항에 있어서,
    상기 제 1 퓨즈 셋은,
    상기 초기화 신호를 수신하여 퓨즈 파워 신호 및 제 1 퓨즈 신호를 제공하는 제 1 퓨즈 신호 생성부;
    상기 초기화 신호, 상기 퓨즈 파워 신호, 상기 제 1 퓨즈 신호 및 상기 어드레스 신호를 수신하여 제 1 비교 신호를 제공하는 제 1 어드레스 신호 비교부; 및
    상기 제 1 비교 신호 및 상기 제 1 퓨즈 신호를 수신하여 상기 제 1 리던던시 신호를 제공하는 제 1 리던던시 신호 생성부를 포함하는 리던던시 회로.
  23. 제 22항에 있어서,
    상기 제 1 퓨즈 신호 생성부는 제 1 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 1 퓨즈의 컷팅 여부에 따라 상기 제 1 퓨즈 신호를 제공하는 리던던시 회로.
  24. 제 23항에 있어서,
    상기 초기화 신호는 파워업시 하이 레벨로 활성화되고, 파워업 이후 로우 레벨로 비활성화되는 신호인 리던던시 회로.
  25. 제 23항에 있어서,
    상기 제 1 퓨즈는 결함 메모리 셀이 존재하면 레이저 빔으로 퓨징되는 리던던시 회로.
  26. 제 22항에 있어서,
    상기 제 1 어드레스 신호 비교부는 제 2 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 2 퓨즈의 컷팅 여부에 따라 상기 제 1 비교 신호를 제공하는 리던던시 회로.
  27. 제 26항에 있어서,
    상기 제 2 퓨즈가 컷팅되면, 수신된 상기 어드레스 신호를 상기 제 1 비교 신호로서 제공하는 리던던시 회로.
  28. 제 26항에 있어서,
    상기 제 2 퓨즈가 컷팅되지 않으면, 수신된 상기 어드레스 신호를 반전시켜 상기 제 1 비교 신호로서 제공하는 리던던시 회로.
  29. 제 26항에 있어서,
    상기 제 2 퓨즈는 결함 메모리 셀의 어드레스 신호 중 하이 레벨의 신호에 대응하여 레이저 빔으로 퓨징되는 리던던시 회로.
  30. 제 22항에 있어서,
    상기 제 1 리던던시 신호 생성부는 활성화된 상기 제 1 비교 신호 및 활성화된 상기 제 1 퓨즈 신호를 수신하면 활성화된 상기 제 1 리던던시 신호를 제공하는 리던던시 회로.
  31. 제 21항에 있어서,
    상기 제 2 퓨즈 셋은,
    상기 초기화 신호, 상기 테스트 모드 신호, 상기 특정 어드레스 신호를 수신하여 제 2 퓨즈 신호를 제공하는 제 2 퓨즈 신호 생성부;
    상기 초기화 신호, 상기 테스트 모드 신호, 상기 특정 어드레스 신호 및 상기 어드레스 신호를 수신하여 제 2 비교 신호를 제공하는 제 2 어드레스 신호 비교부; 및
    상기 제 2 비교 신호 및 상기 제 2 퓨즈 신호를 수신하여 상기 제 2 리던던시 신호를 제공하는 제 2 리던던시 신호 생성부를 포함하는 리던던시 회로.
  32. 제 31항에 있어서,
    상기 제 2 퓨즈 신호 생성부는 제 3 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 3 퓨즈의 컷팅 여부에 따라 상기 제 2 퓨즈 신호를 제공하는 리던던시 회로.
  33. 제 31항에 있어서,
    상기 특정 어드레스 신호는 리던던시 여부를 결정하는 비교 대상의 상기 어드레스 신호에 참여하지 않는 신호로서, 결함 셀이 존재하면 활성화되는 리던던시 회로.
  34. 제 31항에 있어서,
    상기 테스트 모드 신호는 결함 셀이 존재하면 활성화되는 리던던시 회로.
  35. 제 32항에 있어서,
    상기 제 3 퓨즈는 결함 메모리 셀이 존재하면 과도 전류를 이용하여 컷팅되는 리던던시 회로.
  36. 제 31항에 있어서,
    상기 제 2 어드레스 신호 비교부는 제 4 퓨즈를 포함하며, 비활성화된 상기 초기화 신호를 수신하면, 상기 제 4 퓨즈의 컷팅 여부에 따라 상기 제 2 비교 신호를 제공하는 리던던시 회로.
  37. 제 36항에 있어서,
    상기 제 4 퓨즈가 컷팅되면, 수신된 상기 어드레스 신호를 상기 제 2 비교 신호로서 제공하는 리던던시 회로.
  38. 제 36항에 있어서,
    상기 제 4 퓨즈가 컷팅되지 않으면, 수신된 상기 어드레스 신호를 반전시켜 상기 제 2 비교 신호로서 제공하는 리던던시 회로.
  39. 제 36항에 있어서,
    상기 제 4 퓨즈는 결함 메모리 셀의 어드레스 신호 중 하이 레벨의 신호에 대응하여 과도 전류를 이용하여 컷팅되는 리던던시 회로.
  40. 제 31항에 있어서,
    상기 제 2 리던던시 신호 생성부는 활성화된 상기 제 2 비교 신호 및 활성화된 상기 제 2 퓨즈 신호를 수신하면 활성화된 상기 제 2 리던던시 신호를 제공하는 리던던시 회로.
  41. 결함 메모리 셀의 어드레스에 대해 제 1 리페어 방법으로 제 1 그룹의 퓨즈를 선택적으로 퓨징함으로써 제 1 리던던시 신호를 제공하는 제 1 퓨즈 셋;
    상기 결함 메모리 셀의 어드레스에 대해 제 2 리페어 방법으로 제 2 그룹의 퓨즈를 선택적으로 퓨징함으로써 제 2 리던던시 신호를 제공하는 제 2 퓨즈 셋;
    상기 제 1 및 제 2 리던던시 신호에 의해 각각 제어되는 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이를 포함하며,
    테스트 모드시 상기 제 2 리페어 방법을 이용하는 리던던시 회로.
  42. 제 41항에 있어서,
    상기 제 1 리페어 방법은 레이저 빔 조사 방식을 이용하고, 상기 제 2 리페어 방법은 전기적 퓨징 방식을 이용하는 리던던시 회로.
  43. 제 41항에 있어서,
    상기 제 1 퓨즈 셋은 초기화 신호 및 어드레스 신호에 응답하여 상기 제 1 리던던시 신호를 제공하고,
    상기 제 2 퓨즈 셋은 상기 초기화 신호, 테스트 모드 신호, 특정 어드레스 신호 및 상기 어드레스 신호에 응답하여 상기 제 2 리던던시 신호를 제공하는 리던던시 회로.
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