DE102006028483B4 - Verfahren zum Zugreifen auf einen Speicher - Google Patents
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Abstract
Verfahren zum Zugreifen auf einen Speicher (1), wobei der Speicher (1) ein Zellenfeld (10) mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen aufweist,
– wobei beim Zugreifen auf eine in einem Zellenfeldelement des Speichers (1) angeordnete Speicherzelle eine Adresse (WA; BA) des betreffenden Zellenfeldelements an eine Aktivierungsvorrichtung (12; 30) des Speichers (1) angelegt wird, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren,
– wobei die angelegte Adresse (WA; BA) mit in der Aktivierungsvorrichtung (12; 30) hinterlegten Fehleradressen verglichen wird, welche fehlerhaften Zellenfeldelementen zugeordnet sind,
– wobei bei einer Übereinstimmung zwischen der angelegten Adresse (WA; BA) und einer der Fehleradressen mit Hilfe der Aktivierungsvorrichtung (12; 30) anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement aktiviert wird,
– wobei das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden fehlerhaften Zellenfeldelement zugehörigen Adresse (WA; BA) an die Aktivierungsvorrichtung (12; 30) des Speichers (1) auf der Grundlage der...
– wobei beim Zugreifen auf eine in einem Zellenfeldelement des Speichers (1) angeordnete Speicherzelle eine Adresse (WA; BA) des betreffenden Zellenfeldelements an eine Aktivierungsvorrichtung (12; 30) des Speichers (1) angelegt wird, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren,
– wobei die angelegte Adresse (WA; BA) mit in der Aktivierungsvorrichtung (12; 30) hinterlegten Fehleradressen verglichen wird, welche fehlerhaften Zellenfeldelementen zugeordnet sind,
– wobei bei einer Übereinstimmung zwischen der angelegten Adresse (WA; BA) und einer der Fehleradressen mit Hilfe der Aktivierungsvorrichtung (12; 30) anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement aktiviert wird,
– wobei das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden fehlerhaften Zellenfeldelement zugehörigen Adresse (WA; BA) an die Aktivierungsvorrichtung (12; 30) des Speichers (1) auf der Grundlage der...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Zugreifen auf einen Speicher, welcher ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen aufweist. Die Erfindung betrifft ferner einen Speicher, bei dem ein solches Verfahren durchgeführt wird.
- Dynamische Halbleiterspeicher, insbesondere DRAM (Dynamic Random Access Memory), weisen ein Speicherzellenfeld auf, in welchem Speicherzellen matrixförmig in Form von Zeilen und Spalten über Wortleitungen und Bitleitungen miteinander verschaltet sind. Eine einzelne Speicherzelle des Speicherzellenfeldes umfasst dabei einen Speicherkondensator und einen Speichertransistor, wobei eine Information (Bit) als elektrische Ladung in dem Speicherkondensator gespeichert wird. Der Speichertransistor, welcher auch als Auswahltransistor bezeichnet wird, dient als Schalter, um eine Information im Rahmen eines Zugriffs auf eine Speicherzelle zu lesen oder zu schreiben.
- Bei einem Lesezugriff wird zunächst durch Anlegen einer Zeilenadresse an eine Aktivierungsvorrichtung des Speichers eine entsprechende Zeile bzw. Wortleitung aktiviert. Auf diese Weise werden die Speichertransistoren von Speicherzellen der betreffenden Zeile durchgeschaltet, wodurch die jeweiligen Speicherkondensatoren mit zugehörigen Bitleitungen verbunden und damit die Ladungen der Speicherkondensatoren den Bitleitungen hinzugefügt werden. Üblicherweise sind die Bitleitungen, welche vor Beginn eines Lesevorgangs auf gleiches Potenzial vorgeladen wurden, in Paaren organisiert, wobei durch Aktivieren einer Wortleitung ein Speicherkondensator einer Speicherzelle jeweils mit einer der beiden Leitungen eines Bitleitungspaares verbunden wird. Bei einem geladenen Speicherkondensator (logische 1 abgespeichert) wird das Potenzial einer Bitleitung leicht angehoben, wohingegen ein leerer Speicherkondensator (logische 0 abgespeichert) das Potenzial einer Bitleitung leicht herabzieht. Die zweite Leitung eines Bitleitungspaares behält das jeweils vorgeladene Potenzial bei.
- Auf diese Weise entsteht eine Ladungsdifferenz zwischen den Bitleitungen eines Bitleitungspaares, welche mit Hilfe eines primären Ausleseverstärkers verstärkt und nachfolgend über schaltbare Datenleitungspaare einem sekundären Ausleseverstärker zur Verfügung gestellt wird. Dabei bilden mehrere primäre Ausleseverstärker eine Gruppe und sind jeweils über eine Schalteinrichtung mit einem sekundären Ausleseverstärker verbunden. Durch Anlegen einer Spaltenadresse an eine weitere Aktivierungsvorrichtung des Speichers wird eine der Schalteinrichtungen und damit die betreffende Spalte aktiviert, wodurch das von dem jeweiligen primären Ausleseverstärker ausgelesene Datum an den sekundären Ausleseverstärker angelegt wird. Das an dem sekundären Ausleseverstärker anliegende Datum kann anschließend über entsprechende Datenausgangsleitungen ausgegeben werden.
- Der Schreibvorgang unterscheidet sich nur wenig vom Lesevorgang einer Speicherzelle. In entsprechender Weise wird zur Adressierung einer Speicherzelle zunächst die betreffende Zeile bzw. Wortleitung des Speicherzellenfelds aktiviert. Dies hat zur Folge, dass zwischen den Bitleitungen von Bitleitungspaaren, welche mit den freigeschalteten Speicherzellen verbunden sind, wiederum jeweils eine Ladungsdifferenz hervorgerufen wird, welche durch primäre Auslesverstärker verstärkt wird. Durch Aktivieren der betreffenden Spalte kann der ausgewählten Speicherzelle anschließend das einzuschreibende Datum mit Hilfe des sekundären und des entsprechenden primären Ausleseverstärkers aufgeprägt werden, wobei das zu schreibende Signal von dem bestehenden schwächeren Signal der Speicherzelle nicht beeinflusst wird. Das bestehende schwächere Signal der Speicherzelle wird aufgrund der Treiberstär ke der eingesetzten Ausleseverstärker überschrieben. Die Signalpegel der weiteren Bitleitungspaare werden von dem Schreibvorgang nicht beeinflusst, sondern wie beim Lesevorgang lediglich von den primären Ausleseverstärkern verstärkt.
- Bei der Herstellung von DRAM-Speichern treten nahezu unvermeidbar Fehler auf, die einzelne Speicherzellen bzw. Gruppen von Speicherzellen betreffen. Um die Ausbeute an verwendbaren Speichern nach der Produktion zu erhöhen, werden in den Speichern üblicherweise redundante Speicherzellen mitprozessiert, um fehlerhafte Speicherzellen im Rahmen eines Speicherzugriffs zu ersetzen. In der Regel werden gleich ganze Zellenfeldelemente, d. h. Zeilen bzw. Spalten, die die betroffenen fehlerhaften Speicherzellen enthalten, durch redundante Zellenfeldelemente ersetzt.
- Zu diesem Zweck sind die in einem Speicher vorgesehenen Aktivierungsvorrichtungen mit programmierbaren Schmelzsicherungen versehen, welche als Fuses bezeichnet werden. Nach der Herstellung eines Speichers werden mit Hilfe eines Testsystems Funktionstests an dem Speicher durchgeführt, um die Adressen von fehlerhaften Zellenfeldelementen mit defekten Speicherzellen zu ermitteln. Diese Adressen, im Folgenden als Fehleradressen bezeichnet, werden in die Fuses einprogrammiert. Meistens werden so genannte Laserfuses verwendet, die in einem entsprechenden Laser-Trimming-Prozess mit Hilfe eines Laserstrahls zum Hinterlegen der Fehleradressen durchtrennt werden können.
- Zum Ersetzen von fehlerhaften Speicherzellen im Rahmen eines Speicherzugriffs wird die an eine Aktivierungsvorrichtung angelegte Adresse mit in den Fuses hinterlegten Fehleradressen verglichen. Bei einer Übereinstimmung zwischen der angelegten Adresse und einer der Fehleradressen wird eine fehlerhafte Zeile bzw. eine fehlerhafte Spalte mit Hilfe der Aktivierungsvorrichtung deaktiviert sowie anstelle der betreffenden fehlerhaften Zeile bzw. Spalte eine redundante Zeile bzw. Spalte aktiviert.
- Dabei besteht das Problem, dass das Aktivieren eines Zellenfeldelements durch eine Aktivierungsvorrichtung bei einer an die Aktivierungsvorrichtung angelegten Adresse schneller durchgeführt werden kann als das Vergleichen der angelegten Adresse mit Fehleradressen und Deaktivieren eines fehlerhaften Zellenfeldelements. Insbesondere beim Aktivieren einer Spalte im Rahmen eines Lesezugriffs ergibt sich hierdurch die Gefahr, dass eine gespeicherte Information sowohl aus einer fehlerhaften Spalte als auch aus einer redundanten Spalte ausgelesen sowie über entsprechende Datenleitungen an einen sekundären Ausleseverstärker und damit auf den Datenbus des Speichers gesendet werden, wodurch das Ausleseergebnis fehlerhaft ist.
- Aus diesem Grund wird das Aktivieren eines Zellenfeldelements durch eine Aktivierungsvorrichtung eine vorgegebene Zeitdauer ab Anlegen der entsprechenden Adresse verzögert, um ein Zugreifen auf ein fehlerhaftes Zellenfeldelement zu vermeiden. Eine derartige Vorgehensweise hat jedoch eine längere Zugriffszeit und damit eine erhöhte Latenzzeit des betreffenden Speichers zur Folge.
- Die
US 5,388,076 beschreibt einen Speicher, bei dem fehlerhafte Zellenfeldelemente mit fehlerhaften Speicherzellen durch redundante Zellenfeldelemente ersetzt werden können. Hierbei wird ein redundantes Zellenfeldelement bei einer Übereinstimmung zwischen einer angelegten Adresse und einer in einer Aktivierungsvorrichtung hinterlegten Fehleradresse aktiviert. Die Fehleradresse, welche einem fehlerhaften Zellenfeldelement zugeordnet ist, wird nach einem Funktionstest des Speichers ermittelt. Des weiteren sind Zellenfeldelemente oder zum Aktivieren von Zellenfeldelementen eingesetzte Auswahlleitungen in einer Aktivierungsvorrichtung mit Fuses verbunden. Nach dem Funktionstest werden die den fehlerhaften Zellenfeldelementen zugehörigen Fuses durchtrennt, so dass die fehlerhaften Zellenfeldelemente nicht mehr aktiviert werden können. - Ein weiterer Speicher, bei dem fehlerhafte Zellenfeldelemente durch redundante Zellenfeldelemente ersetzt werden, ist aus der
DE 10 2004 020 546 A1 bekannt. Zum Deaktivieren von Zellenfeldelementen, d. h. Wort- und Bitleitungen, wird vorgeschlagen, die Wort- und Bitleitungen auf ein vorbestimmtes Potential zu legen. - Die Aufgabe der vorliegenden Erfindung besteht darin, ein schnelles und flexibles Verfahren zum Zugreifen auf einen Speicher sowie einen flexiblen Speicher mit einer geringen Zugriffszeit bereitzustellen.
- Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und einen Speicher gemäß Anspruch 7 gelöst. Weitere vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Erfindungsgemäß wird ein Verfahren zum Zugreifen auf einen Speicher vorgeschlagen, wobei der Speicher ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen aufweist. Beim Zugreifen auf eine in einem Zellenfeldelement des Speichers angeordnete Speicherzelle wird eine Adresse des betreffenden Zellenfeldelements an eine Aktivierungsvorrichtung des Speichers angelegt, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren. Die angelegte Adresse wird mit in der Aktivierungsvorrichtung hinterlegten Fehleradressen verglichen, welche fehlerhaften Zellenfeldelementen mit fehlerhaften Speicherzellen zugeordnet sind. Bei einer Übereinstimmung zwischen der angelegten Adresse und einer der Fehleradressen wird mit Hilfe der Aktivierungsvorrichtung anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement aktiviert. Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, dass das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden fehlerhaften Zellenfeldelement zugehörigen Adresse an die Aktivierungsvorrichtung des Speichers auf der Grundlage der in der Aktivierungsvorrichtung hinterlegten Fehleradressen deaktiviert wird.
- Im Gegensatz zu herkömmlichen Verfahren, bei denen im Rahmen eines Speicherzugriffs erst nach einem Anlegen einer Adresse an eine Aktivierungsvorrichtung des Speichers und einer festgestellten Übereinstimmung zwischen der angelegten Adresse und in der Aktivierungsvorrichtung hinterlegten Fehleradressen ein betreffendes fehlerhaftes Zellenfeldelement deaktiviert wird, wird bei dem erfindungsgemäßen Verfahren das fehlerhafte Zellenfeldelement bereits vor dem Anlegen der betreffenden zugehörigen Adresse deaktiviert. Auf diese Weise besteht die Möglichkeit, ein (beliebiges) adressiertes Zellenfeldelement direkt nach einem Anlegen der zugehörigen Adresse an die Aktivierungsvorrichtung zu aktivieren, ohne die Aktivierung des Zellenfeldelements für eine vorgegebene Zeitdauer zu verzögern, wodurch ein Speicherzugriff mit einer geringeren Zugriffszeit durchgeführt werden kann. Dabei ist das erfindungsgemäße Verfahren sowohl auf einen Lese- als auch auf einen Schreibvorgang anwendbar.
- Erfindungsgemäß weist das Zellenfeld Zeilen und Spalten auf, in welchen die Speicherzellen angeordnet sind, wobei ein Zellenfeldelement eine Spalte des Zellenfelds des Speichers darstellt. Eine fehlerhafte Spalte wird vor dem Anlegen einer der betreffenden Spalte zugehörigen Adresse an die Aktivierungsvorrichtung des Speichers deaktiviert, um die insbesondere einen Lesevorgang beeinträchtigende Gefahr eines Zugreifens auf eine fehlerhafte Spalte vor einer Deaktivierung der fehlerhaften Spalte zu vermeiden.
- Erfindungsgemäß wird beim Zugreifen auf eine in einer Zeile und in einer Spalte angeordnete Speicherzelle vor einem Aktivieren einer Spalte zu nächst die betreffende Zeile aktiviert, wobei eine fehlerhafte Spalte beim Aktivieren der betreffenden Zeile deaktiviert wird. Eine derartige Vorgehensweise wird insbesondere in solchen Fällen herangezogen, in denen das Zellenfeld des Speichers in mehrere Reihenblöcke unterteilt ist, wobei mehrere Spalten von verschiedenen Reihenblöcken jeweils durch ein gemeinsames, von der Aktivierungsvorrichtung generiertes Spaltenauswahlsignal aktiviert werden können.
- Gemäß einer bevorzugten Ausführungsform weist das Zellenfeld Zeilen und Spalten auf, in welchen die Speicherzellen angeordnet sind, wobei ein Zellenfeldelement eine Zeile des Zellenfelds des Speichers darstellt. Eine fehlerhafte Zeile wird vor dem Anlegen einer der betreffenden Zeile zugehörigen Adresse an die Aktivierungsvorrichtung des Speichers deaktiviert. Hierdurch wird die Gefahr eines Aktivierens einer fehlerhaften Zeile vor einem Deaktivieren der betreffenden Zeile vermieden.
- In entsprechender Weise wird eine fehlerhafte Zeile hierbei vorzugsweise bereits bei einem Einschalten des Speichers deaktiviert.
- Erfindungsgemäß wird des Weiteren ein Speicher vorgeschlagen, bei dem eine Ausführungsform des oben beschriebenen erfindungsgemäßen Verfahrens durchgeführt wird. Der Speicher weist ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen sowie eine Aktivierungsvorrichtung zum Aktivieren eines Zellenfeldelements für einen Speicherzugriff auf. Beim Zugreifen auf eine in einem Zellenfeldelement des Speichers angeordnete Speicherzelle wird eine Adresse des betreffenden Zellenfeldelements an die Aktivierungsvorrichtung angelegt, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren. Die angelegte Adresse wird mit in der Aktivierungsvorrichtung hinterlegten Fehleradressen verglichen, welche fehlerhaften Zellenfeldelementen zugeordnet sind. Bei einer Übereinstimmung zwischen der angelegten Adresse und einer der Fehleradressen wird mit Hilfe der Aktivierungsvorrichtung anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement aktiviert. In erfindungsgemäßer Weise ist der Speicher ausgebildet, das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden Zellenfeldelement zugehörigen Adresse an die Aktivierungsvorrichtung auf der Grundlage der in der Aktivierungsvorrichtung hinterlegten Fehleradressen zu deaktivieren.
- Da bei dem erfindungsgemäßen Speicher ein fehlerhaftes Zellenfeldelement schon vor dem Anlegen der dem betreffenden Zellenfeldelement zugehörigen Adresse an die Aktivierungsvorrichtung deaktiviert wird, ist es möglich, ein (beliebiges) adressiertes Zellenfeldelement unmittelbar nach Anlegen der dem Zellenfeldelement zugehörigen Adresse an die Aktivierungsvorrichtung zu aktivieren, ohne die Aktivierung des Zellenfeldelements zu verzögern. Infolgedessen weist der erfindungsgemäße Speicher eine geringer Zugriffszeit auf.
- Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen:
-
1 eine schematische Darstellung eines DRAM-Speichers sowie eine vergrößerte Darstellung eines Bankelements des DRAMs; -
2 eine vergrößerte Darstellung eines Ausschnitts eines DRAM-LDQ-Blocks des Bankelements von1 ; -
3 eine weitere vergrößerte Darstellung eines Ausschnitts des DRAM-LDQ-Blocks zur Erläuterung eines herkömmlichen Verfahrens zum Zugreifen auf den DRAM; -
4 eine3 entsprechende vergrößerte Darstellung eines Ausschnitts eines DRAM-LDQ-Blocks zur Erläuterung eines Verfahrens zum Zugreifen auf den DRAM; und -
5 eine weitere3 entsprechende vergrößerte Darstellung eines Ausschnitts eines DRAM-LDQ-Blocks zur Erläuterung eines weiteren Verfahrens. -
1 zeigt eine schematische Darstellung eines DRAM-Speichers1 , welcher ein Zellenfeld10 mit in Zeilen und Spalten matrixförmig angeordneten Speicherzellen (nicht ge zeigt) aufweist. Die Speicherzellen, welche jeweils einen Speicherkondensator und einen Speichertransistor aufweisen, sind dabei über Wortleitungen und Bitleitungen (nicht gezeigt) adressierbar. Die Wortleitungen sind mit Aktivierungsvorrichtungen12 verbunden, welche am Rand des DRAMs1 angeordnet sind. Durch Anlegen einer Zeilenadresse bzw. Wortleitungsadresse WA an eine der Aktivierungsvorrichtungen12 im Rahmen eines Speicherzugriffs wird eine der Zeilenadresse WA zugeordnete Zeile bzw. Wortleitung aktiviert. - Das Zellenfeld
10 ist in vier Bänke11 unterteilt, auf die gleichzeitig für einen Lese- bzw. Schreibvorgang zugegriffen werden kann. Zu diesem Zweck weist jede Bank11 eine Aktivierungsvorrichtung12 für eine Zeilenaktivierung auf. - Jede Bank
11 ist weiter in vier Bankelemente13 unterteilt. Wie anhand der vergrößerten Darstellung eines Bankelements13 des DRAMs1 ersichtlich wird, weist jedes Bankelement13 vier sogenannte DRAM-LDQ-Blöcke14 auf, welche mit einer weiteren Aktivierungsvorrichtung30 der jeweiligen Bank11 für eine Spaltenaktivierung verbunden sind. Durch Anlegen einer Spaltenadresse bzw. Bitleitungsadresse BA an eine Aktivierungsvorrichtung30 im Rahmen eines Speicherzugriffs wird eine der Spaltenadresse BA zugeordnete Spalte aktiviert. - Die
2 und3 zeigen eine vergrößerte Darstellung eines Ausschnitts eines DRAM-LDQ-Blocks14 des Bankelements13 von1 . Anhand dieser Darstellung wird die Unterteilung eines DRAM-LDQ-Blocks14 in sogenannte Reihenblöcke15 ersichtlich, in welchen die Speicherzellen angeordnet sind. Die Reihenblöcke15 erstrecken sich dabei über sämtliche Bankelemente13 einer Bank11 . Anhand der vergrößerten Darstellung wird weiter der Aufbau einer Aktivierungsvorrichtung30 deutlich, welche einen Spaltendecoder31 und eine Fuseeinrichtung32 aufweist. - In
3 sind des Weiteren in Bitleitungspaaren21 organisierte Bitleitungen dargestellt, welche mit primären Ausleseverstärkern verbunden sind. Die primären Ausleseverstärker sind dabei in Ausleseverstärkerstreifen16 an beiden Seiten eines Reihenblocks15 angeordnet, wobei die primären Ausleseverstärker für in einem Reihenblock15 untereinander liegende Bitleitungspaare21 jeweils an gegenüberliegenden Seiten des jeweiligen Reihenblocks15 liegen, so dass jedes zweite Bitleitungspaar21 mit primären Ausleseverstärkern auf einer Seite verbunden ist. Aus Gründen der Übersichtlichkeit sind in3 Bitleitungspaare21 lediglich des an der linken Seite des DRAM-LDQ-Blocks14 angeordneten Reihenblocks15 dargestellt. - Zum Auslesen des gespeicherten Inhalts einer Speicherzelle wird zunächst eine zugehörige Bank
11 adressiert sowie eine Zeilenadresse WA der betreffenden Zeile an eine entsprechende Aktivierungsvorrichtung12 angelegt (siehe1 ), um die Zeile bzw. Wortleitung zu aktivieren. Auf diese Weise werden die Speicherkondensatoren der Speicherzellen der betreffenden Wortleitung mit jeweils einer der Bitleitungen eines Bitleitungspaares21 verbunden, wodurch jeweils ein geringer Ladungsunterschied auf den Bitleitungen eines Bitleitungspaares21 entsteht, welcher durch einen zugeordneten Ausleseverstärker in einem Ausleseverstärkerstreifen16 verstärkt wird. Die Polarität des Ladungsunterschiedes entspricht hierbei der gespeicherten Information der Speicherzelle. - Der DRAM
1 weist weiter sekundäre Ausleseverstärker20 auf, die jeweils einer Gruppe von primären Ausleseverstärkern bzw. mit den primären Ausleseverstärkern verbundenen Bitleitungspaaren21 zugeordnet sind. Mit Hilfe der sekundären Auslese verstärker20 , welche über entsprechende Datenleitungen an den Datenbus (nicht gezeigt) des DRAMs1 angeschlossen sind, wird das von den primären Ausleseverstärkern ausgelesene Datum verstärkt und gespeichert. Zu diesem Zweck können die Bitleitungspaare21 über Auslesedatenleitungspaare17 , auch als LDQ-Leitungen (lower data quest) bezeichnet, und Masterdatenleitungspaare18 , auch als MDQ-Leitungen (master data quest) bezeichnet, mit den zugehörigen sekundären Ausleseverstärkern20 verbunden werden. - Hierzu wird – im Anschluss an das oben beschriebene Aktivieren einer entsprechenden Zeile – eine Spaltenadresse BA an eine Aktivierungsvorrichtung
30 bzw. an einen Spaltendecoder31 einer Aktivierungsvorrichtung30 angelegt. Abhängig von der angelegten Spaltenadresse BA wird von dem Spaltendecoder31 ein Spaltenauswahlsignal generiert, welches auf eine zugehörige Spaltenauswahlleitung23 , auch als CSL-Leitung (column select line) bezeichnet, angelegt wird. Dies hat zur Folge, dass eine von der Spaltenauswahlleitung23 angesteuerte Schalteinrichtung29 geschlossen wird und ein der betreffenden Spalte bzw. Spaltenauswahlleitung23 zugeordnetes Bitleitungspaar21 in einem Reihenblock15 über die Schalteinrichtung29 mit einem Auslesedatenleitungspaar17 verbunden wird, wodurch der Ladungsunterschied des Bitleitungspaares21 auf dem betreffenden Auslesedatenleitungspaar17 anliegt. Auf diese Weise ist die entsprechende Spalte aktiviert. - Bei dem in
3 dargestellten Ausführungsbeispiel sind jeweils zwei in einem Reihenblock15 untereinander angeordnete Bitleitungspaare21 einer Spaltenauswahlleitung23 zugeordnet. Infolgedessen werden durch Anlegen eines Spaltenauswahlsignals auf eine Spaltenauswahlleitung23 zwei Schalteinrichtungen29 , welche auf beiden Seiten eines Reihenblocks15 angeordnet sind, aktiviert, so dass die betreffenden Bitleitungspaare21 mit auf beiden Seiten des Reihenblocks15 angeordneten Auslesedatenleitungspaaren17 verbunden werden. - Die Auslesedatenleitungspaare
17 sind über weitere Schalteinrichtungen19 mit den Masterdatenleitungspaaren18 verbunden. Über die Masterdatenleitungspaare18 übernehmen die sekundären Ausleseverstärker20 die Daten aus den Ausleedatenleitungspaaren17 . Die Schalteinrichtungen19 werden über einen als Reihenblockadresse bezeichneten Teil der Zeilenadresse WA angesteuert, welcher angibt, aus welchem der Reihenblöcke15 die Daten ausgelesen werden sollen. - Zum Beschreiben einer Speicherzelle des DRAMs
1 wird in entsprechender Weise zunächst eine die betreffende Speicherzelle enthaltende Zeile durch Anlegen der betreffenden Zeilenadresse WA an eine Aktivierungsvorrichtung12 einer Bank11 aktiviert. Infolgedessen wird zwischen den Bitleitungen von Bitleitungspaaren21 , welche mit den freigeschalteten Speicherzellen der betreffenden Zeile verbunden sind, wiederum jeweils eine Potenzialdifferenz hervorgerufen und durch primäre Auslesverstärker verstärkt. Durch nachfolgendes Anlegen der betreffenden Spaltenadresse BA an eine Aktivierungsvorrichtung30 bzw. einen Spaltendecoder31 einer Aktivierungsvorrichtung30 wird wiederum die zugehörige Spalte aktiviert, d. h. dass durch Anlegen eines Spaltenauswahlsignals auf eine entsprechende Spaltenauswahlleitung23 ein der betreffenden Spalte bzw. Spaltenauswahlleitung23 zugeordnetes Bitleitungspaar21 eines Reihenblocks15 über eine Schalteinrichtung29 mit einem Auslesedatenleitungspaar17 verbunden wird. - Durch Ansteuern einer Schalteinrichtung
19 über die entsprechende Reihenblockadresse wird das betreffende Auslesedatenleitungspaar17 mit einem Masterdatenleitungspaar18 und damit einem sekundären Auslesverstärker20 verbunden. Über den sekundären Ausleseverstärker20 und den entsprechenden primären Ausleseverstärker wird die ausgewählte Speicherzelle beschrieben, wobei ein bestehendes, schwächeres Signal der Speicherzelle von dem zu schreibenden Signal überschrieben wird. Die verstärkten Signalpegel der weiteren Bitleitungspaare21 werden von dem Schreibvorgang nicht beeinflusst, sondern wie beim Lesevorgang lediglich von den primären Ausleseverstärkern verstärkt. - Um fehlerhafte Speicherzellen bzw. fehlerhafte Spalten im Rahmen eines Speicherzugriffs zu ersetzen, weisen die DRAM- LDQ-Blöcke
14 des DRAMs1 wie in3 dargestellt redundante Speicherzellen mit redundanten Bitleitungspaaren22 auf, welche durch Ansteuern von Schalteinrichtungen29 über entsprechende redundante Spaltenauswahlleitungen24 mit Auslesedatenleitungspaaren17 verbunden werden können. Aus Gründen der Übersichtlichkeit sind in3 lediglich zwei redundante Bitleitungspaare22 und eine redundante Spaltenauswahlleitung24 dargestellt. - Zum Ersetzen einer fehlerhaften Spalte im Rahmen eines Speicherzugriffs weist eine Aktivierungsvorrichtung
30 neben dem Spaltendecoder31 eine Fuseeinrichtung32 auf. In der Fuseeinrichtung32 , welche beispielsweise Laserfuses umfasst, sind nach einem Funktionstest des DRAMs1 ermittelte Fehler adressen von fehlerhaften Spalten hinterlegt. Eine an die Aktivierungsvorrichtung30 angelegte Spaltenadresse BA wird neben dem Spaltendecoder31 auch der Fuseeinrichtung32 zugeführt, um die angelegte Spaltenadresse BA mit den Fehleradressen zu vergleichen. Herkömmlicherweise wird bei einer Übereinstimmung zwischen der angelegten Adresse und einer der Fehleradressen ein entsprechendes Deaktivierungssignal von der Fuseeinrichtung32 an den Spaltendecoder31 übermittelt, so dass die der fehlerhaften Spalte zugeordnete Spaltenauswahlleitung23 und damit die fehlerhafte Spalte deaktiviert und eine redundante Spaltenauswahlleitung24 zur Aktivierung einer redundanten Spalte aktiviert wird. Im Anschluss an das Zugreifen auf eine redundante Spalte wird die Deaktivierung einer fehlerhaften Spalte in der Regel wieder aufgehoben. - Da die Spaltenadresse BA im Rahmen eines Speicherzugriffs jedoch auch an dem Spaltendecoder
31 anliegt und ein hierdurch veranlasstes Aktivieren einer Spalte über eine entsprechende Spaltenauswahlleitung23 schneller durchgeführt werden kann als das Vergleichen der angelegten Adresse mit Fehleradressen und einem anschließenden Deaktivieren einer als fehlerhaft erkannten Spalte durch Deaktivieren der entsprechenden Spaltenauswahlleitung23 , besteht bei herkömmlichen Speicher zugriffsverfahren das Problem, dass sowohl eine fehlerhafte Spalte als auch eine redundante Spalte aktiviert werden, d. h. dass sowohl ein fehlerhaftes Bitleitungspaar21 bzw. ein mit einer fehlerhaften Speicherzelle verbundenes Bitleitungspaar21 als auch ein redundantes Bitleitungspaar22 über Schalteinrichtungen29 mit einem gemeinsamen Auslesedatenleitungspaar17 verbunden werden. Hierdurch ergibt sich insbesondere bei einem Lesevorgang die Gefahr, dass Ladungssignale sowohl von einer fehlerhaften Spalte bzw. von einem fehlerhaften Bitleitungspaar21 als auch von einer redundanten Spalte bzw. einem redundanten Bitleitungspaar22 auf ein gemeinsames Auslesedatenleitungspaar17 angelegt und damit an einen sekundären Ausleseverstärker20 übermittelt werden, wodurch das Ausleseergebnis verfälscht wird. - Bei herkömmlichen Speicherzugriffsverfahren wird daher ein Aktivieren einer Spalte durch den Spaltendecoder
31 eine vorgegebene Zeitdauer ab Anlegen der entsprechenden Adresse verzögert, um ein Aktivieren einer fehlerhaften Spalte zu vermeiden. Eine derartige Vorgehensweise ist jedoch mit einer erhöhten Zugriffszeit für einen Speicherzugriff verbunden. - Um einen solchen Nachteil zu vermeiden, wird vorgeschlagen, bereits vor einem ersten Anlegen einer Adresse einer Speicherzelle an eine Aktivierungsvorrichtung
30 alle fehlerhaften Spalten auf der Grundlage der in der Fuseeinrichtung32 hinterlegten Fehleradressen zu deaktivieren. Anhand der folgenden4 und5 , welche3 entsprechende vergrößerte Darstellungen eines Ausschnitts eines DRAM-LDQ-Blocks14 enthalten, werden Ausführungsformen eines Verfahrens erläutert. - Bei dem in
4 dargestellten DRAN-LDQ-Block14 wird jeweils eine Spaltenauswahlleitung23 eingesetzt, um Bitleitungspaare21 verschiedener Reihenblöcke15 schaltbar über entsprechende Schalteinrichtungen29 mit Auslesedatenlei tungspaaren17 zu verbinden. Ein über eine einzelne Spaltenauswahlleitung23 angelegtes Spaltenauswahlsignal wird somit über mehrere nebeneinander angeordnete Reihenblöcke15 „verteilt”, d. h. dass einzelne „nebeneinander” angeordnete Spalten von unterschiedlichen Reihenblöcken15 durch ein gemeinsames Spaltenauswahlsignal aktiviert werden können. - In einem solchen Fall werden sämtliche in der Fuseeinrichtung
32 hinterlegten Fehleradressen beim Aktivieren einer Zeile bzw. Wortleitung dekodiert und fehlerhafte Spalten bzw. Bitleitungspaare21 durch Deaktivieren der entsprechenden zugeordneten Spaltenauswahlleitungen23 mit Hilfe der Aktivierungsvorrichtung30 deaktiviert. Zu diesem Zweck wird der Fuseeinrichtung32 wie in4 dargestellt die Zeilenadresse WA zugeführt, um sicherzustellen, dass eine Spaltenauswahlleitung23 nur für den Fall deaktiviert wird, dass ein Zugreifen auf ein in einem bestimmten Reihenblock15 angeordnetes fehlerhaftes Bitleitungspaar21 unterdrückt ist, wohingegen ein Zugreifen auf ein intaktes Bitleitungspaar21 in einem anderen Reihenblock15 durch dieselbe Spaltenauswahlleitung23 weiterhin durchführbar bleibt. Anstelle der Zeilenadresse WA kann der Fuseeinrichtung32 auch lediglich eine sich auf den betreffenden Reihenblock15 beziehende Reihenblockadresse zugeführt werden. Beim Zurücksetzten einer entsprechenden Wortleitung im Anschluss an das Zugreifen auf eine redundante Speicherzelle wird die Deaktivierung der fehlerhaften Spalten wieder aufgehoben. - Eine solche Vorgehensweise macht es möglich, eine Spalte unmittelbar nach Anlegen der entsprechenden Adresse an einen Spaltendecoder
31 zu aktivieren, ohne den Spaltenzugriff zu verzögern, wodurch ein Speicherzugriff mit einer geringeren Zugriffszeit durchgeführt werden kann. Dabei ist das Verfahren sowohl auf einen Lese- als auch auf einen Schreibvorgang anwendbar. Bei einem Spaltenzugriff wird der Fuseeinrichtung32 weiterhin die Spaltenadresse BA sowie, da ein Spaltenauswahlsignal in mehreren Reihenblöcken15 zur Ansteuerung von Schalteinrichtungen29 zur Anwendung kommt, auch die Wortleitungsadresse WA bzw. die entsprechende Reihenblockadresse zugeführt, um im Falle einer Übereinstimmung mit den in der Fuseeinrichtung32 hinterlegten Fehleradressen eine redundante Spalte durch Anlegen eines Spaltenauswahlsignals auf eine redundante Spaltenauswahlleitung24 zu aktivieren. - Bei dem in
5 dargestellten DRAM-LDQ-Block14 werden einzelne Spaltenauswahlleitungen23 hingegen lediglich zum schaltbaren Verbinden von in jeweils einem Reihenblock angeordneten Bitleitungspaaren21 mit Auslesedatenleitungspaaren17 eingesetzt. Ein an eine einzelne Spaltenauswahlleitung23 angelegtes Spaltenauswahlsignal wird somit nicht auf verschiedene Reihenblöcke15 zum Ansteuern von Schalteinrichtungen29 verteilt. - In einem solchen Fall können die in der Fuseeinrichtung
32 hinterlegten Fehleradressen bereits bei einem Einschalten des DRAMs1 ausgewertet sowie alle fehlerhaften Spalten bzw. Bitleitungspaare21 durch Deaktivieren der entsprechenden zugeordneten Spaltenauswahlleitungen23 mit Hilfe der Aktivierungsvorrichtung30 deaktiviert werden. Die Deaktivierung der fehlerhaften Spalten wird vorzugsweise erst durch das Ausschalten des DRAMs1 wieder aufgehoben. Auch auf diese Weise ist eine Verzögerung des Aktivierens einer Spalte entbehrlich, so dass eine Spalte direkt nach Anlegen der entsprechenden Adresse an einen Spaltendecoder31 aktiviert werden kann, was eine schnelle Zugriffszeit bei einem Speicherzugriff zur Folge hat. Auch dieses Verfahren ist sowohl auf einen Lese- als auch auf einen Schreibvorgang anwendbar. - Bei einem Spaltenzugriff wird der Fuseeinrichtung
32 weiterhin die entsprechende Spaltenadresse BA zugeführt, um im Falle einer Übereinstimmung mit den in der Fuseeinrichtung32 hinterlegten Fehleradressen eine redundante Spalte durch Anlegen eines Spaltenauswahlsignals auf eine redundante Spaltenauswahlleitung24 zu aktivieren. Da auch die redundanten Spaltenauswahlleitungen24 lediglich zur Ansteuerung von Bitleitungspaaren21 in einzelnen Reihenblöcken15 vorgesehen sind, wird an die Fuseeinrichtung32 hierbei keine Zeilenadresse angelegt. - Die anhand der
4 und5 erläuterten Ausführungsformen eines Verfahrens sind nicht auf einen DRAM-Speicher mit der in den Figuren dargestellten Struktur eingeschränkt. Die Verfahren lassen sich in entsprechender Weise zum Ersetze von fehlerhaften Zellenfeldelementen durch redundante Zellenfeldelemente bei Speichern mit einem anderen Aufbau heranziehen. - Darüber hinaus existieren weitere Ausführungsformen eines Verfahrens, bei denen neben oder anstelle eines Ersetzens von fehlerhaften Spalten durch redundante Spalten ein Ersetzen von fehlerhaften Zeilen bzw. Wortleitungen durch redundante Zeilen bzw. Wortleitungen durchgeführt wird. Zu diesem Zweck weisen für eine Zeilenaktivierung vorgesehene Aktivierungsvorrichtungen eines Speichers wie beispielsweise die in
1 dargestellten Aktivierungsvorrichtungen12 entsprechend den Aktivierungsvorrichtungen30 Zeilendecoder und Fuseeinrichtungen (nicht gezeigt) auf, wobei in den Fuseeinrichtungen Fehleradressen von fehlerhaften Zeilen hinterlegt sind. - Hierbei wird eine fehlerhafte Zeile bzw. erden alle fehlerhaften Zeilen vor einem Adressieren der betreffenden Zeile(n) durch Dekodieren der in den Fuseeinrichtungen hinterlegten Fehleradressen deaktiviert. Vorzugsweise werden fehlerhafte Zeilen bereits bei einem Einschalten des DRAMs deaktiviert. Ein Aktivieren einer redundanten Zeile erfolgt in entsprechender Weise durch Anlegen einer Zeilenadresse an eine Aktivierungsvorrichtung
12 bzw. an eine Fuseeinrichtung einer Aktivierungsvorrichtung12 und Feststellen einer Übereinstimmung zwischen der angelegten Ad resse und den in der Fuseeinrichtung hinterlegten Fehleradressen. - Darüber hinaus sind Ausführungsformen eines Verfahrens vorstellbar, in denen anstelle einzelner Spalten bzw. Zeilen eine Anzahl von mehreren Spalten bzw. Zeilen gemeinsam durch eine entsprechende Anzahl von redundanten Spalten bzw. Zeilen ersetzt werden.
Claims (7)
- Verfahren zum Zugreifen auf einen Speicher (
1 ), wobei der Speicher (1 ) ein Zellenfeld (10 ) mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen aufweist, – wobei beim Zugreifen auf eine in einem Zellenfeldelement des Speichers (1 ) angeordnete Speicherzelle eine Adresse (WA; BA) des betreffenden Zellenfeldelements an eine Aktivierungsvorrichtung (12 ;30 ) des Speichers (1 ) angelegt wird, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren, – wobei die angelegte Adresse (WA; BA) mit in der Aktivierungsvorrichtung (12 ;30 ) hinterlegten Fehleradressen verglichen wird, welche fehlerhaften Zellenfeldelementen zugeordnet sind, – wobei bei einer Übereinstimmung zwischen der angelegten Adresse (WA; BA) und einer der Fehleradressen mit Hilfe der Aktivierungsvorrichtung (12 ;30 ) anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement aktiviert wird, – wobei das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden fehlerhaften Zellenfeldelement zugehörigen Adresse (WA; BA) an die Aktivierungsvorrichtung (12 ;30 ) des Speichers (1 ) auf der Grundlage der in der Aktivierungsvorrichtung (12 ;30 ) hinterlegten Fehleradressen deaktiviert wird, – wobei das Zellenfeld (10 ) Zeilen und Spalten aufweist, in welchen die Speicherzellen angeordnet sind, – wobei eine fehlerhafte Spalte vor dem Anlegen einer der betreffenden Spalte zugehörigen Adresse an die Aktivierungsvorrichtung (30 ) des Speichers (1 ) deaktiviert wird, – wobei beim Zugreifen auf eine in einer Zeile und in einer Spalte angeordnete Speicherzelle vor einem Aktivieren einer Spalte zunächst die betreffende Zeile aktiviert wird, wobei eine fehlerhafte Spalte beim Akti vieren der betreffenden Zeile deaktiviert wird. - Verfahren nach Anspruch 1, wobei eine fehlerhafte Zeile vor dem Anlegen einer der betreffenden Zeile zugehörigen Adresse (WA) an die Aktivierungsvorrichtung (
12 ) des Speichers (1 ) deaktiviert wird. - Verfahren nach Anspruch 2, wobei eine fehlerhafte Zeile bei einem Einschalten des Speichers (
1 ) deaktiviert wird. - Verfahren nach einem der vorhergehenden Ansprüche, wobei die in der Aktivierungsvorrichtung (
12 ;30 ) hinterlegten Fehleradressen ausgewertet werden, um das betreffende fehlerhafte Zellenfeldelement zu deaktivieren. - Verfahren nach einem der vorhergehenden Ansprüche, wobei die Deaktivierung des betreffenden fehlerhaften Zellenfeldelements wieder aufgehoben wird.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Deaktivierung einer fehlerhaften Spalte beim Zurücksetzen der betreffenden Zeile wieder aufgehoben wird.
- Speicher, mit einem Zellenfeld (
10 ) mit einer Anzahl von in Zellenfeldelementen angeordneten Speicherzellen, mit einer Aktivierungsvorrichtung (12 ;30 ) zum Aktivieren eines Zellenfeldelements für einen Speicherzugriff, wobei beim Zugreifen auf eine in einem Zellenfeldelement des Speichers (1 ) angeordnete Speicherzelle eine Adresse (WA; BA) des betreffenden Zellenfeldelements an die Aktivierungsvorrichtung (12 ;30 ) angelegt wird, um das betreffende Zellenfeldelement für den Speicherzugriff zu aktivieren, wobei der Speicher (1 ) ausgebildet ist, – um die angelegte Adresse (WA; BA) mit in der Aktivierungsvorrichtung (12 ;30 ) hinterlegten Fehleradressen zu vergleichen, welche fehlerhaften Zellenfeldelementen zugeordnet sind, – um bei einer Übereinstimmung zwischen der angelegten Adresse (WA; BA) und einer der Fehleradressen mit Hilfe der Aktivierungsvorrichtung (12 ;30 ) anstelle des betreffenden fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement zu aktivieren, – um das betreffende fehlerhafte Zellenfeldelement vor dem Anlegen der dem betreffenden Zellenfeldelement zugehörigen Adresse (WA; BA) an die Aktivierungsvorrichtung (12 ;30 ) auf der Grundlage der in der Aktivierungsvorrichtung (12 ;30 ) hinterlegten Fehleradressen zu deaktivieren, wobei das Zellenfeld (10 ) Zeilen und Spalten aufweist, in welchen die Speicherzellen angeordnet sind, wobei der Speicher (1 ) weiter ausgebildet ist, – um eine fehlerhafte Spalte vor dem Anlegen einer der betreffenden Spalte zugehörigen Adresse an die Aktivierungsvorrichtung (30 ) des Speichers (1 ) zu deaktivieren, – um beim Zugreifen auf eine in einer Zeile und in einer Spalte angeordnete Speicherzelle vor einem Aktivieren einer Spalte zunächst die betreffende Zeile zu aktivieren, und eine fehlerhafte Spalte beim Aktivieren der betreffenden Zeile zu deaktivieren.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006028483A DE102006028483B4 (de) | 2006-06-21 | 2006-06-21 | Verfahren zum Zugreifen auf einen Speicher |
US11/766,782 US7468910B2 (en) | 2006-06-21 | 2007-06-21 | Method for accessing a memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006028483A DE102006028483B4 (de) | 2006-06-21 | 2006-06-21 | Verfahren zum Zugreifen auf einen Speicher |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102006028483A1 DE102006028483A1 (de) | 2007-12-27 |
DE102006028483B4 true DE102006028483B4 (de) | 2010-04-08 |
Family
ID=38721045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006028483A Expired - Fee Related DE102006028483B4 (de) | 2006-06-21 | 2006-06-21 | Verfahren zum Zugreifen auf einen Speicher |
Country Status (2)
Country | Link |
---|---|
US (1) | US7468910B2 (de) |
DE (1) | DE102006028483B4 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190075354A (ko) * | 2017-12-21 | 2019-07-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5388076A (en) * | 1992-07-03 | 1995-02-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
DE102004020546A1 (de) * | 2004-04-27 | 2005-11-24 | Infineon Technologies Ag | Elektronische Speichervorrichtung und Verfahren zur Deaktivierung von redundanten Bit- oder Wortleitungen |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003323798A (ja) * | 2002-04-26 | 2003-11-14 | Fujitsu Ltd | 半導体記憶装置、およびその制御方法 |
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-
2006
- 2006-06-21 DE DE102006028483A patent/DE102006028483B4/de not_active Expired - Fee Related
-
2007
- 2007-06-21 US US11/766,782 patent/US7468910B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
DE102006028483A1 (de) | 2007-12-27 |
US7468910B2 (en) | 2008-12-23 |
US20080002486A1 (en) | 2008-01-03 |
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