DE4441183C2 - Halbleitervorrichtung und Verfahren zum Ansteuern von Ersatzwortleitungen in einer Halbleitervorrichtung - Google Patents
Halbleitervorrichtung und Verfahren zum Ansteuern von Ersatzwortleitungen in einer HalbleitervorrichtungInfo
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Description
Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung gemäß dem
Oberbegriff des Patentanspruchs 1 und auf ein Verfahren zum Ansteuern von
Ersatzwortleitungen in einer Halbleitervorrichtung gemäß dem Oberbegriff des
Patentanspruchs 4.
Eine Halbleiterspeichervorrichtung, wie etwa ein dynami
scher RAM (random access memory, Speicher mit wahlfreiem Zu
griff) arbeitet bei gleichem Integrationsgrad etwa viermal
schneller als ein statischer RAM oder ein ROM (read only me
mory, Nurlesespeicher). Dynamische RAMs der Größenordnung
von 64 M-Bit (M = 220) und 256 M-Bit werden derzeit entwic
kelt, und der Integrationsgrad wird in Zukunft weiter stei
gen. Um mit der wachsenden Integration mitzuhalten, sollte
die Größe jedes Elements innerhalb eines begrenzten Chips
verringert werden, und die Linienbreite sollte verkleinert
werden. Der Spannungspegel der Quellenspannung nimmt eben
falls ab. Es ist sehr schwierig, diese Bedingungen gleich
zeitig im Herstellungsprozeß zu erfüllen, und daher treten
Probleme auf. Eines der wichtigen Probleme ist, daß es eine
große Wahrscheinlichkeit gibt, daß durch eine Speicherzelle
oder die Verbindung mit einer Wortleitung verursachte De
fekte auftreten können. Die Defekte können proportional zum
Integrationsgrad zunehmen und zu einer Verschlechterung der
Ausbeute führen. Ein weiteres Problem liegt in der Anordnung
des Zeilendekoders zur Auswahl einer Speicherzelle. In dem
dynamischen RAM besteht eine Speicherzelle aus einem Spei
cherkondensator und einem Zugriffstransistor. Daher nimmt
der dynamische RAM pro Speicherzelle eine kleinere Fläche
ein als andere Speichervorrichtungen. Es gibt eine Mehrzahl
von Speicherzellen in der Richtung von Spalten und Zeilen,
also in der Form einer Matrix. Diese Speicherzellen werden
von einer Wortleitung ausgewählt, und eine Mehrzahl von
Speicherzellen sind mit einer Wortleitung in der Längsrich
tung verbunden. Daher sollte ein Zeilendekoder, also ein
Wortleitungstreiber, zur Auswahl der Wortleitung für jede
Wortleitung vorgesehen sein. Mit Abnahme der Größe der
Speicherzelle wird die Linienbreite der Wortleitung verrin
gert, während die von einem Wortleitungstreiber eingenommene
Fläche vergrößert wird. Somit ist bei zunehmender Integra
tion des dynamischen RAMs das Designproblem des Zeilendeko
ders beim Herstellungsprozeß ein sehr schwieriges Problem.
Unter den Techniken zum Herstellen eines doppelten Zei
lendekoders, die zur Lösung des Anordnungsproblems des Zei
lendekoders vorgeschlagen wurden, ist der Zeilendekoder, der
eine benachbarte Wortleitung auswählt, nicht dem nächsten
Zeilendekoder benachbart. Unter der Annahme, daß der erste
Zeilendekoder zur Auswahl einer ersten Wortleitung auf der
linken Seite einer Einheitsspeicherzellenanordnung angeord
net ist, ist der zweite Zeilendekoder zur Auswahl einer
zweiten Wortleitung, die der ersten Wortleitung benachbart
ist, auf der rechten Seite der Einheitspeicherzellenanord
nung angeordnet. Diese Anordnung verringert die Linienbreite
der Wortleitung und vergrößert die von einem den Wortlei
tungstreiber bildenden Transistor eingenommene Fläche, wo
durch der Integrationsgrad verbessert wird.
Währenddessen wird die Reparatureffizienz beim Auftreten
von Defekten in der Speicherzelle oder in der Kopplung der
Wortleitung bei den doppelten Zeilendekodiertechniken ver
ringert. Die Defekte auf dem Chip entstehen hauptsächlich
durch Kurzschlüsse der Wortleitung bei der Kopplung der
Wortleitung, und diese Möglichkeit wird bei einer geringen
Linienbreite der Wortleitung erhöht.
Fig. 10 zeigt eine Zeilenredundanzkonstruktion, die ein
Verfahren zur Reparatur von Defekten in einem doppelten Zei
lendekoder illustriert. Die Konstruktion der Fig. 1 umfaßt
einen Sicherungskasten zur Reparatur von Defekten, und es
ist dem Fachmann wohlbekannt, daß Techniken zum Reparieren
von Defekten durchgeführt werden, indem eine bestimmte Si
cherung in dem Sicherungskasten durchgetrennt wird oder
nicht, indem eine interne Adresse unter Verwendung des Si
cherungskastens dekodiert wird. Wie in Fig. 10 gezeigt, gibt
es eine Mehrzahl von Speicherzellen-Anordnungsblöcken in ei
nem Zellenanordnungsbereich 30 auf demselben Chip, und eine
Hauptzellenanordnung 4A und eine Ersatzzellenanordnung 6A
bilden eine Speicherzellenanordnung 2A. In diesem Fall wird
angenommen, daß ein Ersatzzeilendekoder 12A Ersatzwortlei
tungen 26A und 26B umfaßt und daß ein Ersatzzeilendekoder
14A Ersatzwortleitungen 28A und 28B umfaßt. Es wird also an
genommen, daß jeder der Ersatzzeilendekoder 12A und 14A De
fekte der beiden, von jedem der Hauptzeilendekoder 8A und
10A adressierten Wortleitungen repariert. Wenn man annimmt,
daß die mit dem Hauptzeilendekoder 8A verbundenen Wortlei
tungen 20A und 20B miteinander einen Kurzschluß bilden und
somit einen Defekt erzeugen, wird durch Dekodieren einer in
ternen Adressen eine bestimmte Sicherung in dem Sicherungs
kasten 16A durchtrennt, um die fehlerhaften Wortleitungen
20A und 20B zur reparieren oder sie durch die mit dem Er
satzzeilendekoder 12A verbundenen Wortleitungen 26A und 26B
zu ersetzen. Wenn die Hauptwortleitungen 22A und 22B, die
mit dem Hauptzeilendekoder 10A verbunden sind, miteinander
einen Kurzschluß bilden, wird der Defekt durch die Ersatz
wortleitungen 28A und 28B, die mit dem Ersatzzeilendekoder
14A verbunden sind, repariert, indem durch Dekodieren einer
internen Adresse eine bestimmte Sicherung in dem Sicherungs
kasten 18A durchtrennt wird. Dadurch werden die defekten
Hauptwortleitungen, die mit dem Hauptzeilendekoder 8A ver
bunden sind, durch die Ersatzwortleitungen, die mit dem Er
satzzeilendekoder 12A verbunden sind, und die defekten
Hauptwortleitungen, die mit dem Hauptzeilendekoder 10A ver
bunden sind, durch die Ersatzwortleitungen, die mit dem Er
satzzeilendekoder 14A verbunden sind, über die Dekodierung
der internen Adresse repariert. Ein solches Verfahren wird
auch auf die anderen Speicherzellenanordnungsblöcke ange
wandt. Wenn jedoch die mit dem Hauptzeilendekoder 8A verbun
denen Hauptwortleitungen 20A und 20B und die Hauptwortlei
tungen 24A und 24B miteinander einen Kurzschluß bilden, wird
nur ein Paar defekter Wortleitungen durch die Ersatzwortlei
tungen 26A und 26B repariert, und das andere Paar defekter
Wortleitungen kann nicht repariert werden. Mit anderen Wor
ten kann in einer herkömmlichen Halbleiterspeichervorrich
tung mit einem doppelten Zeilendekoder, wenn die Defekte der
von dem Hauptzeilendekoder 8A (oder 10A) ausgewählten Wort
leitungen über eine Anzahl von Ersatzwortleitungen auftre
ten, die in dem Ersatzzeilendekoder 12A (oder 14A) ersetzt
werden können, der Defekt der entsprechenden Hauptwortlei
tung nicht repariert werden, selbst wenn die Anzahl der Er
satzwortleitungen des anderen Ersatzzeilendekoders 14A (oder
12A) ausreichend ist. Wenn der Defekt einer der zahlreichen
Wortleitungen auf demselben Chip nicht repariert wird, er
leidet der Herstellung einen beträchtlichen Verlust, da die
ser Chip nicht mehr verwendet werden kann. Da die Repara
tureffizienz verringert wird, wird die Ausbeute verringert,
und die Zuverlässigkeit des Chips nimmt ab.
Aus der DE 41 17 585 A1 ist eine Halbleiterspeichervorrichtung mit einer Viel
zahl von Speicherzellenblöcken und zugehörigen Zeilendekodern bekannt.
Darüber hinaus offenbart die Druckschrift Ersatzspeicherzellenfelder, die je
weils mit den Speicherzellenblöcken verbunden sind und denen jeweils eigene
Ersatzzeilendekoder zugeordnet sind.
Ausgehend von diesem Stand der Technik ist es die Aufgabe der Erfindung,
eine Vorrichtung und ein Verfahren zum Ansteuern von Ersatzwortleitungen in
einer Halbleitervorrichtung bereitzustellen, die eine vereinfachte Möglichkeit
bieten, defekte Wortleitungen in der Halbleiterspeichervorrichtung durch Er
satzwortleitungen zu ersetzen.
Diese Aufgabe wird durch den in dem Vorrichtungsanspruch 1 beanspruchten
Gegenstand und durch das in dem Verfahrensanspruch 4 beanspruchte Ver
fahren gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind Ge
genstand der Unteransprüche.
Gemäß Patentanspruch 1 wird die Aufgabe dadurch gelöst, daß die Halbleiter
vorrichtung einen Redundanzzeilen-Ansteuerungsschaltkreis aufweist, der ei
nen zweiten Ersatzzeilendekoder ansteuert, um eine an einen ersten
Hauptzeilendekoder angeschlossene defekte Hauptwortleitung durch eine an
den zweiten Ersatzzeilendekoder angeschlossene Ersatzwortleitung in dem
Fall zu ersetzen, daß die Anzahl der an den ersten Hauptzeilendekoder ange
schlossenen defekten Hauptwortleitungen größer ist als eine erste Vielzahl von
an einen ersten Ersatzzeilendekoder angeschlossenen Ersatzwortleitungen.
Die erfindungsgemäße Vorrichtung und das erfindungsgemäße Verfahren bieten
den Vorteil einer erhöhten Chipausbeute und einer erhöhten Zuverlässigkeit der
Halbleitervorrichtung.
Es folgt eine detaillierte Beschreibung eines bevorzugten Ausführungsbeispiels der
Erfindung unter Bezugnahme auf die beigefügten Figuren.
Fig. 1 ist ein schematisches Diagramm, das einen funk
tionellen Blockaufbau, der einen Zeilenredundanzschaltkreis
darstellt, als Verfahren zum Reparieren von Defekten in ei
nem doppelten Zeilendekoder nach der vorliegenden Erfindung
zeigt.
Fig. 2 ist ein Schaltkreisdiagramm des Sicherungskastens
46 oder 48 der Fig. 1.
Fig. 3 ist ein Schaltkreisdiagramm des Zeilenredundanz-
Steuerungsschaltkreises 50 der Fig. 1.
Fig. 4 ist ein Schaltkreisdiagramm des Hauptzeilendeko
ders 38 oder 40 der Fig. 1.
Fig. 5 ist ein Schaltkreisdiagramm des Ersatzzeilendeko
ders 42 oder 44 der Fig. 1.
Fig. 6 zeigt einen Schaltkreis zum Erzeugen eines Er
satzwortleitungs-Verstärkungssignals RϕXi, das in dem Er
satzzeilendekoder der Fig. 5 verwendet wird.
Fig. 7 zeigt einen Schaltkreis zum Erzeugen eines Haupt
wortleitungs-Verstärkungssignals ϕXi, das in dem Hauptzei
lendekoder der Fig. 5 verwendet wird.
Fig. 8 zeigt einen Schaltkreis zum Erzeugen eines Block
auswahlsignals BLSI, das als Eingangssignal an den Schalt
kreis der Fig. 7 angelegt wird.
Die Fig. 9A, 9B und 9C sind schematische Diagramme,
die den Effekt eines Defektreparaturprozesses entsprechend
der Konstruktion der Fig. 1 zeigen.
Fig. 10 ist ein schematisches Diagramm eines Zeilenre
dundanzschaltkreises, das ein Verfahren zum Reparieren von
Defekten in einem doppelten Zeilendekoder nach dem Stand der
Technik zeigt.
In der nachfolgenden Beschreibung werden zahlreiche spe
zifische Details wie etwa der Hauptzeilendekoder, der Er
satzzeilendekoder, der Wortleitungsverstärkungssignal-Erzeu
gungsschaltkreis, der Sicherungskasten, usw., beschrieben,
um ein tieferes Verständnis der vorliegenden Erfindung zu
geben. Es wird dem Fachmann jedoch klar sein, daß die vor
liegende Erfindung ohne diese bestimmten Details ausgeführt
werden kann.
Eine Hauptspeicherzellenanordnung wird in diesem Gebiet
als normale Speicherzellenanordnung bezeichnet, was beides
das gleiche bedeutet. Hier wird der Ausdruck
"Hauptspeicherzellenanordnung" verwendet. Der Ausdruck
"Ersatz" sollte in seiner Bedeutung als "Hilfe" verstanden
werden.
Fig. 1 zeigt einen funktionellen Blockaufbau, der einen
Zeilenredundanzschaltkreis darstellt, als Verfahren zum Re
parieren von Defekten in einem doppelten Zeilendekoder nach
der vorliegenden Erfindung. Der Aufbau der Fig. 1 zeigt eine
Mehrzahl von Speicherzellenanordnungsblöcken auf demselben
Chip. Da es eine Mehrzahl von Speicherzellenanordnungsblöc
ken in der Richtung der Zeilen und Spalten gibt, sind ver
schiedene Modifikationen möglich. Die Anzahl der Wortleitun
gen in einer Hauptspeicherzellenanordnung 34 kann proportio
nal zum Integrationsgrad erhöht werden. Ein Speicherzellena
nordnungsblock 32 umfaßt die Hauptspeicherzellenanordnung 34
und eine Ersatzspeicherzellenanordnung 36, die in demselben
Bereich geformt ist. Ein erster Hauptzeilendekoder 38 stellt
der Hauptspeicherzellenanordnung 34 Hauptwortleitungen aus
einer ersten Richtung zur Verfügung. Ein zweiter Hauptzei
lendekoder 40 stellt der Hauptspeicherzellenanordnung 34
Hauptwortleitungen aus einer zweiten, der ersten Richtung
entgegengesetzten Richtung zur Verfügung, die mit den Haupt
wortleitungen des ersten Hauptzeilendekoders 38 verflochten
sind. Ein erster Ersatzzeilendekoder 42 stellt der Ersatz
speicherzellenanordnung 36 Ersatzwortleitungen aus der er
sten Richtung zur Verfügung. Ein zweiter Ersatzzeilendekoder
44 stellt der Ersatzspeicherzellenanordnung 36 ein Paar von
Ersatzwortleitungen aus der zweiten Richtung zur Verfügung.
Ein erster Sicherungskasten 46 erhält Adressen und durch
trennt beim Auftreten einer fehlerhaften Adresse unter den
erhaltenen Adressen eine Sicherung im Eingangspfad der de
fekten Adresse, wodurch ein resultierendes Signal RED1 an
den ersten Ersatzzeilendekoder 42 angelegt wird. Ein zweiter
Sicherungskasten 48 erhält Adressen und durchtrennt beim
Auftreten einer fehlerhaften Adresse unter den erhaltenen
Adressen eine Sicherung im Eingangspfad der defekten
Adresse, wodurch ein resultierendes Signal RED2 an den zwei
ten Ersatzzeilendekoder 44 angelegt wird. Ein Zeilenredun
danz-Steuerungsschaltkreis 50 erhält die Ausgangssignale
RED1 und RED2 der ersten und zweiten Sicherungskästen 46 und
48 und legt ein Ausgangssignal entsprechend dem erhaltenen
Eingangssignalpegel an die ersten und zweiten Ersatzzeilen
dekoder 42 und 44 an.
Der Zeilenredundanz-Steuerungsschaltkreis 50 steuert die
ersten und zweiten Ersatzzeilendekoder 42 und 44 in Abhän
gigkeit von der Kombination der Eingangs- und Ausgangssi
gnale RED1 und RED2 der ersten und zweiten Sicherungskästen
46 und 48, um dadurch Defekte während des Auftretens be
stimmter defekter Hauptwortleitungen unabhängig von der Po
sition der defekten Hauptwortleitung zu reparieren. Wenn zum
Beispiel eine von dem ersten Hauptzeilendekoder 38 erzeugte
Hauptwortleitung 52A und/oder 52B Defekte besitzt oder be
sitzen, kann die defekte Hauptwortleitung durch die von dem
zweiten Ersatzzeilendekoder 44 durch das Ausgangssignal IRRE
des Zeilenredundanz-Steuerungsschaltkreises 50 entsprechend
der Sicherungsdurchtrennungsinformation des ersten Siche
rungskastens 46 und/oder des zweiten Sicherungskastens 48
erzeugten Ersatzwortleitungen 62A und 62B repariert werden.
Dieser Reparaturvorgang wird auf die gleiche Weise durchge
führt, wenn eine Hauptwortleitung 54A und/oder 54B, die von
dem zweiten Hauptzeilendekoder 40 erzeugt wird, Defekte be
sitzt oder besitzen. Das bedeutet, daß die defekte Haupt
wortleitung durch die von dem ersten Ersatzzeilendekoder 42
durch das Ausgangssignal ϕRRE des Zeilenredundanz-Steue
rungsschaltkreises 50 entsprechend der Sicherungsdurchtren
nungsinformation des ersten Sicherungskastens 46 und/oder
des zweiten Sicherungskastens 48 erzeugten Ersatzwortleitun
gen 60A und 60B repariert werden. Eine detaillierte Be
schreibung des Defektreparaturmechanismus wird später gege
ben.
Fig. 2 ist ein Schaltkreisdiagramm des Sicherungskastens
46 oder 48 der Fig. 1. Zur Vereinfachung der Beschreibung
sollten, auch wenn nur 6 Zeilenadressen RAi, RA(i + 1),
RA(i + 2), RA(i + 3), RA(i + 4) und RA(i + 5) zur Verfügung gestellt
werden, die Anzahl der Zeilenadressen, die in der Lage ist,
alle Hauptwortleitungen 52A, 52B, 54A, 54B, 56A, 56B, 58A,
58B, ..., die in einer Hauptspeicherzellenanordnung 34 der
Fig. 1 umfaßt sind, auszuwählen, verwendet werden. Alle
Hauptwortleitungen in der Hauptspeicherzellenanordnung 34
können durch die Zeilenadressen RAi, RAi, RA(i + 1), RA(i + 1),
RA(i + 2), RA(i + 2), RA(i + 3), RA(i + 3), RA(i + 4), RA(i + 4),
RA(i + 5), RA(i + 5), die an den Sicherungskasten 46 oder 48 der
Fig. 2 angelegt werden, und durch eine Kombination dieser
Zeilenadressen ausgewählt werden. Die Elemente 52 bis 64
bilden einen Schaltkreis zur Freigabe des Betriebs des Si
cherungskastens der Fig. 2. Ein Resetsignal RST gibt den Re
dundanzvorgang frei. Wenn Defekte vorhanden sind, wird der
Redundanzvorgang durch den Freigabevorgang des Resetsignals
RST und das Durchtrennen der Hauptsicherung 54 freigegeben.
Jeder Kanal der Transfergates 70, 72, ..., 92 ist in jedem
Pfad geformt, an den die Zeilenadressen RAi, RAi, RA(i + 1),
RA(i + 1), RA(i + 2), RA(i + 2), RA(i + 3), RA(i + 3), RA(i + 4),
RA(i + 4), RA(i + 5), RA(i + 5) angelegt sind. Die Sources der
Transfergates 70, 72, ..., 92 sind jeweils mit den Sicherun
gen f1, f2, ..., f12 verbunden. Ob eine Sicherung durch
trennt wird oder nicht, wird durch die Adressinformation be
stimmt. Wenn die Zeilenadresse RAi eine defekte Adresse ist,
wird die Sicherung f2 in dem Pfad, an den die Zeilenadresse
RAi angelegt ist, durchtrennt, wie dem Fachmann wohlbekannt
ist. Die defekte Adresse RAi wird über ein NAND-Gatter 120
an ein NOR-Gatter 134 angelegt, um die Redundanzinformation
RED1 oder RED2 zu erzeugen. Es sollte festgestellt werden,
daß die Zeilenadressen mit einer Anzahl, die in der Lage
ist, alle Wortleitungen in der Hauptspeicherzellenanordnung
34 der Fig. 1 auszuwählen, angelegt werden. Die weiteren
Schaltkreise sind wohlbekannt und werden daher hierin nicht
im Detail beschrieben. Wie in Fig. 1 gezeigt, werden die Er
satzwortleitungen von einem Ersatzzeilendekoder 42 oder 44
paarweise erzeugt. Im Sicherungskasten der Fig. 2 besteht
keine Notwendigkeit, die Zeilenadressen zur Auswahl nur ei
ner Hauptwortleitung zur Verfügung zu stellen, da die mei
sten Defekte durch Kopplung der einander benachbarten Haupt
wortleitungen erzeugt werden. Das bedeutet, daß nur Zei
lenadressen zur Auswahl eines Paares von Wortleitungen benö
tigt werden.
Fig. 3 ist ein Schaltkreisdiagramm des Zeilenredundanz-
Steuerungsschaltkreises 50 der Fig. 1. Ein Zeilenredundanz-
Freigabesignal ϕRRE wird von dem NOR-Gatter 140 freigegeben,
das die Ausgangssignale REDi, RED(i + 1), ..., REDn (mit i = 1,
2, ..., n) einer Mehrzahl von Sicherungskästen, die an das
NOR-Gatter 140 angelegt werden, erhält und eine negative lo
gische Summe der Eingangssignale erzeugt. Das Signal ϕRRE
wird durch einen Inverter (Fig. 6) in ϕRRE umgewandelt und
an den ersten und zweiten Ersatzzeilendekoder 42 und 44 der
Fig. 1 angelegt. Wie in Fig. 1 gezeigt, wird der Aufbau der
Fig. 3 durch ein NOR-Gatter mit zweifachem Eingang erreicht,
das die Ausgangssignale RED1 und RED2 der Sicherungskästen
erhält.
Fig. 4 ist ein Schaltkreisdiagramm des Hauptzeilendeko
ders 38 oder 40 der Fig. 1. Der Hauptzeilendekoder 38 oder
40 wählt eine bestimmte Hauptwortleitung WL durch die kombi
nierte Eingabe von dekodierten Zeilenadressen DRAij, DRAK1
und DRAmn aus und ist in der Technik wohlbekannt. Für einen
detaillierten Aufbau und Betrieb beziehe man sich auf das
koreanische Patent Nr. 93-1514 mit dem Titel "WORD LINE DRI
VING CIRCUIT OF A SEMICONDUCTOR MEMORY DEVICE", eingereicht
am 11. August 1993 unter dem Namen des Inhabers der vorlie
genden Erfindung. Der in Fig. 4 gezeigte Hauptzeilendekoder
ist auf beiden Seiten der Hauptspeicherzellenanordnung 34
der Fig. 1 angeordnet und bildet somit einen doppelten Zei
lendekoder.
Fig. 5 ist ein Schaltkreisdiagramm des Ersatzzeilendeko
ders 42 oder 44 der Fig. 1. Der Schaltkreis der Fig. 5 ist,
abgesehen von den Eingangssignalen, derselbe wie der der
Fig. 4. Das Eingangssignal REDi wird von dem Sicherungska
sten der Fig. 2 erzeugt, ϕRRE wird von dem Zeilenredundanz-
Steuerungsschaltkreis 174 der Fig. 6 erzeugt, und ϕXRS wird
durch Zurücksetzen einer Ersatzwortleitung SWL erzeugt. Ein
Ersatzwortleitungs-Verstärkungssignal RϕXi dient zum Anlegen
einer Spannung an die Ersatzwortleitung SWL.
Fig. 6 zeigt ein Schaltkreisdiagramm zum Erzeugen des
Ersatzwortleitungs-Verstärkungssignals RϕXi, das in dem Er
satzzeilendekoder der Fig. 5 verwendet wird. Der Schaltkreis
der Fig. 6 wird durch die Kombination der Zeilenadressen RA0
und RA0 des niederwertigsten Bits (LSB) und des Zeilenredun
danz-Freigabesignal ϕRRE des Zeilenredundanz-Steuerungs
schaltkreises gebildet. Das Signal ϕRRE des Zeilenredundanz-
Steuerungsschaltkreises wird durch einen Inverter 174 in das
Signal IRRE umgewandelt. Die Zeilenadresse RA0 und das Si
gnal IRRE werden an ein NAND-Gatter 178 angelegt, und ein
Wandlerschaltkreis 193 der ersten Stufe erzeugt ein erstes
Ersatzwortleitungs-Verstärkungssignal RϕX0 in Abhängigkeit
von dem Ausgangssignal des NAND-Gatters 178. Die Zei
lenadresse RA0 und das Signal ϕRRE werden an ein NAND-Gatter
194 angelegt, und ein Wandlerschaltkreis 211 der zweiten
Stufe erzeugt ein zweites Ersatzwortleitungs-Verstärkungssi
gnal RϕX1 in Abhängigkeit von dem Ausgangssignal des NAND-
Gatter 194. Die ersten und zweiten Wortleitungs-Verstär
kungssignale RϕX0 und RϕX1, dievon den Wandlerschaltkreisen
193 und 211 der ersten und zweiten Stufe erzeugt werden,
werden jeweils an die ersten und zweiten Ersatzzeilendekoder
42 und 44 der Fig. 1 angelegt.
Fig. 7 zeigt einen Schaltkreis zum Erzeugen eines Haupt
wortleitungs-Verstärkungssignals ϕXi, das in dem Hauptzei
lendekoder der Fig. 4 verwendet wird. Der Schaltkreis der
Fig. 7 wird unter Verwendung einer Konstruktion wie die
Wandlerschaltkreise 193 oder 211 der ersten oder zweiten
Stufe erhalten und durch eine NAND-Kombination von Blockaus
wahlsignalen BLSI zur Auswahl eines bestimmten Speicherzel
lenanordnungsblocks, des Zeilenredundanz-Freigabesignals
ϕRRE und der dekodierten Zeilenadresse DRA01 angetrieben.
Das Hauptwortleitungs-Verstärkungssignal ϕXi wird an den er
sten oder zweiten Hauptzeilendekoder 38 oder 40 der Fig. 4
angelegt.
Fig. 8 ist ein Schaltkreis zum Erzeugen des Blockaus
wahlsignals BLSI, das als Eingangssignal an den Schaltkreis
der Fig. 7 angelegt wird. Die dekodierten Zeilenadressen
DRA9, DRA10, DRA11 und DRA12 werden als Eingangssignale des
Schaltkreises der Fig. 8 angelegt, da die Adressen A9, A10
und A11 unter den von einem System angelegten Zeilenadressen
einen bestimmten Speicherzellenanordnungsblock auswählen.
Wenn die externen Adressen zur Auswahl des bestimmten
Speicherzellenanordnungsblocks A11, A12, A13 und A14 sind,
sollten die dekodierten Zeilenadressen DRA11, DRA12, DRA13
und DAR14 angelegt werden. Das Zeilenredundanz-Freigabesi
gnal ϕRRE, das als Eingangssignal eingegeben wird, sperrt
den Ausgang eines NAND-Gatters 232, um unabhängig von einem
bestimmten defekten Block während eines Defektreparaturvor
gangs Defekte zu reparieren.
Ein Verfahren zur Reparatur von Defekten entsprechend
der Blockkonstruktion der Fig. 1 wird nun unter Bezugnahme
auf die Fig. 2 bis 8 beschrieben. Da die Zeilenadresse,
die einen unterschiedlichen Hauptzeilendekoder unterscheiden
kann, von den ersten und zweiten Sicherungskästen 46 und 48
angelegt wird, werden die ersten und zweiten Hauptzeilende
koder 38 und 40 gesperrt, und nur der erste oder zweite Er
satzzeilendekoder 42 oder 44 wird freigegeben, wenn die Zei
lenredundanz entsprechend einem vorgegebenen Programmvorgang
freigegeben wird. Wenn eine defekte Hauptwortleitung oder
ein Paar von defekten Hauptwortleitungen in der Haupt
speicherzellenanordnung 34 der Fig. 1 festgestellt wird,
durchtrennt der Sicherungskasten der Fig. 2 unter Berück
sichtigung der dieser Hauptwortleitung oder diesem Paar von
Hauptwortleitungen entsprechenden Adresse die entsprechende
Sicherung. In einem solchermaßen programmierten Zustand
wird, wenn die Zeilenadresse zur Auswahl der defekten Haupt
wortleitung oder des Paares defekter Hauptwortleitungen an
gelegt wird, das Signal RED1 oder RED2 von dem Sicherungska
sten der Fig. 2 freigegeben und an den ersten oder zweiten
Ersatzzeilendekoder 42 oder 44 angelegt. Das Signal RED1
oder RED2 erzeugt einen Bereitschaftszustand im ersten oder
zweiten Ersatzzeilendekoder 42 oder 44. Das Zeilenredundanz-
Steuerungssignal 50 wird durch das Signal RED1 oder RED2
freigegeben, und das Zeilenredundanz-Freigabesignal ϕRRE
wird freigegeben, wodurch der Blockauswahlsignal-Erzeugungs
schaltkreis der Fig. 8 gesperrt wird. Wenn das Blockauswahl
signal BLSI gesperrt ist, wird der Hauptwortleitungs-Ver
stärkungssignal-Erzeugungsschaltkreis der Fig. 7 gesperrt.
Dann werden alle Hauptwortleitungs-Verstärkungssignale ϕXi,
die an dem Hauptzeilendekoder 38 oder 40 der Fig. 1 anlie
gen, gesperrt, und der Vorgang zur Auswahl der Hauptwortlei
tung ist gesperrt. Wie in Fig. 6 gezeigt, wird das erste
oder zweite Ersatzwortleitungs-Verstärkungssignal RϕX0 oder
RϕX1 durch die Kombination des Zeilenredundanz-Freigabesi
gnals ϕRRE und der Zeilenadressen RA0 oder RA0 erzeugt. Es
sollte festgestellt werden, daß das erste oder zweite Er
satzwortleitungs-Verstärkungssignal RϕX0 oder RϕX1 unabhän
gig von der Position des Hauptzeilendekoders, in dem sich
eine bestimmte Hauptwortleitung befindet, erzeugt wird. Wenn
das erste oder zweite Ersatzwortleitungs-Verstärkungssignal
RϕX0 oder RϕX1 an den ersten oder zweiten Ersatzzeilendeko
der 42 oder 44 der Fig. 5 angelegt wird, wird eine bestimmte
Wortleitung durch die Kombination des Signals RED1 oder RED2
im Bereitschaftsmodus und des Ersatzwortleitungs-Verstär
kungssignals RϕX0 oder RϕX1 freigegeben. Somit wird die de
fekte Hauptwortleitung repariert. Durch einen solchen Defek
treparaturvorgang wird, da der Sicherungskasten und der Er
satzzeilendekoder von dem Hauptzeilendekoder getrennt sind,
die Effizienz der Zeilenredundanz verbessert und die Aus
beute wird vergrößert.
Die Fig. 9A, 9B und 9C zeigen die Wirkung des Defek
treparaturvorgangs in Verbindung mit der Konstruktion der
Fig. 1. Fig. 9A zeigt einen typischen Defektreparaturvorgang
in einem doppelten Zeilendekoder, und die vorliegende Erfin
dung ist ebenfalls anwendbar. Fig. 9B zeigt nur auf Haupt
wortleitungen oder einem Paar von Wortleitungen, die mit dem
ersten Hauptzeilendekoder 38 verbunden sind, erzeugte De
fekte. Diese Defekte können leicht durch die in der Ersatz
speicherzellenanordnung 36 vorhandenen Ersatzwortleitungen
repariert werden. Fig. 9C zeigt nur auf Hauptwortleitungen
oder einem Paar von Wortleitungen, die mit dem zweiten
Hauptzeilendekoder 40 verbunden sind, erzeugte Defekte. Auch
diese Defekte können leicht durch die in der Ersatzspeicher
zellenanordnung 36 vorhandenen Ersatzwortleitungen repariert
werden.
Wie oben beschrieben, kann der Zeilenredundanzschalt
kreis zur Verwendung in einer Halbleiterspeicheranordnung
mit einem doppelten Zeilendekoder flexibel eine bestimmte,
defekte Hauptwortleitung unter Verwendung eines weiteren Er
satzzeilendekoders und eines entsprechenden Ersatzzeilende
koders reparieren. Daher wird die Effizienz der Zeilenredun
danz verbessert und die Ausbeute erhöht.
Die obenstehende Beschreibung zeigt nur ein bevorzugtes
Ausführungsbeispiel der vorliegenden Erfindung. Verschiedene
Modifikationen sind für den Fachmann offensichtlich, ohne
vom Wesen und Umfang der vorliegenden Erfindung abzuweichen.
Claims (4)
1. Halbleiterspeichervorrichtung mit:
einem ersten und einem zweiten Hauptzeilendekoder (38, 40), die jeweils an eine erste und eine zweite Vielzahl von Hauptwortleitungen eines Hauptspei cherzellenfeldes (34) angeschlossen sind;
einem ersten und zweiten Ersatzzeilendekoder (42, 44), die jeweils dem er sten und dem zweiten Hauptzeilendekoder (38, 40) zugeordnet sind und die jeweils an eine erste und eine zweite Vielzahl von Ersatzwortleitungen eines Ersatzspeicherzellenfeldes (36) angeschlossen sind; und
einem Redundanzzeilen-Ansteuerungsschaltkreis (50) zum Ansteuern des ersten Ersatzzeilendekoders (42), wenn in irgendeiner der Hauptwortleitun gen der ersten Vielzahl von Hauptwortleitungen ein Defekt festgestellt wird und zum zusätzlichen Ansteuern des zweiten Ersatzzeilendekoders (44), wenn in irgendeiner der Hauptwortleitungen aus der zweiten Vielzahl von Hauptwortleitungen ein Defekt festgestellt wird;
dadurch gekennzeichnet, daß
beide, der erste und der zweite Hauptzeilendekoder (38, 40), mit dem Haupt speicherzellenfeld (34) verbunden sind und an gegenüberliegenden Enden der Hauptwortleitungen innerhalb des Zellenfeldes (34) angeordnet sind und daß beide, der erste und zweite Ersatzzeilendekoder (42, 44), mit dem Er satzspeicherzellenfeld (36) verbunden sind und an gegenüberliegenden En den der Ersatzwortleitungen angeordnet sind; und
der Redundanzzeilen-Ansteuerungsschaltkreis (50) den zweiten Ersatzzei lendekoder (44) ansteuert, um eine defekte Wortleitung aus der ersten Viel zahl von Hauptwortleitungen durch eine Ersatzwortleitung und aus der zwei ten Vielzahl von Ersatzwortleitungen zu ersetzen, wenn die Anzahl defekter Hauptwortleitungen innerhalb der ersten Vielzahl von Hauptwortleitungen größer ist als die erste Vielzahl von Ersatzwortleitungen.
einem ersten und einem zweiten Hauptzeilendekoder (38, 40), die jeweils an eine erste und eine zweite Vielzahl von Hauptwortleitungen eines Hauptspei cherzellenfeldes (34) angeschlossen sind;
einem ersten und zweiten Ersatzzeilendekoder (42, 44), die jeweils dem er sten und dem zweiten Hauptzeilendekoder (38, 40) zugeordnet sind und die jeweils an eine erste und eine zweite Vielzahl von Ersatzwortleitungen eines Ersatzspeicherzellenfeldes (36) angeschlossen sind; und
einem Redundanzzeilen-Ansteuerungsschaltkreis (50) zum Ansteuern des ersten Ersatzzeilendekoders (42), wenn in irgendeiner der Hauptwortleitun gen der ersten Vielzahl von Hauptwortleitungen ein Defekt festgestellt wird und zum zusätzlichen Ansteuern des zweiten Ersatzzeilendekoders (44), wenn in irgendeiner der Hauptwortleitungen aus der zweiten Vielzahl von Hauptwortleitungen ein Defekt festgestellt wird;
dadurch gekennzeichnet, daß
beide, der erste und der zweite Hauptzeilendekoder (38, 40), mit dem Haupt speicherzellenfeld (34) verbunden sind und an gegenüberliegenden Enden der Hauptwortleitungen innerhalb des Zellenfeldes (34) angeordnet sind und daß beide, der erste und zweite Ersatzzeilendekoder (42, 44), mit dem Er satzspeicherzellenfeld (36) verbunden sind und an gegenüberliegenden En den der Ersatzwortleitungen angeordnet sind; und
der Redundanzzeilen-Ansteuerungsschaltkreis (50) den zweiten Ersatzzei lendekoder (44) ansteuert, um eine defekte Wortleitung aus der ersten Viel zahl von Hauptwortleitungen durch eine Ersatzwortleitung und aus der zwei ten Vielzahl von Ersatzwortleitungen zu ersetzen, wenn die Anzahl defekter Hauptwortleitungen innerhalb der ersten Vielzahl von Hauptwortleitungen größer ist als die erste Vielzahl von Ersatzwortleitungen.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß sie weiterhin aufweist:
einen ersten Sicherungskasten (46) zum Empfangen von Adressignalen, zum Durchtrennen einer zugehörigen Sicherung auf einem Eingangspfad einer Adresse, wenn diese Adresse als defekt erkannt wird, und zum Ausgeben ei nes ersten Ausgangssignals (RED1) an den ersten Ersatzzeilendekoder (42);
einen zweiten Sicherungskasten zum Empfangen von Adressignalen, zum Durchtrennen einer zugehörigen Sicherung auf einem Eingangspfad einer Adresse, wenn diese Adresse als defekt erkannt wird und zum Ausgeben ei nes zweiten Ausgangssignals (RED2) an den zweiten Ersatzzeilendekoder (44); und
wobei der Redundanzzeilen-Ansteuerungsschaltkreis (50) ebenfalls die er sten und zweiten Ausgangssignale von den Sicherungskästen empfängt und weiterhin wahlweise, im Ansprechen auf die Pegel der empfangenen ersten und zweiten Ausgangssignale (RED1, RED2), ein Ausgangssignal (ϕRRE) an den ersten und zweiten Ersatzzeilendekoder (42, 44) ausgibt.
einen ersten Sicherungskasten (46) zum Empfangen von Adressignalen, zum Durchtrennen einer zugehörigen Sicherung auf einem Eingangspfad einer Adresse, wenn diese Adresse als defekt erkannt wird, und zum Ausgeben ei nes ersten Ausgangssignals (RED1) an den ersten Ersatzzeilendekoder (42);
einen zweiten Sicherungskasten zum Empfangen von Adressignalen, zum Durchtrennen einer zugehörigen Sicherung auf einem Eingangspfad einer Adresse, wenn diese Adresse als defekt erkannt wird und zum Ausgeben ei nes zweiten Ausgangssignals (RED2) an den zweiten Ersatzzeilendekoder (44); und
wobei der Redundanzzeilen-Ansteuerungsschaltkreis (50) ebenfalls die er sten und zweiten Ausgangssignale von den Sicherungskästen empfängt und weiterhin wahlweise, im Ansprechen auf die Pegel der empfangenen ersten und zweiten Ausgangssignale (RED1, RED2), ein Ausgangssignal (ϕRRE) an den ersten und zweiten Ersatzzeilendekoder (42, 44) ausgibt.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
der Redundanzzeilen-Ansteuerungsschaltkreis (50) ein NOR-Gatter (140),
welches das erste und das zweite Ausgangssignal (RED1, RED2) des ersten
und zweiten Sicherungskastens (46, 48) empfängt, aufweist.
4. Verfahren zum Ansteuern von Ersatzwortleitungen innerhalb einer Halbleiter
speichervorrichtung mit folgenden Schritten:
Feststellen, daß in einem Hauptspeicherzellenfeld (34) eine Vielzahl von Hauptwortleitungen, die an einen ersten Hauptzeilendekoder (38) ange schlossen sind, defekt sind;
Feststellen, daß die Vielzahl der defekten Wortleitungen größer als eine Viel zahl von ersten Ersatzwortleitungen innerhalb eines Ersatzspeicherzellenfel des (36) ist, wobei die Ersatzwortleitungen an einen ersten Ersatzzeilendeko der (42) angeschlossen sind, der dem ersten Hauptzeilendekoder (38) zuge ordnet ist; und
Ansteuern des ersten Ersatzzeilendekoders (42), um eine Anzahl defekter Hauptwortleitungen, die der Vielzahl erster Ersatzwortleitungen entspricht, durch erste Ersatzwortleitungen zu ersetzen;
gekennzeichnet durch
Ansteuern eines zweiten Ersatzzeilendekoders (44), der einem zweiten Hauptzeilendekoder (44) zugeordnet ist, um die verbleibenden defekten Hauptwortleitungen, welche nicht durch erste Ersatzwortleitungen ersetzt werden, durch zweite Ersatzwortleitungen zu ersetzen;
wobei der erste und der zweite Hauptzeilendekoder (38, 40) an das Haupt speicherzellenfeld (34) angeschlossen sind und an gegenüberliegenden En den der Hauptwortleitungen angeordnet sind; und
wobei der erste und der zweite Ersatzzeilendekoder (42, 44) an das Ersatz speicherzellenfeld (36) angeschlossen sind und an gegenüberliegenden En den der Ersatzwortleitungen angeordnet sind.
Feststellen, daß in einem Hauptspeicherzellenfeld (34) eine Vielzahl von Hauptwortleitungen, die an einen ersten Hauptzeilendekoder (38) ange schlossen sind, defekt sind;
Feststellen, daß die Vielzahl der defekten Wortleitungen größer als eine Viel zahl von ersten Ersatzwortleitungen innerhalb eines Ersatzspeicherzellenfel des (36) ist, wobei die Ersatzwortleitungen an einen ersten Ersatzzeilendeko der (42) angeschlossen sind, der dem ersten Hauptzeilendekoder (38) zuge ordnet ist; und
Ansteuern des ersten Ersatzzeilendekoders (42), um eine Anzahl defekter Hauptwortleitungen, die der Vielzahl erster Ersatzwortleitungen entspricht, durch erste Ersatzwortleitungen zu ersetzen;
gekennzeichnet durch
Ansteuern eines zweiten Ersatzzeilendekoders (44), der einem zweiten Hauptzeilendekoder (44) zugeordnet ist, um die verbleibenden defekten Hauptwortleitungen, welche nicht durch erste Ersatzwortleitungen ersetzt werden, durch zweite Ersatzwortleitungen zu ersetzen;
wobei der erste und der zweite Hauptzeilendekoder (38, 40) an das Haupt speicherzellenfeld (34) angeschlossen sind und an gegenüberliegenden En den der Hauptwortleitungen angeordnet sind; und
wobei der erste und der zweite Ersatzzeilendekoder (42, 44) an das Ersatz speicherzellenfeld (36) angeschlossen sind und an gegenüberliegenden En den der Ersatzwortleitungen angeordnet sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR93024667A KR960008825B1 (en) | 1993-11-18 | 1993-11-18 | Row redundancy circuit and method of semiconductor memory device with double row decoder |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4441183A1 DE4441183A1 (de) | 1995-05-24 |
DE4441183C2 true DE4441183C2 (de) | 2000-01-05 |
Family
ID=19368451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4441183A Expired - Fee Related DE4441183C2 (de) | 1993-11-18 | 1994-11-18 | Halbleitervorrichtung und Verfahren zum Ansteuern von Ersatzwortleitungen in einer Halbleitervorrichtung |
Country Status (7)
Country | Link |
---|---|
US (1) | US5461587A (de) |
JP (1) | JPH07192491A (de) |
KR (1) | KR960008825B1 (de) |
CN (1) | CN1045345C (de) |
DE (1) | DE4441183C2 (de) |
FR (1) | FR2712721B1 (de) |
IT (1) | IT1275668B1 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH07192491A (ja) | 1995-07-28 |
KR950015398A (ko) | 1995-06-16 |
FR2712721B1 (fr) | 1997-06-20 |
CN1115104A (zh) | 1996-01-17 |
ITMI942333A0 (it) | 1994-11-17 |
KR960008825B1 (en) | 1996-07-05 |
ITMI942333A1 (it) | 1996-05-17 |
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IT1275668B1 (it) | 1997-10-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
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