DE3537015A1 - Halbleiterspeicher - Google Patents

Description

Beschreibung^

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung und insbesondere eine wirkungsvoll auf einen dynamischen RAM (random access memory / Speicher mit wahlfreiem Zugriff) anzuwendende Technik, bei der Speicherinformation in Einheiten von mehreren Bits geschrieben/gelesen wird.

Für Halbleiter-Speichervorrichtungen wurde die Anwendung eines Fehlerbit-Schutzsystems untersucht, um die Ausbeute der Produkte zu steigern. Zur Übernahme des Fehlerbit-Schutzsystems ist die Halbleiter-Speichervorrichtung, die beispielsweise eine χ 1 Bit-Anordnung aufweist (die die Daten in Einheiten von einzelnen Bits schreibt und liest), mit einer geeigneten Speichereinrichtung zur Speicherung von Fehleradressen in einer Speicheranordnung und mit zusätzlichen Schaltkreisen versehen, wie z.B. einem Adreß-Vergleicherschaltkreis und einem Redundanz-Schaltkreis (Ersatz-Speicheranordnung) .

In einer Halbleiter-Speichervorrichtung, die in Einheiten von mehreren Bits schreibt und liest, beispielsweise in einer χ 8 Bit-Anordnung, wie sie hier betrachtet wird, wird eine einzelne Adresse acht Paaren von Datenleitungen zugeordnet, die ein identisches Adreß-Signal haben und mit acht Paaren von jeweils entsprechenden gemeinsamen Datenleitungen verbunden sind. Selbst wenn in diesem Fall unter den acht Paaren von zu verbindenden Datenleitungen nur ein Datenleitungspaar fehlerhaft ist, werden alle acht Datenleitungspaare durch eine Ersatz-Speicheranordnung ersetzt. Aus diesem Grund muß die Ersatz-Speicheranordnung mit acht Paaren von Redundanz-Datenleitungen ausgestattet sein. Es müssen in anderen Worten Redundanz-Datenleitungen angeordnet sein, deren Zahl über die der tatsächlich fehlerhaften Datenleitungen

hinausgeht. (Bezüglich einer Halbleiter-Speichervorrichtung mit Redundanz-Bits wird auf die offengelegte japanische Patentanmeldung Nr. 53-41946 verwiesen.)

Die Aufgabe der Erfindung ist darin zu sehen, eine Halbleiter-Speichervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden, und die insbesondere eine Steigerung der tatsächlichen Fehler-Einsparrate durch eine geringe Anzahl von Ersatz-Speicheranordnungen ermöglicht.

Diese und weitere Aufgaben sowie neuartige Merkmale der Erfindung werden aus der folgenden Beschreibung sowie den anliegenden Zeichnungen deutlich.

Im folgenden wird die Arbeitsweise der Erfindung beispielhaft kurz umrissen: In einer Halbleiter-Speichervorrichtung mit einem Mehrbit-Aufbau werden Fehlerbit-Adreß-Signale erzeugt, die die fehlerbehafteten Datenleitungen eines Satzes von zu schützenden Datenleitungen angeben. Nach Angabe einer Fehleradresse werden aus der Vielzahl der Datenleitungen die gewählt, die durch das Fehlerbit-Adreß-Signal nicht bezeichnet wurden, während statt der durch das Fehlerbit-Adreß-Signal bezeichneten Datenleitung eine Redundanz-Datenleitung gewählt wird.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird im folgenden unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen

Fig. 1 ein Blockdiagramm des internen Aufbaus eines Ausführungsbeispiels der Erfindung;

Fig. 2 ein Schaltbild einer möglichen Ausführüngsform eines Spaltenschalters;

Fig. 3 ein Schaltbild eines Adreß-Vergleichers, eines Redundanz-Decoders, eines Fehlerbit-Adreß-Signalgenerators und einer Steuereinrichtung für ein Auswahl-Taktsignal; und
Fig. 4 ein Zeitdiagramm der Schaltungen in Fig. 3.

In Fig. 1 ist ein Blockdiagramm eines dynamischen RAM nach einem Ausführungsbeispiel der Erfindung dargestellt. Ohne Beschränkung darauf erfolgt in dem gezeigten dynamischen RAM der Zugriff in 8 Bit-Einheiten. Der RAM ist nach den bekannten Technologien zur Herstellung integrierter Halbleiterschaltungen auf einem Halbleitersubstrat, beispielsweise aus einkristallinem Silizium, gebildet.

Nach diesem Ausführungsbeispiel ist die Speicheranordnung in zwei Anordnungen M-ARY1 und M-ARY2 aufgeteilt, die auf der linken bzw. rechten Seite vorgesehen sind. Der Aufbau der einzelnen Speicheranordnungen wird besser aus Fig. 2 verständlich, auf die später Bezug genommen wird. In jeder der Speicheranordnungen M-ARY1 und M-ARY2 sind acht Paare von komplementären Datenleitungen zu einem Satz kombiniert und so ausgebildet, daß sie in der Zeichnung in der horizontalen Richtung verlaufen. Die Speicheranordnung in diesem Ausführungsbeispiel ist in anderen Worten nicht in acht getrennten Blöcken (oder Matrizen) aufgebaut. Ohne besondere Beschränkung darauf wird eine einzelne Spaltenadresse einem Paar von komplementären Datenleitungen zugeordnet, die unter den acht Paaren von komplementären Datenleitungen in derselben Speicheranordnung einander benachbart sind. Die jeweiligen komplementären Datenleitungen sind in der Figur in lateraler Richtung hintereinander angeordnet. Damit können die Speicheranordnung und ihre peripheren Schaltungen vereinfacht werden.

Nach diesem Ausführungsbeispiel sind die Zeilensystem-Adreß-

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Auswahlleitungen (Wortleitungen) für beide Speicheranordnungen M-ARY1 und M-ARY2 gemeinsam ausgebildet und in der Figur in vertikaler Richtung hintereinander angeordnet.

Die komplementären Datenleitungspaare werden durch einen Spaltenschalter C-SW1 oder C-SW2 wahlweise mit acht Paaren von gemeinsamen komplementären Datenleitungen CDL oder CDR verbunden. In der Figur verlaufen die Paare der gemeinsamen komplementären Datenleitungen in der lateralen Richtung. Die gemeinsamen komplementären Datenleitungspaare CDL und CDR sind jeweils mit den Eingangsanschlüssen von Hauptverstärkern MA1 und MA2 verbunden.

Durch ein Taktsignal 0pa werden Leseverstärker SA1 und SA2 in ihre Betriebszustände gebracht, die von gewählten Speicherzellen an die komplementären Datenleitungspaare der Speicheranordnungen zugeführte Lesespannungen auf geringem Pegel empfangen und diese Lesespannungen auf einen bestimmten hohen Pegel/niedrigen Pegel verstärken.

Durch ein Vorlade-Taktsignal 0pc, das vor Beginn der Auswahl der Speicherzellen erzeugt wird, werden Vorlade-Schaltungen PC1 und PC2 in Betrieb gesetzt, die die gepaarten komplementären Datenleitungen auf einen Vorlade-Pegel oder einen Referenz-Pegel bringen, der im wesentlichen gleich Vcc/2 ist (wobei Vcc eine Leistungsquellenspannung bezeichnet).

Ein Zeilen-Adreßpuffer R-ADB empfängt über äußere Anschlüsse Zeilensystem-Adreß-Signale RAD mit (m + 1) Bits und bildet interne komplementäre Adreß-Signale arO - arm und arO arm, die einem Zeilen-Adreß-Decoder R-DCR zuzuführen sind. In der folgenden Beschreibung und den Zeichnungen wird ein Paar von internen komplementären Adreß-Signalen, beispielsweise arO und arO, als ein internes komplementäres Adreß-

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Signal bezeichnet und als arO dargestellt. Dementsprechend werden die internen komplementären Adreß-Signale arO - arm/arO - arm als interne komplementäre Adreß-Signale arO - arm dargestellt.

Der Zeilen-Adreß-Decoder R-DCR wählt entsprechend den Adreß-Signalen arQ - arm und synchron zu einem Wortleitungs-Auswahl-Taktsignal 0x eine Wortleitung aus jeder der zwei Speicheranordnungen M-ARY1 und M-ARY2.

Ein Spalten-Adreßpuffer C-ADB empfängt über externe Anschlüsse Spaltensystem-Adreß-Signale CAD mit (n + 1) Bits, bildet interne komplementäre Adreß-Signale acO - acn sowie acO acn und gibt diese an Spalten-Adreß-Decoder C-DCR1 und C-DCR2. Entsprechend der obigen Beschreibung werden auch die internen komplementären Adreß-Signale acO - acn und acO - acn in den Zeichnungen und der folgenden Beschreibung als interne komplementäre Adreß-Signale acO - acn bezeichnet.

Jeder Spalten-Adreß-Decoder C-DCR bildet Auswahlsignale, um entsprechend den Adreß-Signalen acO - acn und synchron zu einem Datenleitungs-Auswahltaktsignal 0y die acht Paare von komplementären Datenleitungen, d.h. einen Satz von komplementären Datenleitungspaaren, zu wählen.

Nach Empfang der Auswahlsignale verbindet der Spaltenschalter C-SW1 oder C-SW2 die acht Paare von komplementären Datenleitungen der Speicheranordnung M-ARY1 oder M-ARY2 mit den diesen entsprechenden acht Paaren von gemeinsamen komplementären Datenleitungen. In der Zeichnung ist jedes der komplementären Datenleitungspaare oder der gemeinsamen komplementären Datenleitungspaare beispielhaft durch eine Einzellinie dargestellt.

Der Betrieb der Hauptverstärker MA-1 und MA2 wird durch die Taktsignale 0mal und 0mar gesteuert. Sie verstärken die Datensignale der gemeinsamen komplementären Datenleitungen CDL bzw. CDR.

Die nicht detailliert dargestellte Eingabe/Ausgabe-Schaltung I/O ist aus einem Daten-Ausgangspuffer für den Lesebetrieb aufgebaut. Die Schaltung I/O verstärkt die Ausgabe eines der Hauptverstärker MA1 oder MA2, der in den Betriebszustand versetzt wurde, und liefert das verstärkte Signal an externe Anschlüsse DA.

Andererseits führt die Schaltung I/O beim Schreibbetrieb ihre Schreibausgabenden Paaren der gemeinsamen komplementären Datenleitungen CDL oder CDR zu. In der Figur sind die Signalwege für das Schreiben nicht dargestellt.

Ein interner Steuersignalgenerator TG empfängt zwei externe Steuersignale CS (Chip-Auswahlsignal) sowie WE (Schreib-Freigabesignal) und ein Übergangs-Erfassungssignal 0 für die Adreß-Signale, das von einem Adreß-Signal-Übergangsdetektor ATD gebildet wird, der beispielsweise die Adreß-Signale arO - arm und acO - acn empfängt und die für den Speicherbetrieb notwendigen verschiedenen Taktsignale bildet und liefert.

In diesem Ausführungsbeispiel sind die Speicheranordnungen M-ARY1 und M-ARY2 jeweils mit Redundanz-Speicheranordnungen YR-ARY1 und YR-ARY2 versehen. Obwohl jede der Speicheranordnungen M-ARY1 und. M-ARY2 aus den acht Paaren von komplementären Datenleitungen aufgebaut ist, weist jede der Redundanz-Speicheranordnungen YR-ARY1 und YR-ARY2, wie später beschrieben, nur ein Paar von komplementären Datenleitungen auf. Entsprechend der Anordnung der Redundanz-Speicheranordnungen YR-ARY1 und YR-ARY2 sind die Spaltenschalter C-SW1 und C-SW2 mit Schaltungen (Multiplexer) versehen, die das Paar redundanter Datenleitungen mit einem gewählten Paar der acht gemeinsamen komplementären Datenleitungspaare verbinden. Der praktische Aufbau der Speicheranordnung, der Redundanz-Speicheranordnung und der schaltenden Blöcke wird unter Be-

zugnahme auf Fig. 2 später im einzelnen beschrieben.

Der dargestellte RAM ist weiterhin mit einer Adreß-Vergleicherschaltung AC versehen, die eine Adreß-Speichereinrichtung zur Speicherung von Fehler-Adreß-Signalen und Fehlerbit-Adressen sowie einen Spalten-Adreßvergleicher aufweist, um die Fehler-Adreß-Signale und die vom Adreßpuffer C-ADB zugeführten Adreß-Signale acQ - acn zu vergleichen und zu erfassen, ob die gespeicherten Fehleradressen eingegeben wurden. Wird eine Fehleradresse angegeben, nimmt diese Adreß-Vergleicherschaltung AC auf die Fehlerbit-Adresse in der Fehleradresse Bezug, um dadurch die Auswahl fehlerbehafteter Datenleitungen in der gewählten Adresse zu unterbinden und die Verbindung der in der Redundanz-Speicheranordnung YR-ARY1 (oder YR-ARY2) liegenden redundanten Datenleitungen mit den gemeinsamen komplementären Datenleitungen entsprechend dem Fehlerbit zu bewirken. Der praktische Aufbau der Adreß-Vergleicherschaltung AC wird im einzelnen unter Bezugnahme auf Fig. 3 beschrieben. In der Adreß-Vergleicherschaltung AC werden die Adreß-Speichereinrichtung für die Fehleradressen und dieAdreß-Sneicheianrichtung für die Fehlerbit-Adressen mit Signalen programmiert, die an Anschlüsse PO bis Pn+3 angelegt werden.

Obwohl das Vorsehen ähnlicher Redundanz-Speicheranordnungen für die Datenleitungen vorteilhaft ist, steht es in keinem unmittelbaren Zusammenhang mit vorliegender Erfindung, weshalb derartige Redundanz-Speicheranordnungen in der Figur nicht dargestellt sind.

Im folgenden wird der Betrieb des dargestellten RAM umrissen.

Der Zugriff auf den RAM beginnt, wenn das Chip-Auswahlsignal CS von einem hohen Nicht-Auswahlpegel auf einen niedrigen Auswahlpegel verändert wird.

Nach dem Beginn der Chip-Auswahl wird zuerst vom Taktgenerator TG das Taktsignal 0pc mit vorgegebener Impulsbreite für die Vorlade-Schaltungen PC1 und PC2 ausgegeben. Dadurch werden die komplementären Datenleitungen in den jeweiligen Speicheranordnungen auf den Vorlade-Pegel gebracht, der im wesentlichen gleich Vcc/2 ist.

Nach Beendigung der Ausgabe des Taktsignals 0pc, in anderen Worten nach Beendigung des Betriebs der Vorlade-Schaltungen PC1 und PC2, wird das Wortleitungs-Auswahltaktsignal 0x erzeugt. Damit werden aus der Vielzahl von Wortleitungen einer jeden Speicheranordnung M-ARY1 und M-ARY2 diejenigen gewählt, die durch das Zeilen-Adreß-Signal RAD spezifiziert werden. Das heißt, die durch das Zeilen-Adreß-Signal RAD näher bezeichneten Speicherzellen werden gewählt. Die gewählten Speicherzellen liefern Lesesignale an die entsprechenden komplementären Datenleitungspaare der jeweiligen Speicheranordnungen.

Nach der Erzeugung des Taktsignals 0x bildet der Taktgenerator TG das Taktsignal 0pa. Damit werden die Leseverstärker SA1 und SA2 betrieben.

Nach der Bildung des Taktsignals 0pa wird das Taktsignal 0y erzeugt. Entsprechend der Erzeugung des Taktsignals 0y wird das Auswahlsignal für die Auswahl der Datenleitung vom Spalten-Decoder C-DCR1 oder C-DCR2 geliefert.

In diesem Fall haben die acht komplementären Datenleitungspaare, die einen Satz aufbauen (im folgenden als "Einheits-Datenleitungsgruppe" bezeichnet),eine der Spaltenadressen, die jeweils in eins-zu-eins-Entsprechung gesetzt sind. Falls die Einheits-Datenleitungsgruppe ein fehlerhaftes Paar von komplementären Datenleitungen umfaßt, das beispielsweise aufgrund einer fehlerhaften Speicherzelle, einer defekten Leiterbahn, die zu einer Unterbrechung oder einem Kurzschluß führt, oder

des Defekts des Leseverstärkers oder des Spaltenschalters für das Lesen oder Schreiben von Daten nicht geeignet ist, wird diese Einheits-Datenleitungsgruppe als eine fehlerhafte Datenleitungsgruppe betrachtet. Die einer solchen fehlerhaften Datenleitungsgruppe entsprechende Spaltenadresse wird als eine Fehleradresse bezeichnet.

Nach diesem Ausführungsbeispiel werden Bit-Adreß-Informationswörter in eins-zu-eins-Entsprechung für die jeweiligen Paare von komplementären Datenleitungen gesetzt, die die fehlerhafte Datenleitungsgruppe aufbauen. Wie oben ausgeführt, werden die Bit-Adreß-Informationswörter in der Adreß-Speichereinrichtung in der Adreß-Vergleicherschaltung AC gehalten.

Entsprechend dieser Ausführungsform wird der Spaltenschalter C-SW1 oder C-SW2 gesteuert, wenn durch das externe Adreß-Signal die Fehleradresse angegeben wurde, wodurch die Auswahl des fehlerbehafteten komplementären Datenleitungspaars unterbunden wird und stattdessen die Auswahl des komplementären Datenleitungspaars in der Redundanz-Speicheranordnung YR-ARY1 oder YR-ARY2 erfolgt.

Das Taktsignal 0mal oder 0mar wird synchron zum Taktsignal 0y oder in anderen Worten synchron zum Betrieb des Spaltenschalters C-SW1 oder C-SW2 erzeugt. Das Taktsignal 0mal oder 0mar betreibt den Hauptverstärker MA1 oder MA2, der der zu wählenden Speicheranordnung M-ARY1 oder M-ARY2 entspricht, so daß das an die gemeinsamen komplementären Datenleitungen CDL oder CDR angelegte Datensignal verstärkt wird.

Das vom Hauptverstärker MA1 oder MA2 verstärkte Datensignal wird durch die Eingabe/Ausgabe-Schaltung I/O an die Datenanschlüsse DO - D7 geliefert.

Wenn das Schreib-Freigabe-Signal WE den Schreibpegel anzeigt, d.h. den niedrigen Pegel, wird das Datensignal an den Daten-

anschlüssen DO - D7 durch die Eingabe/Ausgabe-Schaltung I/O, den Hauptverstärker MA1 oder MA2 und den Spaltenschalter C-SW1 oder C-SW2 in die Speicherzellen der Speicheranordnung M-ARY1 oder M-ARY2 geschrieben.

Der Zugriff auf den RAM beginnt auch in Antwort darauf, daß im Chip-Auswahlzustand (CS : niedriger Pegel) der Zustand von zumindest einem der Adreß-Signale RAD und CAD verändert wird.

Wenn der Übergang der Adreß-Signale RAD und/oder CAD vom Adreß-Signal-Übergangsdetektor ATD erfaßt wurde, wird der Erfassungsimpuls 0 vom Detektor ATD ausgegeben und der Taktgenerator TG betrieben.

In Antwort auf den Erfassungsimpuls 0 wird die Erzeugung der Taktsignale 0pa, 0x, 0y, 0mal und 0mar eingestellt, woraufhin für eine bestimmte Zeit das Taktsignal 0pc erzeugt wird. Das heißt, die Schaltungen der Leseverstärker SA1, SA2, die Spaltenschalter C-SW1, C-SW2 usw. werden in ihre Nicht-Betriebszustände und alle Wortleitungen auf den Nicht-Auswahlpegel versetzt, woraufhin die Vorlade-Schaltungen PC1 und PC2 für die vorgegebene Zeitdauer in den Betriebszustand gebracht werden, um auf den entsprechenden Paaren von komplementären Datenleitungen den Vorlade-Pegel zu erzeugen.

Anschließend werden das Wortleitungs-Auswahl-Taktsignal 0y und das Taktsignal 0pa erzeugt, um dadurch die Wortleitungen der Speicheranordnungen M-ARY1 und M-ARY2 zu wählen bzw. die Leseverstärker SA1 und SA2 zu betreiben.

Danach werden ähnlich obiger Beschreibung die unterschiedlichen Taktsignale erzeugt, wodurch die entsprechenden Schaltungsoperationen bewirkt werden.

In Fig. 2 ist ein Schaltbild eines Ausführungsbeispiels des Spaltenschalters zusammen mit Teilen der Speicheranordnung M-ARY und der Redundanz-Speicheranordnung YR-ARY dargestellt. Die in dieser Figur gezeigten MOSFETs sind n-Kanal-Anreicherungs-MOSFETs.

Die Speicheranordnung M-ARY umfaßt komplementäre Datenleitungspaare DO, Ö~Ö bis D7, D7, Wortleitungen WO und W1 und Speicherzellen MC1 bis MC8. Jede der Speicherzellen ist aus einem Adreß-Auswahl-MOSFET Qm und einem Informations-Speicherkondensator Cm aufgebaut. Eine stromführende Elektrode des Adreß-Auswahl-MOSFET Qm wird als der Daten-Eingabe/Ausgabe-Anschluß der Speicherzelle angesehen und ist mit der entsprechenden Datenleitung verbunden, während die Gate-Elektrode des MOSFET als der Auswahlanschluß der Speicherzelle dient und mit der entsprechenden Wortleitung verbunden ist.

Die dargestellten komplementären Datenleitungspaare DO, DO bis D7, D7~ bauen eine Einheits-Datenleitungsgruppe auf, die eine Spaltenadresse hat.

Die Redundanz-Speicheranordnung YR-ARY weist komplementäre Datenleitungspaare DY und DY sowie mehrere Speicherzellen RM1 und RM2 auf und hat denselben Aufbau wie die Speicheranordnung M-ARY.

In der Anordnung nach Fig. 2 ist der Spaltenschalter C-SW aus MOSFETs Q1 bis Q8 und Q9 bis Q12 aufgebaut. Der Spaltenschalter C-SW umfaßt daneben einen Multiplexer MPX mit MOSFETs Q13 bis Q20.

Die komplementären Datenleitungen DO, DO- D7, dT der Speicheranordnung M-ARY sind jeweils über die den Spaltenschalter aufbauenden MOSFETs QI, Q2 - Q7, Q8 mit gemeinsamen korn-

plementären Datenleitungen CDO, CDO - CD7, CD7 verbunden. Die Gates der MOSFETs Q1 , Q2 - Q7, Q8 sind jeweils gemeinsam ausgebildet. Sie werden über die Transfer-Gate-MOSFETs Q9 - Q1-2, die gemeinsam durch das Ausgangssignal des Spalten-Adreß-Decoders C-DCR gesteuert werden, mit den Datenleitungs-Äuswahl-Taktsignalen 0yO - 0y7 versorgt. Diese Datenleitungs-Auswahl-Taktsignale 0yÖ - 0y7 werden auf Grundlage des Datenleitungs-Auswahl-Taktsignals 0y gebildet.

Die Ersatz-Speicheranordnung YR-ARY umfaßt ein Paar von komplementären Datenleitungen DY und DY. Dieses Paar von komplementären Datenleitungen DY und DY wird durch den aus den schaltenden MOSFETs Q13, Q14 - Q19, Q20 aufgebauten Multiplexer MPX wahlweise mit den gemeinsamen komplementären Datenleitungen CDO, CDO - CD7, CD7 verbunden. Die Gate-Anschlüsse dieser schaltenden MOSFETs Q13, Q14 - Q19, Q20 werden mit den Datenleitungs-Auswahl-Taktsignalen 0yO' - 0y7' beaufschlagt, die entsprechend den Fehlerbit-Adressen zum Zeitpunkt der Anzeige der Fehleradresse von der Adreß-Vergleicherschaltung AC gebildet wurden.

Die Datenleitungs-Auswahl-Taktsignale 0yO und 0yO' sind Taktsignale zum Koppeln der jeweiligen Datenleitungspaare der Speicheranordnung M-ARY und der Redundanz-Speicheranordnung YR-ARY an das erste Paar von gemeinsamen komplementären Datenleitungen CDO und CDO. Die Signale 0yO und 0yO' werden entsprechend der Bit-Adreß-Information der Adreß-Vergleicherschaltung AC zum Zeitpunkt der Auswahl der Datenleitung komplementär auf den hohen Pegel gebracht.

Ähnlich werden die Taktsignale 0y1, 0y1' bis 0y7, 0y7' komplementär zueinander jeweils zum Zeitpunkt der Auswahl der Datenleitung auf den hohen Pegel gebracht.

Im einzelnen werden in einem Fall, in dem von den komplementären Datenleitungen DO, DO - D7, D7 die komplementären Datenleitungen D2, D2 fehlerhaft sind, die den acht Paaren von komplementären Datenleitungen DO, DO - D7, D7 zugeordnete Adresse und die Bit-Adreßinformation der komplementären Datenleitungen D2, D2 des dritten Bits im voraus in die Speichereinrichtung der Adreß-Vergleicherschaltung AC eingeschrieben. Wenn ein Zugriff auf die die fehlerhaften Datenleitunaen D.2, D2 enthaltende Spaltenadresse erfolgt, erfaßt der Adreß-Vergleieher diesen Zugriff. Entsprechend der sich daraus ergebenden Ausgabe nimmt die Adreß-Vergleicherschaltung AC auf die Fehlerbit-Adreßinformation Bezug und unterbindet die Ausgabe des Datenleitungs-Auswahl-Taktsignals 0y2. Damit werden nur die MOSFETs Q5, Q6 des Spaltenschalters in ihren AUS-Zuständen gehalten, so daß die Auswahl der fehlerhaften Datenleitungen D2, D2 verhindert wird. Andererseits erzeugt die Adreß-Vergleicherschaltung AC unter Bezugnahme auf die Fehlerbit-Adreßinformation das Datenleitungs-Auswahl-Taktsignal 0y2 ' für die Ersatz-Speicheranordnung synchron zum Datenleitungs-Taktsignal 0y. Damit werden die schaltenden MOSFETs Q17, Q18 in den EIN-Zustand gebracht, so daß statt der fehlerhaften komplementären Datenleitungen D2, D~2 die komplementären Ersatz-Datenleitungen D, D mit den gemeinsamen komplementären

Datenleitungen CD2, CD2 verbunden werden. Fig. 3 zeigt ein Schaltbild der Adreß-Vergleicherschaltung AC.

Die Adreß-Vergleicherschaltung AC weist folgende Bauteile auf: Adreß-Vergleicher ACO bis ACn, einen Adreß-Decoder ACd, Speichereinrichtungen DM1 bis DM3 für Bit-Adreßinformation, Decoder DDO bis DD7 und Taktsignal-Steuereinheiten TCO bis TC7.

Jeder der Adreß-Vergleicher ACO bis ACn weist eine Speichereinrichtung MMO und Adreß-Vergleicher-MOSFETs Q27, Q28 auf, deren Schaltzustand durch die Speichereinrichtung gesteuert wird.

Ohne besondere Beschränkung darauf umfaßt die Speichereinrichtung MMO ein Schmelzelement FUZ, das ein beispielsweise aus polykristallinem Silizium hergestelltes Programmierelement ist, und MOSFETs Q24 bis Q26, die zur Erzeugung eines Signals auf einem geeigneten Pegel, selbst wenn das Schmelzelement FUZ nicht vorteilhaft abgetrennt ist, und zur Erzeugung eines Signals auf einem dazu komplementären Pegel dienen. Der MOSFET Q25 bildet zusammen mit dem MOSFET Q26 eine Art Inverter und wird von einem Taktsignal 0c1 dynamisch angesteuert, um den Leistungsverbrauch der Schaltung zu verringern .

In einem Fall, in dem das Schmelzelement FUZ nicht abgetrennt ist, wird im Adreß-Vergleicher ACO der Drain-Anschluß des MOSFET Q24 auf dem hohen Pegel gehalten, der im wesentlichen gleich der Leistungsquellenspannung Vcc ist, während der des MOSFET Q26 auf dem niedrigen Pegel gehalten wird, der im wesentlichen 0 Volt beträgt. Damit werden die MOSFETs Q27 und Q28 im AUS- bzw. EIN-Zustand gehalten. Als Folge davon wird die Ausgabe arO des Adreß-Vergleichers ACO gleich dem Adreß-Signal ä"Ö~.

In einem Fall, in dem das Schmelzelement FUZ abgetrennt ist, werden die Leitungszustände der MOSFETs Q27 und Q28 umgekehrt, und die Ausgabe arO wird dementsprechend gleich dem Adreß-Signal aO.

Ähnlich wählt der Adreß-Vergleicher ACn eines der Adreß-Signale an und an in Abhängigkeit davon, ob das Schmelzelement in diesem Vergleicher abgetrennt ist oder nicht.

Die Trennung des Schmelzelements FUZ erfolgt beispielsweise durch einen elektrischen Schmelzvorgang.

Im einzelnen sind Anschlüsse pO - pn, die beispielsweise

auf einem Halbleiter-Chip angeordnete Anschlußpunkte sind, mit den Schmelzelementen FUZ in den jeweiligen Schaltungen ACO- ACn verbunden.

Wenn bei einem Test, beispielsweise einem Halbleiter-Wafer-Test, eine fehlerhafte Spaltenadresse erfaßt wird, werden Spannungen mit Pegeln, die den jeweiligen Adreß-Signalen zu diesem Seitpunkt entsprechen, durch ein leitendes Element, wie eine Wolfram-Nadel, an die Anschlüsse pO - pn angelegt. Als Folge davon werden Fehler-Adreß-Informationswörter in die Schaltungen ACO - ACn eingeschrieben. Wird beispielsweise entsprechend dem niedrigen Pegel des Adreß-Signals aO eine Spannung von im wesentlichen 0 Volt an den Anschluß pO angelegt, wird das Element FUZ geschmolzen. Befindet sich andererseits in Entsprechung zum hohen Pegel des Adreß-Signals aO der Anschluß pO auf einem im wesentlichen der Leistungsquellenspannung Vcc entsprechenden Pegel, erfolgt keine Abtrennung des Schmelzelements FUZ.

Aufgrund der Tatsache, daß im voraus ein derartiges Einschreiben oder Programmieren der Fehler-Adreß-Informationswörter in den Schaltungen ACO - ACn erfolgt, werden alle Ausgaben arO am der entsprechenden Schaltungen ACO - ACn auf den niedrigen Pegel gesetzt, wenn die Adreß-Signale aO - an die Fehlerspaltenadresse angeben, und wird zumindest eine der Ausgaben arO arn auf den hohen Pegel gesetzt, wenn keines der Adreß-Signale aO - an die Fehleradresse angibt.

Der Decoder ACd weist MOSFETs Q29 bis Q31 auf, die eine dynamische NOR-Schaltung bilden. Die Ausgabe 0rd des Decoders ACd wird in Antwort darauf auf den hohen Pegel gesetzt, daß die Fehlerspaltenadresse angegeben wird.

Nach diesem Ausführungsbeispiel wird die Bit-Adreß-Information in die drei Speichereinrichtungen DM1 - DM3 geschrieben.

Wie Fig. 3 zu entnehmen, hat jede der Speichereinrichtungen DM1 - DM3 denselben Aufbau wie die Speichereinrichtung MMO. Von den drei Speichereinrichtungen DM1 bis DM3 wird eine von acht Arten von Bit-Adreßinformation gespeichert.

Die jeweils aus MOSFETs Q32 bis Q34 aufgebauten Decoder DDO DD7 decodieren die Ausgaben dm1 - dm3 der Speichereinrichtungen DM1 - DM3,

Die Ausgabe 0dlO des Decoders DDO wird dann auf dem hohen Pegel gehalten, wenn die Bit-Adreßinformation der Speichereinrichtungen DM1 - DM3 die erste Bit-Adresse angibt, und sie wird auf dem niedrigen Pegel gehalten, wenn die Bit-Adreßinformation irgendeine andere Bit-Adresse angibt. Ähnlich wird die Ausgabe 06.11 des Decoders DD7 auf dem hohen Pegel gehalten, wenn die Bit-Adreßinformation die achte Bit-Adresse angibt.

Wie in der Figur dargestellt, ist jede der Taktsignal-Steuereinheiten TCO - TC7 aus MOSFETs Q35 - Q43 aufgebaut. Diese Steuereinheiten werden durch die Ausgabe 0rd des Decoders ACd, die Ausgaben 0dlO - 06.11 der entsprechenden Decoder DDO DD7, die Taktsignale 0c1 und 0c3 sowie das Datenleitungs-Auswahl-Taktsignal 0y betrieben.

Die MOSFETs Q37 bis Q41 sind vorgesehen, um den Schaltzustand der Transfer-Gate-MOSFETs Q35 und Q36 komplementär zu steuern, die MOSFETs Q42 und Q43 sind vorgesehen, um eines der zwei von jeder Steuereinheit zu liefernden Taktsignale zwangsweise auf den niedrigen Pegel zu bringen.

Fig. 4 zeigt ein Diagramm des zeitlichen Betriebsablaufs der Adreß-Vergleicherschaltung AC in Fig. 3. Die Operationen der Schaltungen in Fig. 3 werden im folgenden unter Bezugnahme auf das Ablaufdiagramm nach Fig. 4 beschrieben.

Wenn das Chip-Auswahlsignal CS, das in Fig. 4 unter Ά dargestellt ist, auf den niedrigen Pegel gebracht wird, wird das vom Taktgenerator TG in Fig. 1 ausgegebene Taktsignal 0c1, das in Fig. 4 unter C dargestellt ist, für eine bestimmte Zeitdauer auf den hohen Pegel gesetzt.

Ungünstige Pegel der Ausgaben dm1, arO usw., die durch unerwünschte Leckströme unter den AUS-Zuständen der MOSFETs Q22, Q25 usw. auftreten, werden aufgrund der Tatsache, daß das Taktsignal 0d auf den hohen Pegel gebracht wird, auf günstige Pegel zurückgesetzt.

Wie unter D in Fig. 4 dargestellt, wird das Taktsignal 0c2, das vom Taktgenerator TG erzeugt wird, mit einer gewissen Verzögerung relativ zum Taktsignal 0d für die vorgegebene Zeitdauer auf den hohen Pegel gesetzt.

Der Adreß-Decoder ACd wird durch das Taktsignal 0c2 vorgeladen. Wenn die Spaltenadreß-Signale aO - an die Fehleradresse angeben, wird die Ausgabe 0rd des Adreß-Decoders ACd synchron zum Taktsignal 0c2 auf den hohen Pegel gesetzt, wie mit der durchgezogenen Linie unter F in Fig. 4 gezeigt. Geben die Adreß-Signale aO - an dagegen nicht die Fehleradresse an, wird die Ausgabe 0rd auf dem niedrigen Pegel gehalten, wie in Fig. 4 unter F mit der gestrichelten Linie dargestellt.

Wie in Fig. 4 unter E gezeigt, nimmt das vom Taktgenerator TG gelieferte Taktsignal 0c3 dann den hohen Pegel an, wenn das Chip-Auswahlsignal CS" auf den niedrigen Pegel gebracht wird, und es nimmt den niedrigen Pegel an, nachdem das Taktsignal 0c1 auf den niedrigen Pegel gebracht wurde. Das Taktsignal 0c3 muß zumindest auf den hohen Pegel gebracht werden, bevor das Taktsignal 0y auf den hohen Pegel gebracht wird, und es kann auch auf den hohen Pegel gesetzt werden, nachdem das Taktsignal 0c1 den niedrigen Pegel angenommen hat.

Die Decoder DDO - DD7 werden durch das Taktsignal 0c3 vorgeladen, das den hohen Pegel angenommen hat.

Geben nun die Ausgaben der Speichereinrichtungen DM1 - DM3 die erste Bit-Adresse an, werden alle im Decoder DDO parallelgeschalteten MOSFETs Q33 bis Q34 in den AUS-Zuständen gehalten. In diesem Fall wird die Ausgabe 0dÄO des Decoders DDO auf dem hohen Pegel gehalten, wie mit der durchgezogenen Linie unter G in Fig. 4 gezeigt. Geben dagegen die Ausgaben der Speichereinrichtungen DM1 - DM3 eine andere Bit-Adresse an, wird zumindest einer der MOSFETs Q33 bis Q34 im EIN-Zustand gehalten, so daß die Ausgabe 0d£O des Decoders DDO auf dem niedrigen Pegel gehalten wird, wie in Fig. 4 unter G gestrichelt dargestellt.

Wie in Fig. 4 unter J dargestellt, wird das Datenleitungs-Auswahl-Taktsignal 0y zu einem Zeitpunkt nach dem Betrieb der Leseverstärker SA1 und SA2 in Fig. 1 auf den hohen Pegel gebracht .

Entsprechend den unterschiedlichen oben genannten Signalen arbeitet die Taktsignal-Steuereinheit, z.B. TCO, folgendermaßen:

Zuerst wird der MOSFET Q37 durch das Taktsignal 0c1 zu einem frühen Zeitpunkt beim Start der Chip-Auswahl in den EIN-Zustand gebracht. Als Folge des EIN-Zustands des MOSFET Q37 wird ein Schaltungspunkt n1 auf den hohen Pegel vorgeladen, wie unter H in Fig. 4 gezeigt. Da durch den hohen Pegel des Schaltungspunkts n1 der MOSFET Q41 in den EIN-Zustand gebracht wird, nimmt ein Schaltungspunkt n2 den niedrigen Pe-. gel an, wie in Fig. 4 unter I dargestellt.

Wird entsprechend E in Fig. 4 das Taktsignal 0c3 auf den hohen Pegel gebracht, schaltet der MOSFET Q39 in Antwort darauf in den EIN-Zustand.

Ist die Ausgabe 0rd des Adreß-Decoders ACd entsprechend der Anzeige der Fehleradresse auf dem hohen Pegel, wie unter F in Fig. 4 durchgezogen dargestellt, wird der MOSFET Q40 in den EIN-Zustand gebracht. Als Folge davon wird über die MOS-FETs Q39 und Q40 ein Strompfad zwischen dem Ausgang des Decoders DDO und dem Schaltungspunkt n2 gebildet. Das Potential des Schaltungspunkts n2 wird daher von der Ausgabe des Decoders DDO bestimmt.

Entsprechend obiger Beschreibung wird die Ausgabe 0d£O auf den hohen Pegel gebracht, wenn die erste Bit-Adresse in den Speichereinrichtungen DM1 - DM3 gesetzt ist. In diesem Fall nimmt der Schaltungspunkt n2 synchron zum Taktsignal 0c3 den hohen Pegel an, wie mit einer durchgezogenen Linie unter I in Fig. 4 dargestellt. Hat der Schaltungspunkt n2 auf diese Art den hohen Pegel angenommen, wird der MOSFET Q38 in Antwort darauf in den EIN-Zustand gebracht, so daß der Schaltungspunkt n1 auf den niedrigen Pegel gesetzt wird, wie mit einer durchgezogenen Linie unter H in Fig. 4 dargestellt.

Während der Periode, zu der sich alle Taktsignale 0c1 und 0c3 sowie das Signal 0rd auf dem hohen Pegel befinden, wird ein aus den MOSFETs Q37 - Q41 bestehender Latch-Schaltkreis in einen statischen Betriebszustand oder einen Verhältnis-Betriebszustand gesetzt. Um die Pegel-Änderungen der Schaltungspunkte n1 und n2 im statischen Betriebszustand zu erlauben, sind die MOSFETs so ausgelegt, daß zwischen Q37 und Q38 und zwischen Q32, Q39 und Q40 und Q41 jeweils geeignete Verhältnisse vorliegen. Falls für den RAM kein Hochgeschwindigkeitsbetrieb gefordert wird und der Zeitpunkt der Pegel-Änderung des Schaltungspunkts n2 demgemäß später liegen kann, kann das Taktsignal 0c3 des MOSFET Q39 auf den hohen Pegel gesetzt werden, nachdem der MOSFET Q37 in den AUS-Zustand gebracht wurde.

Wird die Ausgabe 0dßO des Decoders DDO auf dem niedrigen Pegel gehalten, wie mit der gestrichelten Linie unter G in Fig. 4 dargestellt, werden unabhängig von den EIN- und AUS-Zuständen der MOSFETs Q39 und Q40 der Schaltungspunkt n2 auf dem niedrigen Pegel, wie in Fig. 4 unter I gestrichelt dargestellt, und der Schaltungspunkt n1 auf dem hohen Pegel gehalten, wie in Fig. 4 unter H gestrichelt dargestellt.

Selbst in dem Fall, in dem die Ausgabe 0d&O des Decoders DDO auf dem hohen Pegel gehalten wird, wird der MOSFET Q40 in den AUS-Zustand gebracht, wenn die Ausgabe 0rd auf dem niedrigen Pegel gehalten wird (vgl. Fig. 4 gestrichelte Linie unter F), so daß der Schaltungspunkt n2 auf dem niedrigen Pegel verbleibt.

Das heißt, der Schaltungspunkt n2 des Schaltkreises TCO wird nur dann synchron zum Taktsignal 0c3 auf den hohen Pegel gesetzt, wenn die Fehlerspaltenadresse und daneben die erste Bit-Adresse angezeigt werden.

Entsprechend den hohen und niedrigen Pegeln der Schaltungspunkte n1 und n2 wird einer der MOSFETs Q35 und Q36 in den EIN-Zustand gebracht. Das Taktsignal 0y wird durch denjenigen der MOSFETs Q35 und Q36, der sich im EIN-Zustand befindet, auf einen der zwei Ausgangsanschlüsse der Taktsignal-Steuereinheit TCO übertragen.

Damit wird das Datenleitungs-Taktsignal 0yO' synchron zum Taktsignal 0y auf den hohen Pegel gebracht, wenn die Fehleradresse und daneben durch die Speichereinrichtungen DM1 DM3 die erste Bit-Adresse angezeigt werden. Bei dieser Gelegenheit verbleibt das Datenleitungs-Auswahl-Taktsignal 0yO durch den AUS-Zustand des MOSFET Q35 und des Latch-Schaltkreises aus den MOSFETs Q42 und Q43 unverändert auf dem niedrigen Pegel.

Wenn nach dem ersten Arbeitszyklus Tl das Spalten-Adreß-Signal verändert wird, wie unter B in Fig. 4 gezeigt, wird in Antwort darauf die folgende Operation ausgeführt (Arbeitszyklus T2) .

Beim Start des Arbeitszyklus T2 wird das Datenleitungs-Auswahl-Taktsignal 0y, das vorher auf den hohen Pegel gebracht wurde, auf den niedrigen Pegel gesetzt. Das vorher auf den hohen Pegel gesetzte Taktsignal 0yO oder 0yO' wird in Antwort auf den niedrigen Pegel des Taktsignals 0y auf den niedrigen Pegel gebracht, da die MOSFETs Q35 oder Q36 seitdem in den EIN-Zustand geschaltet wurden.

Nach der Veränderung des Taktsignals 0y auf den niedrigen Pegel wird das Taktsignal 0c1 wie im Vorhergehenden auf den hohen Pegel gesetzt.

Von da an werden die verschiedenen bereits beschriebenen Taktsignale erzeugt und daraufhin die verschiedenen Schaltungen betrieben.

Nach vorliegender Erfindung lassen sich folgende Effekte erzielen:

(1) In einer Halbleiter-Speichervorrichtung mit einem Mehrbit-Aufbau werden ein Fehler-Adreß-Signal und Fehlerbit-Adressen in der einzelnen Adresse als Fehlerinformation gespeichert, wodurch nur die Datenleitungen, die tatsächlich fehlerhaft sind, durch redundante Datenleitungen ersetzt werden. Das hat den Effekt, daß eine erforderliche Redundanz-Schaltung vereinfacht werden kann.

(2) Aufgrund des obigen Punktes (1) kann auf einer gleichbleibenden Belegungsfläche eine größere Anzahl von Redundanz-Datenleitungen gebildet werden. Das hat den Effekt, daß die

Anzahl der geheilten Defekte erhöht werden kann.

Im vorhergehenden wurde die Erfindung konkret anhand eines Ausführungsbeispiels beschrieben. Sie ist jedoch nicht auf dieses Ausführungsbeispiel beschränkt, sondern kann vielfältig abgewandelt werden, ohne vom grundlegenden Erfindungsgedanken abzuweichen. Das Schreiben oder Lesen kann beispielsweise in Einheiten mit einer beliebigen Anzahl von Bits (beispielsweise 4 Bits) erfolgen. Zusätzlich kann der praktische Aufbau jedes einzelnen Schaltungsblocks an verschiedene Leis tungsanf orderungen angepaßt werden. Die von äußeren Anschlüssen zuzuführenden Adreß-Signale können beispielsweise Zeilen-Adreß-Signale und Spalten-Adreß-Signale sein, die durch ein sogenanntes Time-Division-System von gemeinsamen externen Anschlüssen zugeführt werden.

Daneben ist die Erfindung nicht auf den beschriebenen Fall beschränkt, in dem sie auf einen dynamischen RAM Anwendung fand. Sie ist beispielsweise auch auf einen statischen RAM oder einen programmierbaren ROM (read only memory) unter der Bedingung vorteilhaft anwendbar, daß entsprechend obiger Be-Schreibung Signale aus mehreren Bits geschrieben oder gelesen werden.

JA/bi

Claims (8)

FATCNTANWALTK " " STREHL SCHOBEL-HOPF SCHULZ 35 37015 WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22 HITACHI,- LTD. DEA-27275 17. Oktober 1985 Halbleiterspeicher

1. Halbleiterspeicher,
gekennzeichnet durch

eine erste Datenleitung (DY, DY), die mit einer Vielzahl von Speicherzellen (RM1, RM2) verbunden ist;

eine Vielzahl von zweiten Datenleitungen (DO, DO - D7, D7), die jeweils mit einer Vielzahl von Speicherzellen (MC1 MC8) verbunden sind;

eine Vielzahl von gemeinsamen Datenleitungen (CDO, CDO CD7, CD7);

eine erste schaltende Schaltung (MPX), die zwischen die erste Datenleitung (DY, DY") und die Vielzahl der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) eingefügt ist und die Überführung von Daten der ersten Datenleitung eine beliebige der gemeinsamen Datenleituneren erlaubt;

.- * A ψ 4 ·

eine zweite schaltende Schaltung (C-SW)/ die zwischen die Vielzahl der zweiten Datenleitungen (DO, D~Ö - D7, D7) und die Vielzahl der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) eingefügt ist; und

eine Steuerschaltung (TC), die die erste und zweite schaltende Schaltung (MPX, C-SW) so steuert, daß, wenn die Daten der ersten Datenleitung (DY, DY) auf eine der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) übertragen werden sollen, die Verbindung zwischen dieser gemeinsamen Datenleitung und den zweiten Datenleitungen (DO, DO - D7, D7) unterbunden wird.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet,

daß die erste schaltende Schaltung (MPX) eine Vielzahl von ersten Feldeffekttransistoren mit isolierter Gate-Elektrode (Q13 - Q20) aufweist, die zwischen die erste Datenleitung (DY, DY) und die jeweiligen gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) eingefügt sind und deren jeweiliger Schaltzustand durch von der Steuerschaltung (Tc) gelieferte erste Taktsignale (0yO* - 0y7') gesteuert wird, und

daß die zweite schaltende Schaltung (C-SW) eine Vielzahl von zweiten Feldeffekttransistoren mit isolierter Gate-Elektrode (Q1 - Q8) aufweist, die jeweils zwischen die zweiten Datenleitungen (DO, DÖ - D7, DT) und die entsprechenden gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) eingefügt sind und

deren jeweiliger Schaltzustand durch von der Steuerschaltung (TC) gelieferte zweite Taktsignale (0yO - 0y7) gesteuert wird.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine mit der ersten Datenleitung (DY, DY) verbundene Speicherzelle (RM1/RM2) und eine mit jeder der zweiten Datenleitungen (DO, DO - D7, D7) verbundene Speicherzelle (MC1 - MC4 / MC5 - MC8) über ihre jeweiligen Auswahlan-Schlüsse mit einer Wortleitung (W0/W1) verbunden sind, so daß sie durch diese Wortleitung gleichzeitig gewählt werden.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schaltzustand der zweiten schaltenden Schaltung (C-SW) so gesteuert wird, daß die Vielzahl der zweiten Datenleitungen (DO, Öl) - D7, Dl) gleichzeitig mit der Vielzahl der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) verbunden wird.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennze ichnet,

daß die zweiten Taktsignale (0yO - 0y7) aus einer Vielzahl von Taktsignalen in eins-zu-eins-Entsprechung zu der Vielzahl der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7)

bestehen und den jeweiligen zweiten Feldeffekttransistoren (Q1 - Q8) durch dritte Feldeffekttransistoren mit isolierter Gate-Elektrode (Q9 - Q12) zugeführt werden, deren jeweiliger Schaltzustand durch ein geraeinsames Auswahlsignal gesteuert wird, und

daß die ersten Taktsignale (0yO' - 0y7') aus einer Vielzahl von Taktsignalen in eins-zu-eins-Entsprechung zur Vielzahl der gemeinsamen Datenleitungen (CDO, CDO - CD7, CD7) bestehen.

6. Halbleiterspeicher nach Anspruch 5, gekennzeichnet durch

eine Adreß-Vergleicherschaltung (AC), die ein Eingangs-Adreß-Signal (PO - Pn) und ein von einer Speichereinrichtung geliefertes Adreß-Signal (aO - an) vergleicht, wobei die Steuerschaltung (TC) so aufgebaut ist, daß sie eine Ausgabe (0rd) der Adreß-Vergleicherschaltung (AC) und ein Anzeigesignal (0y) für die Position einer Datenleitung empfängt/ die Lieferung eines der zweiten Taktsignale (0yO - 0y7), das durch dieses Anzeigesignal angegeben wird, unterbindet und gleichzeitig eines der ersten Taktsignale (0yO*- 0y7*) erzeugt, wenn von der Adreß-Vergleicherschaltung (AC) das Vergleichssignal (0rd) geliefert wurde.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzellen (RM1, RM2; MC1 - MC8) dynamische Speicherzellen sind.

8. Halbleiterspeicher,

gekennz e ichnet durch

Speicheranordnungen (M-ARY1, M-ARY2), in denen jeweils gleichzeitig auf Daten aus mehreren Bits zugegriffen werden kann,

To Adreß-Decoder (R-DCR; C-DCR1, C-DCR2), die in Entsprechung zu den Speicheranordnungen angeordnet sind,

eine erste Speichereinrichtung (C-ADB), die erste Signale zum Vergleich von Adressen bildet, und

eine zweite Speichereinrichtung (AC), die Anzeigesigna-Ie (0y) für die Position einer Datenleitung bilden kann, die die zu ersetzenden Datenleitungen der Speicheranordnungen angeben.