KR100383259B1

KR100383259B1 - 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법

Info

Publication number: KR100383259B1
Application number: KR10-2000-0070039A
Authority: KR
Inventors: 최종현; 강상석; 이윤상
Original assignee: 삼성전자주식회사
Priority date: 2000-11-23
Filing date: 2000-11-23
Publication date: 2003-05-09
Also published as: KR20020040116A; JP3819764B2; US20020060934A1; US6392938B1; JP2002230993A; TW519661B

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 프로그램된 불량 어드레스 확인 방법을 공개한다. 그 장치는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 모드 설정 동작시에 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호 및 불량 어드레스 프로그램 확인 제어신호의 상태를 설정하기 위한 제어신호 설정회로, 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 어드레스에 응답하여 리던던트 제어신호 및 패키지 상태에서 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 회로, 리던던트 제어신호에 응답하여 외부로부터 인가되는 어드레스와 불량 어드레스가 일치하면 비교 일치 신호를 발생하기 위한 비교회로, 및 패키지 상태에서 테스트시에 불량 어드레스 프로그램 확인 제어신호에 응답하여 비교 일치 신호를 외부로 출력하기 위한 출력회로로 구성되어 있다. 따라서, 패키지 상태에서 불량 어드레스가 정확하게 프로그램되었는지의 확인 및 리던던트 퓨즈 프로그램 회로의 사용 유무의 확인을 외부에서 용이하게 할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 프로그램된 불량 어드레스 확인 방법{semiconductor memory device and programmed defect address identifying method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 상태에서 불량인 메모리 셀의 어드레스를 리던던트 퓨즈 프로그램 회로에 의해서 프로그램하는 경우에 프로그램된 불량 어드레스의 확인 및 리던던트 퓨즈 프로그램 회로의 사용유무를 외부에서 확인할 수 있는 반도체 메모리 장치 및 이 장치의 프로그램된 불량 어드레스 확인 방법에 관한 것이다.

종래의 반도체 메모리 장치는 제품의 수율을 향상시키기 위하여 정상인 메모리 셀들에 불량이 발생한 경우에 이 메모리 셀들을 리던던트 메모리 셀들로 대체하게 된다.

일반적으로, 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 메모리 셀 어레이 블록들을 구비하고, 복수개의 메모리 셀 어레이 블록들 각각은 정상인 메모리 셀 어레이 블록과 리던던트 메모리 셀 어레이 블록을 구비하여 구성된다. 그래서, 해당 블록의 정상인 메모리 셀 어레이 블록내의 메모리 셀에 불량이 발생되면 해당 메모리 셀을 리던던트 메모리 셀 어레이 블록의 메모리 셀로 대체한다.

따라서, 정상인 메모리 셀에 불량이 발생하더라도 리던던트 메모리 셀로 대체하면 반도체 메모리 장치를 구제할 수가 있으므로 장치의 수율이 향상된다.

즉, 웨이퍼 상태에서 테스트를 수행함에 의해서 정상인 메모리 셀 어레이 블록의 메모리 셀에 불량이 발생한 것으로 판단되면, 리던던트 퓨즈 프로그램 회로의퓨즈를 레이져 블로윙에 의해서 컷팅하고 컷팅하지 않음에 의해서 불량이 발생한 메모리 셀의 어드레스를 프로그램하게 된다.

그러면, 반도체 메모리 장치가 정상 상태에서 동작을 수행할 때 불량 어드레스가 입력되면 리던던트 퓨즈 프로그램 회로가 동작하여 불량인 메모리 셀에 대한 억세스를 중지하고 리던던트 메모리 셀 어레이 블록의 메모리 셀을 억세스하여 리던던트 메모리 셀로/로부터 데이터를 입/출력한다.

그러나, 웨이퍼 상태에서 테스트를 수행하고 구제함에 의해서 정상인 것으로 판단된 반도체 메모리 장치라고 할지라도 패키지 상태에서 테스트를 수행하게 되면 메모리 셀 어레이에 불량인 메모리 셀이 발생될 수 있다.

그런데, 패키지 상태의 메모리 셀 어레이의 불량중 약 80%이상이 1비트 또는 2비트 메모리 셀의 불량이다. 따라서, 패키지 상태에서 1비트 또는 2비트의 불량인 메모리 셀을 구제할 수 있다면 반도체 메모리 장치의 수율이 상당한 수준으로 향상될 수 있을 것이다.

그래서, 종래의 반도체 메모리 장치는 패키지 상태에서 메모리 셀의 불량을구제하기 위한 리던던트 퓨즈 프로그램 회로를 구비하고 있다.

종래의 반도체 메모리 장치의 리던던트 퓨즈 프로그램 회로는 퓨즈를 레이져에 의해서 직접적으로 블로윙함에 의해서 불량 어드레스를 프로그램하는 것이 아니라, 전기적인 퓨즈를 사용하여 전기적으로 퓨즈를 블로윙함에 의해서 불량 어드레스를 프로그램하게 된다.

그런데, 이 리던던트 퓨즈 프로그램 회로는 패키지 상태에서 프로그램 동작이 수행됨으로써 불량 어드레스가 정확하게 프로그램되었는지를 외부에서 확인할 수 없었다.

또한, 리던던트 퓨즈 프로그램 회로의 사용 유무를 외부에서 확인할 수 없었다.

본 발명의 목적은 패키지 상태에서 리던던트 퓨즈 프로그램 회로의 프로그램된 불량 어드레스 및 리던던트 퓨즈 프로그램 회로의 사용 유무를 외부에서 확인할 수 있는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 모드 설정 동작시에 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호 및 불량 어드레스 프로그램 확인 제어신호의 상태를 설정하기 위한 제어신호 설정수단, 상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 어드레스에 응답하여 리던던트 제어신호 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단, 상기 리던던트 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스와 상기 불량 어드레스가 일치하면 비교 일치 신호를 발생하기 위한 비교수단, 및 상기 패키지 상태에서 테스트시에 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 비교 일치 신호를 외부로 출력하기 위한 출력수단을 구비하는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 외부로부터 인가되는 명령 신호 및 모드 설정신호에 응답하여 불량 어드레스 프로그램 제어신호 및 불량 어드레스 프로그램 확인 제어신호의 상태를 설정하기 위한 제어신호 설정수단, 상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 어드레스에 응답하여 리던던트 제어신호 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단, 및 상기 패키지 상태에서 테스트시에 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 불량 어드레스 프로그램 수단으로부터 출력되는 불량 어드레스를 외부로 출력하기 위한 출력수단을 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법의 제1형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단을 구비한 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법에 있어서, 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호를 발생하는 제1단계, 상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 불량 어드레스에 응답하여 상기 불량 어드레스 프로그램 수단을 프로그램함에 의해서 리던던트 제어신호 및 불량 어드레스를 발생하는 제2단계, 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 확인 제어신호를 발생하는 제3단계, 및 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스와 상기 불량 어드레스가 일치하면 비교 일치 신호를 외부로 출력하는 제4단계를 구비하는 것을 특징으로 한다.상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법의 제2형태는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단을 구비한 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법에 있어서, 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호를 발생하는 제1단계, 상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 불량 어드레스에 응답하여 상기 불량 어드레스 프로그램 수단을 프로그램함에 의해서 리던던트 제어신호 및 불량 어드레스를 발생하는 제2단계, 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 확인 제어신호를 발생하는 제3단계, 및 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 불량 어드레스를 외부로 출력하는 제4단계를 구비하는 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.

도2는 도1에 나타낸 로우 및 컬럼 리던던트 퓨즈 프로그램 회로의 실시예의 상세 블럭도이다.

도3은 도2에 나타낸 퓨즈 회로의 실시예의 회로도이다.

도4는 도2에 나타낸 마스터 퓨즈 회로의 실시예의 회로도이다.

도5는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도이다.

도6은 도5에 나타낸 제어신호들을 발생하는 회로의 실시예의 회로도이다.

도7은 도5에 나타낸 데이터 출력버퍼의 실시예의 회로도이다.

도8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도이다.

도9는 도8에 나타낸 반도체 메모리 장치의 로우 및 컬럼 리던던트 퓨즈 프로그램 회로들내의 퓨즈들, 불량 로우 및 컬럼 어드레스 출력회로들, 및 데이터 출력버퍼의 실시예의 구성을 나타내는 것이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 프로그램된 불량 어드레스 확인 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.

도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 정상 메모리 셀 어레이(10), 컬럼 리던던트 메모리 셀 어레이(12), 로우 리던던트 메모리 셀 어레이(14), 로우 디코더(16), 컬럼 디코더(18), 리던던트 로우 디코더(20), 리던던트 컬럼 디코더(22), 로우 리던던트 퓨즈 프로그램 회로(24),컬럼 리던던트 퓨즈 프로그램 회로(26), 어드레스 버퍼(28), 멀티플렉서(30), 로우 리던던트 퓨즈 프로그램 회로(32), 컬럼 리던던트 퓨즈 프로그램 회로(34), 및 모드 설정 레지스터(36)로 구성되어 있다.

도1에서, 동일한 명칭으로 나타낸 리던던트 퓨즈 프로그램 회로들(24, 26)은 웨이퍼 상태에서 메모리 셀의 불량을 구제하기 위한 회로이고, 리던던트 퓨즈 프로그램 회로들(32, 34)은 패키지 상태에서 메모리 셀의 불량을 구제하기 위한 회로이다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

정상 메모리 셀 어레이(10)는 m개의 워드 라인들(WL1, WL2, ..., WLm)과 n개의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLn, BLnB))사이에 연결된 복수개의 메모리 셀들(MC)로 구성되어 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLn, BLnB))을 통하여 데이터를 입출력한다. 컬럼 리던던트 메모리 셀 어레이(12)는 리던던트 비트 라인쌍들(미도시)과 m개의 워드 라인들(WL1, WL2, ..., WLm)사이에 연결된 리던던트 메모리 셀들(미도시)로 구성되어 리던던트 비트 라인쌍들(미도시)을 통하여 데이터를 입출력한다. 컬럼 리던던트 메모리 셀 어레이(12)는 정상 메모리 셀 어레이(10)의 메모리 셀에 불량이 발생되면 불량 메모리 셀의 비트 라인쌍에 연결된 메모리 셀들을 리던던트 비트 라인쌍(미도시)에 연결된 메모리 셀들로 대체한다. 로우 리던던트 메모리 셀 어레이(14)는 리던던트 워드 라인들(미도시)와 n개의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLn, BLnB))사이에 연결된 리던던트 메모리 셀들(미도시)로 구성되어 n개의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLn, BLnB))을 통하여 데이터를 입출력한다. 로우 리던던트 메모리 셀 어레이(14)는 정상 메모리 셀 어레이(10)의 메모리 셀에 불량이 발생되면 불량 메모리 셀의 워드 라인에 연결된 메모리 셀들을 리던던트 워드 라인(RWLa)에 연결된 메모리 셀들로 대체한다. 로우 디코더(16)는 로우 어드레스(RAj)를 디코딩하여 m개의 워드 라인들(WL1, WL2, ..., WLm)을 선택하기 위한 신호를 발생하고, 로우 리던던트 인에이블 신호들(PREx, PRRE)에 응답하여 디스에이블된다. 컬럼 디코더(18)는 컬럼 어드레스(CAi)를 디코딩하여 n개의 열 선택신호들(Y1, Y2, ..., Yn)을 발생하고, 컬럼 리던던트 인에이블 신호들(PCEy, PRCE)에 응답하여 디스에이블된다. 리던던트 로우 디코더(20)는 로우 리던던트 인에이블 신호들(PREx, PRRE)을 디코딩하여 a개의 리던던트 워드 라인들(RWLa)을 선택하기 위한 신호를 발생한다. 리던던트 컬럼 디코더(22)는 컬럼 리던던트 인에이블 신호들(PCEy, PRCE)을 디코딩하여 b개의 리던던트 열 선택신호들(RYb)을 발생한다. 로우 리던던트 퓨즈 프로그램 회로(24)는 웨이퍼 상태에서 불량 어드레스가 프로그램되고 정상 동작시에 인가되는 로우 어드레스(RAj)가 프로그램된 불량 어드레스이면 로우 리던던트 인에이블 신호(RREx)를 발생한다. 컬럼 리던던트 퓨즈 프로그램 회로(26)는 웨이퍼 상태에서 불량 어드레스가 프로그램되고 정상 동작시에 인가되는 컬럼 어드레스(CAi)가 프로그램된 불량 어드레스이면 컬럼 리던던트 인에이블 신호(RCEy)를 발생한다. 어드레스 버퍼(28)는 어드레스(Ak)를 버퍼하여 출력한다. 멀티플렉서(30)는 반전 로우 어드레스 스트로우브 신호(RASB)가 액티브되면 어드레스 버퍼(28)로부터 출력되는 어드레스를 로우 어드레스(RAj)로 출력하고, 반전컬럼 어드레스 스트로우브 신호(CASB)가 액티브되면 어드레스 버퍼(28)로부터 출력되는 어드레스를 컬럼 어드레스(CAi)로 출력한다. 로우 리던던트 퓨즈 프로그램 회로(32)는 패키지 상태에서 제어신호(MRS0)에 응답하여 인에이블되고 불량 로우 어드레스(Ak)를 입력함에 의해서 불량 로우 어드레스를 프로그램하고, 정상 동작시에 입력되는 로우 어드레스(Ak)가 불량 로우 어드레스이면 로우 리던던트 인에이블 신호(PRRE)를 발생한다. 컬럼 리던던트 퓨즈 프로그램 회로(34)는 패키지 상태에서 제어신호(MRS1)에 응답하여 인에이블되고 불량 컬럼 어드레스(Ak)를 입력함에 의해서 불량 컬럼 어드레스를 프로그램하고, 정상 동작시에 입력되는 컬럼 어드레스(Ak)가 불량 컬럼 어드레스이면 컬럼 리던던트 인에이블 신호(PRCE)를 발생한다. 모드 설정 레지스터(36)는 "로우"레벨의 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로브 신호(RASB), 반전 컬럼 어드레스 스트로브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)가 인가되면, 어드레스(Ak) 인가 핀(미도시)을 통하여 입력되는 신호에 응답하여 모드 제어신호들(PTMRS, PMRS), 및 제어신호들(MRS0, MRS1)을 설정하고 출력한다.

도2는 도1에 나타낸 로우 리던던트 퓨즈 프로그램 회로(32), 컬럼 리던던트 퓨즈 프로그램 회로(34)의 상세 블록도로서, 로우 리던던트 퓨즈 프로그램 회로(32)는 퓨즈 회로들(40-1, 40-2, ..., 40-k), 비교 회로들(44-1, 44-2, ..., 44-k), 논리곱 회로(48), 및 마스터 퓨즈 회로(52)로 구성되고, 컬럼 리던던트 퓨즈 프로그램 회로(34)는 퓨즈 회로들(42-1, 42-2, ..., 42-k), 비교 회로들(46-1,46-2, ..., 46-k) , 논리곱 회로(50), 및 마스터 퓨즈 회로(54)로 구성된다.

도2에 나타낸 회로의 기능을 설명하면 다음과 같다.

퓨즈 회로들(40-1, 40-2, ..., 40-k)은 패키지 상태에서 제어신호(MRS0)에 응답하여 어드레스(A0, A1, ..., Ak)로 인가되는 불량 로우 어드레스에 의해서 프로그램되어 불량 로우 어드레스(PR0, PR1, ..., PRk)를 출력된다. 퓨즈 회로들(42-1, 42-2, ..., 42-k)은 패키지 상태에서 제어신호(MRS1)에 응답하여 어드레스(A0, A1, ..., Ak)로 인가되는 불량 컬럼 어드레스에 의해서 프로그램되어 불량 컬럼 어드레스(PC0, PC1, ..., PCk)를 출력한다. 비교회로들(44-1, 44-2, ..., 44-k)은 어드레스(A0, A1, ..., Ak)와 퓨즈 회로들(40-1, 40-2, ..., 40-k)의 출력 신호들(PR0, PR1, ..., PRk)을 각각 비교하여 동일하면 비교 일치신호를 발생한다. 비교회로들(46-1, 46-2, ..., 46-k)은 어드레스(A0, A1, ..., Ak)와 퓨즈 회로들(42-1, 42-2, ..., 42-k)의 출력 신호들(PC0, PC1, ..., PCk)을 각각 비교하여 동일하면 비교 일치신호를 발생한다. 마스터 퓨즈 회로(52)는 제어신호(MRS0)에 응답하여 로우 리던던트 제어신호(RRE)를 발생한다. 마스터 퓨즈 회로(54)는 제어신호(MRS1)에 응답하여 컬럼 리던던트 제어신호(RCE)를 발생한다. 논리곱 회로(48)는 비교회로들(44-1, 44-2, ..., 44-k)로부터 출력되는 비교 일치신호와 제어신호(MRS0)를 논리곱하여 로우 리던던트 인에이블 신호(PRRE)를 발생한다. 논리곱 회로(50)는 비교회로들(46-1, 46-2, ..., 46-k)로부터 비교 일치신호와 제어신호(MRS1)를 논리곱하여 컬럼 리던던트 인에이블 신호(PRCE)를 발생한다.

도3은 도2에 나타낸 퓨즈 회로의 실시예의 회로도로서, 퓨즈(F1), NMOS트랜지스터들(N1, N2), 인버터들(I1, I2)로 구성된 래치(LA1), 및 인버터들(I3, I4)로 구성되어 있다.

도3에 나타낸 회로의 동작을 설명하면 다음과 같다.

불량 어드레스를 프로그램하는 경우에 "하이"레벨의 제어신호(MRS0(MRS1))가 인가되면 NMOS트랜지스터(N2)가 온된다.

그리고, 어드레스(A0(A1 -Ak))로 "하이"레벨의 신호가 인가되면 NMOS트랜지스터(N1)가 온된다. 그러면, 노드(A)가 "로우"레벨로 되고, 퓨즈(F1)를 통하여 전류가 흐르게 된다. 이때, 일정 전류 이상이 흐르게 되면 퓨즈(F1)가 컷팅된다. 래치(LA1)는 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 직렬 연결된 인버터들(I3, I4)로 구성된 회로는 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 신호(PR0(PR1 -PRk, PC0 -PCk))를 발생한다.

반면에, 어드레스(A0(A1 -Ak))로 "로우"레벨의 신호가 인가되면 퓨즈(F1)가 컷팅되지 않게 된다. 그러면, 노드(A)가 "하이"레벨로 된다. 래치(LA1)는 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 직렬 연결된 인버터들(I3, I4)로 구성된 회로는 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 신호(PR0(PR1 -PRk, PC0 -PCk))를 발생한다.

즉, 퓨즈 회로는 "하이"레벨의 제어신호(MRS0(MRS1))가 인가되고 "하이"레벨의 어드레스(A0(A1 -Ak))가 인가되면 "하이"레벨의 신호(PR0(PR1 -PRk, PC0 -PCk))를 발생하고, "로우"레벨의 어드레스(A0(A1 -Ak))가 인가되면 "로우"레벨의 신호(PR0(PR1 -PRk, PC0 -PCk))를 발생한다.

도4는 도2에 나타낸 마스터 퓨즈 회로의 실시예의 회로도로서, 퓨즈(F2), NMOS트랜지스터(N3), 인버터들(I5, I6)로 구성된 래치(LA2), 및 인버터들(I7, I8)로 구성되어 있다.

도4에 나타낸 회로의 동작을 설명하면 다음과 같다.

불량 어드레스를 프로그램하는 경우에 "하이"레벨의 제어신호(MRS0(MRS1))가 인가되면 NMOS트랜지스터(N3)가 온된다.

그러면, 노드(B)가 "로우"레벨로 되고, 퓨즈(F2)를 통하여 전류가 흐르게 된다. 이때, 일정 전류 이상이 흐르게 되면 퓨즈(F2)가 컷팅된다. 래치(LA2)는 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 직렬 연결된 인버터들(I7, I8)로 구성된 회로는 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 리던던트 제어신호(RRE(RCE))를 발생한다.

반면에, "로우"레벨의 제어신호(MRS0(MRS1))가 인가되면 NMOS트랜지스터(N3)가 오프되어, "로우"레벨의 리던던트 제어신호(RRE(RCE))를 발생한다.

즉, 마스터 퓨즈 회로는 "하이"레벨의 제어신호(MRS0(MRS1))가 인가되면 "하이"레벨의 리던던트 제어신호(RRE(RCE))를 발생하고, "로우"레벨의 제어신호(MRS0(MRS1))가 인가되면 "로우"레벨의 리던던트 제어신호(RRE(RCE))를 발생한다.

이제, 도2 및 도3을 이용하여 도1에 나타낸 블록도의 패키지 상태에서의 리던던트 동작을 설명하면 다음과 같다.

일예로서, 패키지 상태에서 테스트를 수행함에 의해서 정상 메모리 셀 어레이(10)내의 워드 라인(WL1)에 연결된 메모리 셀들중에 불량 메모리 셀이 존재하여 해당 워드 라인(WL1)에 연결된 메모리 셀들을 로우 리던던트 메모리 셀 어레이(14)의 리던던트 워드 라인(RWLa)으로 대체하는 경우를 가정하여 설명하면 다음과 같다.

이 경우에, 불량 로우 어드레스는 "00...0"으로 프로그램해야 한다.

이를 위하여, 모드 설정 레지스터(36)로 "로우"레벨의 명령 신호들(CSB, CASB, RASB, WEB)을 인가하고 어드레스(Ak) 인가 핀으로 모드 설정 신호를 입력함에 의해서 테스트 모드 신호(PTMRS)를 "하이"레벨, 제어신호(MRS0)를 "하이"레벨, 제어신호(MRS1)를 "로우"레벨로 각각 설정한다.

그러면, 로우 리던던트 퓨즈 프로그램 회로(32)가 프로그램이 가능한 상태로 되고, 컬럼 리던던트 퓨즈 프로그램 회로(34)는 프로그램이 불가능한 상태로 된다.

이 상태에서, "로우"레벨의 반전 로우 어드레스 스트로브 신호(RASB)와 어드레스(Ak)로 불량 로우 어드레스(00...0)가 입력되면 불량 로우 어드레스(00...0)가 프로그램된다.

다른 예로서, 패키지 상태에서 테스트를 수행함에 의해서 정상 메모리 셀 어레이(10)내의 비트 라인쌍(BL2, BL2B)에 연결된 메모리 셀들중에 불량 메모리 셀이 존재하여 해당 비트 라인쌍(BL2, BL2B)에 연결된 메모리 셀들을 컬럼 리던던트 메모리 셀 어레이(12)의 리던던트 비트 라인쌍(BL2, BL2B)으로 대체하는 경우를 가정하여 설명하면 다음과 같다.

이 경우에, 불량 컬럼 어드레스는 "00...1"로 프로그램해야 한다.

이를 위하여, 모드 설정 레지스터(36)로 "로우"레벨의 명령 신호들(CSB, CASB, RASB, WEB)을 인가하고 어드레스(Ak)로 모드 설정 신호를 입력함에 의해서 테스트 모드 신호(PTMRS)를 "하이"레벨, 제어신호(MRS0)를 "로우"레벨, 제어신호(MRS1)를 "하이"레벨로 각각 설정한다.

그러면, 로우 리던던트 퓨즈 프로그램 회로(34)는 프로그램이 가능한 상태로 되고, 컬럼 리던던트 퓨즈 프로그램 회로(32)는 프로그램이 불가능한 상태로 된다.

이 상태에서, "로우"레벨의 반전 컬럼 어드레스 스트로브 신호(CASB)와 어드레스(Ak)로 불량 컬럼 어드레스(00...1)를 입력하면 불량 컬럼 어드레스(00...1)가 프로그램된다.

상술한 바와 같이 패키지 상태에서 로우 리던던트 퓨즈 프로그램 회로(32), 및 컬럼 리던던트 퓨즈 프로그램 회로(34)에 의해서 불량 로우 및 컬럼 어드레스가 프로그램된다.

이제, 정상 동작시의 동작을 설명하면 다음과 같다.

정상 동작시에 모드 설정 레지스터(36)로 "로우"레벨의 명령 신호들(CSB, CASB, RASB, WEB)을 인가하고 어드레스(Ak)로 모드 설정 신호를 입력함에 의해서 정상 모드 신호(PMRS)를 "하이"레벨로 설정하고 제어신호들(MRS0, MRS1)을 "로우"레벨로 설정한다.

그리고, "로우"레벨의 반전 로우 어드레스 스트로브 신호(RASB)에 응답하여 로우 어드레스(Ak)로 "00...0"가 입력되면 로우 리던던트 퓨즈 프로그램 회로(32)는 로우 리던던트 인에이블 신호(PRRE)를 발생한다. 그러면, 로우 디코더(16)의 동작이 디스에이블되고, 리던던트 로우 디코더(20)가 리던던트 인에이블 신호들(PREx, PRRE)을 디코딩하여 리던던트 워드 라인들(RWLa)을 선택하기 위한 신호를 발생한다. 그러면, 로우 리던던트 메모리 셀 어레이(14)의 선택된 워드 라인에 연결된 리던던트 메모리 셀들이 선택된다.

그리고, "로우"레벨의 반전 컬럼 어드레스 스트로브 신호(CASB)에 응답하여 어드레스(Ak)로 "00...0"가 입력되면 컬럼 리던던트 퓨즈 프로그램 회로(34)가 컬럼 리던던트 인에이블 신호(PRCE)를 발생하지 않는다. 이때, 입력되는 컬럼 어드레스 "00...0"는 어드레스 버퍼(28)와 멀티플렉서(30)를 통하여 컬럼 디코더(18)로 입력된다. 컬럼 디코더(18)는 컬럼 어드레스 "00...0"를 버퍼한 신호(CAi)를 디코딩하여 열 선택신호(Y1)를 선택한다. 이에 따라, 로우 리던던트 메모리 셀 어레이(14)의 선택된 리던던트 워드 라인과 비트 라인쌍(BL1, BL1B)사이에 연결된 메모리 셀들이 억세스된다.

상술한 바와 같은 종래의 반도체 메모리 장치는 패키지 상태에서 로우 리던던트 퓨즈 프로그램 회로(32), 및 컬럼 리던던트 퓨즈 프로그램 회로(34)로 불량 어드레스를 프로그램한 후에 반도체 메모리 장치의 동작을 다시 테스트하게 된다. 그런데, 불량 어드레스를 프로그램했음에도 불구하고 테스트시에 반도체 메모리 장치가 불량으로 판단되는 경우가 있다.

이 경우에 테스트 수행자는 불량 어드레스가 제대로 프로그램되었는지를 외부에서 확인할 수 없었다.

또한, 패키지 상태에서 리던던트 퓨즈 프로그램 회로들(32, 34)의 사용유무를 외부에서 확인할 수 없었다.

도5는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에 로우 및 컬럼 리던던트 인에이블 신호 출력회로들(60-1, 60-2), 로우 및 컬럼 리던던트 제어신호 출력회로들(62-1, 62-2), 및 데이터 출력버퍼들(64-1, 64-2)가 추가되고, 모드 설정 레지스터(36) 대신에 모드 설정 레지스터(36')로 대체하여 구성되어 있다.

도5의 구성에서, 데이터 출력버퍼(64)는 본 발명에 새롭게 추가되는 구성이 아니고 일반적인 반도체 메모리 장치의 데이터 입출력 단자에 구비되는 블록이다.

도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

도5에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 블록들에 대한 설명은 도1의 설명을 참고로 하기 바란다.

모드 설정 레지스터(36')는 패키지 상태에서 불량 어드레스를 프로그램하기 위하여 "로우"레벨의 명령 신호들(CSB, CASB, RASB, WEB)이 인가되면 어드레스(Ak) 인가 핀(미도시)으로 입력되는 모드 설정 신호에 응답하여 "하이"레벨의 테스트 모드 신호(PTMRS) 및 제어신호들(MRS0, MRS1)을 발생한다. 또한, 불량 어드레스가 제대로 프로그램되었는지를 확인하기 위하여 "로우"레벨의 명령 신호들(CSB, CASB, RASB, WEB)이 인가되면 어드레스(Ak) 인가 핀(미도시)으로 입력되는 모드 설정 신호에 응답하여 "하이"레벨의 테스트 모드 신호(PTMRS) 및 제어신호들(MRS2, MRS3)을 발생한다.

로우 리던던트 인에이블 신호 출력회로(60-1)는 "하이"레벨의제어신호(MRS2)에 응답하여 로우 리던던트 인에이블 신호(PRRE)를 신호(PEFD1)로 출력한다. 컬럼 리던던트 인에이블 신호 출력회로(60-2)는 "하이"레벨의 제어신호(MRS3)에 응답하여 컬럼 리던던트 인에이블 신호(PRCE)를 신호(PEFD2)로 출력한다.

로우 리던던트 제어신호 출력회로(62-1)는 "하이"레벨의 제어신호(MRS2)에 응답하여 로우 리던던트 제어신호(RRE)를 신호(PEF1)로 출력한다. 컬럼 리던던트 제어신호 출력회로(62-2)는 "하이"레벨의 제어신호(MRS3)에 응답하여 컬럼 리던던트 제어신호(RCE)를 신호(PEF2)로 출력한다.

데이터 출력버퍼(64-1)는 정상 동작시에는 클럭신호(CLKDQ)에 응답하여 데이터 출력신호(DO0)를 버퍼하여 출력하고, 패키지 상태에서는 신호들(PEFD1, PEFD2)을 버퍼하여 출력한다. 데이터 출력버퍼(64-2)는 정상 동작시에는 클럭신호(CLKDQ)에 응답하여 데이터 출력신호(DO1)를 버퍼하여 출력하고, 패키지 상태에서는 신호들(PEF1, PEF2)을 버퍼하여 출력한다.

즉, 도5에 나타낸 실시예의 반도체 메모리 장치는 패키지 상태에서 리던던트 퓨즈 프로그램 회로들(32, 34)로부터 출력되는 리던던트 출력 인에이블 신호를 외부로 출력함으로써 불량 어드레스가 제대로 프로그램되었는지를 외부에서 확인할 수 있다. 또한, 리던던트 제어신호를 외부로 출력함으로써 리던던트 퓨즈 프로그램 회로들(32, 34)의 사용유무를 외부에서 확인할 수 있다.

상술한 실시예에서는 모드 설정 레지스터(36')에서 제어신호들(MRS2, MRS3)을 직접적으로 발생하는 것을 예로 설명하였으나, 일반적으로 모드 설정레지스터(36')는 테스트 모드인지 정상 모드인지를 구분하기 위한 신호들(PTMRS, PMRS)을 발생한다. 따라서, 이 신호들(PTMRS, PMRS)을 이용하여 제어신호들(MRS2, MRS3)을 발생하도록 구성할 수도 있다.

도6은 도5에 나타낸 제어신호들(MRS2, MRS3)을 발생하는 회로의 실시예의 회로도로서, CMOS전송 게이트(C1), 인버터들(I9, I12), NMOS트랜지스터(N4), 및 인버터들(I10, I11)로 구성된 래치(LA3)로 구성되어 있다.

도6에 나타낸 회로의 동작을 설명하면 다음과 같다.

CMOS전송 게이트(C1)는 "하이"레벨의 테스트 모드 신호(PTMRS)가 인가되면 어드레스(A0)를 전송한다. 래치(LA3)는 어드레스(A0)를 반전하고 래치한다. 인버터(I12)는 래치(LA3)의 출력신호를 반전하여 제어신호(MRS2(MRS3))로 출력한다.

즉, "하이"레벨의 테스트 모드 신호(PTMRS)가 인가되고 "하이"레벨의 어드레스(A0)가 인가되면 "하이"레벨의 제어신호(MRS2(MRS3))를 발생하고, "로우"레벨이면 "로우"레벨의 제어신호(MRS2(MRS3))를 발생한다.

그리고, 정상 동작시에 "하이"레벨의 정상 모드 신호(PMRS)가 발생되면 NMOS트랜지스터(N4)가 온되어 노드(C)를 "로우"레벨로 한다. 래치(LA3)는 "로우"레벨의 신호를 반전하여 래치하여 "하이"레벨의 신호를 발생한다. 인버터(I12)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 제어신호(MRS2(MRS3))를 발생한다.

도7은 도5에 나타낸 데이터 출력버퍼의 실시예의 회로도로서, 인버터(I13, I14, I17, I18, I21), NOR게이트(NOR), NAND게이트들(NA1, NA2), CMOS전송 게이트들(C2, C3), 인버터들(I15, I16)로 구성된 래치(LA4), 인버터들(I19, I20)로 구성된 래치(LA5), 및 NMOS트랜지스터들(N5, N6)로 구성되어 있다.

도7에 나타낸 회로의 동작을 설명하면 다음과 같다.

패키지 상태에서 테스트시에 "하이"레벨의 신호((PEFD1, PEFD2)(PEF1, PEF2))가 인가되면, NAND게이트들(NA1, NA2)은 "로우"레벨의 신호를 발생하고, NOR게이트(NOR)는 "로우"레벨의 신호를 발생한다. CMOS전송 게이트들(C2, C3)은 "로우"레벨의 신호에 응답하여 온되어 NAND게이트들(NA1, NA2)로부터 출력되는 "하이"레벨의 신호를 전송한다. 래치들(LA4, LA5)은 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 직렬 연결된 인버터들(I17, I18)로 구성된 회로는 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 신호를 발생한다. 인버터(I21)는 "로우"레벨의 신호를 반전하고 버퍼하여 "하이"레벨의 신호를 발생한다. NMOS트랜지스터(N5)는 오프되고, NMOS트랜지스터(N6)는 온되어 "로우"레벨의 데이터(DQ0(DQ1))를 발생한다.

즉, "로우"레벨의 데이터(DQ0(DQ1))가 발생되면 로우 또는 컬럼 리던던트 퓨즈 프로그램 회로들(32, 34)에 불량 어드레스가 제대로 프로그램되었음을 나타내는 것이고, "하이"레벨의 데이터(DQ0(DQ1))가 발생되면 로우 또는 컬럼 리던던트 퓨즈 프로그램 회로들(32, 34)에 불량 어드레스가 제대로 프로그램되지 않았음을 나타내는 것이다.

정상 동작시에는 신호들((PEFD1, PEFD2)(PEF1, PEF2))이 발생되지 않으므로 클럭신호(CLKDQ)에 응답하여 데이터(DO0(DO1))가 버퍼되어 데이터(DQ0(DQ1))로 출력된다.

도5에 나타낸 반도체 메모리 장치의 로우 및 컬럼 리던던트 인에이블 신호 출력회로들(60-1, 60-2), 및 로우 및 컬럼 리던던트 제어신호 출력회로들(62-1, 62-2)의 구성은 도시하지는 않았지만, 입력되는 두 개의 신호들을 논리곱하기 위한 논리곱 회로로 구성하거나, "하이"레벨의 제어신호(MRS2, MRS3))에 응답하여 신호들(PRRE, PRCE, RRE, RCE))을 전송하기 위한 CMOS 전송 게이트로 구성할 수 있다.

도8은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에 불량 로우 및 컬럼 어드레스 출력회로들(70-1, 70-2), 로우 및 컬럼 리던던트 제어신호 출력회로들(72-1, 72-2), 및 데이터 출력버퍼들(74, 76)이 추가되고, 모드 설정 레지스터(36) 대신에 모드 설정 레지스터(36')로 대체하여 구성되어 있다.

도8의 구성에서, 데이터 출력버퍼(64)는 본 발명에 새롭게 추가되는 구성이 아니고 일반적인 반도체 메모리 장치의 데이터 입출력 단자에 구비되는 블록이다.

도8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

도8에 나타낸 블록들중 도5에 나타낸 블록들과 동일한 블록들에 대한 설명은 도4의 설명을 참고로 하기 바란다.

불량 로우 어드레스 출력회로(70-1)는 제어신호(MRS2)에 응답하여 로우 리던던트 퓨즈 프로그램 회로(32)로부터 발생되는 불량 로우 어드레스 신호(PRk)를 신호(PPRk)로 출력한다. 불량 컬럼 어드레스 출력회로(70-2)는 제어신호(MRS3)에 응답하여 컬럼 리던던트 퓨즈 프로그램 회로(34)로부터 발생되는 불량 컬럼 어드레스신호(PCk)를 신호(PPCk)로 출력한다.

데이터 출력버퍼(74)는 정상 동작시에는 클럭신호(CLKDQ)에 응답하여 데이터(DO0-DOk)를 버퍼하여 데이터(DQ0 -DQk)로 출력하고, 패키지 상태의 테스트 동작시에는 신호들(PPRk, PPCk)을 각각 버퍼하여 출력한다.

로우 및 컬럼 리던던트 제어신호 출력회로들(72-1, 72-2) 및 데이터 출력버퍼(76)의 동작은 도5에 나타낸 로우 및 컬럼 리던던트 제어신호 출력회로들(62-1, 62-2) 및 데이터 출력버퍼(64-2)의 동작과 동일하다.

즉, 도8에 나타낸 실시예의 반도체 메모리 장치는 패키지 상태의 테스트시에 프로그램된 불량 어드레스를 데이터 출력버퍼(74)를 통하여 출력함으로써 테스트 수행자가 불량 어드레스가 제대로 프로그램되었는지를 외부에서 확인할 수 있다.

그리고, 도5에 나타낸 반도체 메모리 장치와 마찬가지로 로우 및 컬럼 리던던트 퓨즈 프로그램 회로들(32, 34)의 사용 유무를 외부에서 확인할 수 있다.

또한, 도8에 나타낸 반도체 메모리 장치는 도1에 나타낸 모드 설정 레지스터(36)로부터 출력되는 모드 신호들(PTMRS, PMRS)을 이용하여 제어신호들(MRS2, MRS3)을 발생하도록 구성할 수도 있다.

도9는 도8에 나타낸 반도체 메모리 장치의 로우 및 컬럼 리던던트 퓨즈 프로그램 회로들내의 퓨즈들, 불량 로우 및 컬럼 어드레스 출력회로들, 및 데이터 출력버퍼들의 실시예의 구성을 나타내는 것으로, 도8에서, 퓨즈 회로들(40-1, 40-2, ..., 40-k)은 도2에 나타낸 로우 리던던트 퓨즈 프로그램 회로(32)내의 퓨즈 회로들을, 퓨즈 회로들(42-1, 42-2, ..., 42-k)은 도2에 나타낸 컬럼 리던던트 퓨즈 프로그램 회로(34)내의 퓨즈 회로들을 각각 나타낸다. 그래서, 퓨즈 회로들은 도2에 나타낸 퓨즈 회로들(40-1, 40-2, ..., 40-k, 42-1, 42-2, ..., 42-k)과 동일 부호로 표시하였다.

불량 로우 어드레스 출력회로(70-1)는 CMOS전송 게이트들(C4-1, C4-2, ..., C4-k)로 구성되고, 불량 컬럼 어드레스 출력회로(70-2)는 CMOS전송 게이트들(C5-1, C5-2, ..., C5-k)로 구성되어 있다.

도9에 나타낸 블록도의 동작을 설명하면 다음과 같다.

CMOS전송 게이트들(C4-1, C4-2, ..., C4-k)은 제어신호(MRS2)에 응답하여 퓨즈 회로들(40-1, 40-2, ..., 40-k)의 출력신호들(PR0, PR1, ..., PRk)을 발생한다. 즉, 출력신호들(PR0, PR1, ..., PRk)은 불량 로우 어드레스이다. CMOS전송 게이트들(C5-1, C5-2, ..., C5-k)은 제어신호(MRS3)에 응답하여 퓨즈 회로들(42-1, 42-2, ..., 42-k)의 출력신호들(PC0, PC1, ..., PCk)을 발생한다. 즉, 출력신호들(PC0, PC1, ..., PCk)는 불량 컬럼 어드레스이다. 데이터 출력버퍼들(74-1, 74-2, ..., 74-k)은 테스트 동작시에 출력신호들(PR0, PR1, ..., PRk) 또는 출력신호들(PC0, PC1, ..., PCk)을 버퍼하여 출력하고, 정상 동작시에는 클럭신호(CLKDQ)에 응답하여 데이터(DO0 -DOk)를 버퍼하여 데이터 출력신호(DQ0, DQ1, ..., DQk)로 출력한다. 즉, 프로그램된 불량 로우 및 컬럼 어드레스가 데이터 출력버퍼들(74-1, 74-2, ..., 74-k)을 통하여 출력된다.

본 발명의 다른 실시예의 반도체 메모리 장치는 테스트시에 로우 및 컬럼 리던던트 퓨즈 프로그램 회로에 프로그램된 불량 어드레스를 데이터 출력버퍼를 통하여 출력함으로써 테스트 수행자가 불량 어드레스가 정확하게 프로그램되었는지를 외부에서 확인할 수 있다. 또한, 리던던트 제어신호를 외부로 출력함으로써 리던던트 퓨즈 프로그램 회로들(32, 34)의 사용유무를 외부에서 확인할 수 있다.

따라서, 만일 불량 어드레스가 잘못 프로그램됨에 의해서 메모리 셀이 불량인 것으로 판단된 경우에는 추가적인 다른 퓨즈 회로들을 사용하여 불량 어드레스를 다시 프로그램함으로써 불량인 반도체 메모리 장치를 구제할 수 있게 된다.

상술한 실시예에서는 추가적인 다른 퓨즈 회로들을 도시하지 않았지만, 제어신호들(MRS0, MRS1)외에 추가적인 제어신호들을 모드 설정 레지스터(36)에 의해서 발생하고, 추가적인 제어신호들에 응답하여 프로그램되는 퓨즈 회로들을 로우 및 컬럼 리던던트 퓨즈 프로그램 회로들(32, 34)내에 추가적으로 연결하여 구성하면 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 반도체 메모리 장치 및 이 장치의 프로그램된 불량 어드레스 확인 방법은 패키지 상태에서 불량 어드레스가 정확하게 프로그램되었는지를 확인 및 리던던트 퓨즈 프로그램 회로의 사용 유무의 확인을 외부에서 용이하게 할 수 있다.

또한, 본 발명의 반도체 메모리 장치는 불량의 원인이 리던던트 퓨즈 프로그램 회로에 있는 경우에 추가적인 리던던트 퓨즈 프로그램 회로를 다시 프로그램하여 구제할 수 있으므로 장치의 수율이 향상된다.

Claims

복수개의 메모리 셀들을 구비한 메모리 셀 어레이;

모드 설정 동작시에 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호 및 불량 어드레스 프로그램 확인 제어신호의 상태를 설정하기 위한 제어신호 설정수단;

상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 어드레스에 응답하여 리던던트 제어신호 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단;

상기 리던던트 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스와 상기 불량 어드레스가 일치하면 비교 일치 신호를 발생하기 위한 비교수단; 및

상기 패키지 상태에서 테스트시에 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 비교 일치 신호를 외부로 출력하기 위한 출력수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 출력수단은

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호를 추가적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 제어신호 설정수단은

상기 패키지 상태에서 테스트시에 상기 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 상기 불량 어드레스 프로그램 제어신호와 테스트 및 정상 모드 신호들의 상태를 설정하기 위한 모드 설정 레지스터; 및

상기 테스트 모드 신호에 응답하여 외부로부터 인가되는 신호를 상기 불량 어드레스 프로그램 확인 제어신호로 발생하고, 상기 정상 모드 신호에 응답하여 상기 불량 어드레스 프로그램 확인 제어신호를 디스에이블하기 위한 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 제어신호 발생수단은

상기 테스트 모드 신호에 응답하여 상기 외부로부터 인가되는 신호를 전송하기 위한 CMOS전송 게이트;

상기 CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치;

상기 제1래치의 출력신호를 반전하여 상기 불량 어드레스 프로그램 확인 제어신호를 발생하기 위한 인버터; 및

상기 정상 모드 신호에 응답하여 상기 불량 어드레스 프로그램 확인 제어신호를 리셋하기 위한 리셋 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 불량 어드레스 프로그램 수단은

상기 불량 어드레스 프로그램 제어신호에 응답하여 상기 리던던트 제어신호를 발생하기 위한 리던던트 제어신호 발생회로; 및

상기 불량 어드레스 프로그램 제어신호에 응답하고 상기 외부로부터 인가되는 어드레스를 입력하여 퓨즈를 프로그램함에 의해서 상기 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 리던던트 제어신호 발생회로는

전원전압과 제1노드사이에 연결된 제1퓨즈;

상기 제1노드와 접지전압사이에 직렬 연결되고 상기 어드레스와 상기 불량 어드레스 프로그램 제어신호가 인가되는 제1NMOS트랜지스터; 및

상기 제1노드의 출력신호를 반전하고 래치하여 출력하기 위한 제2래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 불량 어드레스 프로그램 회로는

전원전압과 제2노드사이에 연결된 제2퓨즈;

상기 제2노드와 접지전압사이에 직렬 연결되고 상기 어드레스와 상기 불량 어드레스 프로그램 제어신호가 인가되는 제2, 3NMOS트랜지스터들; 및

상기 제2노드의 출력신호를 반전하고 래치하여 출력하기 위한 제3래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 출력수단은

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호 및 상기 비교 일치 신호를 출력하기 위한 신호 출력회로; 및

테스트시에 상기 신호 출력회로로부터 출력되는 신호들을 버퍼하여 외부로 출력하기 위한 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 메모리 셀들을 구비한 메모리 셀 어레이;

외부로부터 인가되는 명령 신호 및 모드 설정신호에 응답하여 불량 어드레스 프로그램 제어신호 및 불량 어드레스 프로그램 확인 제어신호의 상태를 설정하기 위한 제어신호 설정수단;

상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 어드레스에 응답하여 리던던트 제어신호 및 패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단; 및

상기 패키지 상태에서 테스트시에 상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 불량 어드레스 프로그램 수단으로부터 출력되는 불량 어드레스를 외부로 출력하기 위한 출력수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 출력수단은

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호를 추가적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 제어신호 설정수단은

패키지 상태에서 테스트시에 상기 외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 상기 불량 어드레스 프로그램 제어신호와 테스트 및 정상 모드 신호들의 상태를 설정하기 위한 모드 설정 레지스터; 및

상기 테스트 모드 신호에 응답하여 상기 외부로부터 인가되는 신호를 상기 불량 어드레스 프로그램 확인 제어신호로 발생하고, 상기 정상 모드 신호에 응답하여 상기 불량 어드레스 프로그램 확인 제어신호를 디스에이블하기 위한 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제11에 있어서, 상기 제어신호 발생수단은

상기 테스트 모드 신호에 응답하여 상기 외부로부터 인가되는 신호를 전송하기 위한 CMOS전송 게이트;

상기 CMOS전송 게이트의 출력신호를 반전하고 래치하기 위한 제1래치;

상기 제1래치의 출력신호를 반전하여 상기 불량 어드레스 프로그램 확인 제어신호를 발생하기 위한 인버터; 및

상기 정상 모드 신호에 응답하여 상기 불량 어드레스 프로그램 확인 제어신호를 리셋하기 위한 리셋 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 불량 어드레스 프로그램 수단은

상기 불량 어드레스 프로그램 제어신호에 응답하여 리던던트 제어신호를 발생하기 위한 리던던트 제어신호 발생회로; 및

상기 불량 어드레스 프로그램 제어신호에 응답하고 상기 어드레스를 입력하여 퓨즈를 프로그램함에 의해서 상기 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 리던던트 제어신호 발생회로는

전원전압과 제1노드사이에 연결된 제1퓨즈;

상기 제1노드와 접지전압사이에 직렬 연결되고 상기 어드레스와 상기 불량 어드레스 프로그램 제어신호가 인가되는 제1NMOS트랜지스터; 및

상기 제1노드의 출력신호를 반전하고 래치하여 출력하기 위한 제2래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서, 상기 불량 어드레스 프로그램 회로는

전원전압과 제2노드사이에 연결된 제2퓨즈;

상기 제2노드와 접지전압사이에 직렬 연결되고 상기 어드레스와 상기 불량 어드레스 프로그램 제어신호가 인가되는 제2, 3NMOS트랜지스터들; 및

상기 제2노드의 출력신호를 반전하고 래치하여 출력하기 위한 제3래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 출력수단은

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호 및 불량 어드레스를 출력하기 위한 신호 출력회로; 및

테스트시에 상기 신호 출력회로로부터 출력되는 신호들을 버퍼하여 외부로 출력하기 위한 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 메모리 셀들을 구비한 메모리 셀 어레이; 및

패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단을 구비한 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법에 있어서,

외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호를 발생하는 제1단계;

상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 불량 어드레스에 응답하여 상기 불량 어드레스 프로그램 수단을 프로그램함에 의해서 리던던트 제어신호 및 불량 어드레스를 발생하는 제2단계;

외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 확인 제어신호를 발생하는 제3단계; 및

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 외부로부터 인가되는 어드레스와 상기 불량 어드레스가 일치하면 비교 일치 신호를 외부로 출력하는 제4단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법.
제17항에 있어서, 상기 제4단계는

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호를 추가적으로 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법.
복수개의 메모리 셀들을 구비한 메모리 셀 어레이; 및

패키지 상태에서 상기 복수개의 메모리 셀들중 불량이 발생한 메모리 셀의 불량 어드레스를 프로그램하기 위한 불량 어드레스 프로그램 수단을 구비한 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법에 있어서,

외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 제어신호를 발생하는 제1단계;

상기 불량 어드레스 프로그램 제어신호 및 외부로부터 인가되는 불량 어드레스에 응답하여 상기 불량 어드레스 프로그램 수단을 프로그램함에 의해서 리던던트 제어신호 및 불량 어드레스를 발생하는 제2단계;

외부로부터 인가되는 명령 신호 및 모드 설정 신호에 응답하여 불량 어드레스 프로그램 확인 제어신호를 발생하는 제3단계; 및

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 불량 어드레스를 외부로 출력하는 제4단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법.
제19항에 있어서, 상기 제4단계는

상기 불량 어드레스 프로그램 확인 제어신호에 응답하여 상기 리던던트 제어신호를 추가적으로 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 프로그램된 불량 어드레스 확인 방법.