DE69907997T2

DE69907997T2 - Halbleiterspeicherschaltung mit Redundanz

Info

Publication number: DE69907997T2
Application number: DE69907997T
Authority: DE
Inventors: Tomohiro Minato-ku Tsuchiya
Original assignee: NEC Electronics Corp; NEC Corp
Current assignee: NEC Corp; Renesas Electronics Corp
Priority date: 1998-03-04
Filing date: 1999-03-03
Publication date: 2004-05-19
Anticipated expiration: 2019-03-04
Also published as: KR19990077600A; EP0940753B1; KR100325035B1; JP3206541B2; CN1136583C; DE69907997D1; EP1246202A2; CN1235353A; JPH11250687A; US6041006A; EP1246202A3; EP0940753A3; EP0940753A2

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervorrichtungen mit redundanten Speicherzellen und insbesondere auf eine Halbleiterspeichervorrichtung mit einer redundanten Spaltenauswahlschaltung zum Auswählen von redundanten Spaltenspeicherzellen.
Halbleiterspeichervorrichtungen (im Folgenden als "Speicher" bezeichnet) speichern üblicherweise Informationen in Speicherzellen. Die Kapazität (Anzahl der Speicherzellen) der Speicher steigt von Jahr zu Jahr, wodurch die Speicher viele Millionen Zellen aufweisen. Solcher Speicher großer Kapazität erschweren es, einen einzelnen Speicher herzustellen, der vollständig frei von fehlerhaften Speicherzellen ist. Um dieses Problem zu überwinden, werden redundante Speicherzellen so bereitgestellt, dass fehlerhafte Speicherzellen ersetzt werden können. Wenn Speicher in großer Anzahl hergestellt werden, wird auf diese Weise die Anzahl von funktionierenden Vorrichtungen innerhalb einer Produktionsgruppe erhöht (die "Ausbeute" wird verbessert).
Innerhalb einer Speicheranordnung sind die Speicherzellen normalerweise in einem Feld mit Reihen und Spalten angeordnet. Speicherzellen können dann auf einer Reihenbasis durch Wortleitungen aktiviert werden und auf sie dann durch Bitleitungen zugegriffen werden. Ein wesentliches Verfahren zum Ersetzen fehlerhafter Speicherzellen ist es, eine oder mehrere zusätzliche Reihen von Speicherzellen bereitzustellen, die als redundante Zellen dienen. Wenn eine Reihe eine fehlerhafte Speicherzelle hat, wird bei diesem Aufbau anstelle der Wortleitung, die mit der fehlerhaften Zelle verbunden ist, die Wortleitung, die mit einer redundanten Zelle verbunden ist, aktiviert werden. Dem zufolge wird auf eine Reihe mit redundanten Speicherzellen anstelle der Reihe mit der fehlerhaften Speicherzelle zugegriffen.
Auf einen Speicher wird üblicherweise durch ein oder mehrere Eingänge/Ausgänge (I/O) zugegriffen. Zum Beispiel können Speicherzellen innerhalb eines "flüchtigen" Speichers durch I/O gelesen oder geschrieben werden und können Speicherzellen innerhalb eines "nichtflüchtigen" Speichers mittels I/O programmiert, gelesen und manchmal gelöscht werden. Früher war es üblich, Speicher mit 4 bis 16 I/O zu entwerfen. In den letzten Jähren wurde diese Anzahl auf 32 bis 64 erhöht. Zusätzlich können manche im Speicher eingebaute Gatefelder und "Auf-Chip-Systeme" bis zu 256 I/O aufweisen.
Solch ein Anstieg in der Anzahl von I/O erhöht auch den Anteil von fehlerhaften Zellen in der Spaltenrichtung. In der Spaltenrichtung gibt es viele spaltenspezifische Schaltungen, wie z. B. Speicherzellen, eine Spaltenauswahlschaltung, Leseverstärker und Datenverstärker. Dementsprechend können herkömmliche Verfahren mit redundanten Schaltungen, die redundante Speicherzellen in der Reihenrichtung bereitstellen, nicht adäquat Fehler ansprechen, die in der Spaltenrichtung auftreten.
17, die eine erste herkömmliche Anordnung zeigt, ist ein Diagramm, das einen Aufbau eines Hauptbereiches einer Speicherschaltung zeigt, die in der japanischen Patentanmeldung JP-A-8-335399 offenbart ist, die am 7. Juni 1995 eingereicht wurde und am 12. Dezember 1996 offengelegt wurde.
Die Speicherschaltung von 17 ist so aufgebaut, dass Speicherzellenfelder M11 bis M35 mit den Wortleitungen WL1 bis WL3 und den Bitleitungen BL1 bis BL5 verbunden sind. Jede Bitleitung (BL1 bis BL5) ist mit einer Anzahl von äußeren Bitleitungen OBL1 bis OBL4 über Reihenauswahlschaltungen (Selektoren) SEL1 bis SEL4 verbunden.
Die Selektoren SEL1 bis SEL4 steuern den Weg, indem die Bitleitungen BL1 bis BL5 mit den Außenbitleitungen OBL1 bis OBL4 verbunden sind. Insbesondere werden die Selektoren (SEL1 bis SEL4) konfiguriert, um zu verhindern, dass eine Bitleitung mit fehlerhaften Zellen mit einer Außenbitleitung (OBL1 bis OBL4) verbunden wird. Auf diese Weise können fehlerhafte Zellen in einer Spaltenrichtung umgangen werden.
Der Schaltbetrieb der Selektoren (SEL1 bis SEL4) wird durch Steuerspeicherzellen C11 bis C14 gesteuert. Jede Steuerspeicherzelle (C11 bis C14) speichert Schaltinformationen für einen bestimmten Selektor (SEL1 bis SEL4). Der Gebrauch von Steuerspeicherzellen kann kosteneffektiver als andere Verfahren sein. Zum Beispiel können andere herkömmliche Spalten-Redundanz-Verfahren schmelzbare Verbindungen (Sicherungen) verwenden, um eine Spalte fehlerhafter Zellen abzuschalten (oder anderweitig zu vermeiden), und eine Spalte redundanter Zellen freizugeben. Die Sicherungen werden üblicherweise für solch einen Ersetzungsvorgang durch Öffnen (oder "durchbrennen") ausgewählter Sicherungen mit einem Laser programmiert. Dies kann ein zeitaufwändiger Vorgang sein, der teures Gerät erfordert und zusätzliche Fläche der Anordnung verbraucht, da Sicherungen üblicherweise relativ große Strukturen aufweisen.
Durch Verwendung solcher Steuerspeicherzellen kann dementsprechend auf teure Laservorrichtungen zum Trennen von Sicherungen verzichtet werden. Allerdings erfordert dieser Aufbau, dass die Schaltinformationen in den Steuerspeicherzellen C11 bis C14 auf einer Bit-für-Bit-Weise über eine einzelne Datenleitung gespeichert werden. Solch ein Verfahren kann problematisch darin sein, dass es eine beträchtliche Zeit erfordert, um die Anfangseinstellung der Schaltinformationswerte zu vollenden.
Ein anderes herkömmliches Verfahren beinhaltet den Gebrauch eines Schieberegisters anstelle der Steuerspeicherzellen der ersten herkömmlichen Anordnung. Ein Schieberegister ist eine Schaltung mit einer Reihe von Speichereinheiten. Datenbits können von einer Speichereinheit zu der nächsten verschoben werden, bis alle Speichereinheiten Daten speichern. Schaltinformationen können dann synchron mit einem Takt eingestellt werden, wobei Daten zu der nächsten Speichereinheit bei einem gegebenen Taktzyklus verschoben werden. Allerdings stellt dieses Verfahren auch das Problem, dass die Zeit, die erforderlich ist, um die Werte einzustellen, proportional zu der Anzahl der I/O ansteigt.
Um diese Schaltzeit zu verkürzen, wird eine zweite, in 18 gezeigte herkömmliche Anordnung in der japanischen Patentanmeldung JP-A-7-122096 offenbart. 18 ist ein Diagramm, das einen Aufbau eines Hauptbereiches eines Halbleiterspeichers mit einem redundanten Zellenfeld zeigt.
In 18 hat der Halbleiterspeicher viele Speicherzellfelder NS0 bis NS5 usw. Jedes Feld hat einen entsprechenden I/O-Knoten I/O0 bis I/O4 usw. Jede Gruppe von I/O-Leitungen I/O0 bis I/O4 ist mit einer entsprechenden Gruppe von Schaltern SW0 bis SW4 verbunden. Jeder Schalter verbindet eine I/O-Leitung mit nur einem I/O-Knoten, der in Abhängigkeit von einem zugeführten Steuersignal ausgewählt wird.
Bei der zweiten herkömmlichen Anordnung wird angenommen, dass das Feld NS3 fehlerhaft ist und so umgangen werden muss. Wie in 18 gezeigt, werden alle Schalter auf der linken Seite eines fehlerhaften Fehlers NS3, wie in 18 gezeigt, eingestellt, um mit den Feldern auf der linken Seite ihrer I/O-Verbindungsbereiche verbunden zu sein. Gleichzeitig werden alle Schalter auf der rechten Seite des fehlerhaften Feldes NS3 eingestellt, um mit den Feldern auf der rechten Seite ihrer I/O-Verbindungsbereiche verbunden zu sein.
Sicherungen können benutzt werden, um die Schaltrichtungen für den Aufbau von 18 einzustellen. Die Anzahl der Schaltungen ist gleich der Anzahl der I/O-Leitungen plus einer und sie werden in Reihe miteinander verbunden. Ein Ende jeder Sicherung wird mit der Stromzufuhr und das andere mit der Masse verbunden. Weiter werden die Knoten zwischen den Sicherungen mit den Schaltern verbunden bzw. stellen Schaltsteuersignale bereit. Durch Unterbrechen einer Sicherung während der Prüfung werden die Knoten zu der Stromzufuhr hinsichtlich der unterbrochenen Sicherungen auf "1" und die Knoten zu der Masse auf "0" eingestellt, so dass die Schaltrichtungen der Schalter auf solch eine bestimmte Weise eingestellt werden kann. Mit diesem Vorgang kann die Schaltgeschwindigkeit verbessert werden, indem Verzögerungen vermieden werden, die durch die Ausbreitung von Steuersignalen eingeführt werden, die zum Ersetzen eines fehlerhaften Zellenfeldes mit einem redundanten Zellenfeld benutzt werden.
Die erste herkömmliche, in 17 gezeigte Anordnung bestimmt die Schaltrichtung, indem die Schaltinformationen an die Steuerspeicherzellen gegeben werden. Ein Nachteil dieses Verfahrens ist es, dass ein Anstieg in der Anzahl der äußeren Bitleitungen die Zeitdauer erhöht, die erforderlich ist, um die Schaltinformationen in den Steuerspeicherzellen einzustellen.
Bei der zweiten herkömmlichen, in 18 gezeigten Anordnung wird ein fehlerhaftes Zellenfeld vermieden, indem eine Anzahl von Schaltern eingesetzt wird und die Schaltrichtung der Schalter eingestellt wird, um zu verhindern, dass eine fehlerhafte Speicherzelle mit einem I/O-Knoten verbunden wird. Ein Nachteil der zweiten herkömmlichen Anordnung ist es, dass die Schaltrichtung durch Sicherungen bestimmt wird. Dementsprechend erhöht ein Anstieg der Anzahl von Eingängen/Ausgängen die Anzahl von Sicherungen, die verwendet werden müssen. Da die Sicherungen mittels Laservorrichtungen oder dergleichen physikalisch getrennt werden müssen, können die Sicherungsschaltungen nicht auf die gleiche Weise wie andere Schaltungsvorrichtungen (z. B. Transistoren) verkleinert werden. Demzufolge bewirken zusätzliche Sicherungen eine zusätzliche Vorrichtungsfläche ("Chipfläche"). Darüber hinaus erfordert ein Speicher größeren Ausmaßes eine größere Anzahl von Speicherzellen, die mit einer einzelnen Bitleitung zu verbinden sind, und dies erhöht das Auftreten von fehlerhaften Zellfeldern. Die Beschreibung der zweiten herkömmlichen Anordnung offenbart keine Lösung, um das Problem anzusprechen, das auftritt, wenn eine Anzahl von fehlerhaften Feldern vorliegt.
Eine Halbleiterspeichervorrichtung, die ähnlich zu der oben erwähnten ist und die die Basis des Oberbegriffes von Anspruch 1 bildet, wird in EP 0 434 200 A1 offenbart.
Eine Aufgabe der vorliegenden Erfindung ist es, dynamisches Schalten hoher Geschwindigkeit von einem Zellfeld mit fehlerhaften Zellen zu einem redundanten Zellfeld bereitzustellen.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein dynamisches Schalten hoher Geschwindigkeit von einem Zellfeld mit fehlerhaften Zellen zu einem redundanten Zellfeld bereitzustellen, ohne die Größe der sich daraus ergebenden Schaltung zu vergrößern.
Diese Aufgaben werden durch eine Halbleiterspeicheranordnung nach Anspruch 1 erreicht. Die abhängigen Ansprüche beziehen sich auf Weiterentwicklungen der Erfindung.
Weiterhin werden R/N-Schaltmittel im Allgemeinen mit den Bitleitungen der Anzahl von Speicherblöcken verbunden.
1 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches einer Halbleiterspeicheranordnung nach einem ersten Ausführungsbeispiel zeigt.
2 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches von Speicherblöcken nach dem ersten Ausführungsbeispiel zeigt.
3 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches von Speicherzellfeldern nach dem ersten Ausführungsbeispiel zeigt.
4 ist ein Blockdiagramm, das eine redundante Bestimmungsschaltung nach dem ersten Ausführungsbeispiel zeigt.
5 ist ein Schaltdiagramm, das einen Aufbau eines redundanten Positionsdecoders nach dem ersten Ausführungsbeispiel zeigt.
6 ist ein Schaltdiagramm, das eine R/N-Umschalteinstellschaltung nach dem ersten Ausführungsbeispiel zeigt.
7 ist ein Schaltdiagramm, das einen bestimmten Aufbau der R/N-Umschaltschaltung und eines Eingabe-/Ausgabebereiches zeigt.
8 ist ein Schaltdiagramm, das einen Aufbau einer R/N-Umschalteinstellschaltung nach einem zweiten Ausführungsbeispiel zeigt.
9 ist ein Schaltdiagramm von Einstellschaltungen nach dem zweiten Ausführungsbeispiel.
10 ist ein Blockdiagramm, das einen Aufbau einer redundanten Bestimmungsschaltung nach einem dritten Ausführungsbeispiel zeigt.
11 ist ein Diagramm, das eine Wahrheitstafel für die redundante Bestimmungsschaltung und einen redundanten Positionsdecoder zeigt.
12 ist ein Blockdiagramm, das einen Aufbau einer R/N-Umschalteinstellschaltung nach dem dritten Ausführungsbeispiel zeigt.
13 ist ein Diagramm, das einen Aufbau einer Einstellschaltung nach dem dritten Ausführungsbeispiel zeigt.
14 ist ein Schaltdiagramm der Einstellschaltungen nach dem dritten Ausführungsbeispiel.
15a ist ein Schaltdiagramm einer Einstellsteuerschaltung. 15b ist eine Wahrheitstafel für eine Einstellsteuerschaltung.
16 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches einer Halbleiterspeicheranordnung nach einem vierten Ausführungsbeispiel zeigt.
17 ist ein Diagramm, das den Betrieb eines Hauptbereiches einer herkömmlichen Anordnung erklärt.
18 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches einer zweiten herkömmlichen Anordnung zeigt.
Die vorliegende Erfindung wird nun in einer Reihe von bestimmten Ausführungsformen unter Bezug auf die Zeichnungen beschrieben.
1 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches einer Halbleiterspeicheranordnung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In 1 bezeichnet die Bezugsziffer 100 ein Speicherzellenfeld, das in vier Speicherblöcke 101 bis 104 unterteilt ist. In jedem der Speicherblöcke 101 bis 104 werden die Speicherzellen auf eine matrixähnliche An mit einer Anzahl von normalen Zellfel dern und redundanten Zellfeldern angeordnet, die in einer Spaltenrichtung laufen. Die Bezugsziffer 110 bezeichnet einen Reihendecoder, der eine empfangene Adresse dekodiert und an die Speicherblöcke 101 bis 104 ein Reihenausfallsignal (im Folgenden als "Wortleitungssignal" bezeichnet) WL ausgibt. Bei diesem Ausführungsbeispiel wählt der Reihendecoder 110 nur eine Wortleitung von einer Anzahl von Wortleitungen aus, die in den vier Speicherblöcken vorliegen.
Eine redundante Bestimmungsschaltung 120 speichert im Voraus ein Kennzeichen, das anzeigt, ob oder ob nicht ein fehlerhaftes Zellenfeld mit einem redundanten Zellenfeld auf einer Speicherblockbasis ersetzt werden soll. Zusätzlich kann ein Kennzeichen die Position eines fehlerhaften Zellenfeldes anzeigen, das zu ersetzen ist. Wenn sie ein Adresssignal empfängt, gibt die redundante Bestimmungsschaltung 120 ein redundantes Auswahlsignal YPR und redundantes Positionssignal IORED aus, das dem entsprechenden Speicherblock entspricht.
Das redundante Auswahlsignal YPR zeigt an, ob oder ob nicht Zellen in dem Speicherblock, der der Adresse entspricht, mit redundanten Zellen ersetzt werden sollen. Wenn das Signal YPR auf einen ersten logischen Pegel (z. B. "1") gesetzt wird, zeigt es an, dass fehlerhafte Zellen in einem normalen Zellenfeld vorliegen, und es weist an, dass solch ein normales Zellenfeld mit einem redundanten Zellenfeld ersetzt wird. Wenn das Signal YPR auf einen zweiten logischen Pegel (z. B. "0") gesetzt wird, zeigt es an, dass keine Ersetzung mit einem redundanten Zellenfeld erforderlich ist. Das redundante Positionssignal IORED zeigt die Position eines normalen Zellenfeldes an, an dem fehlerhafte Zellen vorliegen. In diesem Ausführungsbeispiel speichert die redundante Bestimmungsschaltung 120 die Positionsinformationen durch Konvertieren in eine binäre Form. Das redundante Positionssignal IORED kann ein 3-Bit-Signal zum Identifizieren eines von acht normalen Zellenfeldern, ein 4-Bit-Signal zum Identifizieren eines von 16 Feldernund ein 5-Bit-Signal zum Identifizieren eines von 32 Feldern sein.
Ein redundanter Positionsdecoder 130 empfängt das redundante Auswahlsignal YPR und das redundante Positionssignal IORED von der redundanten Bestimmungsschaltung 120. Der redundante Positionsdecoder 130 dekodiert das binäre redundante Positionssignal IORED, das von der redundanten Bestimmungsschaltung 120 empfangen wird, wenn das redundante Auswahlsignal YPR sich in einem ausgewählten Zustand befindet, und gibt ein Defektpositionssignal IOSEL aus. Das Defektpositionssignal IOSEL hat so viele Signalleitungen wie die Anzahl von normalen Zellenfeldern. In der besonderen Anordnung von 1 wird die Signalleitung, die einem fehlerhaften Zellenfeld entspricht, auf einen logischen "1"-Wert getrieben, während die anderen Signalleitungen auf einen logischen "0"-Wert getrieben werden.
Eine R/N-Umschalteinstellschaltung 140 empfängt das Defektpositionssignal IOSEL. Wenn das redundante Auswahlsignal YPR sich in dem ausgewählten Zustand befindet, wird die R/N-Umschalteinstellschaltung 140 ein Bitleitungsumschaltsignal DSW in Abhängigkeit von dem IOSEL-Signal ausgeben. Das DSW-Signal ermöglicht das Umschalten von einer Bitleitung zu der anderen.
Die Bezugsziffer 150 bezeichnet eine R/N-Schaltschaltung, die das Bitleitungsschaltsignal DSW empfängt und jedes Zellenfeld in den Speicherblöcken 101 bis 104 an ein redundantes Zellenfeld oder ein normales Zellenfeld schaltet. Die Bezugsziffer 160 bezeichnet einen Eingabe-/Ausgabeabschnitt, der von den Zellen Daten liest und an die Zellen Daten schreibt, die durch die R/N-Schaltschaltung 150 geschaltet werden, wobei die Zellen sich in die Spaltenrichtung erstrecken.
Als Nächstes wird der Betrieb der in 1 gezeigten Halbleiterspeicheranordnung beschrieben werden. Während die folgende Beschreibung sich auf einen Fall bezieht, bei dem Daten gelesen werden, kann im Wesentlichen dieselbe Beschreibung auch an den Fall angewendet werden, bei dem Daten geschrieben werden.
Nach Empfang einer Adresse dekodiert der Reihendecoder 110 in 1 die empfangene Adresse und gibt ein Wortleitungssignal WL an einen einzelnen Speicherblock (101 bis 104) aus. Demzufolge wird ein Speicherblock (wie z. B. Speicherblock 101 als nur ein Beispiel) ausgewählt. Diese Adresse wird auch der redundanten Bestimmungsschaltung 120 zugeführt.
Die redundante Bestimmungsschaltung 120 speichert im Voraus das redundante Auswahlsignal für jeden Speicherblock. Somit wird das redundante Auswahlsignal YPR, das erzeugt wird, anzeigen, ob oder ob nicht ein fehlerhaftes Zellenfeld in dem ausgewählten Speicherblock mit einem redundanten Zellenfeld ersetzt werden soll. Zusätzlich zeigt das redundante Positionssignal IORED an, welches fehlerhafte Zellenfeld ersetzt werden soll. Nach Empfang der Adresse gibt die redundante Bestimmungsschaltung 120 nicht nur das redundante Positionssignal IORED, das dem entsprechenden Speicherblock entspricht, an den redundanten Positionsdecoder 130, sondern auch das redundante Auswahlsignal YPR an den redundanten Positionsdecoder 130 und die R/N-Umschalteinstellschaltung 140 aus.
Nach Empfang des redundanten Positionssignals IORED und des redundanten Auswahlsignals YPR, das von der redundanten Bestimmungsschaltung 120 ausgegeben wird, dekodiert der redundante Positionsdecoder 130 die kodierten und gespeicherten redundanten Informationen in das Defektpositionssignal IOSEL und gibt das dekodierte Signal IOSEL an die R/N-Umschalteinstellschaltung 140 aus.
Die R/N-Umschalteinstellschaltung 140 sendet das dekodierte Bitleitungsumschaltsignal DSW an die R/N-Schaltschaltung 150. Die R/N-Schaltschaltung 150 schaltet und verbindet Zellenfelder innerhalb des ausgewählten Speicherblockes mit dem Eingabe/Ausgabeabschnitt 160, basierend auf dem Bitleitungsumschaltsignal DSW. Die Verbindung ist so, dass das Zellenfeld mit fehlerhaften Speicherzellen umgangen wird. Somit werden normale Zellenfelder und mindestens ein redundantes Zellenfeld mit dem Eingabe-/Ausgabeabschnitt 160 verbunden.
Somit werden Informationen in einer Speicherzelle, die an dem Verbindungspunkt zwischen der ausgewählten Wortleitung und der Bitleitung liegt, über die R/N-Schaltschaltung 150 und den Eingabe-/Ausgabeabschnitt 160 gelesen.
2 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches von Speicherblöcken nach dem ersten Ausführungsbeispiel der vorliegenden Endung zeigt. 3 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches eines Speicherzellenfeldes zeigt. Im folgenden wird eine Halbleiterspeicheranordnung mit vier Eingabe/Ausgabeleitungen I/O0 bis I/O3 beschrieben. Selbstverständlich stellt dies nur eine bestimmte Ausführungsform dar und es soll nicht als eine Beschränkung der vorliegenden Erfindung darauf ausgelegt werden.
In 2 bezeichnen die Bezugsziffern 200 bis 207 normale Zellenfelder, bezeichnen 208 und 209 redundante Zellenfelder, bezeichnen 210 und 211 Gruppen von Wortleitungen (auch als WL0 bis WL2n-1 gezeigt), bezeichnen 212 bis 216 Bitleitungen (auch als BL0 bis BL4 gezeigt) und bezeichnen 217 bis 220 Schalter (auch als SW0 bis SW3 gezeigt). 3 geht von dem als 101 in 1 gezeigten Speicherblock aus und enthält normale Zellenfelder 200 bis 203 und ein redundantes Zellenfeld 208.
In 3 bezeichnen die Bezugsziffern 300-00 bis 300-n4 einzelne Speicherzellen, die aus irgendeiner lesbaren und schreibbaren Speicherzelle aufgebaut werden können, die in einem flüchtigen Speicher (wie z. B. DRAM oder SRAM) oder einem nichtflüchtigen Speicher (wie z. B. PROM, EPROM, EEPROM oder FRAM) benutzt wird, bezeichnen 302-0 bis 302-n-1 Wortleitungen (auch als WL0 bis WLn-1 gezeigt) und bezeichnen 212 bis 216 Bitleitungen (auch als BL0 bis BL4 gezeigt).
Wie in 3 dargestellt, kann bei einem Aufbau jedes der Zellenfelder (200, 201,... 208) eine Gruppe von Speicherzellen enthalten, die in einer Richtung nach Art von Spalten angeordnet sind. Zum Beispiel kann in der besonderen Anordnung von 3 das normale Zellenfeld 200 Speicherzellen 300-00, 300-10,... bis 300-n0 enthalten, kann das normale Zellenfeld 201 die Speicherzellen 300-01, 300-11 bis 300-n1 enthalten und kann das redundante Zellenfeld 208 die Speicherzellen 300-04, 300-14 bis 300-n4 enthalten. Weiter werden die Speicherzellen (300-00 bis 300-n4) in jedem Zellenfeld (200, 201,... und 208) jeweils mit einer Anzahl von Wortleitungen (302-0 bis 302-n-1), die sich in der Reihenrichtung erstrecken, und mit Bitleitungen (212 bis 216) verbunden, die sich in der Spaltenrichtung erstrecken. Zum Beispiel sind die Speicherzellen 300-00 bis 300-04 mit der Wortleitung WLO (302-0) und die Speicherzellen 300-01 bis 300-n1 mit der Bitleitung BL1 (213) verbunden.
Wie in 2 dargestellt, ist ferner jede Bitleitung (212 bis 216) mit den Schaltern (217 bis 220) innerhalb der R/N-Schaltschaltung 150 verbunden. Die Bitleitungen (212 bis 216) können mit der Schaltschaltung 150 mittels einer oder mehrerer der folgenden Vorrichtungen verbunden sein: Leseverstärker, Spaltenauswahlschaltungen, Datenverstärker, Löschschaltungen oder Programmierschaltungen (nicht gezeigt).
Ein Ersetzungs-Umgehungsbetrieb, der die in 2 und 3 beschriebenen Schaltungen benutzt, wird nun beschrieben werden. Der besondere Ersetzungs-Umgehungsbetrieb wird als ein Beispiel die Auswahl der Wortleitung WLO und das Lesen von gespeicherten Informationen im Speicherblock 101 benutzen.
Die Wortleitung WLO wird durch ein Adresssignal ausgewählt, das von einem äußeren Gerät empfangen wird, und die Informationen, die in den Speicherzellen (300-00 bis 300-04) gespeichert sind, die mit der ausgewählten Wortleitung verbunden sind, werden an das äußere Gerät über die Bitleitungen BL0 bis BL4 (212 bis 216) ausgelesen.
Wenn sich keine fehlerhaften Speicherzellen in den normalen Zellenfeldern (200 bis 203) befinden, verbindet die R/N-Schaltschaltung 150 ihre Schalter 217 bis 220 jeweils mit den Bitleitungen BL0 bis BL3 (212 bis 216). Mit diesem Aufbau werden die Informationen, die in den Speicherzellen 300-00 bis 300-03 in den normalen Zellenfeldern (200 bis 203) gespeichert sind, gelesen. Die Information in dem redundanten Zellenfeld 208 wird nicht gelesen.
Als Nächstes wird ein Fall beschrieben, bei dem sich ein oder mehrere fehlerhafte Speicherzellen in dem normalen Zellenfeld 201 befinden. Da das normale Zellenfeld 201 mit der zweiten Bitleitung BL1 verbunden ist, konvertiert die redundante Bestimmungs schaltung 120 diese Bitleitung BL1 in einen binären Kode und speichert den erhaltenen Kode "01" in einem Bereich, der dem Speicherblock 101 entspricht, als ein redundantes Positionssignal IORED. Da weiterhin das redundante Zellenfeld 208 benutzt werden muss, speichert die Schaltung 122 "1" als das redundante Auswahlsignal YPR.
Um die gespeicherten Informationen aus dem Speicherblock 101 zu lesen, wird die Wortleitung 210 (WLO) ausgewählt. Zusätzlich werden "01" und "1" von der redundanten Bestimmungsschaltung 120 als das redundante Positionssignal IORED bzw. als das redundante Auswahlsignal YPR ausgegeben. Der redundante Positionsdecoder 130 dekodiert das redundante Positionssignal IORED "01" und gibt "0100" als das Defektpositionssignal IOSEL aus. Jede Bitinformation der dekodierten Daten "0100" entspricht jeder der Bitleitungen BL0 bis BL4. Da das zweite Bit "1" ist, ist es ersichtlich, dass das Speicherzellenfeld, bei dem die fehlerhaften Zellen vorliegen, mit der Bitleitung BL1 verbunden ist.
Die R/N-Umschalteinstellschaltung 140 konvertiert die dekodierten Daten "0100", um die vier Bitleitungsumschaltsignale DSW0 bis DSW3 (in 1 und 2 gemeinsam als "DSW" gezeigt) zu erzeugen. Die DSW-Signale werden der R/N-Schaltschaltung 150 zugeführt. Die Schalter (217 bis 220) innerhalb der R/N-Schaltschaltung 150 werden mit einer bestimmten Bitleitung verbunden, wenn die Schaltsignale (DSW) "0" sind, und mit einer anderen bestimmten Bitleitung verbunden, wenn die Schaltsignale "1" sind. In der Ansicht von 2 werden die Schalter mit den Bitleitungen auf der linken Seite verbunden, wenn ihr entsprechendes Bitleitungsumschaltsignal (DSW) "0" ist, und sie werden mit den Bitleitungen auf der rechten Seite verbunden, wenn ihr entsprechendes DSW "1" ist. Um die Schalter, wie in 2 gezeigt, einzustellen, kann "0111" als Bitleitungsschaltungssignal DSW0 bis DSW3 an die R/N-Schaltschaltung 150 eingegeben werden.
Da in diesem Fall das normale Zellenfeld 201 eine oder mehrere fehlerhafte Zellen aufweist, wird der Schalter 217 mit der Bitleitung BL0 (212) auf der linken und die Schalter 218 bis 220 mit den Bitleitungen BL2 bis BL4 (214 bis 216) auf der rechten Seite verbunden. Mit diesem Betrieb können die Informationen, die in den normalen Zellenfeldern 200, 202 und 203 und dem redundanten Zellenfeld 208 gespeichert sind, über die Bitleitungen BL0 und BL2 bis BL3 (212, 214 bis 216) ausgelesen werden. Daher können die Informationen gelesen werden, indem das normale Zellenfeld 201 umgangen wird, bei dem fehlerhafte Zellen vorliegen. Selbst wenn nur ein fehlerhaftes Speicherzellenfeld 201 in dem Speicherblock 101 auftritt, kann daher die Halbleiterspeicheranordnung gerettet werden, ohne als fehlerhaft verworfen zu werden.
Selbstverständlich kann dieser redundante Betrieb benutzt werden, um andere Arten von Fehlern in dem Datenpfad nach Art von Spalten zu umgehen. Als einige wenige Beispiele seien angeführt, dass es möglich ist, fehlerhafte Leseverstärker, Spaltenauswahlschaltungen, Datenverstärker, Löschschaltungen oder Programmierschaltungen zu umgehen.
4 ist ein Blockdiagramm, das einen Aufbau der redundanten Bestimmungsschaltung 120 zeigt. Die redundante Bestimmungsschaltung 120 enthält Sicherungsblöcke 401 bis 404 und eine Blockauswahlschaltung 405. Die Blockauswahlschaltung 405 wählt einen Sicherungsblock von den Sicherungsblöcken 401 bis 404 aus. Die Sicherungsblöcke 401 bis 404 entsprechen jeweils den Speicherblöcken 101 bis 104. Das bedeutet, als nur ein Beispiel, wenn der Speicherblock 101 durch eine Adresse ausgewählt wird, dass die Blockauswahlschaltung 405 der redundanten Bestimmungsschaltung 120 "1" als ein Blockauswahlsignal BS401 ausgibt und damit den Sicherungsblock 401 auswählt. Wenn der Speicherblock 102 durch eine Adresse ausgewählt wird, gibt weiterhin die Schaltung 405 "1" als ein Blockauswahlsignal BS402 aus, um den Sicherungsblock 402 auszuwählen.
Jeder Sicherungsblock (401 bis 404) enthält Sicherungsschaltungen 406 und 407, eine Sicherungsschaltung 408 und n-leitende Transistoren N401 bis N403. Bei dem bestimmten Aufbau von 4 wird die Anzahl der Sicherungsschaltungen als log2B ausgedrückt, wenn die Anzahl der normalen Zellenfelder B beträgt. Zum Beispiel ist die Anzahl von Sicherungsschaltungen zwei für vier normale Zellenfelder, da B gleich vier ist. Somit können zwei Sicherungsschaltungen für vier Felder bereitgestellt werden und können fünf Sicherungsschaltungen für 32 Felder bereitgestellt werden, um die Position eines fehlerhaften Zellenfeldes zu speichern.
Die Sicherungsschaltung 408 gibt das redundante Auswahlsignal YPR aus, das anzeigt, ob oder ob nicht ein redundantes Zellenfeld (wie z. B. 208 oder 209 als nur ein Beispiel) für einen Speicherblock benutzt werden soll, der durch eine Adresse ausgewählt wird.
Weiterhin bestimmen die Sicherungsschaltungen 406 und 407 die Position eines einzelnen fehlerhaften Zellenfeldes unter vier normalen Zellenfeldern (wie z. B. 200 bis 203 oder 204 bis 207) in dem Speicherblock, der durch die Adresse ausgewählt wird. Die Positionsinformation wird gespeichert, indem sie in einen binären Kode konvertiert wird. Da in dem dargestellten Ausführungsbeispiel sich vier normale Zellenfelder in jedem Speicherblock befinden, reichen zwei Sicherungsschaltungen 406 und 407 aus, um die Position eines normalen Zellenfeldes zu bestimmen, das als fehlerhaft bestimmt wurde. Die Sicherungsschaltungen 406 und 407 geben jeweils redundante Positionssignale IORED1 und IORED2 an den redundanten Positionsdecoder 130 aus.
Die Signalleitungen der redundanten Positionssignale IORED1 und IORED2 und des redundanten Auswahlsignals YPR werden mit den Sicherungsblöcken (401 bis 404) und auch mit den Sicherungsschaltungen über die Transistoren N401 bis N403 verbunden, die in den Sicherungsblöcken (401 bis 404) eingebaut sind. Ein Sicherungsblockauswahlsignal (BS401 bis BS404) wird dem Gate jedes Transistors N401 bis N403 zugeführt (das heißt, das Blockauswahlsignal BS401 wird an die Gates der Transistoren N401 bis N403 innerhalb des Sicherungsblockes 401 angelegt). Wenn das Sicherungsblockauswahlsignal BS "1" ist, schalten sich die Transistoren N401 bis N403 an, wohingegen, wenn das Signal BS "0" ist, die Transistoren sich abschalten. Eines der Sicherungsblockauswahlsignale BS401 bis BS404 wird in Übereinstimmung mit einer eingegebenen Adresse auf "1" gesetzt und die Informationen aus einer der Sicherungsschaltungen, die zu dem ausgewählten Sicherungsblock der Sicherungsblöcke 401 bis 404 gehören, werden ausgegeben.
Die Sicherungsschaltung 408 enthält zwei Sicherungen 409-AR und 409-BR. Die Sicherungen 409-AR und 409-BR sind nicht nur miteinander, sondern auch mit dem Drain des Transistors N403 an einem Ende verbunden. Die Sicherung 409-AR ist mit der Stromzufuhr Vdd an dem anderen Ende und die Sicherung 409-BR ist mit der Masse an dem anderen Ende verbunden. Wenn ein redundantes Zellenfeld (wie z. B. 208 oder 209) für einen ausgewählten Speicherblock benutzt wird, wird die Sicherung 409- BR getrennt und die Sicherungsschaltung 408 gibt "1" als das redundante Auswahlsignal YPR aus. Wenn kein redundantes Zellenfeld (wie z. B. 208 oder 209) benutzt wird, wird die Sicherung 409-AR getrennt und die Sicherungsschaltung 408 gibt "0" aus.
Die Sicherungsschaltung 406 hat die Sicherungen 409-A1 und 409-B1 und die Sicherungsschaltung 407 hat die Sicherungen 409-A2 und 409-B2. Diese Sicherungen sind gemeinsam mit den Drains der Transistoren N401 und N402 an einem Ende verbunden. Die Sicherungen 409-A1 und 409A2 sind auch mit den gemeinsamen Knoten der Sicherungen 409-AR und 409-BR an dem anderen Ende und die Sicherungen 409-B1 und 409-B2 mit der Masse an dem anderen Ende verbunden.
Weiterhin sind die Gates der Transistoren N401 bis N403 mit der Blockauswahlschaltung 405 und ihre Drains mit jeder Ausgabesignalleitung von IORED1, IORED2 und YPR verbunden. Wenn z. B. der Speicherblock 101 durch eine Adresse ausgewählt wird, gibt die Blockauswahlschaltung 405 "1" als das Sicherungsblockauswahlsignal BS401 aus, so dass sich die Transistoren N401 bis N403 innerhalb des Sicherungsblockes 401 einschalten, um die Informationen auszugeben, die in dem Sicherungsblock 401 gespeichert sind. Wenn ein anderer Sicherungsblock, wie z. B. der Sicherungsblock 402, ausgewählt wird, schalten sich die Transistoren N401 bis N403 des Sicherungsblockes 401 ab und die Informationen, die in dem Sicherungsblock 402 gespeichert sind, werden ausgegeben.
Wenn z. B. sich fehlerhafte Zellen in dem normalen Zellenfeld 201 befinden, speichert die redundante Bestimmungsschaltung 120 "01" als das redundante Positionssignal IORED. In diesem Fall werden die Sicherungen 409-B2, 409-A1 und 409-BR getrennt. Wenn das Sicherungsblockauswahlsignal BS401 ausgewählt wird (bei einem "1"-Wert), gibt die redundante Bestimmungsschaltung 120 "0", "1" und "1" als die Signale IORED1, IORED2 bzw. YPR aus.
Wenn keine Ersetzung mit einem redundanten Zellenfeld für den ausgewählten Speicherblock erforderlich ist, kann weiterhin die redundante Bestimmungsschaltung 120 "0", "0" und "0" als die Signale IORED1, IORED2 bzw. YPR ausgeben. Dies kann erreicht werden, indem nur die Sicherung 409-AR unterbrochen wird, ohne irgendwelche anderen Sicherungen (409-B1, 409-A1, 409-B2 und 409-A2) zu unterbrechen. Demzufolge kann der Sicherungsunterbrechungsschritt verkürzt werden.
Es ist zu beachten, dass die Reihenanordnung der Sicherungen (409-A1/409-B1, 409-A2/409-B2 und 409-AR/409-BR) in 4 unerwünscht sein kann, da solch ein Aufbau eine Kurzschlussbedingung zwischen der Stromzufuhr Vdd und der Masse vor den redundanten Informationen darstellt, die in den Sicherungsschaltungen (406, 407 und 408) gespeichert sind. Um diese Anordnung zu überwinden, kann jede Sicherungsschaltung einen Transistor aufweisen, der in den Kurzschlussstrompfad (in 4 nicht gezeigt) eingebracht wird.
Wenn ein fehlerhaftes normales Zellenfeld zu ersetzen ist, gibt auf diese Weise die Sicherungsschaltung 408 der redundanten Bestimmungsschaltung 120 "1" als das redundante Auswahlsignal YPR an den redundanten Positionsdecoder 130 aus und geben die Sicherungsschaltungen 406 und 407 der redundanten Bestimmungsschaltung 120 2-Bit-Signale IORED1 und IORED2 (gemeinsam als IORED in 1 gezeigt) aus, die die Position eines fehlerhaften Zellenfeldes in einem ausgewählten Speicherblock bestimmen. Der redundante Positionsdecoder 130 konvertiert die empfangenen IORED-Signale in Vier-Bit-Defektpositionssignale IOSEL0 bis IOSEL3 (gemeinsam als IOSEL in 1 gezeigt), bei dem eines der vier Bits auf "1" eingestellt wird. Die konvertierten Vier-Bit-Defektpositionssignale IOSEL0 bis IOSEL3 werden an die R/N-Umschalteinstellschaltung 140 ausgegeben.
5 ist ein Schaltdiagramm, das ein Beispiel eines Schaltaufbaus des redundanten Positionsdecoders 130 zeigt. Dies ist ein Beispiel, bei dem der Decoder 130 Defektpositionssignale IOSEL0 bis IOSEL3 erhält, indem er die Zwei-Bit-Auswahlsignale IORED1 und IORED2 empfängt.
Der redundante Positionsdecoder 130 von 5 enthält Inverter 501 und 502 und AND-Gates 503 bis 506. Die Inverter 501 und 502 empfangen die Signale IORED1 bzw. IORED2 als Eingaben. Die AND-Gates 503 bis 506 empfangen das Signal YPR als eine Eingabe und jedes hat einen Eingang, der mit den in der Zeichnung einkreisten Knoten verbunden ist. Wenn die Signale IORED2 und IORED1 "0" bzw. "1" sind und das Signal YPR "1" ist, gibt der Inverter 502 "1" aus. Diese Werte erlauben dem redundanten Positionsdecoder 130, "0010" als die Defektpositionssignale IOSEL3 bis IOSEL0 auszugeben, indem die Ausgabe des AND-Gates 504 auf "1" und die Ausgaben der AND-Gates 503, 505 und 506 auf "0" eingestellt werden.
Der Fachmann würde erkennen, dass der Decoder von 5 logische niedrigen Signale in Antwort auf sich widersprechende logische Signale erzeugt. Selbstverständlich kann solch eine Schaltung abgeändert werden, um 3-Eingangs-AND-Gates zu benutzen, bei denen jedes AND-Gate das YPR-Signal als eine Eingabe empfängt, wobei die beiden anderen Eingänge mit einem von den angezeigten Knoten verschiedenen Knoten verbunden sind.
6 ist ein Schaltdiagramm, das einen Aufbau der R/N-Umschalteinstellschaltung 140 zeigt. Dies ist ein Beispiel, bei dem die Schaltung 140 die redundanten Vier-Bit-Positionssignale IOSEL0 bis IOSEL3 und das redundante Auswahlsignal YPR empfängt und die Vier-Bit-Bitleitungsumschaltsignale DSW0 bis DSW3 ausgibt.
Die R/N-Umschalteinstellschaltung 140 enthält vier p-leitende Transistoren 601 bis 604, die miteinander in Reihe geschaltet sind. Das Massesignal "0" wird dem Drain des Transistors 601 und das redundante Auswahlsignal YPR wird der Source des Transis tors 604 zugeführt. Die Gates der Transistoren 601 bis 604 empfangen jeweils die Defektpositionssignale IOSEL0 bis IOSEL3, die durch den redundanten Positionsdecoder 130 dekodiert werden.
Wenn ein Defektpositionssignal (wie z. B. IOSEL0 bis IOSEL3) "1" ist, schaltet sich der entsprechende Transistor (601 bis 604) ab, wohingegen, wenn ein Defektpositionssignal (wie z. B. IOSEL0 bis IOSEL3) "0" ist, sich der entsprechende Transistor (601 bis 604) einschaltet. Wenn z. B. keine Ersetzung mit einem redundanten Zellenfeld (wie z. B. 208) für den Speicherblock 101 erforderlich ist, ist das redundante Auswahlsignal YPR "0" und sind die Defektpositionssignale IOSEL0 bis IOSEL3 "0000". Die Transistoren 601 bis 604 schalten sich ein und geben "0000" als die Bitleitungsumschaltsignale DSW0 bis DSW3 aus.
Wenn sich fehlerhafte Speicherzellen in dem normalen Zellenfeld 201 befinden, so dass die fehlerhaften Speicherzellen durch ein redundantes Zellenfeld (wie z. B. 208) ersetzt werden müssen, ist das redundante Auswahlsignal YPR "1" und sind die Defektpositionssignale IOSEL0 bis IOSEL3 "0100". Das heißt, IOSEL0, IOSEL2 und IOSEL3 werden auf "0" und IOSEL1 wird auf "1" gesetzt. Demzufolge schaltet sich der Transistor 602 ab und schalten sich die Transistoren 601, 603 und 604 ein.
Da das Bitleitungsschaltsignal DSW0 mit dem Massepotential "0" über den Transistor 601 (der angeschaltet ist) verbunden ist, wird das Signal DSW0 auf "0" eingestellt. Da weiterhin das Bitleitungsumschaltsignal DSW1 mit dem redundanten Auswahlsignal YPR verbunden ist, das (über die Transistoren 603 und 604, die eingeschaltet sind) auf "1" eingestellt ist, wird das Signal DSW1 auf "1" eingestellt. Die Bitleitungsschaltsignale DSW2 und DSW3 werden ähnliche auf "1" eingestellt. Daher wird "0111" als die Bitleitungsschaltsignale DSW0 bis DSW3 ausgegeben.
Die so konvertierten Bitleitungsschaltsignale DSW0 bis DSW3 werden an die R/N-Schaltschaltung 150 ausgegeben, um die Schaltrichtungen der Schalter SW0 bis SW3 zu steuern, die in die R/N-Schaltschaltung 150 eingebaut sind. Auf Grund dieser Bitlei tungsschaltsignale DSW0 bis DSW3 schaltet die R/N-Schaltschaltung 150 und verbindet drei der 4-Bit-Ausgänge von den normalen Zellenfeldern und ein Bit von einem redundanten Zellenfeld zu den vier Leitungen I/O0 bis I/O3 innerhalb des Eingabe/Ausgabeabschnittes 160.
Wie oben beschrieben, kann die in 6 gezeigte R/N-Umschalteinstellschaltung 140 die Bitleitungsschaltsignale DSW mit einem einfachen Schaltungsaufbau bei hoher Geschwindigkeit erzeugen. Durch Abschalten eines der Transistoren, die die Reihe der Einstellschaltungen bilden, kann "0" auf alle Bitleitungsschaltsignale DSW auf einer Seite des ausgeschalteten Transistors (die linke Seite in 6) eingestellt werden und es kann "1" auf alle Signale DSW auf der anderen Seite des abgeschalteten Transistors (die rechte Seite von 6) eingestellt werden.
7 ist ein Schaltdiagramm, das teilweise einen bestimmten Aufbau der R/N-Schaltschaltung 150 und des Eingabe-/Ausgabebereiches 160 zeigt. Dies ist ein Bereich, bei dem die Ausgänge der Bitleitungen BL2 bis BL4 (214 bis 216) zwischen den Eingabe/Ausgabesignalleitungen I/O2 und I/O3 (701 und 702) des Eingabe-/Ausgabeabschnittes 160 geschaltet werden.
In 7 enthält der Eingabe-/Ausgabeabschnitt 160 Eingabe-/Ausgabeschaltungen 703 und 704. Die Dateneingabe-/-ausgabeschaltungen 703 und 704 verbinden verstärkte Ausgaben der R/N-Schaltschaltung 150 mit den Eingabe-/Ausgabesignalleitungen I/O2 und I/O3 (701 und 702).
Die R/N-Schaltschaltung 150 enthält die folgenden Bauteile. Die Bezugsziffern 705 und 706 bezeichnen Datenverstärker, die Daten der Bitleitungen BL2 und BL3 verstärken, die mit den normalen Zellenfeldern (wie z. B. 202 oder 203) verbunden sind; 707 bezeichnet einen Datenverstärker, der Daten von dem redundanten Zellenfeld (wie z. B. 208) auf der Bitleitung BL4 verstärkt; 708 und 709 bezeichnen NAND-Gates; P701 bis P704 bezeichnen p-leitende Transistoren; N701 bis N704 bezeichnen n-leitende Transistoren und 710 und 711 bezeichnen Inverter. Die Ausgaben der Speicherzellen werden vorübergehend durch Leseverstärker (nicht gezeigt) verstärkt und dann an die Datenverstärker 705 bis 707 über die Bitleitungen 214 bis 216 angelegt.
Die Source und die Drain jedes n-leitenden Transistors (N701 bis N704) werden jeweils mit denen jedes p-leitenden Transistors (P701 bis P704) verbunden. Zusätzlich wird ein Inverter (710 und 711) zwischen dem Gate jedes n-leitenden Transistors (N701 bis N707) und dem jedes entsprechenden p-leitenden Transistors (P701 bis P704) eingefügt, wobei gegenseitig Signale angelegt werden, die komplementär zueinander sind. Der sich daraus ergebende Aufbau bildet zwei als 710 und 713 gezeigte Schalter. So genannte "Umschaltgates" werden durch n-leitende Transistoren (N701 bis N704) und ihre entsprechenden p-leitenden Transistoren (P701 bis 704) mittels der Inverter (710 und 711) gebildet. Ein erstes Umschaltgate 714 wird durch die Transistoren N701 und P701, ein zweites Umschaltgate 715 wird durch die Transistoren N702 und P702, ein drittes Umschaltgate 716 wird durch die Transistoren N703 und P703 und ein viertes Umschaltgate 717 wird durch die Transistoren N704 und P704 gebildet.
Das erste und das dritte Umschaltgate 714 und 716 schalten bei ihrer Source-Drain-Schaltung ab, wenn die Ausgaben der NAND-Gates 708 und 709 "0" sind, und sie schalten ein, wenn die Ausgaben der NAND-Gates "1" sind. Umgekehrt schalten das zweite und vierte Transfergate 715 und 717 bei ihrer Source-Drain-Schaltung ab, wenn die Ausgaben der NAND-Gates 708 und 709 "1" sind, und sie schalten sich an, wenn die Ausgaben der NAND-Gates "0" sind.
In 7 werden zwei Umschaltgates (714/715 oder 716/717) mit einer einzelnen Dateneingabe-/-ausgabeschaltung (703 oder 704) verbunden und eines der beiden Umschaltgates eines Paares soll sich einschalten. Demzufolge wird einer der beiden Datenverstärker (705/706 oder 706/707) ausgewählt. Eine alternative Betrachtungsweise dieses Aufbaus ist es, dass eine von zwei Bitleitungen (214/215 oder 215/216) so ausgewählt wird, dass die Daten der ausgewählten Bitleitung an eine einzelne Eingabe/Ausgabeleitung I/O (701 oder 702) ausgegeben werden können.
Als Nächstes wird der Betrieb der R/N-Schaltschaltung 150 beschrieben werden.
Zuerst wird der Zustand beschrieben werden, bei dem kein redundantes Zellenfeld (wie z. B. 208 oder 209) benutzt wird und das redundante Auswahlsignal YPR somit auf "0" gesetzt ist. In diesem Fall können die Bitleitungsschaltsignale DSW (DSW0 bis DSW3) auf einen beliebigen Zustand gesetzt werden.
Jedes der NAND-Gates 708 und 709, das "0" als das redundante Auswahlsignal YPR empfängt, gibt "1" aus. Daher schalten sich die Umschaltgates 714 und 716 ein und die Umschaltgates 715 und 717 ab. Demzufolge werden die Daten auf den Bitleitungen BL2 und BL3 (214 und 215) jeweils an die Eingabe-/Ausgabeleitungen I/O2 und I/O3 (701 und 702) entsprechend über die Datenverstärker 705 und 706, die Umschaltgates 714 und 716 und die Datenausgabeschaltungen 703 und 704 ausgegeben.
Als Nächstes wird der Fall beschrieben, bei dem fehlerhafte Zellen in einem normalen Zellenfeld (wie z. B. 203 oder 207) vorliegen, das mit der Bitleitung BL3 verbunden ist, und ein solches Feld mit einem redundanten Zellenfeld (wie z. B. 208 oder 209) ersetzt werden muss. In diesem Fall ist das redundante Auswahlsignal YPR "1" und die Bitleitungsschaltsignale DSW2 und DSW3 sind "0" bzw. "1 ".
Das NAND-Gate 708, das "0" als das Bitleitungsschaltsignal DSW2 empfängt, gibt "1" aus. Demzufolge schaltet sich das Umschaltgate 714 ein und das Gate 715 ab. Daher werden die Daten auf der Bitleitung BL2 (214) an die Eingabe-/Ausgabeleitung I/O2 (701) ausgegeben.
Weiterhin gibt das NAND-Gate 709, das eine "1" als das Bitleitungsschaltsignal DSW3 und eine "1" als das redundante Auswahlsignal YPR empfängt, "0" aus. Daher schaltet sich das Umschaltgate 717 ein und das Gate 716 ab. Demzufolge werden die Daten auf der Bitleitung BL4 (216) an die Eingabe-/Ausgabeleitung I/O3 (702) ausgegeben. Wenn, wie oben beschrieben, fehlerhafte Zellen auf der Bitleitung BL3 (215) vorliegen, wird das Schalten so durchgeführt, dass die Ausgabe des Datenverstärkers 707, das heißt die Daten von einem redundanten Zellenfeld (wie z. B. 208 oder 209), an die Eingabe-/Ausgabeleitung I/O3 (702) ausgegeben wird, ohne dass die Ausgabe des Datenverstärkers 706 genutzt wird.
Als Nächstes wird der Fall beschrieben, bei dem fehlerhaften Zellen in dem normalen Zellenfeld (wie z. B. 202 oder 206) vorliegen, das mit der Bitleitung BL2 verbunden ist, und solch ein Feld mit einem redundanten Zellenfeld (wie z. B. 208 oder 209) ersetzt werden muss. In diesem Fall ist das redundante Auswahlsignal YPR "1" und sind die Bitleitungsschaltsignale DSW2 und DSW3 "1" bzw. "1".
Beide NAND-Gates 708 und 709, die "1" als die Bitleitungsschaltsignale DSW2 und DSW3 empfangen, geben "0" aus. Daher schalten sich die Umschaltgates 715 und 717 ein und die Gates 714 und 716 ab. Daher werden die Daten auf den Bitleitungen BL3 und BL4 (215 und 216) an die Eingabe-/Ausgabeleitungen I/O2 und I/O3 (701 und 702) ausgegeben.
Wenn fehlerhafte Zellen auf der Bitleitung BL2 (214) vorliegen, kann das Schalten damit so durchgeführt werden, dass die Daten von dem Datenverstärker 706 an die Eingabe-/Ausgabeleitung I/O2 ausgegeben werden, ohne dass die Daten von dem Datenverstärker 705 benutzt werden.
Unter nochmaligem Bezug auf die 1 bis 7, wird der Betrieb des ersten Ausführungsbeispiels noch einmal betrachtet. Die Positionsinformation einer fehlerhaften Zelle wird in der redundanten Bestimmungsschaltung 120 auf der Basis eines Speicherblockes gespeichert. Eine Adresse wird zugeführt und die Position eines Speicherblockes (101 bis 104), auf das durch das Adresssignal zugegriffen wird, wird bestimmt. Dann wird die Positionsinformation der fehlerhaften Zelle in dem Speicherblock, auf den zugriffen wird, von der redundanten Bestimmungsschaltung 120 ausgegeben, und die R/N-Schaltschaltung 150 bewirkt einen Schaltvorgang, der die Ausgabe einer fehlerhaften Zelle durch Einschließen der Ausgabe einer redundanten Zelle umgeht.
Selbst wenn dort eine einzelne fehlerhafte Zelle in jedem Speicherblock (101 bis 104) auftritt, können daher solche fehlerhaften Zellen mit einem redundanten Zellenfeld (wie z. B. 208 oder 209) ersetzt werden. Wenn z. B. die normalen Zellenfelder 201 und 205 fehlerhaft sind, können sie umgangen werden, indem die redundanten Zellenfeld 208 und 209 benutzt werden. Wenn die normalen Zellenfelder 201 und 207 fehlerhaft sind, können sie auch alternativ umgangen werden, indem die redundanten Zellenfelder 208 und 209 benutzt werden. Indem ein normales Zellenfeld in vier Speicherblöcke unterteilt wird, kann ein einzelnes fehlerhaftes Zellenfeld durch einen Speicherblock ersetzt werden, was bedeutet, dass vier fehlerhafte Zellenfelder in dem bestimmten Beispiel von 1 und 2 umgangen werden können. Natürlich ist die Anzahl der Speicherblöcke nicht auf vier begrenzt, sondern kann geeignet erhöht oder verringert werden. Da redundante Schaltungen in der Reihenrichtung mit dem oben beschriebenen redundanten Spaltenverfahren benutzt werden, können ferner zwei oder mehr fehlerhafte Speicherzellen in verschiedenen normalen Zellenfeldern auch ersetzt werden.
Da sich die Speicherblöcke (101 bis 104) sich gemeinsam die R/N-Schaltschaltung 150 teilen, kann weiterhin die Schaltungsgröße im Vergleich mit dem Aufbau, bei dem eine R/N-Schaltschaltung für jeden Speicherblock bereitgestellt wird, signifikant verringert werden.
Weiterhin wird die R/N-Umschalteinstellschaltung 140 aus Transistorschaltern so gebildet, dass ein normales Zellenfeld (wie z. B. 200 bis 207) mit einem redundanten Zellenfeld (wie z. B. 208 bis 209) auf Grund von Software geschaltet werden kann. Daher besteht keine Notwendigkeit, eine Sicherungsschaltung und eine R/N-Schaltschaltung je Speicherblock bereitzustellen. Daher können die Schaltungsgröße und die Anzahl der Sicherungen verringert werden, deren Größe größer als die der Transistoren ist, und somit kann die Chipfläche verringert werden.
Weiterhin wird die Positionsinformation eines fehlerhaften Zellenfeldes gespeichert, während sie in eine binäre Zahl kodiert ist, so dass die Anzahl von Sicherungen weiter verringert werden kann. Somit kann der Sicherungstrennschritt (Sicherungsprogrammie rung) zusätzlich zu der Verringerung der Chipfläche verkürzt werden. Darüber hinaus muss nur eine Sicherung unterbrochen werden, die das redundante Auswahlsignal speichert, wenn ein redundantes Zellfeld nicht benutzt wird, so dass der Sicherungstrennschritt weiter verkürzt werden kann.
Bei den herkömmlichen Beispielen wird eine Anzahl von Bitleitungsschaltsignalen, die an eine R/N-Schaltschaltung zuzuführen sind, durch Schieben an ein Schieberegister gesetzt, oder sie werden an Steuerspeicherzellen Bit für Bit gesetzt. Daher verbraucht der Einstellvorgang sehr viel Zeit, wodurch die Speicherzugriffszeit für Lesen/Schreiben erhöht wird. Bei dem ersten Ausführungsbeispiel wird eine Anzahl von Bitleitungsschaltsignalen (DSW) innerhalb einer kurzen Zeitspanne durch die R/N-Umschalteinstellschaltung 140, bei der die Transistoren in Reihe miteinander geschaltet sind, gemeinsam erzeugt und parallel ausgegeben. Wenn die Werte, die das Bitleitungsschalten bestimmen, eingestellt werden, kann daher dieses Ausführungsbeispiel wesentlich mehr Zeit als das herkömmliche Beispiel einsparen.
8 ist ein Schaltdiagramm, das eine R/N-Umschalteinstellschaltung nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Bei diesem Ausführungsbeispiel enthält jeder der Speicherblöcke 101 bis 104 acht normale Zellenfelder und ein einzelnes redundantes Zellenfeld. Daher empfängt eine R/N-Umschalteinstellschaltung 140 Acht-Bit-Defektpositionssignale IOSEL0 bis IOSEL7 von einem redundanten Positionsdecoder 130 und ein redundantes Auswahlsignal YPR von einer redundanten Bestimmungsschaltung 120. In Abhängigkeit von verschiedenen Eingaben gibt die R/N-Umschalteinstellschaltung des zweiten Ausführungsbeispiels Acht-Bit-Leitungsschaltsignale DSW0 bis DSW7 aus.
Die R/N-Umschalteinstellschaltung 140 nach diesem Ausführungsbeispiel enthält acht Einstellschaltungen 800 bis 807. Jede der Einstellschaltungen 800 bis 807 hat drei Schaltschaltungen 808-n1 bis 808-n3 (mit n = 0 bis 7) und fünf Anschlüsse 810-a, -b, -c, -d und -e. Der Anschluss 810-a einer Einstellschaltung 802 wird mit dem Anschluss 810-c einer angrenzenden Einstellschaltung verbunden. Der Anschluss 810-a der Ein stellschaltung 800 wird mit der Masse verbunden. Der Anschluss 810-c einer Einstellschaltung wird mit dem Anschluss 810-a einer angrenzenden Einstellschaltung verbunden. Der Anschluss 810-c der Einstellschaltung 807 wird mit der redundanten Bestimmungsschaltung 120 verbunden, um das redundante Auswahlsignal YPR zu empfangen.
Die Anschlüsse 810-b und 810d von jeder der Einstellschaltungen 800 bis 807 werden mit der Masse bzw. der Stromzufuhr verbunden und empfangen logische "0"- bzw. "1"-Pegel. Weiterhin wird der Anschluss 810-e mit dem redundanten Positionsdecoder 130 verbunden, um ein Defektpositionssignal IOSEL zu empfangen.
Weiterhin wird der Anschluss 810-c von jeder der Einstellschaltungen 800 bis 807 mit der R/N-Schaltschaltung 150 so verbunden, dass die Schaltung 150 die logischen Pegel an den Anschlüssen 810-c als die Bitleitungsschaltsignale DSW0 bis DSW7 ausgibt.
Die Schaltschaltungen 808-n0 bis 808-n3 von jeder der Einstellschaltungen (800 bis 807) werden nach Eingabe eines Signalpegels an den Anschluss 810-e geschaltet. Wenn z. B. an dem Anschluss 810-e eine Einstellschaltung (800 bis 807) "0" eingestellt ist, schalten sich die Schalter 808-n1 bis 808-n3 aus und schaltet sich der Schalter 808-n2 ein. Diese bestimmte Antwort wird in der Einstellschaltung 802 in 8 dargestellt. Wenn an dem Anschluss 810-e eine Einstellschaltung (800 bis 807) "1" eingestellt ist, schalten sich die Schalter 808-n1 und 808-n3 ein und schaltet sich der Schalter 808-n2 aus, wodurch der Anschluss 808-a solch einer Einstellschaltung (800 bis 807) auf "0" und sein Anschluss 808-c auf "1" eingestellt wird. Diese besondere Antwort ist in der Einstellschaltung 803 von 8 dargestellt.
Da, wie in 8 gezeigt, der Anschluss 810-a der Einstellschaltung 800 auf dem linken äußersten Ende mit der Masse verbunden ist, kann der Schalter 808-01 (nicht gezeigt) in der Einstellschaltung 800 weggelassen werden. Da ferner, wie in 8 gezeigt, der Anschluss 810-c der Einstellschaltung 807 auf dem rechten äußersten Ende das redundante Auswahlsignal YPR empfängt, kann der Schalter 808-73 (nicht gezeigt) in solch einer Einstellschaltung auch weggelassen werden.
Als Nächstes wird der Betrieb der R/N-Umschalteinstellschaltung 140 nach dem Ausführungsbeispiel von 8 beschrieben werden.
Im Folgenden wird ein Fall beschrieben werden, bei dem keine Ersetzung mit einem redundanten Zellenfeld erforderlich ist (das heißt ein Fall, bei dem das redundante Auswahlsignal YPR "0" ist und die Defektpositionssignale IOSEL0 bis IOSEL7 "00000000" sind). In diesem Fall schalten sich die Schalter 808-n1 und 808-n3 in jeder der Einstellschaltungen 800 bis 807 aus und schaltet sich der Schalter 808-n2 ein. Somit wird an den Anschlüssen 810-a und 810-c von jeder Einstellschaltung (800 bis 807) "0" eingestellt, wodurch die Bitleitungsschaltsignale DSW0 bis DSW7 auf "00000000" eingestellt werden.
Im Folgenden wird ein Fall beschrieben, bei dem die fehlerhaften Zellen in einem normalen Zellenfeld auftreten, das mit einer Bitleitung BL3 verbunden ist, und dieses normale Zellenfeld mittels eines redundanten Zellenfeldes umgangen wird. In diesem Fall ist das redundante Auswahlsignal YPR "1" und die Defektpositionssignale IOSEL0 bis IOSEL7 sind "00010000". Daher schalten sich die Schalter 808-31 und 808-33 der Einstellschaltung 803 ein und der Schalter 808-32 aus. Gleichzeitig schalten sich die Schalter 808-n1 und 808-n3 in jeder anderen Einstellschaltungen 800 bis 802 und 804 bis 807 aus und schaltet sich der Schalter 808-n2 ein. Demzufolge wird an dem Anschluss 810-a der Einstellschaltung 803 "0" und an seinem Anschluss 810-c "1" eingestellt. Die Anschlüsse 810-c der Einstellschaltungen 800 bis 802 (das heißt die Bitleitungsschaltsignale DSW0 bis DSW2) bleiben bei dem "000"-Wert.
Da der Schalter 803-33 sich einschaltet, wird gleichzeitig an dem Anschluss 810-c der Einstellschaltung 803 "1" eingestellt. Demzufolge wird das Bitleitungsschaltsignal DSW3 unmittelbar auf "1" eingestellt. Da das redundante Auswahlsignal YPR auch "1" ist, wird weiterhin das Bitleitungsschaltsignal DSW7 auch unmittelbar auf "1" eingestellt. Da an dem Anschluss 810-c der Einstellschaltung 803 "1" eingestellt ist, stellt weiterhin die Einstellschaltung 804 das Bitleitungsschaltsignal DSW4 auch "1" ein. Der logische Pegel "1" wird ähnlich auf die Einstellschaltungen 805, 806 und 807 ausgebreitet, wodurch die Bitleitungsschaltsignale DSW5 bis DSW7 auf "1" eingestellt werden. Weiterhin wird der logische Pegel "1" des redundanten Auswahlsignals YPR ähnlich auf die Einstellschaltungen 807, 806 und 805 ausgebreitet, wodurch auch die Bitleitungsschaltsignale DSW4 bis DSW7 auf "1" eingestellt werden.
Somit wird der logische Pegel "1" gleichzeitig sowohl von der Seite der Einstellschaltung 803 als auch von der Eingabeseite des redundanten Auswahlsignals YPR an die Bitleitungsschaltsignale DSW4 bis DSW7 zugeführt. Daher können die Bitleitungsschaltsignale DSW4 bis DSW7 mit einer höheren Geschwindigkeit als bei der herkömmlichen Anordnung und dem ersten Ausführungsbeispiel aktiviert werden. Demzufolge kann die R/N-Schaltschaltung 150 mit einer höheren Geschwindigkeit geschaltet werden, wodurch dann wieder verhindert wird, dass die Speicherzugriffszeit zunimmt, selbst wenn die redundanten Zellen in der Spaltenrichtung angeordnet sind.
9 zeigt ein Beispiel eines detaillierten Schaltdiagramms der Einstellschaltungen 802 bis 806 und 800 und 807 von B.
Bei der Einstellschaltung 801 von 9 bezeichnen die Bezugsziffern P900 und P901 p-leitende Transistoren, bezeichnen N900 und N901 n-leitende Transistoren und bezeichnet 900 einen Inverter. Die Source-Drain-Pfade der Transistoren N900 und P900 sind parallel miteinander verbunden. Die gemeinsamen Knoten der Transistoren N900 und P900 werden jeweils mit den Anschlüssen 810-a und 810-c verbunden. Das Gate des Transistors P900 wird mit dem Anschluss 810-e verbunden und das Gate des Transistors N900 wird über den Inverter 900 mit dem Anschluss 810-e verbunden. Die Transistoren N900 und P900 und der Inverter 900 bilden den Schalter 808-n2.
Wenn an dem Anschluss 810-e "0" eingestellt ist, sind die Gates der Transistoren N900 und P900 auf "1" bzw. "0" eingestellt, was bewirkt, dass die Transistoren N900 und P900 sich einschalten und jeweils denselben logischen Pegel an den Anschlüssen 810-a und 810-c einstellen. Wenn an dem Anschluss 810-e "1" eingestellt ist, werden die Ga tes der Transistoren N900 und P900 auf "0" bzw. "1" eingestellt, was bewirkt, dass die Transistoren N900 und P900 sich ausschalten. Dies isoliert die Anschlüsse 810-a und 810-c voneinander mit einem hohen Impedanzpfad, was erlaubt, dass die Anschlüsse auf verschiedene logische Pegel getrieben werden können.
Der Drain des Transistors N901 wird mit dem Anschluss 810-a, seine Source mit dem Anschluss 810b und sein Gate mit dem Anschluss 810-e verbunden. Der Transistor N901 bildet somit den Schalter 808-n1. Wenn an dem Anschluss 810-e "0" eingestellt ist, schaltet sich der Transistor N901 aus. Wenn an dem Anschluss 810-e "1" eingestellt ist, schaltet sich der Transistor N901 ein, wodurch derselbe logische Pegel an beiden Anschlüssen 810-a und 810-b eingestellt wird. Da der Anschluss 810-b mit der Masse verbunden ist, wird der Anschluss 810-a auf den logischen Pegel "0" eingestellt.
Der Drain des Transistors P901 wird mit dem Anschluss 810-c, sein Source mit dem Anschluss 810-d und sein Gate mit dem Anschluss 810-e über den Inverter 900 verbunden. Der Transistor P901 bildet somit den Schalter 808-n3. Wenn an dem Anschluss 810-e "0" eingestellt ist, schaltet sich der Transistor P901 aus. Wenn an dem Anschluss 810-e "1" eingestellt ist, schaltet sich der Transistor P901 ein, wodurch derselbe logische Pegel an beiden Anschlüssen 810-c und 810-d eingestellt wird. Da der Anschluss 810-d mit der Stromzufuhr verbunden ist, wird der Anschluss 810-c auf den logischen Wert "1" eingestellt.
Wenn die Transistoren N900 und P900 sich einschalten, schalten sich somit die Transistoren N901 und P901 aus, und wenn die Transistoren N900 und P900 sich ausschalten, schalten sich die Transistoren N901 und P901 ein. Wenn an dem Anschluss 810-e "0" eingestellt wird, wird demzufolge derselbe logische Pegel an den Anschlüssen 810-a und 810-b eingestellt, wohingegen, wenn an dem Anschluss 810-e "1" eingestellt wird, an dem Anschluss 810-a "0" und an dem Anschluss 810-c "1" eingestellt wird.
Die Einstellschaltung 800 wird auch in einem detaillierten Schaltdiagramm in 9 beschrieben. Die Einstellschaltung 800 von 9 hat einen Aufbau, der im Wesentli chen der der Einstellschaltung 801 ist, außer dass der Transistor N901 entfernt wurde. Da der Anschluss 810-a der Einstellschaltung 800 mit der Masse verbunden ist, führt die Schaltung 800 denselben allgemeinen Betrieb wie die Einstellschaltung 801 durch.
9 stellt weiterhin ein detailliertes Schaltdiagramm der Einstellschaltung 807 dar. Die Einstellschaltung 807 von 9 hat einen Aufbau, der identisch zu dem der Einstellschaltung 801 ist, außer dass der Transistor P901 entfernt wurde. Da der Anschluss 810-c der Einstellschaltung 807 mit dem redundanten Auswahlsignal YPR verbunden ist, führt die Schaltung 807 denselben Betrieb wie die Einstellschaltung 801 durch.
In diesem Ausführungsbeispiel werden somit eine Anzahl von Einstellschaltungen 800 bis 807 miteinander über die Anschlüsse 810-a und 810-c in Reihe geschaltet. In einer Einstellschaltung (800 bis 807) kann ein Anschluss 810-a von seinem entsprechenden Anschluss 810-c getrennt werden, während die anderen Anschlüsse miteinander verbunden sind. Zusätzlich kann für die getrennten Anschlüsse 810-a und 810-c an dem Anschluss 810-a ein zweiter logischer Wert "0" und an dem Anschluss 810-c ein erster logischer Wert "1" eingestellt werden. Demzufolge können die Bitleitungsschaltsignale (DSW), die mit diesen getrennten Anschlüssen verbunden sind, augenblicklich auf die erwünschten logischen Pegel eingestellt werden.
Wenn beim zweiten Ausführungsbeispiel der Anschluss 810-a in einer Einstellschaltung von dem Anschluss 810-c getrennt wird, können die sich ergebenden "0"-Werte durch "0"-Werte erzeugt werden, die sich von zwei verschiedenen Knoten nähern. Insbesondere wird sich der "0"-Wert von dem Anschluss 810-a in der Einstellschaltung 800 und auch von dem Anschluss 810-a in der Einstellschaltung ausbreiten, bei der der Anschluss 810-a von dem Anschluss 810-c getrennt ist. Daher können die Bitleitungsschaltsignale DSW innerhalb einer kürzeren Zeit als in dem Fall, an dem "0" nur von dem Anschluss 810-a der Einstellschaltung 800 ausgebreitet wird, auf "0" eingestellt werden.
Wenn der Anschluss 810-a in dem zweiten Ausführungsbeispiel von dem Anschluss 810-c in einer Einstellschaltung getrennt wird, werden weiterhin die sich ergebenden "1 "-Werte durch "1 "-Werte erzeugt, die sich von zwei verschiedenen Knoten nähern. Insbesondere wird der "1 "-Wert sich vom Anschluss 810-c in der Einstellschaltung 807 (das YPR-Signal) und auch vom Anschluss 810-c in der Einstellschaltung ausbreiten, bei der der Anschluss 810-a von dem Anschluss 810-c getrennt ist. Daher können die Bitleitungsschaltsignale DSW innerhalb einer kürzeren Zeit als in dem Fall, bei dem sich "1" nur von dem redundanten Signalleitungsanschluss YPR ausbreitet, auf "1" gesetzt werden.
Daher können die Bitleitungsschaltsignale DSW auf die gewünschten logischen Pegel mit einer höheren Geschwindigkeit als bei der herkömmlichen Anordnung und dem ersten Ausführungsbeispiel gesetzt werden. Demzufolge kann die R/N-Schaltschaltung 150 mit einer höheren Geschwindigkeit geschaltet werden, was wiederum verhindert, dass die Speicherzugriffszeit erhöht wird, selbst wenn die redundanten Zellen in der Spaltenrichtung angeordnet sind.
Ein dritte Ausführungsbeispiel wird nun beschrieben. Bei diesem Ausführungsbeispiel enthält jeder Speicherblock (101 bis 104) 32 normale Zellenfelder und ein einzelnes redundantes Zellenfeld.
10 ist ein Blockdiagramm, das einen Aufbau einer redundanten Bestimmungsschaltung 120 nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die redundante Bestimmungsschaltung 120 enthält Sicherungsblöcke 1001 bis 1004 und eine Blockauswahlschaltung 1005, die einen Sicherungsblock aus diesen Sicherungsblöcken auswählt. Die Blockauswahlschaltung 1005 gibt Sicherungsblockauswahlsignale BS1001 bis BS1004 aus, die jeweils einen Sicherungsblock auswählen.
Die Sicherungsblöcke 1001 bis 1004 entsprechen jeweils den Speicherblöcken 101 bis 104. Wenn z. B. der Speicherblock 101 durch eine Adresse ausgewählt wird, bewirkt die redundante Bestimmungsschaltung 120, dass die Blockauswahlschaltung 1005 das Blockauswahlsignal BS1001 auf "1" setzt, so dass der Sicherungsblock 1001 ausgewählt wird. Wenn der Speicherblock 1002 durch eine Adresse ausgewählt wird, bewirkt ferner die redundante Bestimmungsschaltung 120, dass die Blockauswahlschaltung 1005 das Sicherungsblockauswahlsignal BS1002 auf "1" setzt, so dass der Sicherungsblock 1002 ausgewählt wird.
Jeder Sicherungsblock enthält fünf Sicherungsschaltungen 1006 bis 1010 und eine einzelne Sicherungsschaltung 1011. Die Sicherungsschaltung 1011 gibt dieses redundante Auswahlsignal YPR aus, das anzeigt, ob oder ob nicht redundante Zellen für Zellen in dem Speicherblock benutzt werden, der durch eine Adresse ausgewählt wurde. Wenn redundante Zellen benutzt werden, ist das redundante Auswahlsignal YPR "1" und andernfalls ist das Signal YPR "0".
Weiter speichern die Sicherungsschaltungen 1006 bis 1010 in der Form einer binären Zahl die Position eines Feldes unter den 32 normalen Zellenfeldern, das fehlerhaft ist (auf Grund einer oder mehrerer fehlerhafter Zellen). Das fehlerhafte Feld kann dann durch ein redundantes Feld ersetzt werden. Die redundante Bestimmungsschaltung 120 gibt redundante binäre Fünf-Bit-Positionssignale IORED1, IORED2, IORED4, IORED8, IORED16 von den Sicherungsschaltungen aus, wobei IORED1, IORED2, IORED4, IORED8, IORED16 jeweils den Sicherungsschaltungen 1006, 1007, 1008, 1009 und 1010 entsprechen. Das redundante Auswahlsignal YPR wird von der Sicherungsschaltung 1011 an einen redundanten Positionsdecoder 130 ausgegeben.
11 stellt die Beziehung zwischen der Position eines fehlerhaften Zellenfeldes, das zu ersetzen ist, den entsprechenden redundanten Positionssignalen IORED und dem redundanten Auswahlsignal YPR dar.
12 ist ein Blockdiagramm, das die RIN-Umschalteinstellschaltung (wie z. B. 140) nach dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Die RIN-Umschalteinstellschaltung 140 dieses Ausführungsbeispiels enthält 32 Einstellschaltungen 1200 bis 1231 und eine Einstellsteuerschaltung 1232. In diesem Fall werden die 32 Ein stellschaltungen (1200 bis 1231) in vier Einstellblöcke 1234 bis 1237 geteilt, so dass die Bitleitungsschaltsignale (DSW0 bis DSW31) auf einer Einstellblockbasis eingestellt werden können. Zum Beispiel kann der Einstellblock 1234 die Bitleitungsschaltsignale DSW0 bis DSW7, kann der Einstellblock 1235 die Bitleitungsschaltsignale DSW8 bis DSW15, kann der Einstellblock 1236 die Bitleitungsschaltsignale DSW16 bis DSW23 und kann der Einstellblock 1237 die Bitleitungsschaltsignale DSW24 bis DSW31 setzen.
Die R/N-Umschalteinstellschaltung 140 von 12 empfängt die 32 Defektpositionssignale IOSEL0 bis IOSEL31 von dem redundanten Positionsdecoder 130 und das redundante Auswahlsignal YPR von der redundanten Bestimmungsschaltung 120 und gibt die vier Acht-Bit-Gruppen von Bitleitungsschaltsignalen DSW0 bis DSW7, DSW8 bis DSW15, DSW16 bis DSW23 und DSW24 bis DSW31 aus.
Die R/N-Umschalteinstellschaltung 140 konvertiert Defektpositionssignale IOSEL0 bis IOSEL31, bei denen nur Bits, die einem fehlerhaften Zellenfeld entsprechen, "1" sind, in Bitleitungsschaltsignale DSW0 bis DSW31, bei denen alle Bits, die signifikanter als das fehlerhafte Zellenfeldbit sind, auf "1" gesetzt werden.
13 ist ein Begriffsdiagramm einer Einstellschaltung 1300, wie sie z. B. als die Teile 1200 bis 1231 in 12 beschrieben sind. 14 beschreibt Schaltdiagrammbeispiele für die Einstellschaltungen (1200 bis 1231) der Einstellblöcke (1234 bis 1237) von 12. Wie in 13 gezeigt, hat jede der Einstellschaltungen 1300 drei Schalter 1301-n1 bis 1301-n3 (wobei n = 0 bis 31). Zusätzlich enthält jede Einstellschaltung 1300 sieben Anschlüsse 1302-a, -b, -c, -d, -e, -f und -g.
In den 13 und 14 ist der Anschluss 1302-a mit dem Anschluss 1302-c der angrenzenden Einstellschaltung verbunden und es ist der Anschluss 1302-a der Einstellschaltung 1200 mit der Masse verbunden. Der Anschluss 1302-c ist mit dem Anschluss 1302-a einer angrenzenden Einstellschaltung verbunden und es ist der Anschluss 1302-c der Einstellschaltung 1231 mit der redundanten Bestimmungsschaltung 120 so verbunden, dass der Anschluss 1302-c das redundante Auswahlsignal YPR empfängt.
Die Anschlüsse 1302-b und 1302-d von jeder der Einstellschaltungen 1200 bis 1231 sind mit der Masse bzw. der Stromzufuhr verbunden und empfangen so den logischen Pegel "0" bzw. "1 ". Weiterhin ist der Anschluss 1302-e mit dem redundanten Positionsdecoder 130 verbunden, um ein Defektpositionssignal (IOSEL0 bis IOSEL31) zu empfangen.
Weiterhin sind die Anschlüsse 1302-c der Einstellschaltungen 1200 bis 1231 mit der R/N-Schaltschaltung 150 so verbunden, dass die Anschlüsse 1302-c ihre logischen Pegel an die R/N-Schaltschaltung 150 als die Bitleitungsschaltsignale DSW0 bis DSW31 ausgeben.
Wie oben beschrieben, hat jeder der Einstellschaltungen 1200 bis 1231 die drei Schalter 1301-n1 bis 1301-n3. Jede der Schalter 1301-n1, 1301-n2 und 1301-n3 schaltet sich nach den Signalpegeln ein und aus, die jeweils von den Anschlüssen 1302-f 1302-e und 1302-g eingegeben werden. Wenn z. B. der Anschluss 1302-e einer Einstellschaltung 1300 "0" ist, schaltet sich der Schalter 1301-n2 ein, um die Anschlüsse 1302-a und 1302-c auf den gleichen logischen Pegel einzustellen. Wenn der Anschluss 1302-e "1" ist, schaltet sich der Schalter 1301-n2 ab, was es erlaubt, die Anschlüsse 1302-a und 1302-c auf zwei verschiedene logische Pegel einzustellen.
Wenn weiterhin der Anschluss 1302-f "1" ist, schaltet sich der Schalter 1301-n1 ein, um die Anschlüsse 1302-a und 1302-b auf den gleichen logischen Pegel einzustellen, wohingegen, wenn der Anschluss 1302-f "0" ist, sich der Schalter 1301-n1 ausschaltet. Da in diesem Ausführungsbeispiel der Anschluss 1302-b mit der Masse verbunden ist, wird der Anschluss 1302-a auf "0" gesetzt, wenn der Schalter 1301-n1 sich einschaltet.
Wenn weiterhin der Anschluss 1302-g "0" ist, schaltet sich der Schalter 1301-n3 ein, um die Anschlüsse 1302-c und 1302-d auf den gleichen logischen Pegel zu bringen, wohingegen, wenn der Anschluss 1302-g "1" ist, der Schalter 1301-n3 sich ausschaltet. Da der Anschluss 1302-d mit der Stromzufuhr in diesem Ausführungsbeispiel verbunden ist, wird der Anschluss 1302-c auf "1" gestellt, wenn der Schalter 1301-n3 sich einschaltet.
Da der Anschluss 1302-a der Einstellschaltung 1200 (die sich an der "niedrigsten" Position befindet) mit der Masse verbunden ist, kann der Schalter 1301-01 in solch einer Einstellschaltung weggelassen werden. Der detaillierte Aufbau der Einstellschaltung 1200 ist gleich dem in 9 gezeigten.
Da ferner dem Anschluss 1302-c der Einstellschaltung 1231 (die sich auf der "höchsten" Position befindet) ein redundantes Auswahlsignal YPR zugeführt wird, kann der Schalter 1301-313 in solcher einer Einstellschaltung weggelassen werden. Der detaillierte Aufbau der Einstellschaltung 1231 ist gleich dem in 9 gezeigten.
Unter Bezug auf 14 wird weiterhin der Anschluss 1302-g von jeder der Einstellschaltungen 1201 bis 1207 über einen Inverter 1400 mit dem Anschluss 1302-e verbunden und gesteuert, um durch ein invertiertes Signal an dem Anschluss 1302-e ein- und ausgeschaltet zu werden. Der Anschluss 1302-f von jeder der Einstellschaltungen 1224 bis 1231 wird mit dem Anschluss 1302-e verbunden und gesteuert, um durch dasselbe Signal, das an den Anschluss 1302-e angelegt wird, ein- und ausgeschaltet zu werden.
Die 14 stellt detaillierte Schaltdiagramme dar, die die Einstellschaltungen 1208 bis 1223, die Einstellschaltungen 1201 bis 1207 und die Einstellschaltungen 1224 bis 1230 zeigen. Diese Schaltungen werden aus Bauteilen gebildet, die ähnlich zu denen der in 9 gezeigten Schaltung sind. In diesem Umfang werden ähnliche Bereiche nicht beschrieben werden.
Drei besondere Anordnungen der Einstellschaltungen werden in 14 als Teil 1401, 1402 und 1403 bezeichnet. Die Einstellschaltung 1401 (auch als 1217 gezeigt) kann als Einstellschaltungen 1208 bis 1223 verwendet werden. Die Einstellschaltung 1402 (auch als 1201 gezeigt) kann als Einstellschaltungen 1201 bis 1207 verwendet werden. Die Einstellschaltungen 1403 (auch als 1225 gezeigt) können als Einstellschaltungen 1224 bis 1230 verwendet werden.
Die Einstellschaltung 1401 enthält einen p-leitenden Transistor P1400 und einen n-leitenden Transistor N1400, die durch Signale gesteuert werden, die an den Anschlüssen 1302-g bzw. 1302-f angelegt werden. Die Transistoren P1400 und N1400 werden somit durch Signale gesteuert, die verschieden von dem Signal sind, das an dem Anschluss 1302-e angelegt wird.
Die in 14 gezeigte Einstellschaltung 1402 hat einen n-leitenden Transistor N1400 mit einem Gate, das mit dem Anschluss 1302-f verbunden ist und somit durch ein Signal ein- und ausgeschaltet wird, das verschieden von dem Signal ist, das an dem Anschluss 1302-e angelegt wird. Die Einstellschaltung 1402 enthält auch einen p-leitenden Transistor P1400 mit einem Gate, das über den Inverter 1400 mit dem Anschluss 1302-e verbunden ist. Somit wird der Transistor P1400 durch das Signal ein- und ausgeschaltet, das an dem Anschluss 1302-e angelegt wird.
Die in 14 gezeigte Einstellschaltung 1403 enthält einen p-leitenden Transistor P1400 mit einem Gate, das mit dem Anschluss 1302-g verbunden ist und somit durch ein Signal ein- und ausgeschaltet wird, das verschieden von dem ist, das an dem Anschluss 1302-e angelegt wird. Die Einstellschaltung 1403 enthält auch einen n-leitenden Transistor 1400 mit einem Gate, das mit dem Anschluss 1302-e verbunden ist und somit durch dasselbe Signal ein- und ausgeschaltet wird, das an den Anschluss 1302-e angelegt wird.
15a ist ein Schaltdiagramm einer Einstellsteuerschaltung, wie z. B. 1232. 15b zeigt eine Wahrheitstafel für solch eine Schaltung.
Die Einstellsteuerschaltung 1232 wird dahin ausgelegt, Steuersignale zum Setzen des logischen Pegels von entweder dem Anschluss 1302-a oder 1302-c gemeinsam auf der Basis eines Einstellblockes (1234 bis 1237) auszugeben. Die Einstellsteuerschaltung 1232 erzeugt die Steuersignale durch Dekodieren der redundanten Positionssignale IORED8 und IORED16 und gibt die erhaltenen Steuersignale in der Form von "V-Einstellungs"-Signalen BVS2 bis BVS4 und "G-Einstellungs"-Signalen BGS1 bis BGS3 aus.
Wie in 15a gezeigt, kann die Einstellsteuerschaltung 1232 Inverter 1501 und 1502 und NAND-Gates 1503 bis 1506 enthalten.
Das NAND-Gate 1503 empfängt Signale, die durch Invertieren der redundanten Positionssignale IORED8 und IORED16 erhalten werden, indem die entsprechenden Inverter 1501 und 1502 als ein Eingang und das redundante Auswahlsignal YPR als ein anderer Eingang benutzt werden. In Abhängigkeit von den Eingaben erzeugt das NAND-Gate 1503 das logische NAND dieser Signale und liefert damit das V-Einstellungssignal BSV2 und das G-Einstellungssignal BGS1.
Das NAND-Gate 1504 empfängt die Ausgabe des Inverters 1501 als eine Eingabe und das redundante Auswahlsignal YPR als eine andere Eingabe und erzeugt das logische NAND dieser Eingaben als das V-Einstellungssignal BVS3 und das G-Einstellungssignal BGS2.
Das NAND-Gate 1505 empfängt die Ausgabe des NAND-Gates 1506 als eine Eingabe und das redundante Auswahlsignal YPR als eine andere Eingabe. Das NAND-Gate 1506 empfängt die redundanten Positionssignale IORED8 und IORED16 als Eingaben. Das NAND-Gate 1505 erzeugt somit das V-Einstellungssignal BVS4 und das G-Einstellungssignal BGS3.
Der Fachmann erkennt, dass der Decoder von 15a darauf angewiesen ist, dass im Widerspruch stehende logische Signale einen niedrigen logischen Wert ergeben. Selbstverständlich kann das NAND-Gate 1503 ein NAND-Gate mit drei Eingängen sein, das das YPR-Signal als einen Eingang und die angezeigten Knoten als die anderen Eingänge empfängt.
15b zeigt die Wahrheitstafel, die eine Beziehung zwischen den redundanten Positionssignalen IORED8 und IORED16, den V-Einstellungssignalen BVS2 bis BVS4 und den G-Einstellungssignalen BGS1 bis BGS3 anzeigt.
Die V-Einstellungssignale BVS2 bis BVS4 sind mit den Anschlüssen 1302-g der Einstellblöcke 1235 bis 1237 verbunden, um gemeinsam die Anschlüsse 1302-c in den entsprechenden Einstellschaltungen auf "1" zu setzen. Wenn z. B. ein fehlerhaftes Zellenfeld mit einer der Bitleitungen BL8 bis BL15 (die dem Einstellblock 1235 entsprechen) verbunden ist, wird ein "1" immer auf den Anschlüssen 1302-c der höheren Einstellblöcke 1236 und 1237 eingestellt. Daher werden die Schalter 1301-n3 eingeschaltet, indem sowohl das V-Einstellungssignal BVS3 als auch BVS4 auf "0" eingestellt werden, so dass die Anschlüsse 1302-c der Einstellschaltungen 1216 bis 1231 mit ihren Anschlüssen 1302-d verbunden sind, wodurch die Anschlüsse 1302-c auf "1" gesetzt werden. Mit diesem Vorgang können die Bitleitungsschaltsignale DSW16 bis DSW30 gemeinsam mit einer hohen Geschwindigkeit auf "1" gesetzt werden, ohne dass diese Signale einzeln von dem redundanten Auswahlsignalanschluss YPR eingestellt werden müssen, der sich an der höchsten Position (das heißt mit der Einstellschaltung 1231 verbunden) befindet.
Die G-Einstellsignale BGS1 bis BGS3 werden mit den Anschlüssen 1302-f der Einstellblöcke 1234 bis 1236 verbunden, um gemeinsam jeweils die Anschlüsse 1302-a auf "0" zu setzen. Wenn z. B. ein fehlerhaftes Zellenfeld mit einer der Bitleitungen BL16 bis BL23 (die dem Einstellblock 1236 entsprechen) verbunden wird, wird immer eine "0" an den Anschlüssen 1302-a der niedrigeren Einstellblöcke 1234 und 1235 eingestellt. Daher werden die Schalter 1301-n1 durch Setzen der beiden G-Einstellsignale BGS1 und BGS2 auf "1" eingeschaltet, so dass die Anschlüsse 1302-a der Einstellschaltungen 1201 bis 1215 mit ihren Anschlüssen 1302-b verbunden sind. Da die Anschlüsse 1302-b auf "0" eingestellt sind, sind die Anschlüsse 1302-a auf "0" eingestellt. Mit diesem Vor gang können die Bitleitungsschaltsignale DSW0 bis DSW15 gemeinsam mit einer hohen Geschwindigkeit auf "0" eingestellt werden, ohne dass diese Signale einzeln von der Einstellschaltung 1200 eingestellt werden müssten, die sich in der niedrigsten Position befindet.
Als Nächstes wird der Betrieb der R/N-Umschalteinstellschaltung 1400 in Verbindung mit den 12 bis 15b beschrieben.
Im Folgenden wird der Fall beschrieben, bei dem keine Ersetzung mit einem redundanten Zellenfeld erforderlich ist. In solch einem Fall ist das redundante Auswahlsignal YPR "0" und alle Defektpositionssignale IOSEL0 bis IOSEL31 sind "0".
Mit YPR und den IOSEL0- bis IOSEL31-Signalen bei "0" sind, wie in 15b gezeigt, die V-Einstellsignale BVS2 bis BVS4 und die G-Einstellsignale BGS1 bis BGS3 "1". Daher werden die Anschlüsse 1203-a der Einstellblöcke 1234 bis 1237 gemeinsam auf "0" gesetzt, was wiederum alle Bitleitungsschaltsignale DSW0 bis DSW23 auf "0" setzt.
Da alle Defektpositionssignale IOSEL24 bis IOSEL31 der Einstellschaltungen 1224 bis 1231 des Einstellblockes 1237 "0" sind, werden weiterhin die Anschlüsse 1302-a dieser Einstellschaltungen (1224 bis 1231) mit ihren entsprechenden Anschlüssen 1302-c verbunden. Weiterhin wird der Anschluss 1302-c der Einstellschaltung 1223 auf "0" eingestellt und dies wird nicht nur zu dem Anschluss 1302-a der Einstellschaltung 1224, sondern auch zu den Einstellschaltungen 1225, 1226 usw. von einem zu dem anderen verbreitet. Weiterhin wird das redundante Auswahlsignal YPR auch auf "0" gesetzt, und dies wird auf ähnliche Weise nicht nur zu dem Anschluss 1302-a der Einstellschaltung 1231, sondern auch zu den Einstellschaltungen 1230, 1229 usw. von einem zu dem anderen verbreitet. Da schließlich "0" auf allen Anschlüssen 1302-a und 1302-c der Einstellschaltungen 1224 bis 1231 eingestellt wird, werden wiederum alle Bitleitungsschaltsignale DSW24 bis DSW31 auf "0" eingestellt.
Als Nächstes wird im Folgenden ein Fall beschrieben, bei dem fehlerhafte Zellen in einem normalen Zellenfeld vorliegen, das mit der Bitleitung BL3 verbunden ist und bei dem das normale Zellenfeld mittels eines redundanten Zellenfeldes ersetzt wird. In solch einem Fall ist YPR-Signal "1" und das Defektpositionssignal IOSEL3 "1". Die anderen Defektpositionssignale IOSEL0 bis IOSEL2 und IOSEL4 bis IOSEL31 sind „0".
In diesem Fall werden, wie in 15b gezeigt, alle V-Einstellsignale BVS2 bis BVS4 auf "0" und alle G-Einstellsignale BGS1 bis BGS3 auf "0" gesetzt. Daher werden die Anschlüsse 302-c der Einstellblöcke 1235 bis 1237 gemeinsam auf "1" gesetzt, wodurch wiederum all die Bitleitungsschaltsignale DSW8 bis DSW31 auf "1" gesetzt werden.
Da weiterhin die Defektpositionssignale IOSEL0 bis IOSEL7 "00010000" sind, wird ein IOSEL3-Signal mit einem "1 "-Wert an die Einstellschaltung 1203 angelegt werden. Dies bewirkt, dass der Anschluss 1203-a der Einstellschaltung 1203 von seinem entsprechenden Anschluss 1302-c getrennt wird. Bei den übrigen Einstellschaltungen (1200 bis 1202 und 1204 bis 1207) wird der Anschluss 1302-a mit seinem entsprechenden Anschluss 1302-c verbunden. Da weiterhin der Anschluss 1302-a der Einstellschaltung 1200 "0" ist, wird dieser logische Pegel nicht nur an den Anschluss 1302-c der Einstellschaltung 1200, sondern auch an die Einstellschaltungen 1201, 1202 usw. von einem zum anderen verbreitet. Weiterhin wird der Anschluss 1302-c der Einstellschaltung 1208 auf "1" eingestellt und dieser logische Pegel wird nicht nur an den Anschluss 1302-a der Einstellschaltung 1208, sondern auch an die Einstellschaltungen 1207, 1206 usw. von einem zu dem anderen verbreitet. Demzufolge werden die Anschlüsse 1302-c der Einstellschaltungen 1200 bis 1202 auf "0" und die Anschlüsse 1302-c der Einstellschaltungen 1203 bis 1207 auf "1" eingestellt. Daher werden entsprechend die Bitleitungsschaltsignale DSW0 bis DSW7 auf "00011111" eingestellt.
Als Nächstes wird ein Fall beschrieben, bei dem fehlerhafte Zellen in dem normalen Zellenfeld vorliegen, das mit der Bitleitung BL9 verbunden ist und bei dem diese Zellen mittels eines redundanten Zellenfeldes ersetzt werden. In solch einem Fall ist das re dundante Auswahlsignal YPR "1" und das Defektpositionssignal IOSEL9 "1". Die übrigen Defektpositionssignale IO5EL0 bis IOSEL8 und IOSEL10 bis IOSEL31 sind "0".
In diesem Fall werden, wie in 15b gezeigt, die V-Einstellsignale BVS4 bis BVS2 auf "001" und die G-Einstellsignale BGS3 und BGS1 auf "001" eingestellt. Daher werden die Anschlüsse 1302-c der Einstellblöcke 1236 und 1237 gemeinsam auf "1" gesetzt. Dies wiederum setzt alle Bitleitungsschaltsignale DSW16 bis DSW31 auf "1". Weiterhin werden die Anschlüsse 1302-a der Einstellschaltungen 1201 bis 1207 in dem Einstellblock 1234 gemeinsam auf "0" gesetzt. Da der Anschluss 1302-a der Einstellschaltung 1207 sich in Verbindung mit seinem Anschluss 1302-c befindet, wird der Anschluss 1302-c der Einstellschaltung S7 auch auf "0" gesetzt. Demzufolge werden alle Bitleitungsschaltsignale DSW0 bis DSW7 auf "0" gesetzt.
Da die Defektpositionssignale IOSEL8 bis IOSEL15 "01000000" sind, wird ein IOSEL9-Signal mit einem "1 "-Wert an die Einstellschaltung 1209 angelegt werden. Dies bewirkt, dass der Anschluss 1302-a der Einstellschaltung 1209 von seinem Anschluss 1302-c getrennt wird. Da weiterhin der Anschluss 1302-a der Einstellschaltung 1207 "0" ist, verbreitet sich dieser logische Pegel nicht nur auf den Anschluss 1302-c der Einstellschaltung 1207, sondern auch auf die Einstellschaltung 1208. Da weiterhin der Anschluss 1302-c der Einstellschaltung 1216 auf "1" eingestellt wird, verbreitet sich dieser logische Pegel nicht nur an dem Anschluss 1302-a der Einstellschaltung 1216, sondern untereinander an die Einstellschaltungen 1215, 1214 usw. Dementsprechend wird der Anschluss 1302-c der Einstellschaltung 1208 auf "0" gesetzt und werden die Anschlüsse 1302-c der Einstellschaltungen 1209 bis 1215 auf "1" gesetzt. Somit werden die Bitleitungsschaltsignale DSW8 bis DSW15 auf "01111111" gesetzt.
Als Nächstes wird ein Fall beschrieben, bei dem fehlerhafte Zellen in einem normalen Zellenfeld vorliegen, das mit der Bitleitung BL29 verbunden ist. Die Zellen des fehlerhaften normalen Zellenfeldes werden mittels eines redundanten Zellenfeldes ersetzt und somit ist das redundante Auswahlsignal YPR "1 ". Zusätzlich ist das Defektpositionssig nal IOSEL29 "1", während die anderen Defektpositionssignale IOSEL0 bis IOSEL28 und IOSEL30 bis IOSEL31 "0" sind.
Wie in 15b gezeigt, werden in diesem Fall die V-Einstellsignale BVS2 bis BVS4 auf "111" und die G-Einstellsignale BGS1 bis BGS3 auf "111" eingestellt. Daher werden die Anschlüsse 1302-a der Einstellblöcke 1234 bis 1236 gemeinsam auf "0" gesetzt. Dies setzt alle Bitleitungssignale DSW0 bis DSW23 auf "0".
Auf Grund der Adresse des normalen Zellenfeldes, das zu ersetzen ist, sind zusätzlich die Defektpositionssignale IOSEL24 bis IOSEL31 "00000100". Auf Grund der IOSEL24- bis IOSEL31-Signale wird der Anschluss 1302-a der Einstellschaltung 1229 von seinem Anschluss 1302-c getrennt. Da ferner der Anschluss 1302-a der Einstellschaltung 1223 "0" ist, wird dieser logische Pegel nicht nur an den Anschluss 1302-c der Einstellschaltung 1223, sondern auch zueinander an die Einstellschaltungen 1224, 1225 usw. verbreitet. Da weiterhin das redundante Auswahlsignal YPR "1" ist, wird der logische Pegel aneinander an die Einstellschaltungen 1231, 1230 usw. verbreitet. Dementsprechend werden die Anschlüsse 1302-c der Einstellschaltungen 1224 bis 1228 auf "0" und die Anschlüsse 1302-c der Einstellschaltungen 1229 bis 1231 auf "1" gesetzt. Damit werden die Bitleitungsschaltsignale DSW24 bis DSW31 auf "00000111" gesetzt.
Wie oben beschrieben, werden die Einstellschaltungen 1200 bis 1231 der R/N-Umschalteinstellschaltung 1400 in vier Einstellblöcke (1234 bis 1237) unterteilt und die Position eines Einstellblockes, bei dem ein fehlerhaftes Zellenfeld auftritt, wird auf Grund der redundanten Positionssignale IORED8 und IORED16 bestimmt. Dann werden die Einstellblöcke, die höher als der bestimmte Einstellblock sind, gemeinsam auf "1" und die Einstellblöcke, die niedriger als der bestimmte Einstellblock sind, gemeinsam auf "0" gesetzt. Selbst wenn die Anzahl der Eingabe-/Ausgabeleitungen I/O erhöht wird, können demzufolge die Bitleitungsschaltsignale DSW0 bis DSW31 mit hoher Geschwindigkeit eingestellt werden.
Während in diesem Ausführungsbeispiel ein Beispiel beschrieben wurde, bei dem kein G-Einstellsignal BGS4 an den Einstellblock 1237 zugeführt wird, kann es so abgewandelt werden, dass ein G-Einstellsignal BGS4 erzeugt und an die Anschlüsse 1302-f der Einstellschaltungen 1224 bis 1231 zugeführt wird. Bei solch einer Anordnung wird das Einstellsignal BGS4 nicht auf Grund der redundanten Positionssignale IORED8 und IORED16 erzeugt, sondern es kann auf solch eine Weise erzeugt werden, dass das Einstellsignal BGS4 auf "1" gesetzt wird, wenn das redundante Auswahlsignal YPR auf "0" gesetzt ist, und es auf "0" gesetzt wird, wenn das Signal YPR "1" ist. Das heißt, dass der Einstellblock 1237 die Bitleitungsschaltsignale DSW24 bis DSW31 ausgibt, die nur "0" sind, wenn das redundante Zellenfeld nicht benutzt wird, und andernfalls kein Fall auftritt, an dem all die Signale DSW24 bis DSW31 auf "0" gesetzt werden.
Während in diesem Ausführungsbeispiel ferner das Beispiel beschrieben wurde, bei dem ein V-Einstellsignal BVS1 nicht dem Einstellblock 1234 zugeführt wurde, kann es so abgeändert werden, dass ein V-Einstellsignal BVS1 erzeugt und den Anschlüssen 1302-g der Einstellschaltungen 1201 bis 1207 zugeführt wird. Bei solch einer Anordnung wird das Einstellsignal BVS1 nicht auf Grund der redundanten Positionssignale IORED8 und IORED 16 erzeugt, sondern es kann auf solch eine Weise erzeugt werden, dass das Einstellsignal BVS1 auf "0" eingestellt wird, wenn das Defektpositionssignal IOSEL0 "1" ist, und dass das Signal BVS1 auf "1" eingestellt wird, wenn das Signal IOSEL0 "0" ist. Das heißt, dass der Einstellblock 1234 die Bitleitungsschaltsignale DSW0 bis DSW7 ausgibt, die nur "1" sind, wenn dort ein fehlerhaftes Zellenfeld in der niedrigsten Bitleitung auftritt, und andernfalls kein Fall auftritt, bei dem alle Signale DSW0 bis DSW7 auf "1" gesetzt werden.
16 ist ein Blockdiagramm, das einen Aufbau eines Hauptbereiches einer Halbleiterspeicheranordnung nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Das vierte Ausführungsbeispiel beschreibt einen Aufbau, bei dem zwei redundante Zellenfelder in einem einzelnen Speicherblock bereitgestellt werden und ein Speicherblock mittels eines Bankschaltsignals ausgewählt wird.
Ein Speicherzellenfeld 1600 in 16 enthält vier Speicherblöcke 1601 bis 1604. Der Speicherblock 1601 hat vier normale Zellenfelder 1605-00 bis 1605-03 und zwei redundante Zellenfelder 1606-01 und 1606-02 und der Speicherblock 1602 hat vier normale Zellenfelder 1605-10 bis 1605-13 und zwei redundante Zellenfelder 1606-11 und 1606-12.
Ein Reihendecoder 1607 dekodiert eine Adresse, die von einer äußeren Vorrichtung empfangen wurde, und aktiviert eine von einer Anzahl von Wortleitungen WL auf eine dem ersten Ausführungsbeispiel ähnliche Art. Allerdings ist die Anzahl von Wortleitungen WL anders als im ersten Ausführungsbeispiel gemeinsam mit den Speicherblöcken (1601 bis 1604) verbunden.
Eine Blockauswahlschaltung 1608 empfängt ein Signal, wie z. B. ein Bankauswahlsignal von einem äußeren Gerät. In Abhängigkeit von den empfangenen Signalen gibt die Blockauswahlschaltung 1608 die Blockauswahlsignale BS1 bis BS4 aus. Die Blockauswahlsignale BS1 bis BS4 sind so, dass bei einem bestimmten Zugriff eines der ausgegebenen Signale "1" ist, während die übrigen "0" sind.
Auswahltransistoren 1609-00 bis 1609-05 und 1609-10 bis 1609-15 werden jeweils zwischen den Zellenfeldern (1605-00 bis 1606-12) und den Bitleitungen BL0 bis BL5 (auch als 1610 bis 1615 gezeigt) bereitgestellt. Die Blockauswahlsignale BS1 bis BS4 wählen einen der Speicherblöcke (1601 bis 1604) aus, wobei sie die Verbindung der Zellenfelder (1605-00 bis 1605-13) mit den Bitleitungen BL0 bis BL5 steuern. Eine Speicherzelle in einem Speicherblock (1601 bis 1604) kann durch ein Blockauswahlsignal (BS1 bis BS4), das "1" ist, und durch eine Wortleitung, die "1" ist, ausgewählt werden. Auf diese Weise können Daten von den ausgewählten Speicherzellen ausgegeben werden.
Eine Redundanz-Bestimmungsschaltung 1615 hat Sicherungsblöcke 1616-a bis 1619-a und 1616-b bis 1619-b. In jedem Sicherungsblock (1616-a bis 1619-b) sind Informationen gespeichert, die anzeigen, ob oder ob nicht für den Speicherblock redundante Zel lenfelder benutzt werden, und die Informationen über die Position der fehlerhaften Zellen, die zu ersetzten sind. Das ist ähnlich dem ersten Ausführungsbeispiel. Anders als bei dem ersten Ausführungsbeispiel wählt die Schaltung 1615 allerdings einen Sicherungsblock (1616-a bis 1619-b) nicht mit einem Signal aus, das durch Dekodieren eines Adresssignals erhalten wurde, sondern es wählt es mit einem Bankschaltsignal aus, das von einem äußeren Gerät zugeführt wurde. Das heißt, dass die Ausgabe dieser Blockauswahlschaltung 1608 nicht nur dazu benutzt wird, die Speicherblöcke (1601 bis 1604), sondern auch die Sicherungsblöcke (1616-a bis 1619-b) auszuwählen.
Weiterhin kann jeder Speicherblock (1601 bis 1604) so aufgebaut sein, dass er zwei Feldgruppen aufweist, wobei jede Gruppe zwei normale Zellenfelder (1605-00/1605-01, 1605-02/1605-03, 1605-10/1605-11, 1605-12/1605-13) und ein redundantes Zellenfeld (1606-01 bis 1606-12) aufweist. Die Sicherungsblöcke (1616-a bis 1619-b) können so aufgebaut sein, dass sie in Zweiergruppen angeordnet sind, wobei die Sicherungsblöcke1616-a bis 1619-a der eine Sicherungsblock von jeder Gruppe und die Sicherungsblöcke 1616-b bis 1619-b der andere Sicherungsblock von jeder Gruppe sind.
Die Redundanz-Bestimmungsschaltung 1615 wählt einen von der Anzahl der Sicherungsblöcke (1616-a bis 1619-b) auf Grund der Blockauswahlsignale BS1 bis BS4 aus und gibt die redundanten Positionssignale (IORED) auf eine dem ersten Ausführungsbeispiel ähnliche Weise aus. Allerdings anders als bei dem ersten Ausführungsbeispiel, wählt die Redundanz-Bestimmungsschaltung 1615 ein Paar der Sicherungsblöcke (1616-a/1616-b, 1617-a/1617-b, 1618-a/1618-b oder 1619-a/1619-b) aus, wenn eines der Blockauswahlsignale BS1 bis BS4 auf "1" gesetzt ist. Das ausgewählte Paar der Sicherungsblöcke stellt die zwei Paare der redundanten Positionssignale IORED bereit.
In 16 sind auch redundante Positionsdecoder 1620-a und 1620-b dargestellt, die zwei Paare von redundanten Positionssignalen IORED dekodieren und zwei Paare von Defektpositionssignalen IOSEL ausgeben. Die zwei Paare der Defektpositionssignale IOSEL werden an die R/N-Umschalteinstellschaltungen 1621-a und 1621-b zugeführt. Der Aufbau von jeder der R/N-Umschalteinstellschaltungen 1621-a und 1621-b ist gleich dem der R/N-Umschalteinstellschaltung 140 in den ersten bis dritten Ausführungsbeispielen.
Die R/N-Umschalteinstellschaltungen 1621-a und 1621-b empfangen die zwei Paare von Defektpositionssignalen IOSEL und erzeugen daraus ein Paar von Bitleitungsschaltsignalen DSW. Die DSW-Signale werden an die R/N-Schaltschaltungen 1622-a und 1622-b angelegt. Die R/N-Schaltschaltungen 1622-a und 1622-b steuern die Schaltrichtungen der Schalter SW0 bis SW3 (1623-0 bis 1623-3) auf Grund der Bitleitungsschaltsignale DSW und verbinden die Zellenfelder mit den entsprechenden Eingabe/Ausgabeleitungen I/O0 bis I/O3 (auch als 1624-0 bis 1624-3 gezeigt), um ein fehlerhaftes Zellenfeld auszuschließen.
Wie oben beschrieben, können die in den ersten bis dritten Ausführungsbeispielen gezeigten R/N-Umschalteinstellschaltungen auch auf einer Halbleiterspeichervorrichtung angewandt werden, die eine Anzahl von redundanten Zellenfeldern in einem einzelnen Speicherblock aufweist, wodurch zu einer weiteren Verbessung der Reparaturrate beigetragen wird. Es ist zu beachten, dass der Gebrauch eines Bankschaltsignals oder dergleichen als ein Blockauswahlsignal es erlaubt, dass die Auswahlsignale für Speicherblöcke und für die Sicherungsblöcke geteilt werden. Zusätzlich verringert solch ein Verfahren die Anzahl von Adresssignalleitungen, die erforderlich sind, um die dargestellten redundanten Kapazitäten bereitzustellen. Demzufolge kann die Anzahl der Dekodierschritte, die der Reihendecoder unternehmen muss, verringert werden, was zu einer signifikanten Verringerung der Schaltungsgröße beiträgt.
Wie oben beschrieben, stellt die vorliegende Endung eine Halbleiterspeichervorrichtung mit normalen Zellenfeldern und redundanten Zellenfeldern bereit. Solch eine Anordnung enthält Defektpositionseinstellmittel, Defektfeldpositionsspeichermittel und Defektpositionsübertragungsmittel. Die Defektpositionseinstellmittel haben eine Anzahl von Einstellschaltungen. Diese Einstellschaltungen, die normalerweise auf den leitenden Zustand eingestellt sind, sind miteinander in Reihe verbunden, ein Ende jeder Einstellschaltung ist mit einem ersten logischen Pegel und das andere Ende mit einem zweiten logischen Pegel verbunden. Die Defektfeldpositionsspeichermittel speichern die Position eines fehlerhaften normalen Zellenfeldes. Die Defektpositionsübertragungsmittel stellen die Informationen über die Defektfeldpositionsspeichermittel den Defektpositionseinstellmitteln bereit. Bei einer Halbleiterspeicheranordnung, die auf diese Weise gebildet wurde, wird eine der Einstellschaltungen gesteuert, um auf Grund der Ausgabe der Defektpositionsüberaagungsmittel getrennt zu werden. Die getrennte Einstellschaltung wird dann von dem fehlerhaften normalen Feld zu einem redundanten Zellenfeld schalten. Wenn ein normales Zellenfeld fehlerhaft ist und mit einem redundanten Zellenfeld getauscht werden muss, kann daher das Schalten mit einer hohen Geschwindigkeit bewirkt werden, ohne die Schaltungsgröße zu vergrößern, selbst wenn die Anzahl der I/O-Leitungen vergrößert wird.
Weiterhin ist zu beachten, dass in den offenbarten Ausführungsbeispielen die Position eines fehlerhaften Feldes auf der Basis einer Anzahl von Reihenblöcken gespeichert werden kann. Zusätzlich können die I/O-Schaltmittel, die zwischen einem normalen Zellenfeld und einem redundanten Zellenfeld schalten, gemeinsam für eine Anzahl von Reihenblöcken benutzt werden. Auf diese Weise kann eine Vorrichtung, die solch eine Redundanz anwendet, in der Größe verkleinert werden.

Claims

Halbleiterspeicheranordnung mit: einer Speicherzellenanordnung (100) mit einer Anzahl von Wortleitungen (WL), einer Anzahl von normalen Bitleitungen (BL), die jeweils jede der Wortleitungen kreuzen, einer Redundanzbitleitung (BL4), die jede der Wortleitungen kreuzt, einer Anzahl von normalen Speicherzellen (200–207), die an verschiedenen Schnittpunkten der Wortleitungen und der normalen Bitleitungen angeordnet sind, und einer Anzahl von Redundanzspeicherzellen (208, 209), die jeweils an einer unterschiedlichen der Wortleitungen und der Redundanzbitleitungen angeordnet sind; einer Anzahl von Eingabe/Ausgabeleitungen (I/O 0–3); einer Schaltschaltung (150), die zwischen der Speicherzellenanordnung und den Eingabe/Ausgabeleitungen angeordnet ist; dadurch gekennzeichnet, dass die Speicherzellenanordnung so in eine Anzahl von Speicherblöcken (101–104) unterteilt ist, dass jeder Speicherzellenblock mindestens eine unterschiedliche der Wortleitungen enthält, und die Schaltschaltung (150) eine elektrische Verbindung zwischen den normalen Bit und den Redundanzbitleitungen und den Eingabe/Ausgabeleitungen so steuert, dass jedesmal, wenn ein Speicherzellenblock mit einer defekten Speicherzelle ausgewählt wird, die übrigbleibende normale Bitleitungen, anders als die normale Bitleitung, die mit der defekten Speicherzelle verbunden ist, die sich in dem momentan ausgewählten Speicherblock befindet, und die Redundanzbitleitungen entsprechend mit den Eingabe/Ausgabeleitungen elektrisch verbunden werden, und so dass, wenn eine der Speicherblöcke, der keine defekte Speicherzelle hat, ausgewählt wird, die normalen Bitlei tungen, anders als die Redundanzbitleitung, entsprechend mit den Eingabe/Ausgabeleitungen verbunden werden.
Halbleiterspeicheranordnung nach Anspruch 1, mit weiterhin: einer Redundanzbestimmungsschaltung (120) zum Speichern der Redundanzauswahlinformation und der Defektpositionsinformation, wobei die Redundanzauswahlinformation anzeigt, ob ein Speicherblock jeweils eine defekte Speicherzelle enthält, wobei die Defektpositionsinformation eine Position einer normalen Bitleitung anzeigt, die mit der defekten Speicherzelle verbunden ist; einer Umschalteinstellschaltung (140), die die Redundanzauswahlinformation und die Defektpositionsinformation empfängt und Schaltsignale zu der Schaltschaltung bereitstellt.
Halbleiterspeicheranordnung nach Anspruch 2, wobei: die Redundanzbestimmungsschaltung eine Anzahl von Sicherungsblöcken (409), die jeweils die Redundanzauswahlinformation und die Defektpositionsinformation für verschiedene der Speicherblöcke speichern, und eine Blockauswahlschaltung (405) zum Auswählen eines dieser Sicherungsblöcke enthält.
Halbleiterspeicheranordnung nach Anspruch 1, mit weiterhin: einer Blockauswahlschaltung (405), die auf ein Blockauswahlsignal antwortet, um einen der Speicherblöcke auszuwählen, und einer Redundanzbestimmungsschaltung (120) zum Speichern einer Anzahl von Positionsdaten, wobei die Positionsdaten jeweils zu den entsprechenden Speicherblöcken zugehören und die Position anzeigen, an der die defekte Speicherzelle in den dazugehörigen Speicherblock auftritt, wobei die Positionsdaten von der Redundanzbestimmungsschaltung in Antwort auf das Blockauswahlsignal ausgelesen werden und die Schaltschaltung (150) in Abhängigkeit von den Positionsdaten, die von der Redundanzbestimmungsschaltung ausgelesen werden, gesteuert wird.
Halbleiterspeicheranordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Positionsdaten jeweils auf eine verschlüsselte Weise gespeichert sind und dass der Halbleiterspeicher ferner einen Redundanzpositionsdekoder (130) zum Dekodieren der Positionsdaten enthält, die aus der Redundanzbestimmungsschaltung ausgelesen werden.