DE10252820A1

DE10252820A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10252820A1
Application number: DE10252820A
Authority: DE
Inventors: Hiroshi Akamatsu
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-12-26
Filing date: 2002-11-13
Publication date: 2003-07-17
Also published as: KR20030055114A; TW574705B; US6728149B2; CN1428788A; JP2003196995A; US20030117872A1

Abstract

Eine Ersatzadressen-Umsetzschaltung (14) nimmt eine Adressenzuweisung zu den Ersatzunterwortleitungen (SSWL0 bis SSWL3) vor, die sich zwischen einer Betriebsart zum Datenschreiben und einer Betriebsart zum Datenlesen von der Adressenzuweisung zu den normalen Unterwortleitungen (NSWL0 bis NSWL3) unterscheidet. Die Daten werden in der Weise geschrieben, daß in den Ersatzwortleitungen (SPWL) vor und nach der Adressenumsetzung entgegengesetzte Datenmuster gespeichert werden. Wenn eine Mehrfachauswahl auftritt, gibt es auf den entsprechenden Bitleitungen eine Datenkollision, so daß die Mehrfachauswahl fehlerfrei erfaßt werden kann.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung mit Ersatzspeicherzellen zum Reparieren eines fehlerhaften Bits. Genauer bezieht sich die Erfindung auf eine Halbleiterspeichervorrichtung, die einen Programmfehler in einem Programm mit einer Fehleradresse genau erfassen kann.
Fig. 24 ist ein Prinzipschaltbild einer Konfiguration eines Hauptteils einer Halbleiterspeichervorrichtung. Die Halbleiterspeichervorrichtung in Fig. 24 enthält eine normale Anordnung 900 mit mehreren in Zeilen und Spalten angeordneten normalen Speicherzellen; eine Ersatzanordnung 902 mit Ersatzspeicherzellen zum Reparieren einer fehlerhaften Speicherzelle in der normalen Anordnung 900; eine Normalzeilen-Auswahlschaltung 904 zum Auswählen einer Speicherzellenzeile in der normalen Anordnung 900 in Übereinstimmung mit einem internen Adressensignal intAD; eine Fehleradressen-Programmschaltung 906 zum Speichern einer Fehleradresse der normalen Anordnung 900 und zum Erzeugen eines Ersatzzeilen- Freigabesignals SRE und zum Angeben einer Ersatz-Speicherzellenzeile der Ersatzanordnung 902, wenn durch das interne Adressensignal intAD eine fehlerhafte Adresse angegeben wird; und eine Ersatzzeilen-Auswahlschaltung 908 zum Ansteuern einer entsprechenden Ersatz-Speicherzellenzeile der Ersatzanordnung 902 auf einen ausgewählten Zustand in Übereinstimmung mit dem Ausgangssignal der Fehleradressen-Programmschaltung 906.
Wenn in die Fehleradressen-Programmschaltung 906 Fehleradressen, die Ersatzspeicherzellen in mehreren Zeilen in der Ersatzanordnung 902 angeben, programmiert sind, werden für die jeweiligen programmierten Fehleradressen Signale erzeugt, die angeben, ob das interne Adressensignal intAD die Fehleradresse angibt, wobei aus der ODER-Operation dieser Signale das Ersatzzeilen-Freigabesignal SRE erzeugt wird. Die Ersatzwortleitungen sind entsprechend den jeweiligen Fehleradressen angeordnet.
Wenn das Ersatzzeilen-Freigabesignal SRE aktiviert wird, werden die Zeilenauswahloperationen durch die Normalzeilen-Auswahlschaltung 904 gesperrt. Wenn die Adresse einer fehlerhaften Speicherzellenzeile in der normalen Anordnung 900 angegeben wird, wird eine Ersatz-Speicherzellenzeile in der Ersatzanordnung 902 auf den ausgewählten Zustand angesteuert. Die fehlerhafte normale Speicherzellenzeile wird durch die Ersatz-Speicherzellenzeile ersetzt und die fehlerhafte Speicherzellenzeile dementsprechend repariert. Die fehlerhafte Speicherzellenzeile wird repariert, um die Produktausbeute zu verbessern.
Neben einer Ersatzzeile zum Reparieren einer fehlerhaften Speicherzellenzeile ist in der Ersatzanordnung 902 eine Ersatzspalte vorgesehen, um eine fehlerhafte Speicherzellenspalte in der normalen Anordnung 900 zu reparieren, indem diese ersetzt wird.
Fig. 25 zeigt die Konfiguration einer Fehleradressen-Programmschaltung, die beispielsweise in JP 11-203888 offenbart ist. In der in Fig. 25 gezeigten Fehleradressen-Programmschaltung 906 wird in Übereinstimmung mit den Zeilenadressenbits RA0 bis RAn und mit den komplementären Zeilenadressenbits /RA0 bis /RAn bestimmt, ob eine Fehleradresse angegeben ist.
Die Fehleradressen-Programmschaltung 906 in Fig. 25 enthält die N-Kanal-MOS-Transistoren TR0 bis TRn, deren Gates jeweils die Zeilenadressenbits RA0 bis RAn empfangen; die N-Kanal- MOS-Transistoren ZTR0 bis ZTRn, deren Gates jeweils die komplementären Zeilenadressenbits /RA0 bis /RAn empfangen; die Sicherungselemente FU0 bis FUn, die zwischen die jeweiligen MOS-Transistoren TR0 bis TRn und einen Bestimmungsknoten 912 geschaltet sind; die Sicherungselemente ZFU0 bis ZFUn, die zwischen die jeweiligen MOS-Transistoren ZTR0 bis ZTRn und den Bestimmungsknoten 912 geschaltet sind; und einen P-Kanal- MOS-Transistor 910 zum Vorladen des Bestimmungsknotens 912 auf einen Pegel der Stromversorgungsspannung Vcc in Übereinstimmung mit einem Vorladeanweisungssignal ZPR. Am Bestimmungsknoten 912 wird das Ersatzzeilen-Freigabesignal SREi erzeugt. Jede Source der MOS-Transistoren TR0 bis TRn und ZTR0 bis ZTRn ist mit einem Masseknoten verbunden.
In der in Fig. 25 gezeigten Fehleradressen-Programmschaltung 906 wird das Sicherungselement, das dem Bit entspricht, das den H-Pegel erreicht, wenn eine Fehleradresse angegeben ist, durch einen Energiestrahl wie etwa durch einen Laserstrahl durchgeschmolzen. Wenn beispielsweise eine Adresse (RA0 . . . RAn) = (100 . . . 01) fehlerhaft ist, werden die Sicherungselemente FU0 und FUn und ZFU1 bis ZFUn-1 durchgeschmolzen.
Wenn es keine Fehleradresse gibt, werden sämtliche Sicherungselemente im nicht durchgeschmolzenen Zustand gehalten. Die Fehleradressen-Programmschaltung ist für jede Ersatzzeile angeordnet, wobei die entsprechende Ersatzzeile (Wortleitung) auf den ausgewählten Zustand angesteuert wird, wenn bei der Auswahl einer Zeile das Ersatzzeilen-Freigabesignal SREi aktiviert wird. Das Ersatzzeilen-Freigabesignal für die Normalzeilen-Auswahlschaltung 904 wird in Übereinstimmung mit der ODER-Operation der Ausgangssignale SREi der für die jeweiligen Ersatzzeilen vorgesehenen Fehleradressen-Programmschaltungen erzeugt.
In einem Vorladezyklus werden die Adressenbits RA0 bis RAn und /RA0 bis /RAn sämtlich auf den L-Pegel eingestellt, wobei ein Entladungsweg des Bestimmungsknotens 912 abgeschaltet und der Bestimmungsknoten 912 durch den MOS-Transistor 910 auf den Pegel einer Stromversorgungsspannung Vcc vorgeladen wird.
Wenn in einer Zeilenauswahloperation eine Fehlerzeilenadresse angegeben wird, besitzt der Bestimmungsknoten 912 keinen Entladeweg, da das dem H-Pegel-Adressenbit entsprechende Sicherungselement durchgeschmolzen ist. Folglich bleibt das Ersatzzeilen-Freigabesignal SREi auf dem H-Pegel, wobei die Ersatzzeilen-Auswahlschaltung 908 aktiviert wird, um die entsprechende Ersatz-Speicherzellenzeile in der Ersatzanordnung 902 auszuwählen.
Das an die Normalzeilen-Auswahlschaltung 904 angelegte Ersatzzeilen-Freigabesignal SRE wird in Übereinstimmung mit dem Ersatzzeilen-Freigabesignal SREi aktiviert, wenn eine Fehleradresse angegeben wird.
Wenn eine von der Fehleradresse verschiedene Adresse angegeben wird, erreicht das Adressenbit, das an das Gate des MOS- Transistors für ein Sicherungselement im nichtdurchgeschmolzenen Zustand von den Sicherungselementen FU0 bis FUn und ZFU0 bis ZFUn angelegt wird, den H-Pegel. Somit wird der Bestimmungsknoten 912 auf den Massespannungspegel entladen und das Ersatzzeilen-Freigabesignal SREi auf den L-Pegel angesteuert, wobei die Normalzeilen-Auswahlschaltung 904 in Übereinstimmung mit einem internen Adressensignal intAD eine normale Speicherzellenzeile auswählt. Das Ersatzzeilen-Freigabesignal SREi ist im inaktiven Zustand und die Ersatzzeilen- Auswahlschaltung 908 bleibt im inaktiven Zustand.
Im Standby-Zyklus wird das Vorladeanweisungssignal ZPR aktiviert und der Bestimmungsknoten 912 auf den Pegel der Stromversorgungsspannung Vcc vorgeladen. Im aktiven Zyklus zum Auswählen einer Speicherzelle ist das Vorladeanweisungssignal ZPR auf dem H-Pegel, wobei der MOS-Transistor 910 nichtleitend bleibt.
Falls die Sicherungselemente beim Programmieren einer Fehleradresse richtig durchgeschmolzen worden sind, erreicht das Ersatzzeilen-Freigabesignal SRE (SREi) je nachdem, ob eine Fehleradresse angegeben ist oder nicht, entweder den Pegel der Stromversorgungsspannung Vcc oder den Massespannungspegel. Somit wird eine fehlerhafte Speicherzelle zuverlässig durch eine Ersatzspeicherzelle ersetzt, um den Fehler zu reparieren.
Falls das Durchschmelzen der Sicherungselemente FU (FU0 bis FUn) oder ZFU (ZFU0 bis ZFUn) nicht erfolgreich war, erreicht das Ersatzzeilen-Freigabesignal SRE (SREi) den L-Pegel, wobei keine Ersatzspeicherzelle ausgewählt wird, selbst wenn eine Fehleradresse angegeben ist. Im Ergebnis wird die fehlerhafte Zeile nicht durch Ersatzspeicherzellen ersetzt und keine Fehlerreparatur vorgenommen. In diesem Fall kann der Programmfehler einer Fehleradresse durch den Test der Produkte vor dem Versand erfaßt werden.
Wenn das Durchschmelzen der Sicherungselemente unvollständig erfolgt, fließt aber ein kleiner Strom über das unvollständig durchgeschmolzene Sicherungselement.
Fig. 26 ist ein Schaltbild eines beispielhaften Sicherungselements in einem unvollständig durchgeschmolzenen Zustand. In Fig. 26 ist ein Sicherungselement FUi unvollständig durchgeschmolzen und noch teilweise verbunden. Wenn unter dieser Bedingung an den entsprechenden MOS-Transistor TRi ein Adressenbit auf dem H-Pegel angelegt wird, fließt ein sehr kleiner Strom I vom Bestimmungsknoten 912 zum Masseknoten.
Wenn die Fehleradresse angegeben wird, läßt der sehr kleine Strom I das Ersatzzeilen-Freigabesignal SRE (SREi) auf einen Zwischenspannungspegel fallen, wobei je nach Spannungspegel des Ersatzzeilen-Freigabesignals die folgenden beiden Fälle verursacht werden: Entweder wird die Ersatzzeilen-Auswahlschaltung 908 aktiviert, um eine Ersatzzeilen-Auswahloperation auszuführen, oder es wird die Normalzeilen-Auswahlschaltung 904 aktiviert, um eine Normalzeilen-Auswahloperation auszuführen. Da eine fehlerhafte Speicherzelle in einigen Fällen repariert worden ist und in anderen Fällen nicht repariert worden ist, tritt in der Operation ein aussetzender Fehler auf. Dieser aussetzende Fehler tritt an einer Fehleradresse auf, so daß er auch über einen Test mit verschiedenen Testmustern erfaßt werden kann.
Wenn ein Ersatzzeilen-Freigabesignal SRE auf einem Zwischenspannungspegel ist, könnten je nach diesem Spannungspegel sowohl die Ersatzzeilen-Auswahlschaltung 908 als auch die Normalzeilen-Auswahlschaltung 904 in den aktivierten Zustand versetzt werden, wodurch eine Mehrfachauswahl (eine mehrfache Auswahl von Wortleitungen) verursacht wird, in der eine fehlerhafte normale Wortleitung und eine Ersatzwortleitung beide auf den ausgewählten Zustand angesteuert werden.
Fig. 27 ist ein Schaltbild der Anordnung der Speicherzellen an einer normalen Wortleitung NWL und an einer Ersatzwortleitung SPWL. In Fig. 27 sind die Bitleitungen BL0, /BL0 bis BLm, /BLm in einer Richtung angeordnet, in der sie die normale Wortleitung NWL und die Ersatzwortleitung SPWL kreuzen. Diese Bitleitungen BL0, /BL0 bis BLm, /BLm liegen in Paaren. Die normalen Speicherzellen NMC sind entsprechend den Kreuzungen der normalen Wortleitung NWL und der Bitleitungen BL0, /BL1, . . . /BLm angeordnet. Die Ersatzspeicherzellen SMC sind entsprechend den Kreuzungen der Ersatzwortleitung SPWL und der Bitleitungen BL0, /BL1, . . ., /BLm angeordnet.
Im allgemeinen sind die Speicherzellen MC in einer Speicherzellenanordnung in einer Matrix von Zeilen und Spalten angeordnet, wobei die mit der normalen Wortleitung verbundenen Speicherzellen MC als normale Speicherzellen NMC verwendet werden, während die mit der Ersatzwortleitung SPWL verbundenen Speicherzellen als Ersatzspeicherzellen SMC verwendet werden. In einer solchen Speicheranordnung sind die Ersatzspeicherzellen SMC und die normalen Speicherzellen NMC in der Weise angeordnet, daß sie ein aufeinanderfolgendes Muster bilden.
Es wird nun der Fall betrachtet, daß unter der Bedingung, daß die fehlerhafte normale Wortleitung NWL in bezug auf die Anordnung der zugeordneten Speicherzellen mit der Ersatzwortleitung SPWL übereinstimmt, gleichzeitig eine fehlerhafte normale Wortleitung NWL und die Ersatzwortleitung SPWL ausgewählt werden. In diesem Fall werden die in den normalen Speicherzellen NMC und in den Ersatzspeicherzellen SMC gespeicherten Daten auf die gleichen Bitleitungen ausgelesen. Außerdem werden in die Ersatzspeicherzellen SMC und in die normalen Speicherzellen NMC Daten auf dem gleichen Logikpegel geschrieben und aus ihnen ausgelesen, wenn eine Mehrfachauswahl auftritt, so daß das Auftreten einer Mehrfachauswahl nicht identifiziert werden kann.
Um die Anwesenheit oder Abwesenheit einer Mehrfachauswahl zu identifizieren, müssen Daten auf verschiedenen Logikpegeln in eine normale Speicherzelle NMC und in eine Ersatzspeicherzelle SMC geschrieben werden. In diesem Fall muß nach dem Programmieren einer Fehleradresse eine fehlerhafte normale Wortleitung NWL zwangsläufig in den ausgewählten Zustand versetzt werden, um ein bestimmtes Datenmuster zu schreiben, und eine Ersatzwortleitung zwangsläufig auf einen ausgewählten Zustand angesteuert werden, um ein Datenmuster von Logikpegeln zu schreiben, das zu dem bestimmten in die fehlerhafte normale Wortleitung NWL geschriebenen Datenmuster entgegengesetzt ist.
Falls eine fehlerhafte Wortleitung und die entsprechende Ersatzwortleitung voneinander verschiedene Muster angeschlossener Speicherzellen besitzen, sind die Speicherzellen an einer Wortleitung mit der Bitleitung BL verbunden und die Speicherzellen an der anderen Wortleitung mit der komplementären Bitleitung /BL verbunden. Somit speichern die normalen und die Ersatzspeicherzellen Daten auf entgegengesetzten Logikpegeln, wenn eine Mehrfachauswahl auftritt, wobei die ausgelesenen Daten den gleichen Logikpegel wie die geschriebenen Daten besitzen, was das Erfassen einer Mehrfachauswahl unmöglich macht.
Somit muß beim Ausführen von Tests durch das Schreiben verschiedener Datenmuster zur Erfassung einer Mehrfachauswahl lediglich eine Fehleradresse gespeichert werden und ein Datenmuster von Logikpegeln, das invers zu dem an die Fehleradresse geschriebenen Datenmuster ist, in die Ersatzwortleitung SPWL geschrieben werden. Mit anderen Worten, in eine Ersatzwortleitung und in die entsprechende fehlerhafte normale Wortleitung müssen Datenmuster mit entgegengesetzten Logikpegeln geschrieben werden. Wenn das Erfassen einer Mehrfachauswahl gleichzeitig mit dem Test zum Erfassen der Anwesenheit eines Speicherzellenleckverlusts durch Speichern verschiedener Datenmustern in den Speicherzellen ausgeführt wird, entsteht ein Problem, daß die Datenmuster eingeschränkt sind und daß die Testdatenmuster beschränkt sind.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die zuverlässig erfassen kann, ob ein Fehleradressenprogramm richtig ausgeführt wird.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem Merkmal der Erfindung wird eine Halbleiterspeichervorrichtung geschaffen, die genau erfassen kann, ob eine Mehrfachauswahl von Wortleitungen auftritt.
Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält: mehrere normale Speicherzellen, die in Zeilen und Spalten angeordnet sind; mehrere normale Wortleitungen, die entsprechend den jeweiligen normalen Speicherzellenzeilen angeordnet sind und mit den normalen Speicherzellen in den jeweiligen Zeilen verbunden sind; mehrere Ersatzspeicherzellen, die in Zeilen und Spalten angeordnet sind, wobei die Spalten mit den normalen Speicherzellen gemeinsam genutzt werden; mehrere Ersatzwortleitungen, die entsprechend den jeweiligen Ersatz-Speicherzellenzeilen angeordnet sind und mit den Ersatzspeicherzellen in den entsprechenden Zeilen verbunden sind; und eine Fehleradressen-Programmschaltung zum Programmieren der Adresse einer fehlerhaften normalen Wortleitung. Diese Fehleradressen-Programmschaltung enthält eine Schaltung zum Erzeugen einer Koinzidenz, die ein Signal angibt, das das Bestimmungsergebnis der Koinzidenz/Nichtkoinzidenz zwischen einer externen Adresse und einer programmierten Fehleradresse angibt.
Ferner enthält die Halbleiterspeichervorrichtung gemäß der Erfindung: eine Wortleitungs-Auswahlschaltung zum Auswählen einer entsprechenden Wortleitung aus mehreren normalen Wortleitungen und einer Ersatzwortleitung in Übereinstimmung mit der externen Adresse und dem Koinzidenzangabesignal; und eine Adressenumsetzschaltung zum Ändern der entsprechenden Beziehung zwischen der externen Adresse und den mehreren Ersatzwortleitungen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Prinzipschaltbild einer Gesamtkonstruktion einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 ein Diagramm einer Art einer Ersatzadressenumsetzung in den in Fig. 1 gezeigten Zeilenauswahlschaltungen;
Fig. 3 ein Prinzipschaltbild einer Konfiguration eines Hauptteils einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 4 ein Prinzipschaltbild einer Konfiguration eines Anordnungsabschnitts in der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der Erfindung;
Fig. 5 ein Schaltbild einer beispielhaften Konfiguration einer in Fig. 3 gezeigten Fehleradressen-Programmschaltung;
Fig. 6 ein Schaltbild einer beispielhaften Konfiguration eines in Fig. 3 gezeigten Decodierers für eine Ersatzhauptwortleitung;
Fig. 7 ein Schaltbild einer beispielhaften Konfiguration eines in Fig. 3 gezeigten Decodierers für eine normale Hauptwortleitung;
Fig. 8 ein Schaltbild einer beispielhaften Konfiguration einer Ersatzadressen-Umsetzschaltung und eines Decodierers für eine Ersatzunterwortleitung, die in Fig. 3 gezeigt sind;
Fig. 9 ein Prinzipschaltbild einer beispielhaften Konfiguration eines Decodierabschnitts eines in Fig. 3 gezeigten Decodierers für eine Ersatzunterwortleitung;
Fig. 10 ein Schaltbild einer beispielhaften Konfiguration eines in Fig. 3 gezeigten Unterworttreibers;
Fig. 11 ein Diagramm der Korrespondenzbeziehung zwischen Ersatzwortleitungen und Zeilenadressen in einer Normalbetriebsart gemäß der zweiten Ausführungsform der Erfindung;
Fig. 12 ein Diagramm der Korrespondenzbeziehung zwischen Ersatzunterwortleitungen und Zeilenadressenbits in einer Testbetriebsart gemäß der zweiten Ausführungsform der Erfindung;
Fig. 13 ein Diagramm der Korrespondenzbeziehung zwischen Unterwortleitungen und normalen Wortleitungen gemäß der zweiten Ausführungsform der Erfindung;
Fig. 14 ein Diagramm von beispielhaften Schreibdatenmustern von normalen Speicherzellen und von Ersatzspeicherzellen gemäß der zweiten Ausführungsform der Erfindung;
Fig. 15 einen Ablaufplan von Operationen in einem Mehrfachauswahl-Erfassungstest gemäß der zweiten Ausführungsform der Erfindung;
Fig. 16 einen Ablaufplan von Operationen in einem Mehrfachauswahltest gemäß einer Abwandlung der zweiten Ausführungsform der Erfindung;
Fig. 17 ein Prinzipschaltbild einer Konfiguration eines Hauptteils einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der Erfindung;
Fig. 18 ein Schaltbild einer beispielhaften Konfiguration einer Signalumsetzschaltung eines Decodierers für eine normale Hauptwortleitung und eines Decodierers für eine Ersatzhauptwortleitung, die in Fig. 17 gezeigt sind;
Fig. 19 einen Ablaufplan von Operationen in einem Mehrfachauswahltest gemäß der dritten Ausführungsform der Erfindung;
Fig. 20 ein Schaltbild einer Konfiguration einer Adressenumsetzschaltung gemäß einer vierten Ausführungsform der Erfindung;
Fig. 21 ein Diagramm der Korrespondenzbeziehung zwischen normalen Wortleitungen und Unterwortleitungen gemäß der vierten Ausführungsform der Erfindung;
Fig. 22 ein Diagramm der in normale Speicherzellen und in Ersatzspeicherzellen geschriebenen Daten und der entsprechenden Auswahl von Wortleitungen gemäß der vierten Ausführungsform der Erfindung;
Fig. 23 ein Diagramm von Signalformen beim Lesen von Speicherzellendaten in der in Fig. 22 gezeigten Konfiguration;
Fig. 24 das bereits erwähnte Prinzipschaltbild eines Hauptteils einer Halbleiterspeichervorrichtung;
Fig. 25 das bereits erwähnte Schaltbild einer beispielhaften Konfiguration einer in Fig. 24 gezeigten Fehleradressen-Programmschaltung;
Fig. 26 das bereits erwähnte Schaltbild eines Programmfehlerzustands in einer herkömmlichen Fehleradressen-Programmschaltung; und
Fig. 27 das bereits erwähnte Schaltbild einer Anordnung von normalen Speicherzellen und von Ersatzspeicherzellen in einer herkömmlichen Speichervorrichtung.

Erste Ausführungsform

Fig. 1 ist ein Prinzipschaltbild der Gesamtkonfiguration der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der Erfindung. Die Halbleiterspeichervorrichtung in Fig. 1 enthält vier Bänke BK0 bis BK3, deren interne Speicherzellenzeilen unabhängig voneinander in den ausgewählten Zustand angesteuert werden können. Die Bänke BK0 bis BK3 enthalten jeweils die normalen Speicheranordnungen NMA0 bis NMA3 mit normalen Speicherzellen, die in Zeilen und Spalten angeordnet sind; die redundanten Speicheranordnungen RMA0 bis RMA3 zum Reparieren fehlerhafter Speicherzellenzeilen in den normalen Speicheranordnungen NMA0 bis NMA3; und die Zeilenauswahlschaltungen RSK0 bis RSK3 zum Auswählen von Wortleitungen entsprechend den adressierten Zeilen in den normalen Speicheranordnungen NMA0 bis NMA3 und in den redundanten Speicheranordnungen RMA0 bis RMA3.
Die Zeilenauswahlschaltungen RSK0 bis RSK3 enthalten die Normalzeilen-Auswahlschaltungen, die entsprechend den jeweiligen normalen Speicheranordnungen NMA0 bis NMA3 vorgesehen sind, und die Ersatzzeilen-Auswahlschaltungen, die entsprechend den jeweiligen redundanten Speicheranordnungen RMA0 bis RMA3 vorgesehen sind. Die redundanten Speicheranordnungen RMA0 bis RMA3 besitzen redundante Speicherzellen (Ersatzspeicherzellen), die in mehreren Zeilen angeordnet sind, bzw. Ersatzwortleitungen, die entsprechend diesen mehreren redundanten Speicherzellenzeilen angeordnet sind. Die Zeilenauswahlschaltungen RSK0 bis RSK3 besitzen die Funktion, in der Testbetriebsart die Adressen der redundanten Zeilen (Ersatzwortleitungen) der redundanten Speicheranordnungen RMA0 bis RMA3 umzusetzen.
Genauer wird, wenn in der Testoperation eine Ersatzwortleitung ausgewählt wird, diese gemäß einer externen Adresse ausgewählt. Um bei der Auswahl der Ersatzwortleitung Daten mit verschiedenem Logikpegel auf die Bitleitungen auszulesen, falls eine Mehrfachauswahl auftritt, wird die Korrespondenzbeziehung zwischen der externen Adresse und der Ersatzwortleitung im Test geändert.
Ferner enthält die Halbleiterspeichervorrichtung einen Taktpuffer 1, der ein externes Taktsignal CLK und ein Taktfreigabesignal CKE, das die Freigabe und Sperrung des internen Taktsignals bestimmt, empfängt; einen Adressenpuffer 3, der die externen Adressenbits A0 bis A10 (A0 bis 10) und ein Bankadressensignal BA empfängt und synchron zu dem internen Taktsignal vom Taktpuffer 1 ein internes Adressensignal erzeugt; einen Steuersignalpuffer 2, der die externen Steuersignale /CS, /RAS, /CAS, /WE und DQMU/L empfängt und synchron zu dem internen Taktsignal vom Taktpuffer 1 ein internes Steuersignal erzeugt; eine Steuerschaltung 4, die das interne Steuersignal in Übereinstimmung mit den Signalen vom Adressenpuffer 3 und vom Steuersignalpuffer 2 über den internen Bus 5 an die ausgewählte Bank überträgt und außerdem das interne Adressensignal vom Adressenpuffer 3 über den internen Bus 5 an die Bänke BK0 bis BK3 überträgt; und einen Eingabe/Ausgabe-Puffer 6, der mit einer ausgewählten Bank dieser Bänke BK0 bis BK3 Daten kommuniziert.
Diese Halbleiterspeichervorrichtung ist eine synchrone Halbleiterspeichervorrichtung, die synchron zum Taktsignal CLK arbeitet, wobei ihr interner Betrieb gemäß den Zuständen der Steuersignale /CS, /RAS, /CAS, /WE und DQMU/L auf der Flanke des Taktsignals CLK bestimmt wird.
Das Signal DQMU/L ist ein Datenmasken-Anweisungssignal, das die Maskierung des Schreibens der Daten des oberen Bytes und der Daten des unteren Bytes anweist und das ein Datenmasken- Anweisungssignal DQMU für das obere Byte und ein Datenmasken- Anweisungssignal DQML für das untere Byte enthält.
Das durch den Adressenpuffer 3 erzeugte interne Adressensignal kann durch einen in der Steuerschaltung 4 vorgesehenen Vordecodierer vordecodiert und an die Bänke BK0 bis BK3 angelegt werden. Alternativ kann das interne Adressensignal vom Adressenpuffer 3 gemäß der Steuerung der Steuerschaltung 5 an die Bänke BK0 bis BK3 übertragen und dort vordecodiert und decodiert werden.
Fig. 2 ist ein Diagramm des Prinzips des Verfahrens zum Erfassen einer Mehrfachauswahl von Wortleitungen in der ersten Ausführungsform der Erfindung. In Fig. 2 ist die normale Wortleitung NWL eine fehlerhafte Wortleitung, die durch die Ersatzwortleitung SPWL0 ersetzt wird. Eine weitere Ersatzwortleitung SPWL1 wird zum Reparieren einer weiteren fehlerhaften normalen Wortleitung durch Ersetzen verwendet. Es wird nun der Fall betrachtet, daß die Wortleitungs-Mehrfachauswahl wegen eines Sicherungsprogrammfehlers auftritt. In diesem Fall werden die Ersatzwortleitung SPWL0 und die fehlerhafte normale Wortleitung NWL gleichzeitig ausgewählt. Somit wird in Übereinstimmung mit einem Adressensignal AD0 sowohl für die Ersatzwortleitung SPWL0 als auch für die normale Wortleitung NWL das gleiche Datenmuster DTP0 geschrieben, wenn eine Mehrfachauswahl der Ersatzwortleitung SPWL0 und der normalen Wortleitung NWL verursacht wird.
Andererseits ist der Ersatzwortleitung SPWL1 eine andere Adresse zugewiesen, wobei für die Ersatzwortleitung SPWL1 ein Datenmuster DPT1 gespeichert wird, das zum Datenmuster DPT0 entgegengesetzt ist. Mit anderen Worten, in bezug auf ein Bitleitungspaar BLP werden für eine normale Wortleitung NWL und für eine Ersatzwortleitung SPWL0 jeweils Daten NT (= ST0) und ST0 mit dem gleichen Logikpegel gespeichert. Dagegen werden für die Ersatzwortleitung SPWL1 die Daten ST1 gespeichert, deren Logikpegel entgegengesetzt zu dem der Daten NT und ST0 ist.
Nach dem Datenschreiben wird eine Adressenumsetzung zur Angabe einer Zeilenadresse ausgeführt. Die Adressenumsetzung wird lediglich für die Ersatzwortleitungen angewendet. Wenn eine Fehleradresse angegeben wird und die Ersatzwortleitung SPWL0 ausgewählt werden soll, wird anstelle der Ersatzwortleitung SPWL0 die Ersatzwortleitung SPWL1 ausgewählt. Wegen des Auftretens einer Mehrfachauswahl wird in diesem Zustand auch die normale Wortleitung NWL ausgewählt. In diesem Fall werden die Daten NT und ST1 auf das Bitleitungspaar BLP gelesen. Da die Logikpegel der Daten NT und ST1 zueinander entgegengesetzt sind, hat das Bitleitungspaar BLP eine Datenkollision verursacht, wobei von einem Leseverstärker unbestimmte Daten ausgelesen werden.
Die von diesem Leseverstärker gelesenen Daten unterscheiden sich von dem erwarteten Wert. Das Lesen unbestimmter Daten wegen der Datenkollision tritt in sämtlichen normalen Speicherzellen mit Ausnahme einer fehlerhaften Speicherzelle an der normalen Wortleitung NWL auf. Unter Aufrechterhaltung der Bedingungen, daß in die Ersatzwortleitungen SPWL0 und SPWL1 immer entgegengesetzte Datenmuster geschrieben werden und daß in die Ersatzwortleitung SPWL0 und in die normale Wortleitung NWL stets das gleiche Datenmuster geschrieben wird, werden Tests unter Verwendung verschiedener Datenmuster ausgeführt. Wenn jedesmal eine Mehrfachauswahl auftritt, wird die der Ersatzwortleitung SPWL0 zugewiesene Adresse RA in sämtlichen Datenmustern fehlerhaft, so daß bestimmt werden kann, daß eine Mehrfachauswahl auftritt.
Außerdem können Fehler für einige Datenmuster erfaßt werden, wenn eine Mehrfachauswahl aussetzend auftritt, so daß die Anwesenheit einer aussetzenden Mehrfachauswahl fehlerfrei erfaßt werden kann.
Falls die Wortleitungen in einer nichthierarchischen Konfiguration ausgebildet sind, kann die Umsetzung der Korrespondenz zwischen der externen Adresse und der Ersatzwortleitungsadresse beim Adressieren einer Ersatzwortleitung dadurch realisiert werden, daß die Korrespondenzbeziehung zwischen der Fehleradressen-Programmschaltung und den Ersatzwortleitungen gewechselt wird. Zum Zeitpunkt des Schreibens von Daten in eine fehlerhafte normale Wortleitung wird das Ausgangssignal der Fehleradressen-Programmschaltung zwangsläufig im inaktiven Zustand gehalten, um die fehlerhafte normale Wortleitung auszuwählen. Zum Zeitpunkt des Schreibens von Daten in die Ersatzwortleitung werden die Daten gemäß der externen Adresse in die Ersatzwortleitung geschrieben, ohne eine Adressenumsetzung (Wechseln der Ausgangssignale der Fehleradressen-Programmschaltung) auszuführen. Zum Zeitpunkt des Auslesens von Daten wird eine Adressenumsetzung ausgeführt.
Genauer sind im Fall der normalen nichthierarchischen Wortleitungskonfiguration die Sicherungsprogrammschaltungen zum Speichern von Fehleradressen jeweils für die Ersatzwortleitung SPWL0 und SPWL1 vorgesehen. Somit werden als Adressenumsetzung beim Erfassen einer Mehrfachauswahl die Übertragungsleitwege der Ausgangssignale der Fehleradressen-Programmschaltungen gewechselt, so daß die Ersatzwortleitung SPWL1 ausgewählt wird, wenn die Ersatzwortleitung SPWL0 angegeben ist, während die Ersatzwortleitung SPWL0 ausgewählt wird, wenn die Ersatzwortleitung SPWL1 angegeben ist. In diesem Fall muß für die fehlerhafte normale Wortleitung ein entgegengesetztes Datenmuster gespeichert werden. Da ein Speicherzellenfehler wegen eines Partikels oder dergleichen im allgemeinen wahrscheinlich in einem konzentrierten Gebiet in der Speicheranordnung auftritt, ist es sehr wahrscheinlich, daß angrenzende Wortleitungen gleichzeitig in den fehlerhaften Zustand fallen. Somit kann dadurch, daß für gerade Zeilenadressen und für ungerade Zeilenadressen Testmuster zum Speichern verschiedener Datenmuster erzeugt werden, die Speicherung von Datenmustern erreicht werden, die sich zwischen den Ersatzwortleitungen SPWL0 und SPWL1 unterscheiden.
Im Fall der hierarchischen Wortleitungskonfiguration, die Hauptwortleitungen und Unterwortleitungen enthält, werden fehlerhafte Speicherzellenzeilen, wie unten beschrieben wird, auf Hauptwortleitungsbasis repariert, so daß die Adressen für die Unterwortleitungen beim Erfassen einer Mehrfachauswahl umgesetzt werden.
Wenn in der nichthierarchischen Wortleitungskonfiguration eine einzige Ersatzwortleitung vorgesehen ist, werden die Daten an die geraden Adressen und an die ungeraden Adressen geschrieben, so daß ein schachbrettartiges Datenmuster gebildet wird. Beim Erfassen einer Mehrfachauswahl wird auf die normalen Wortleitungen eine Adressenumsetzung zwischen den geraden Adressen und den ungeraden Adressen angewendet. Im Ergebnis werden beim Auswählen der Ersatzwortleitungen Daten mit einem anderen Datenmuster als dem in der Ersatzwortleitung gespeicherten aus den Speicherzellen der normalen Wortleitung gelesen, wobei eine Mehrfachauswahl erfaßt werden kann.
Wie oben beschrieben wird gemäß der ersten Ausführungsform der Erfindung eine einer Ersatzwortleitung zugewiesene Adresse beim Erfassen einer Mehrfachauswahl umgesetzt und ein umgekehrtes Datenmuster in die Ersatzwortleitung geschrieben, wobei eine Mehrfachauswahl leicht und zuverlässig erfaßt werden kann.
Die Adressenumsetzung wird zum Zeitpunkt des Schreibens von Daten ausgeführt und braucht nicht zum Zeitpunkt des Lesens von Daten angewendet zu werden. Die Korrespondenzbeziehung zwischen den Ersatzwortleitungen und den Adressen braucht sich lediglich zwischen dem Datenschreiben und dem Datenlesen zu unterscheiden.

Zweite Ausführungsform

Fig. 3 ist ein Prinzipschaltbild der Konfiguration eines Hauptteils der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der Erfindung. In Fig. 3 ist die Konfiguration der Speicheranordnung in einer Bank schematisch gezeigt. In Fig. 3 enthält eine normale Speicheranordnung NMA eine Hauptwortleitung und Unterwortleitungen. Repräsentativ sind eine normale Hauptwortleitung NMWL und vier entsprechend der normalen Hauptwortleitung NMWL angeordnete normale Unterwortleitungen NSWL0 bis NSWL3 gezeigt.
Entsprechend den normalen Unterwortleitungen NSWL0 bis NSWL3 sind jeweils die normalen Unterworttreiber NSWD0 bis NSWD3 angeordnet. Diese normalen Unterworttreiber NSWD0 bis NSWD3 steuern die normalen Unterwortleitungen NSWL0 bis NSWL3 jeweils in Übereinstimmung mit dem Signal auf der normalen Hauptwortleitung NMWL und den Unterdecodierungssignalen NSD0 bis NSD3 (NSD0-3) von einem Decodierer 11 für eine normale Unterwortleitung auf den ausgewählten Zustand an. Der Decodierer 11 für eine normale Unterwortleitung decodiert eine Unterwortleitungsadresse SRA und erzeugt die normalen Unterdecodierungssignale NSD0 bis NSD3.
Die normale Hauptwortleitung NMWL wird in Übereinstimmung mit dem Ausgangssignal eines Decodierers 10 für eine normale Hauptwortleitung auf den ausgewählten Zustand angesteuert, wodurch wiederum eine Hauptwortleitungsadresse MRA decodiert und ein Auswahlsignal für eine normale Hauptwortleitung erzeugt wird. Der Decodierer 10 für eine normale Hauptwortleitung führt eine Decodierungsoperation aus, wenn ein Normalzeilen-Freigabesignal NRE im aktiven Zustand ist, während er die Decodierungsoperation sperrt, um die normale Hauptwortleitung NMWL im nichtausgewählten Zustand zu erhalten, wenn das Normalzeilen-Freigabesignal NRE im inaktiven Zustand ist.
Eine redundante Speicheranordnung RMA besitzt Ersatzspeicherzellen, die in Zeilen und Spalten angeordnet sind. Eine redundante Speicheranordnung RNA besitzt Ersatzwortleitungen, die in der hierarchischen Wortleitungskonfiguration angeordnet sind. Genauer sind eine Ersatzhauptwortleitung SMWL und vier entsprechend der Ersatzhauptwortleitung SMWL angeordnete Ersatzunterwortleitungen SSWL0 bis SSWL3 angeordnet. Entsprechend den Ersatzunterwortleitungen SSWL0 bis SSWL3 sind jeweils die Ersatzunterworttreiber SSWD0 bis SSWD3 angeordnet.
Die Ersatzhauptwortleitung SMWL ist mit einer Fehleradressen- Programmschaltung 12, die die Adresse einer durch die Ersatzhauptwortleitung SMWL zu ersetzenden fehlerhaften normalen Hauptwortleitung speichert, und mit einem Decodierer 13 für eine Ersatzhauptwortleitung, der die Ersatzhauptwortleitung SMWL gemäß einem Ersatzzeilen-Schnellfreigabesignal SREF von der Fehleradressen-Programmschaltung 12 auf den ausgewählten Zustand ansteuert, versehen. Ferner erzeugt die Fehleradressen-Programmschaltung 12 in Übereinstimmung mit der Hauptwortleitungsadresse und der gespeicherten Fehleradresse das Normalzeilen-Freigabesignal NRE für den Decodierer 10 für eine Hauptwortleitung.
Der Decodierer 13 für eine Ersatzhauptwortleitung entspricht einer Ansteuerschaltung, die als Antwort auf die Aktivierung des Ersatzzeilen-Schnellfreigabesignals SREF von der Fehleradressen-Programmschaltung 12 die entsprechende Ersatzhauptwortleitung SMWL auf den ausgewählten Zustand ansteuert.
Die Ersatzunterwortleitungen SSWL0 bis SSWL3 sind mit einer Ersatzadressen-Umsetzschaltung 14, die die Unterwortleitungsadresse SRA in Übereinstimmung mit einem Testbetriebsart-Anweisungssignal TE umsetzt, und mit einem Decodierer 15 für eine Ersatzunterwortleitung, der in Übereinstimmung mit einer umgesetzten Ersatzadresse von der Ersatzadressen-Umsetzschaltung 14 die Ersatzunterdecodierungssignale SSD0 bis SSD3 erzeugt, versehen. Bei der Auswahl der Ersatzhauptwortleitung SMWL wird in Übereinstimmung mit den Ersatzunterdecodierungssignalen SSD0 bis SSD3 vom Decodierer 15 für eine Ersatzunterwortleitung einer der Ersatzunterworttreiber SSWD0 bis SSWD3 ausgewählt und die entsprechende Ersatzunterwortleitung SSWL (eine der Leitungen SSWL1 bis SSWL3) in den ausgewählten Zustand angesteuert.
Herkömmlich ist der Decodierer 15 für eine Ersatzunterwortleitung nicht vorgesehen, wobei die Unterdecodierungssignale vom Decodierer 11 für eine normale Unterwortleitung gemeinsam an die normalen Unterwortleitungen und an die Ersatzunterwortleitungen angelegt werden. Somit werden die normalen Unterwortleitungen NSWL0 bis NSWL3 jeweils durch die Ersatzunterwortleitungen SSWL0 bis SSWL3 ersetzt, wenn die Hauptwortleitung ersetzt wird. Den normalen Unterwortleitungen NSWL0 bis NSWL3 werden jeweils die gleichen Adressen wie den Ersatzunterwortleitungen SSWL0 bis SSWL3 zugewiesen.
In der die Hauptwortleitungen NWL und SMWL kreuzenden Richtung ist ein Bitleitungspaar BLP angeordnet. An dem Bitleitungspaar BLP sind in einem vorgegebenen Muster entlang der Spaltenrichtung Speicherzellen angeordnet.
Fig. 4 ist ein Prinzipschaltbild der Anordnung der Speicherzellen in der normalen Speicheranordnung und in der redundanten Speicheranordnung. In Fig. 4 sind die Speicherzellen in Zeilen und Spalten mit 2-Bit-Speicherzellen als Einheit angeordnet. Die Speicherzellen sind in der normalen Speicheranordnung und in der redundanten Speicheranordnung aufeinanderfolgend wiederholt mit dem gleichen Muster angeordnet. In Fig. 4 sind die Speicherzellen in der Weise angeordnet, daß sich das gleiche Muster mit vier Zeilen als Einheit in Spaltenrichtung wiederholt, während sie in Zeilenrichtung in abwechselnden Spalten angeordnet sind.
Von den Speicherzellen, die in der Weise angeordnet sind, daß sich das gleiche Muster aufeinanderfolgend wiederholt, werden die zum Reparieren einer fehlerhaften Speicherzelle verwendeten Speicherzellen für die Ersatzspeicherzellen SMC verwendet, während die anderen Speicherzellen als normale Speicherzellen NMC verwendet werden, auf die in Übereinstimmung mit einem Adressensignal zugegriffen wird. Somit sind diese normalen Speicherzellen NMC und Ersatzspeicherzellen SMC in dem gleichen Anordnungsgebiet in dem gleichen Muster wiederholt angeordnet, wobei sie die gleiche Konfiguration besitzen.
Entsprechend den Speicherzellenspalten sind die Bitleitungspaare BLP0 und BLP1 angeordnet. Das Bitleitungspaar BLP0 enthält die Bitleitungen BL0 und /BL0 und das Bitleitungspaar BLP1 die Bitleitungen BL1 und /BL1.
Entsprechend den jeweiligen Speicherzellenspalten sind die Unterwortleitungen angeordnet. Fig. 4 zeigt die normalen Unterwortleitungen NSWL0 bis NSWL3 und die Ersatzunterwortleitungen SSWL0 bis SSWL3. Entsprechend der normalen Hauptwortleitung NMWL sind die normalen Unterwortleitungen NSWL0 bis NSWL3 angeordnet, während entsprechend der Ersatzhauptwortleitung SMWL die Ersatzunterwortleitungen SSWL0 bis SSWL3 angeordnet sind.
Jede der Speicherzellen SMC und NMC enthält einen Bitleitungskontakt 19, der mit einer entsprechenden Bitleitung verbunden ist, einen Speichertransistor 20, der entsprechend einem Schnittpunkt mit der entsprechenden Unterwortleitung ausgebildet ist, und einen Speicherzellenkontakt 21, der mit einem Kondensator zum Speichern von Daten verbunden ist. Mit anderen Worten, die Ersatzspeicherzellen SMC und die normalen Speicherzellen NMC besitzen die Speicherzellenkonstruktion, die einen Transistor und einen Kondensator enthält. An den Bitleitungen BL und /BL sind abwechselnd alle zwei Unterwortleitungen in Spaltenrichtung die Bitleitungskontakte 19 ausgebildet. In bezug auf jede Bitleitung BL oder /BL sind die Bitleitungskontakte 19 alle vier Unterwortleitungen angeordnet. In Zeilenrichtung sind angrenzende Bitleitungskontakte 19 mit einer dazwischenliegenden Bitleitung ausgebildet. Somit sind die Speicherzellen entsprechend den Kreuzungen eines der Bitleitungspaare und der Unterwortleitungen angeordnet.
In dieser Anordnung von Speicherzellen sind die normalen Unterwortleitungen NSWL0, NSWL1 und die Ersatzunterwortleitungen SSWL0, SSWL1 im angeordneten Speicherzellenmuster die gleichen. Ähnlich sind die normalen Unterwortleitungen NSWL2, NSWL3 und die Ersatzunterwortleitungen SSWL2, SSWL3 im angeordneten Speicherzellenmuster die gleichen.
Das Bitleitungspaar BLP0 ist mit einer Entzerrschaltung BQ1, die die Bitleitungen BL0, /BL0 auf eine Zwischenspannung VBL vorlädt und entzerrt, wenn sie aktiviert wird; mit einem Leseverstärker SA0, der die auf die Bitleitungen BL0, /BL0 gelesenen Daten abtastet und verstärkt, wenn er aktiviert wird; und mit einem Spaltenauswahlgatter CSG0, das den Leseverstärker SA0 in Übereinstimmung mit einem Spaltenauswahlsignal CS0 von einem Spaltendecodierer 26 mit den internen Datenleitungen IO, /IO verbindet, versehen.
Ähnlich ist das Bitleitungspaar BLP1 mit einer Entzerrschaltung BQ1, die die Bitleitungen BL1, /BL1 auf eine Zwischenspannung VBL vorlädt und entzerrt, wenn sie aktiviert ist, und mit einem Leseverstärker SA1, der die Potentialdifferenz zwischen den Bitleitungen BL1 und /BL1 abtastet und verstärkt, wenn er aktiviert ist, versehen. Obgleich dies in Fig. 4 nicht deutlich gezeigt ist, ist ein Spaltenauswahlgatter in der Nähe des Leseverstärkers SA1 vorgesehen, wobei der Leseverstärker SA1 in Übereinstimmung mit dem Spaltenauswahlsignal CSL1 vom Spaltendecodierer 26 mit weiteren internen Datenleitungen gekoppelt wird.
Für die normalen Unterwortleitungen NSWL0 bis NSWL3 ist eine Unterwort-Ansteuerschaltung 22 vorgesehen, während für die Ersatzunterwortleitungen SSWL0 bis SSWL3 eine Unterwort-Ansteuerschaltung 24 vorgesehen ist. Die Unterwort-Ansteuerschaltung 22 enthält die in Fig. 3 gezeigten normalen Unterworttreiber NSWD0 bis NSWD3, während die Unterwort-Ansteuerschaltung 24 die in Fig. 3 gezeigten Ersatzunterworttreiber SSWD0 bis SSWD3 enthält.
Fig. 5 ist ein Schaltbild einer beispielhaften Konstruktion der in Fig. 3 gezeigten Fehleradressen-Programmschaltung 12. Die Fehleradressen-Programmschaltung 12 enthält die N-Kanal- MOS-Transistoren TQ0 bis TQk, deren jeweilige Gates die vordecodierten Signale X0 bis Xk empfangen; die Sicherungselemente FL0 bis FLk, die zwischen einem Bestimmungsknoten 25 und den jeweiligen MOS-Transistoren TQ0 bis TQk in Serie geschaltet sind; einen P-Kanal-MOS-Transistor 26, der bei Aktivierung eines Vorladeanweisungssignals ZSRP leitend gemacht wird und eine Stromversorgungsspannung Vcc an den Bestimmungsknoten 25 überträgt, wenn er leitend ist; einen Inverter 27a, der das Signal am Bestimmungsknoten 25 invertiert; einen Inverter 27b, der das Ausgangssignal des Inverters 27a invertiert und ein Ersatzzeilen-Schnellfreigabesignal SREF erzeugt; einen P-Kanal-MOS-Transistor 28, der in Übereinstimmung mit dem Ausgangssignal des Inverters 27a selektiv leitend gemacht wird und eine Stromversorgungsspannung Vcc an den Bestimmungsknoten 25 überträgt, wenn er leitend ist; und die in drei Stufen hintereinandergeschalteten Inverter 29a bis 29c, die das Signal am Bestimmungsknoten 25 invertieren. Der Inverter 29c gibt ein Normalzeilen-Freigabesignal NRE aus.
Die Sources der MOS-Transistoren TQ0 bis TQk sind mit dem Masseknoten verbunden.
In der in Fig. 5 gezeigten Konfiguration der Fehleradressen- Programmschaltung 12 ist das Sicherungselement FL, das dem vordecodierten Signal entspricht, das bei Angabe einer Fehleradresse den H-Pegel erreicht, durchgeschmolzen. Somit ist der Entladeweg ausgeschaltet, wobei der Bestimmungsknoten 25 auf dem vom MOS-Transistor 26 vorgeladenen Pegel der Stromversorgungsspannung Vcc gehalten wird und das Ersatzzeilen- Schnellfreigabesignal SREF auf dem H-Pegel verbleibt, wenn die Fehleradresse angegeben wird. Andererseits erreicht das Normalzeilen-Freigabesignal NRE vom Inverter 29c den L-Pegel.
Der MOS-Transistor 28 ist vorgesehen, um zu verhindern, daß der Bestimmungsknoten 25 zum Zeitpunkt der Adressierung einer Fehleradresse in den schwebenden Zustand versetzt wird, wenn das Vorladeanweisungssignal ZSRP den H-Pegel erreicht und der MOS-Transistor 26 in dem aktiven Zyklus nichtleitend gemacht wird.
Wie in der in Fig. 5 gezeigten Konfiguration der Fehleradressen-Programmschaltung 12 gezeigt ist, wird der Spannungspegel des Bestimmungsknotens 25 durch den Leckstrom auf einen Zwischenspannungspegel geändert, wenn wenigstens eines der Sicherungselemente FL0 bis FLk unvollständig durchgeschmolzen ist. In diesem Fall erreicht das Ausgangssignal des Inverters 27a ebenfalls den Zwischenspannungspegel. Selbst wenn der MOS-Transistor 26 im nichtleitenden, ausgeschalteten Zustand ist, wird der MOS-Transistor 28 im aktiven Zyklus in den leitenden Zustand gebracht, um dem Bestimmungsknoten 25 einen Strom vom Stromversorgungsknoten zuzuführen und dadurch die Bestimmung auf dem Zwischenspannungspegel aufrechtzuerhalten.
Wenn das Ausgangssignal des Inverters 29a niedriger als die Eingangslogik-Schwellenspannung des Inverters 29b ist, bleibt das Ersatzzeilen-Schnellfreigabesignal SREF auf dem H-Pegel. Wenn die Ausgangssignale der Inverter 29a und 29b den Zwischenspannungspegel erreichen und das Ausgangssignal des Inverters 29b niedriger als die Eingangslogik-Schwellenspannung des Inverters 29c ist, erreicht das Normalzeilen-Freigabesignal NRE den H-Pegel. Somit erreicht sowohl das Ersatzzeilen- Schnellfreigabesignal SREF als auch das Normalzeilen-Freigabesignal NRE den H-Pegel, so daß sowohl eine normale Zeile als auch eine Ersatzzeile ausgewählt wird.
Wenn nach Beginn eines aktiven Zyklus der Spannungspegel des Bestimmungsknotens 25 durch den Leckstrom allmählich sinkt und das Ersatzzeilen-Schnellfreigabesignal SREF auf den L- Pegel fällt sowie das Normalzeilen-Freigabesignal NRE auf den H-Pegel steigt, wird sowohl die Ersatzhauptwortleitung als auch die normale Hauptwortleitung auf den ausgewählten Zustand angesteuert, was eine Mehrfachauswahl der Wortleitungen bewirkt.
Anstelle der vordecodierten Signale X0 bis Xk kann die Fehleradressen-Programmschaltung 12 die komplementären internen Zeilenadressenbits RA und /RA empfangen.
Fig. 6 ist ein Schaltbild einer beispielhaften Konstruktion des in Fig. 4 gezeigten Decodierers 13 für eine Ersatzhauptwortleitung. Der Decodierer 13 für eine Ersatzhauptwortleitung in Fig. 6 enthält eine UND-Schaltung 33, die ein Anweisungssignal RXTD für einen aktiven Zyklus und das Ersatzzeilen-Schnellfreigabesignal SREF empfängt; die N-Kanal-MOS- Transistoren 30, 31, die zwischen einem Knoten 32 und einem Masseknoten in Serie geschaltet sind und deren jeweilige Gates die Stromversorgungsspannung Vcc empfangen; einen N- Kanal-MOS-Transistor 34, der den Knoten 32 in Übereinstimmung mit dem Ausgangssignal der UND-Schaltung 33 elektrisch mit einem Knoten 35 verbindet; einen P-Kanal-MOS-Transistor 36, der in Übereinstimmung mit einem Vorladeanweisungssignal ZSRPP eine hohe Spannung VPP an den Knoten 35 überträgt; einen Inverter 38, der das Signal am Knoten 35 invertiert; einen Inverter 39, der das Ausgangssignal des Inverters 38 invertiert und ein Auswahlsignal ZSMWL für eine Ersatzhauptwortleitung ausgibt; und einen P-Kanal-MOS-Transistor 37, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 38 auf dem L-Pegel ist, und der die hohe Spannung VPP am Knoten 35 überträgt, wenn er leitend ist.
Das Vorladeanweisungssignal ZSRPP ist ein Signal mit einer Amplitude auf dem Pegel der hohen Spannung VPP, das sich auf die gleiche Weise wie das Vorladeanweisungssignal ZSRP ändert.
Die Inverter 38 und 39 empfangen die hohe Spannung VPP als ihre Betriebsstromversorgungsspannung. Das Auswahlsignal ZSMWL für eine Ersatzhauptwortleitung wird auf den L-Pegel eingestellt, wenn es ausgewählt wird, und auf den Pegel der hohen Spannung VPP eingestellt, wenn es nicht ausgewählt wird. Das erfolgt deshalb, da die hohe Spannung VPP an eine ausgewählte Unterwortleitung übertragen werden muß.
In der in Fig. 6 gezeigten Konfiguration des Decodierers 13 für eine Ersatzhauptwortleitung wird der Knoten 32 auf einem Massespannungspegel gehalten, da die MOS-Transistoren 30, 31 ständig in einem leitenden, eingeschalteten Zustand sind. Im Vorladezyklus ist das Vorladeanweisungssignal ZSRP auf dem L- Pegel, wobei der Knoten 35 durch den MOS-Transistor 36 auf den Pegel der hohen Spannung VPP vorgeladen wird und das Auswahlsignal ZSMWL für eine Ersatzhauptwortleitung auf dem Pegel der hohen Spannung VPP bleibt.
Im Vorladezyklus ist das Anweisungssignal RXTD für einen aktiven Zyklus auf dem L-Pegel, ist das Ausgangssignal der UND- Schaltung 33 auf dem L-Pegel und ist der MOS-Transistor 34 in einem ausgeschalteten Zustand. Das Ausgangssignal des Inverters 38 ist auf dem L-Pegel, wobei der MOS-Transistor 37 in den eingeschalteten Zustand eintritt.
Wenn der aktive Zyklus beginnt, erreicht das Vorladeanweisungssignal ZSRPP den H-Pegel der hohen Spannung VPP, wobei der MOS-Transistor 36 ausgeschaltet wird. Das Anweisungssignal RXTD für einen aktiven Zyklus erreicht den H-Pegel. Wenn eine Fehleradresse angegeben wird, ist das Ersatzzeilen- Schnellfreigabesignal SREF auf dem H-Pegel, wobei das Ausgangssignal der UND-Schaltung 33 den H-Pegel erreicht und der MOS-Transistor 34 eingeschaltet wird. Folglich wird der Knoten 35 über die MOS-Transistoren 34, 30 und 31 an den Masseknoten entladen, wobei als Reaktion darauf das Ausgangssignal des Inverters 38 auf den Pegel der hohen Spannung VPP steigt und der MOS-Transistor 37 ausgeschaltet wird. Das Auswahlsignal ZSMWL für eine Ersatzhauptwortleitung vom Inverter 39 erreicht den L-Pegel auf dem Massespannungspegel und die Ersatzhauptwortleitung SMWL wird auf den ausgewählten Zustand angesteuert.
Wenn eine andere als die Fehleradresse angegeben wird, ist das Ersatzzeilen-Freigabesignal SREF auf dem L-Pegel, ist das Ausgangssignal der UND-Schaltung 33 auf dem L-Pegel, wobei der MOS-Transistor 34 ausgeschaltet bleibt und der Decodierer 13 für eine Ersatzhauptwortleitung im gleichen Zustand wie im Vorladezyklus bleibt.
Wenn das Ausgangssignal der UND-Schaltung 33, wie in Fig. 6 gezeigt ist, auf dem L-Pegel ist, wird der MOS-Transistor 34 im ausgeschalteten Zustand gehalten. Wenn im Ergebnis das Ersatzzeilen-Schnellfreigabesignal SREF zu Beginn des aktiven Zyklus auf dem H-Pegel ist und durch den Leckstrom auf den L- Pegel fällt, nachdem der Knoten 35 auf den L-Pegel entladen worden ist, bleibt der MOS-Transistor 34 ausgeschaltet, wobei der Knoten 35 in den schwebenden Zustand auf dem L-Pegel versetzt wird und das Auswahlsignal ZSMWL für eine Ersatzhauptwortleitung auf dem L-Pegel im ausgewählten Zustand bleibt. Wenn in diesem Zustand das Normalzeilen-Freigabesignal NRE den H-Pegel erreicht, wird das Auswahlsignal für eine normale Hauptwortleitung aktiviert, was zu einer Mehrfachauswahl führt.
Fig. 7 ist ein Schaltbild einer beispielhaften Konstruktion des in Fig. 3 gezeigten Decodierers 10 für eine normale Hauptwortleitung. Der Decodierer 10 für eine normale Hauptwortleitung in Fig. 7 enthält die N-Kanal-MOS-Transistoren 40 und 41, die zwischen dem Knoten 42 und einem Masseknoten in Serie geschaltet sind und deren jeweilige Gates die vordecodierten Signale Xi und Xj empfangen; einen P-Kanal-MOS-Transistor 43, der zwischen einen Stromversorgungsknoten und einen Knoten 42 geschaltet ist und dessen Gate das vordecodierte Signal Xi empfängt, einen P-Kanal-MOS-Transistor 44, der zwischen den Knoten 42 und den Stromversorgungsknoten geschaltet ist und dessen Gate das vordecodierte Signal Xj empfängt; und die UND-Schaltung 45, die ein Anweisungssignal RXTD für einen aktiven Zyklus und das Normalzeilen-Freigabesignal NRE empfängt; einen N-Kanal-MOS-Transistor 46, der leitend gemacht wird, wenn das Ausgangssignal der UND-Schaltung 45 auf dem H-Pegel ist, und der den Knoten 42 elektrisch mit dem Knoten 47 verbindet, wenn er leitend ist; einen P- Kanal-MOS-Transistor 48a, der leitend gemacht wird, wenn das Vorladezyklus-Anweisungssignal ZSRPP auf dem L-Pegel ist, und der die hohe Spannung VPP an den Knoten 47 überträgt, wenn er leitend ist; einen Inverter 49a, der das Signal am Knoten 47 invertiert; einen Inverter 49b, der das Ausgangssignal des Inverters 49a invertiert und das Hauptwortleitungs- Auswahlsignal ZNMWL erzeugt; und einen P-Kanal-MOS-Transistor 48b, der leitend gemacht wird, wenn das Ausgangssignal des Inverters 49a auf dem L-Pegel ist, und der die hohe Spannung VPP an den Knoten 47 überträgt, wenn er leitend ist.
Das Auswahlsignal ZNMWL für eine normale Hauptwortleitung ist auf dem L-Pegel, wenn es ausgewählt ist, und erreicht den Pegel der hohen Spannung VPP, wenn es nicht ausgewählt ist. Folglich empfangen die Inverter 49a und 49b die hohe Spannung VPP als Betriebsstromversorgungsspannung.
Gemäß der in Fig. 7 gezeigten Konfiguration des Decodierers 10 für eine Hauptwortleitung ist im Vorladezyklus das Ausgangssignal der UND-Schaltung 45 auf dem L-Pegel und der MOS- Transistor 46 im ausgeschalteten Zustand. Andererseits wird der MOS-Transistor 48a in Übereinstimmung mit dem Vorladeanweisungssignal ZSRPP eingeschaltet, wobei der Knoten 47 auf den Pegel der hohen Spannung VPP vorgeladen wird. Folglich erreicht das Ausgangssignal des Inverters 49a den L-Pegel, wobei der MOS-Transistor 48b eingeschaltet wird.
Wenn der aktive Zyklus beginnt, erreicht das Vorladeanweisungssignal ZSRPP den Pegel der hohen Spannung VPP, wobei der MOS-Transistor 48a ausgeschaltet wird. Das Anweisungssignal RXTD für einen aktiven Zyklus erreicht den H-Pegel, wobei das Ausgangssignal der UND-Schaltung 45 den H-Pegel erreicht und der MOS-Transistor 46 eingeschaltet wird, wenn das Normalzeilen-Freigabesignal NRE auf dem H-Pegel ist. Wenn die vordecodierten Signale Xi und Xj beide auf dem H-Pegel sind, werden die MOS-Transistoren 43 und 44 ausgeschaltet und werden die MOS-Transistoren 40 und 41 eingeschaltet, wodurch der Knoten 42 auf den Massespannungspegel angesteuert wird. Folglich erreicht der Knoten 47 und somit das Auswahlsignal ZNMWL für eine normale Hauptwortleitung den L-Pegel.
Wenn dagegen wenigstens entweder das vordecodierte Signal Xi oder das vordecodierte Signal Xj auf dem L-Pegel ist, bleibt wenigstens einer der MOS-Transistoren 40 und 41 ausgeschaltet, während wenigstens einer der MOS-Transistoren 43 und 44 eingeschaltet bleibt. Somit erreicht der Knoten 42 den Pegel der Stromversorgungsspannung Vcc. Das Gate und die Source des MOS-Transistors 46 sind beide auf dem Pegel der Stromversorgungsspannung Vcc, wobei der MOS-Transistors 46 ausgeschaltet wird und als Entkopplungstransistor wirkt, der den Knoten 42 elektrisch von dem Knoten 47 trennt. Folglich wird der Knoten 47 und somit das Auswahlsignal ZNMWL für eine normale Hauptwortleitung auf dem Pegel der hohen Spannung VPP gehalten wird.
Wenn im aktiven Zyklus das Normalzeilen-Freigabesignal NRE auf dem L-Pegel ist, ist das Ausgangssignal der UND-Schaltung 45 auf dem L-Pegel, wird der MOS-Transistor 46 ausgeschaltet und wird das Auswahlsignal ZNMWL für eine normale Hauptwortleitung wie im Vorladezyklus auf den Pegel der hohen Spannung VPP gehalten.
Im aktiven Zyklus wird das Vordecodierersignal durch eine nicht gezeigte Schaltung zwischengespeichert, wobei der MOS- Transistor 46 eingeschaltet wird, der Knoten 47 in Übereinstimmung mit den Vordecodierersignalen X1 und Xj auf den Massespannungspegel entladen wird und das Auswahlsignal ZNMWL für eine normale Hauptwortleitung auf den L-Pegel angesteuert wird, wenn das Normalzeilen-Freigabesignal NRE vom L-Pegel auf den H-Pegel steigt.
Wenn das Auswahlsignal ZNMWL für eine normale Hauptwortleitung nach Aktivierung des Leseverstärkers auf den ausgewählten Zustand angesteuert wird, wird das Bitleitungspotential in Übereinstimmung mit den Daten einer mit der Ersatzunterwortleitung verbundenen Speicherzelle bestimmt gemacht. Somit kann eine nachteilige Wirkung der Fehlerbitdaten auf die ausgelesenen Daten unterdrückt werden, wobei aber ein Problem des erhöhten Stromverbrauchs verursacht wird. Wenn das Auswahlsignal ZNMWL für eine normale Hauptwortleitung vor Aktivierung des Leseverstärkers auf den ausgewählten Zustand angesteuert wird, üben die Daten der fehlerhaften Speicherzelle eine nachteilige Wirkung auf die Daten der mit der Ersatzunterwortleitung verbundenen Speicherzelle aus, wobei die Daten nicht richtig gelesen werden können. Eine solche Mehrfachauswahl wird durch die im folgenden ausführlich geschilderte Konfiguration erfaßt.
Fig. 8 ist ein Schaltbild einer beispielhaften Konfiguration der in Fig. 3 gezeigten Ersatzadressen-Umsetzschaltung 14. Außerdem zeigt Fig. 8 die Konfiguration der Vordecodierungsschaltung 15A im Decodierer 15 für eine Ersatzunterwortleitung.
Die Ersatzadressen-Umsetzschaltung 14 in Fig. 8 enthält einen Inverter 50, der ein Testbetriebsart-Anweisungssignal TE empfängt; ein CMOS-Transfergatter 51, das in Übereinstimmung mit dem Testbetriebsart-Anweisungssignal TE und mit dem Ausgangssignal des Inverters 50 ein komplementäres Zeilenadressenbit /RA0 an einen Knoten 55 überträgt; ein CMOS-Transfergatter 52, das in Übereinstimmung mit dem Testbetriebsart-Anweisungssignal TE und dem Ausgangssignal des Inverters 50 komplementär zu dem CMOS-Transfergatter 51 leitend gemacht wird und ein Zeilenadressenbit RA0 an einen Knoten 55 überträgt, wenn es leitend ist; ein CMOS-Transfergatter 53, das in Übereinstimmung mit dem Testbetriebsart-Anweisungssignal TE und dem Ausgangssignal des Inverters 50 selektiv leitend gemacht wird und das Zeilenadressenbit RA0 an einen Knoten 57 überträgt, wenn es leitend ist; und ein CMOS-Transfergatter 54, das in Übereinstimmung mit dem Testbetriebsart-Anweisungssignal TE und dem Ausgangssignal des Inverters 50 komplementär zu dem CMOS-Transfergatter 53 leitend gemacht wird und das komplementäre Zeilenadressenbit /RA0 an den Knoten 57 überträgt, wenn es leitend ist. Die Adressenbits RA0 und /RA0 werden von dem in Fig. 1 gezeigten Adressenpuffer 3 erzeugt.
Das Zeilenadressenbit RA0 bestimmt, ob die Adresse ungerade oder gerade ist. Wenn das Testbetriebsart-Anweisungssignal TE auf dem H-Pegel ist, werden die CMOS-Transfergatter 52 und 54 leitend gemacht, wobei sie die Adressenbits RA0 und /RA0 an die Knoten 55 bzw. 57 übertragen. Wenn das Testbetriebsart- Anweisungssignal TE dagegen auf dem L-Pegel ist, werden die CMOS-Transfergatter 51 und 53 leitend gemacht, wobei sie die Adressenbits /RA0 und RA0 an die Knoten 55 bzw. 57 übertragen.
Auf diese Weise werden durch das Ändern des Logikpegels des Testbetriebsart-Anweisungssignals TE die Knoten ausgetauscht, an die die komplementären Adressenbits RA0 und /RA0 jeweils übertragen werden. Das Wechseln der Stelle der Zeilenadressenbits RA0 und /RA0 invertiert entsprechend den Logikpegel des Adressenbits RA0. Mit anderen Worten, der Austausch der Stelle der Zeilenadressenbits RA0 und /RA0 ermöglicht den Austausch einer geraden Adresse in eine ungerade Adresse und umgekehrt.
Ein Vordecodierungs-Schaltungsabschnitt 15A des Decodierers 15 für eine Ersatzunterwortleitung enthält eine NAND-Schaltung 60, die das Bit am Knoten 55 und ein Adressenbit /RA1 empfängt; einen Inverter 61, der das Ausgangssignal der NAND- Schaltung 60 invertiert und ein vordecodiertes Signal X0 erzeugt; eine NAND-Schaltung 62, die das Bit am Knoten 57 und das Adressenbit /RA1 empfängt; einen Inverter 63, der das Ausgangssignal der NAND-Schaltung 62 empfängt und ein vordecodiertes Signal X1 erzeugt; eine NAND-Schaltung 64, die die Zeilenadressenbits /RA0 und RA1 empfängt; einen Inverter 65, der das Ausgangssignal der NAND-Schaltung 64 invertiert und ein vordecodiertes Signal X2 erzeugt; eine NAND-Schaltung 66, die die Zeilenadressenbits /RA0 und RA1 empfängt; und einen Inverter 67, der das Ausgangssignal der NAND-Schaltung 66 invertiert und ein vordecodiertes Signal X3 erzeugt. Diese vordecodierten Signale X0 bis X3 geben jeweils die Ersatzunterwortleitungen SSWL0 bis SSWL3 an.
Der in Fig. 8 gezeigte Vordecodierungs-Schaltungsabschnitt 15A ist eine UND-Vordecodierungsschaltung, wobei jede der NAND-Schaltungen 60, 62, 64 und 66 ein Signal auf dem L-Pegel ausgibt, wenn die empfangenen Zeilenadressenbits beide auf dem H-Pegel sind.
Fig. 9 ist ein Prinzipschaltbild der Konfiguration der Decodierungseinheit des Decodierers 15 für eine Ersatzunterwortleitung. Eine Decodierungseinheit 15B des Decodierers 15 für eine Ersatzunterwortleitung in Fig. 9 enthält einen Ersatzunterdecodierer 70a, der in Übereinstimmung mit dem vordecodierten Signal X0 und dem Anweisungssignal RXTD für einen aktiven Zyklus die komplementären Unterdecodierungssignale SD0 und ZSD0 erzeugt; einen Ersatzunterdecodierer 70b, der in Übereinstimmung mit dem vordecodierten Signal X1 und dem Anweisungssignal RXTD für einen aktiven Zyklus die Ersatzunterdecodierungssignale SSD1 und ZSSD1 erzeugt; einen Ersatzunterdecodierer 70c, der in Übereinstimmung mit dem vordecodierten Signal X2 und dem Anweisungssignal RXTD für einen aktiven Zyklus die Ersatzunterdecodierungssignale SSD2 und ZSSD2 erzeugt; und einen Ersatzunterdecodierer 70d, der in Übereinstimmung mit dem vordecodierten Signal X3 und dem Anweisungssignal RXTD für einen aktiven Zyklus die Ersatzunterdecodierungssignale SSD3 und ZSSD3 erzeugt.
Die Ersatzunterdecodierungssignale SSD0 bis SSD3 besitzen eine Amplitude auf einem Pegel der hohen Spannung VPP, während die komplementären Ersatzunterdecodierungssignale ZSSD0 bis ZSSD3 eine Amplitude auf einem Pegel der Stromversorgungsspannung Vcc besitzen. Die Ersatzunterdecodierungssignale SSD0 bis SSD3 sind auf dem Pegel der hohen Spannung VPP, wenn sie ausgewählt sind, und auf dem Massespannungspegel, wenn sie nicht ausgewählt sind. Dagegen sind die komplementären Unterdecodierungssignale ZSSD0 bis ZSSD3 auf dem Massespannungspegel, wenn die entsprechenden Unterwortleitungen im ausgewählten Zustand sind, und auf dem Pegel der Stromversorgungsspannung Vcc, wenn die entsprechenden Unterwortleitungen im nichtausgewählten Zustand sind.
Der Decodierer 11 für eine normale Unterwortleitung besitzt die gleiche Konfiguration wie die Vordecodierungsschaltung 15A und die Decodierungsschaltung 15B, die in den Fig. 8 bzw. 9 gezeigt sind, und erzeugt in Übereinstimmung mit den vom Adressenpuffer empfangenen Adressenbits RA0 und RA1 die Decodierungssignale für eine normale Unterwortleitung. Für den Decodierer 11 für eine normale Unterwortleitung wird keine Adressenumsetzoperation ausgeführt.
Fig. 10 zeigt eine beispielhafte Konstruktion eines Unterworttreibers SWD. Da ein normaler Unterworttreiber NSWD und ein Ersatzunterworttreiber SSWD die gleiche Konfiguration besitzen, zeigt Fig. 10 repräsentativ einen Unterworttreiber SWD.
Der Unterworttreiber SWD in Fig. 10 enthält einen P-Kanal- MOS-Transistor 72, der in Übereinstimmung mit dem Hauptwortleitungs-Auswahlsignal ZMWL ein Unterdecodierungssignal SD an die Unterwortleitung SWL überträgt; einen N-Kanal-MOS- Transistor 73, der in Übereinstimmung mit dem Hauptwortleitungs- Auswahlsignal ZMWL die Unterwortleitung SWL auf den Massespannungspegel entlädt; und einen N-Kanal-MOS-Transistor 74, der in Übereinstimmung mit einem komplementären Decodierungssignal ZSD die Unterwortleitung SWL auf den Massespannungspegel ansteuert.
Wenn das Hauptwortleitungs-Auswahlsignal ZMWL auf dem Pegel der hohen Spannung VPP ist, ist unabhängig von den Logikpegeln der Unterdecodierungssignale SD und ZSD der MOS-Transistor 72 im ausgeschalteten Zustand, während der MOS-Transistor 73 im eingeschalteten Zustand ist und die Unterwortleitung SWL auf dem Massespannungspegel gehalten wird.
Wenn andererseits das Hauptwortleitungs-Auswahlsignal ZMWL auf dem L-Pegel ist, wird der MOS-Transistor 73 ausgeschaltet. Wenn das Unterdecodierungssignal SD auf dem Pegel der hohen Spannung VPP ist, wird das Unterdecodierungssignal SD auf dem Pegel der hohen Spannung VPP über den MOS-Transistor 72 an die Unterwortleitung SWL übertragen. Das komplementäre Unterdecodierungssignal ZSD ist auf dem Massespannungspegel, der MOS-Transistor 74 bleibt ausgeschaltet und die Unterwortleitung SWL wird auf den Pegel der hohen Spannung VPP angesteuert.
Wenn dagegen das Unterdecodierungssignal SD auf dem Massespannungspegel ist, bleibt der MOS-Transistor 72 ausgeschaltet, da sein Gate und seine Source auf dem gleichen Spannungspegel sind. In diesem Zustand ist das komplementäre Unterdecodierungssignal ZSD auf dem H-Pegel, wobei die Unterwortleitung SWL über den MOS-Transistor 74 auf den Massespannungspegel angesteuert wird.
Somit wird die Unterwortleitung SWL in Übereinstimmung mit dem Hauptwortleitungs-Auswahlsignal ZMWL und den Unterdecodierungssignalen SD und ZSD entweder auf den Pegel der hohen Spannung VPP oder auf den Massespannungspegel angesteuert.
Fig. 11 zeigt die Korrespondenzbeziehung zwischen den Zeilenadressenbits RA1, RA0 und den Ersatzunterwortleitungen, falls das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist. Wenn in Fig. 11 das Testbetriebsart-Anweisungssignal TE1 auf dem L-Pegel ist, werden die in Fig. 8 gezeigten CMOS-Transfergatter 51 und 53 eingeschaltet und die Zeilenadressenbits /RA0 und RA0 an die Knoten 55 bzw. 57 übertragen. Somit werden die vordecodierten Signale X0, X1, X2 und X3 jeweils auf den ausgewählten Zustand angesteuert, wenn die Zeilenadressenbits (RA1, RA0) gleich (0,0), (0,1), (1,0) und (1,1) sind. Diese vordecodierten Signale X0 bis X3 entsprechen jeweils den Ersatzunterwortleitungen SSWL0 bis SSWL3, wobei das aufeinanderfolgende Inkrementieren der durch die Zeilenadressenbits RA1 und RA0 dargestellten Adresse die nachfolgende Auswahl der Ersatzunterwortleitungen SSWL0 bis SSWL3 ermöglicht.
Fig. 12 ist ein Diagramm der Korrespondenzbeziehung zwischen den Zeilenadressenbits RA1, RA0 und den Ersatzunterwortleitungen, falls das Testbetriebsart-Anweisungssignal TE auf dem H-Pegel ist. Wenn das Testbetriebsart-Anweisungssignal TE auf dem H-Pegel ist, werden die in Fig. 8 gezeigten CMOS-Transfergatter 52 und 54 eingeschaltet und die Zeilenadressenbits /RA0 und RA0 an die Knoten 55 bzw. 57 übertragen. Somit werden die vordecodierten Signale X1, X0, X3 und X2 in dieser Reihenfolge auf den ausgewählten Zustand angesteuert, wenn die Zeilenadressen dadurch bestimmt werden, daß die Zeilenadressenbits (RA1, RA0) einzeln von (0,0) bis auf (1,1) inkrementiert werden. Mit anderen Worten, gerade Adressen werden in ungerade Adressen umgesetzt, während ungerade Adressen in gerade Adressen umgesetzt werden. Folglich werden die Ersatzunterwortleitungen SSWL1, SSWL0, SSWL3 und SSWL2 in dieser Reihenfolge ausgewählt.
Fig. 13 zeigt ein Diagramm der Korrespondenzbeziehung der Zeilenadressenbits zwischen den Ersatzunterwortleitungen SSWL0 bis SSWL3 und den entsprechenden normalen Unterwortleitungen NSWL0 bis NSWL3. Wenn in Fig. 13 das Testbetriebsart- Anweisungssignal TE auf dem L-Pegel ist, entsprechen die normalen Unterwortleitungen NSWL0 bis NSWL3 jeweils den Ersatzunterwortleitungen SSWL0 bis SSWL3.
Wenn dagegen das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt wird, entspricht die Ersatzunterwortleitung SSWL0 der normalen Unterwortleitung NSWL1, während die Ersatzunterwortleitung SSWL1 der normalen Unterwortleitung NSWL0 entspricht. Außerdem entsprechen die Ersatzunterwortleitungen SSWL2 und SSWL3 den normalen Unterwortleitungen NSWL3 bzw. NSWL2.
Wenn beim Schreiben von Daten mit einem Schachbrettmuster, wobei zwischen geraden Zeilenadressen und ungeraden Zeilenadressen in Spaltenrichtung Daten mit verschiedenem Logikpegel geschrieben werden, eine Mehrfachauswahl auftritt, werden auf den gleichen Bitleitungen verschiedene Datenmuster ausgelesen, wobei die Leseverstärker nicht die dem erwarteten Wert entsprechenden Daten auslesen können. Ein Fehler kann dadurch erfaßt werden, daß die durch die Leseverstärker verstärkten und zwischengespeicherten Daten zum Vergleich mit dem Datenmuster mit den erwarteten Werten von außen gelesen werden.
Wie in Fig. 4 gezeigt ist, besitzen die Ersatzunterwortleitungen SSWL0, SSWL1 und die normalen Unterwortleitungen NSWL0, NSWL1 das gleiche Anordnungsmuster der angeschlossenen Speicherzellen. Die normalen Unterwortleitungen NSWL0, NSWL3 und die Ersatzunterwortleitungen SSWL2, SSWL3 besitzen die gleichen Anordnungsmuster der angeschlossenen Speicherzellen. Somit werden beim Auftreten einer Mehrfachauswahl auf den gleichen Bitleitungen Daten mit verschiedenen Logikpegeln gelesen, wenn wie in Fig. 14 gezeigt in gerade Adressen und ungerade Adressen Daten mit verschiedenen Logikpegeln geschrieben werden.
Wie in Fig. 14 gezeigt ist, wird angenommen, daß die normalen Speicherzellen NMC entsprechend den Kreuzungen zwischen normalen Unterwortleitungen NSWL0, NSWL1 und der Bitleitung BL angeordnet sind, während die Ersatzspeicherzellen SMC entsprechend den Kreuzungen zwischen Ersatzunterwortleitungen SSWL0, SSWL1 und der Bitleitung BL angeordnet sind.
In die normale Speicherzelle NMC der normalen Unterwortleitung NSWL0 werden Daten auf dem H-Pegel geschrieben, während in der mit der normalen Unterwortleitung NSWL1 verbundenen normalen Speicherzelle NMC Daten auf dem L-Pegel gespeichert werden. Ähnlich werden in der mit der Ersatzunterwortleitung SSWL0 verbundenen Speicherzelle SMC Daten auf dem H-Pegel gespeichert, während in der mit der Ersatzunterwortleitung SSWL1 verbundenen Speicherzelle SMC Daten auf dem L-Pegel gespeichert werden.
Wenn eine Mehrfachauswahl auftritt und keine Adressenumsetzung ausgeführt wird, werden die Ersatzunterwortleitung SSWL0 und die normale Unterwortleitung NSWL0 gleichzeitig ausgewählt und Daten auf dem H-Pegel auf die Bitleitung BL ausgelesen. Wenn die normale Speicherzelle NMC keine fehlerhafte Speicherzelle ist, werden die gleichen Daten wie die geschriebenen Daten auf die Bitleitung ausgelesen und durch den Leseverstärker abgetastet und verstärkt. Somit sind die durch den Leseverstärker zu verstärkenden und zwischenzuspeichernden Daten die gleichen wie die Daten mit den erwarteten Werten, wobei diese Mehrfachauswahl von außen nicht erfaßt werden kann.
Dagegen werden die Ersatzunterwortleitung SSWL1 und die normale Unterwortleitung NSWL0 beim Auftreten einer Mehrfachauswahl gleichzeitig ausgewählt, falls das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt ist. Folglich werden aus der mit der normalen Unterwortleitung NSWL0 verbundenen Speicherzelle Daten auf dem H-Pegel auf die Bitleitung BL gelesen, während aus der mit der Ersatzunterwortleitung SSWL1 verbundenen Ersatzspeicherzelle SMC Daten auf dem L-Pegel auf sie gelesen werden. Im Ergebnis gibt es auf der Bitleitung BL eine Kollision zwischen Daten auf dem H-Pegel und Daten auf dem L-Pegel, wobei die ausgelesenen Daten gelöscht werden und der entsprechende Leseverstärker die Daten der normalen Speicherzelle nicht genau auslesen kann, was zu einem Auslesefehler führt. Somit kann die Erfassung des Auftretens einer Mehrfachauswahl dadurch erzielt werden, daß die durch den Leseverstärker verstärkten und zwischengespeicherten Daten extern ausgelesen und mit den Daten mit den erwarteten Werten verglichen werden.
Fig. 15 ist ein Ablaufplan des Verfahrens zum Test der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der Erfindung. Anhand von Fig. 15 wird im folgenden das Verfahren zum Erfassen dieser Mehrfachauswahl beschrieben.
Auf der Wafer-Ebene wird eine Erfassung des Speicherzellenfehlers und eine Sicherungsprogrammierung der Fehleradresse ausgeführt. Nach Abschluß der Sicherungsprogrammierung wird in den Testschritten auf der Wafer-Ebene das Testmodus-Anweisungssignal TE auf den L-Pegel eingestellt und aufeinanderfolgend in sämtliche Zeilenadressen ein Datenmuster geschrieben, so daß wenigstens in Spaltenrichtung zwischen geraden Zeilenadressen und ungeraden Zeilenadressen aufeinanderfolgend in sämtlichen Zeilenadressen ein Schachbrettmuster mit Daten mit verschiedenem Logikpegel in der Speicheranordnung gespeichert wird (Schritt S1).
Zum Zeitpunkt des Schreibens der Daten ist das Sicherungsprogramm bereits abgeschlossen und die einer Fehlerzeilenadresse entsprechende normale Hauptwortleitung durch eine Ersatzhauptwortleitung ersetzt worden. Falls in diesem Fall Daten geschrieben werden, während in Übereinstimmung mit der externen Adresse ein Zugriff erfolgt, tritt zum Zeitpunkt der Adressierung einer Fehleradresse nicht notwendig eine Mehrfachauswahl auf. Wenn eine solche aussetzende Mehrfachauswahl auftritt, kann das Auftreten dieser aussetzenden Mehrfachauswahl über wiederholte Tests mit verschiedenen Schachbrettmustern erfaßt werden.
Wie im folgenden beschrieben wird, kann die Erfassung einer Mehrfachauswahl aber dadurch sichergestellt werden, daß die der Fehlerzeilenadresse entsprechende Hauptwortleitung (durch Anhalten einer Redundanzersetzung) zwangsläufig auf den ausgewählten Zustand angesteuert wird und Daten in die der Fehlerzeilenadresse entsprechende Speicherzelle geschrieben werden. Falls in dieser Anordnung Daten in die Ersatzunterwortleitungen geschrieben werden, werden die normalen Unterwortleitungen zwangsläufig im nichtausgewählten Zustand gehalten.
Nachdem in sämtliche Zeilenadressen ein Muster geschrieben worden ist, das wenigstens in Spaltenrichtung ein Schachbrettmuster liefert, wird das Testbetriebsart-Anweisungssignal TE in Schritt S1 auf den H-Pegel eingestellt. In diesem Zustand werden Daten von sämtlichen Zeilenadressen gelesen (Schritt S2). In Schritt S2 werden die Zeilenadressen einfach aufeinanderfolgend geändert, um eine Mehrfachauswahl zu erfassen. Die normale Hauptwortleitung, die der Fehlerzeilenadresse entspricht, wird durch eine Ersatzhauptwortleitung ersetzt.
Daraufhin wird das gelesene Datenmuster mit dem Datenmuster mit den erwarteten Werten verglichen und anhand des Vergleichsergebnisses das Auftreten einer Mehrfachauswahl bestimmt (Schritt S3).
In Schritt S2 wird das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt, wird die Adressenumsetzung ausgeführt und werden die Daten gelesen. Im Ergebnis tritt eine Datenkollision auf, wobei ein von dem Datenmuster mit den erwarteten Werten verschiedenes Datenmuster ausgelesen wird, wenn es beim Zugreifen auf eine Fehlerzeilenadresse eine Mehrfachauswahl gibt. Folglich gibt es selbst bei Übereinstimmung der Daten der fehlerhaften Speicherzelle mit der Fehlerzeilenadresse mit den in der entsprechenden Ersatzspeicherzelle gespeicherten Daten eine Nichtkoinzidenz von Daten in den verbleibenden Speicherzellen, was die Erfassung einer Mehrfachauswahl sicherstellt.
In dem in Fig. 15 gezeigten Testverfahren werden in sämtliche Zeilenadressen (in sämtliche Unterwortleitungen einschließlich der normalen Unterwortleitung, die der Fehleradresse entspricht) Schachbrettmusterdaten geschrieben, um eine Mehrfachauswahl zu erfassen. Dies erfolgt deshalb, weil die Erfassung der Mehrfachauswahl gleichzeitig mit einem weiteren Test wie etwa einem Speicherzellen-Leckverlusttest ausgeführt wird. Wenn dagegen die Ausführung eines hierzu vorgesehenen Tests zur Erfassung einer Mehrfachauswahl zugelassen ist, kann ein Schachbrett-Datenmuster, wie in Fig. 16 gezeigt ist, lediglich in die dieser Fehlerzeilenadresse entsprechenden normalen und Ersatzspeicherzellen geschrieben werden und können die Daten gelesen werden, um eine Mehrfachauswahl zu erfassen.
Wie in Fig. 16 gezeigt ist, wird genauer das Testbetriebsart- Anweisungssignal TE auf den L-Pegel eingestellt und in die zu reparierenden Zeilenadressen aufeinanderfolgend ein Schachbrettmuster geschrieben (Schritt S10). Da die Reparatur von Fehlern auf Hauptwortleitungsbasis erfolgt, werden die entsprechend der fehlerhaften Hauptwortleitung angeordneten Ersatzunterwortleitungen aufeinanderfolgend angegeben und wird ein Schachbrett-Datenmuster geschrieben. Ähnlich werden Daten in die entsprechenden Ersatzunterwortleitungen geschrieben. In diesem Fall können die Daten dadurch geschrieben werden, daß einfach eine Redundanzersetzung ausgeführt und die fehlerhafte Adresse angegeben wird. Falls es beim Schreiben von Daten in die Ersatzunterwortleitungen eine Mehrfachauswahl gibt, werden in der entsprechenden fehlerhaften normalen Unterwortleitung die gleichen Daten gespeichert.
Falls eine Mehrfachauswahl nicht beim Datenschreiben, sondern beim Datenlesen auftritt, werden die Daten nicht in die normale Unterwortleitung geschrieben, die in der Datenlese-Betriebsart auf den ausgewählten Zustand angesteuert wird. Somit werden in den normalen und in den Ersatzspeicherzellen, die mit den gleichzeitig ausgewählten normalen und Ersatzunterwortleitungen verbunden sind, Daten mit verschiedenen Mustern gespeichert, so daß das von dem Datenmuster mit den erwarteten Werten verschiedene Datenmuster gelesen und die Mehrfachauswahl erfaßt werden kann.
Daraufhin wird das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt und werden die Daten aufeinanderfolgend von den zu reparierenden Adressen gelesen (Schritt S11). Beim Datenlesen wird eine Redundanzersetzung ausgeführt. Daraufhin werden die Daten mit dem Muster mit den erwarteten Werten verglichen (Schritt S12) und wird anhand des Vergleichsergebnisses das Auftreten einer Mehrfachauswahl bestimmt (Schritt S13).
Wenn erfaßt wird, daß eine Mehrfachauswahl auftritt, wird das Sicherungsprogramm erneut ausgeführt (Schritt S14), wobei die Verarbeitung nach Abschluß der Operation in Schritt S14 zu Schritt S10 zurückkehrt. Wenn in Schritt S13 dagegen bestimmt wird, daß keine Mehrfachauswahl auftritt, wird bestimmt, daß das Sicherungsprogramm richtig ausgeführt wird, und der Testschritt abgeschlossen.
Die Zeit für den Test der Mehrfachauswahl kann dadurch verringert werden, daß die Anwesenheit oder Abwesenheit einer Mehrfachauswahl lediglich für die zu reparierenden Zeilenadressen erfaßt wird. Da die Anzahl der Adressen, auf die zugegriffen werden muß, klein ist, kann die Mehrfachauswahlerfassung unter Verwendung verschiedener Datenmuster in einer begrenzten Zeitdauer zuverlässig erfolgen.
In dem obenbeschriebenen Testverfahren kann eine Prozedur ausgeführt werden, bei der das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt wird, um Schachbrettmusterdaten zu beschreiben, während daraufhin das Testbetriebsart-Anweisungssignal TE auf den L-Pegel eingestellt wird, um Daten zu lesen. Auch in diesem Fall werden die geraden Adressen und die ungeraden Adressen der Ersatzunterwortleitungen zwischen der Datenschreib-Betriebsart und der Datenlese-Betriebsart ausgetauscht, falls eine Mehrfachauswahl auftritt. Dies sichert die Erfassung des Auftretens einer Mehrfachauswahl.
Die obige Beschreibung bezieht sich auf eine vierfache hierarchische Wortleitungskonfiguration, bei der für eine Hauptwortleitung vier Unterwortleitungen angeordnet sind. Die gleichen Wirkungen können für eine achtfache hierarchische Wortleitungskonfiguration erhalten werden, bei der entsprechend einer Hauptwortleitung acht Unterwortleitungen angeordnet sind.
Wie oben beschrieben wurde, können gemäß der zweiten Ausführungsform die Ersatzunterwortleitungs-Adressen zwischen der Datenschreib-Betriebsart und der Datenlese-Betriebsart in Übereinstimmung mit dem Testbetriebsart-Anweisungssignal geändert werden, wobei in die geraden Adressen und in die ungeraden Adressen ein Schachbrettmuster geschrieben wird. Somit kann eine Mehrfachauswahl genau erfaßt werden und dadurch auch ein Fehleradressen-Programmierfehler erfaßt werden.

Dritte Ausführungsform

Fig. 17 ist ein Prinzipschaltbild der Konfiguration des Hauptteils der Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform der Erfindung. In Fig. 17 werden die Unterdecodierungssignale SD0 bis SD3 und ZSD0 bis ZSD3 von einem Decodierer 82 für eine Unterwortleitung gemeinsam an eine normale Speicheranordnung NMA und an eine redundante Speicheranordnung RMA angelegt. Die komplementären Unterdecodierungssignale ZSD0 bis ZSD3 sind in Fig. 17 nicht gezeigt.
Der Decodierer 82 für eine Unterwortleitung empfängt das Ausgangssignal einer Adressenumsetzschaltung 80, die ihrerseits die Zeilenadressenbits RA0 bis RA1 (RA0, 1) empfängt. Die Adressenumsetzschaltung 80 führt in Übereinstimmung mit dem Ersatzzeilen-Erzwingungssignal STE eine Adressenumsetzoperation aus. Wenn das Ersatzzeilen-Erzwingungssignal STE aktiviert wird (H-Pegel), wird die Ersatzhauptwortleitung zwangsläufig ausgewählt.
Die normale Speicheranordnung ist mit einem Decodierer 84 für eine normale Hauptwortleitung versehen, der ein komplementäres Ersatzzeilen-Erzwingungssignal ZSTE empfängt. Die Decodierungsaktion dieses Decodierers für eine normale Hauptwortleitung ist gesperrt, wenn das komplementäre Ersatzzeilen- Erzwingungssignal ZSTE auf dem L-Pegel ist. Dagegen wird das Normalzeilen-Freigabesignal NRE unabhängig von der Programmierung einer Fehleradresse ständig auf den aktiven Zustand eingestellt und die normale Hauptwortleitung NMWL auf den ausgewählten Zustand angesteuert, wenn das komplementäre Ersatzzeilen-Erzwingungssignal ZSTE auf dem H-Pegel ist. Mit anderen Worten, die der Fehleradresse entsprechende normale Hauptwortleitung wird auf den ausgewählten Zustand angesteuert.
In der in Fig. 17 gezeigten Konfiguration führt die Adressenumsetzschaltung 80 die Adressenumsetzung nur dann aus, wenn das Ersatzzeilen-Erzwingungssignal STE aktiviert und die Ersatzunterwortleitung ausgewählt ist. Wenn das komplementäre Ersatzzeilen-Erzwingungssignal ZSTE den H-Pegel erreicht, führt die Adressenumsetzschaltung 80 keine Umsetzoperationen aus, da das Ersatzzeilen-Erzwingungssignal STE auf dem L-Pegel ist. Gemäß der in Fig. 17 gezeigten Konfiguration kann der Decodierer 82 für eine Unterwortleitung für die normale Speicheranordnung NMA und für die redundante Speicheranordnung RMA gemeinsam vorgesehen sein, wodurch eine Erhöhung der Schaltungsbelegungsfläche verhindert wird.
Fig. 18 ist eine beispielhafte Konstruktion des Abschnitts zum Erzeugen der Ersatzzeilen-Erzwingungssignale ZSTE und STE. Der Ersatzzeilen-Erzwingungssignal-Erzeugungsabschnitt in Fig. 18 enthält eine UND-Schaltung 92, die ein Testbetriebsart-Anweisungssignal TMOD und ein Einstellungserzwingungssignal SRFRC empfängt; einen Inverter 90, der das Einstellungserzwingungssignal SRFRC invertiert; und eine UND- Schaltung 94, die das Ausgangssignal des Inverters 90 und das Testbetriebsart-Anweisungssignal TMOD empfängt. Die UND- Schaltung 92 gibt das Ersatzzeilen-Erzwingungssignal STE aus, während die UND-Schaltung 94 das komplementäre Ersatzzeilen- Erzwingungssignal ZSTE ausgibt.
Ferner enthält der Ersatzzeilen-Erzwingungssignal-Erzeugungsabschnitt eine Gatterschaltung 95, die das Ersatzzeilen- Schnellfreigabesignal SREFF von der Fehleradressen-Programmschaltung 12 und das komplementäre Ersatzzeilen-Erzwingungssignal von der UND-Schaltung 94 empfängt; eine ODER-Schaltung 96, die das Ausgangssignal der Gatterschaltung 95 und das Ersatzzeilen-Erzwingungssignal STE von der UND-Schaltung 92 empfängt und das Ersatzzeilen-Schnellfreigabesignal SREF erzeugt; eine Gatterschaltung 97, die das Normalzeilen-Schnellfreigabesignal NREF und das Ausgangssignal STE der UND-Schaltung 92 empfängt; und eine ODER-Schaltung 98, die das Ausgangssignal der Gatterschaltung 97 und das Ausgangssignal ZSTE der UND-Schaltung 94 empfängt und das Normalzeilen-Freigabesignal NRE erzeugt.
Wenn das komplementäre Ersatzzeilen-Erzwingungssignal ZSTE auf dem L-Pegel ist, wirkt die Gatterschaltung 95 als Pufferschaltung, wobei sie in Übereinstimmung mit dem Ersatzzeilen- Schnellfreigabesignal SREFF ein Ausgangssignal erzeugt. Dagegen wird die Gatterschaltung 95 in den Sperrzustand versetzt, wobei sie ein Signal auf dem L-Pegel ausgibt, wenn das komplementäre Ersatzzeilen-Erzwingungssignal ZSTE auf den H-Pegel ist.
Die Gatterschaltung 97 wirkt als Pufferschaltung und erzeugt ein Ausgangssignal in Übereinstimmung mit dem Normalzeilen- Schnellfreigabesignal NREF, wenn das Ersatzzeilen-Erzwingungssignal STE auf dem L-Pegel ist. Wenn das Ersatzzeilen- Erzwingungssignal STE auf dem H-Pegel ist, wird die Gatterschaltung 97 in den Sperrzustand versetzt, wobei sie das Ausgangssignal auf dem L-Pegel festsetzt.
Das Ersatzzeilen-Schnellfreigabesignal SREF von der ODER- Schaltung 96 wird in dem Decodierer 86 für eine Ersatzhauptwortleitung erzeugt, um die Auswahl und Nichtauswahl der Ersatzhauptwortleitung SMWL zu bestimmen. Wenn mehrere Ersatzhauptwortleitungen vorgesehen sind, wird das von der ODER- Schaltung 96 ausgegebene Ersatzzeilen-Schnellfreigabesignal SREF gemeinsam an die mehreren Decodierer für eine Ersatzhauptwortleitung angelegt.
Die ODER-Schaltung 98 kann entsprechend jeder normalen Hauptwortleitung vorgesehen sein, wobei das Normalzeilen-Freigabesignal NRE von der ODER-Schaltung 98 an die entsprechend den normalen Hauptwortleitungen in der normalen Speicheranordnung NMA angeordneten Decodierer 80 für eine normale Hauptwortleitung gemeinsam angelegt werden kann.
Mit Ausnahme dessen, daß ihre Ausgangssignale mit anderen Bezugszeichen bezeichnet sind, besitzt die Fehleradressen- Programmschaltung 12 die gleiche Konfiguration wie sie in Fig. 5 gezeigt ist.
Mit Ausnahme dessen, daß das Testbetriebsart-Anweisungssignal TE durch das Ersatzzeilen-Erzwingungssignal STE ersetzt ist, besitzt die Adressenumsetzschaltung 80 die gleiche Konfiguration, wie sie in Fig. 8 gezeigt ist.
Fig. 19 ist ein Ablaufplan, der das Verfahren zum Test der Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform der Erfindung zeigt. Anhand von Fig. 19 werden im folgenden die Operationen der in Fig. 17 gezeigten Halbleiterspeichervorrichtung beschrieben.
Zunächst wird wenigstens an die zu reparierenden Zeilenadressen ein Schachbrettmuster geschrieben, wobei das Testbetriebsart-Anweisungssignal TMOD und das Einstellungserzwingungssignal SRFRC auf den L-Pegel eingestellt werden (Schritt S20). Das Schachbrettmuster kann hier in die geraden Adressen und in die ungeraden Adressen in bezug auf die der Hauptwortleitung der Fehleradresse entsprechenden Unterwortleitungen geschrieben werden. Alternativ kann das Schachbrettmuster in sämtliche Zeilenadressen geschrieben werden, die die Unterwortleitungen der Fehlerzeilenadressen enthalten.
Das auf den H-Pegel eingestellte Testbetriebsart-Anweisungssignal TMOD und das auf den L-Pegel eingestellte Einstellungserzwingungssignal SRFRC bewirken, daß das Ausgangssignal ZSTE der UND-Schaltung 94 und das von der ODER-Schaltung 98 ausgegebene Normalzeilen-Freigabesignal NRE den H-Pegel erreichen. Dadurch kann unabhängig von der Programmierung der Fehleradresse in Übereinstimmung mit dem externen Adressensignal die normale Hauptwortleitung ausgewählt werden.
Nachfolgend wird sowohl das Testbetriebsart-Anweisungssignal TMOD als auch das Einstellungserzwingungssignal SRFRC auf den H-Pegel eingestellt. In diesem Zustand erreichen das von der UND-Schaltung 92 ausgegebene Ersatzzeilen-Erzwingungssignal STE und das Ersatzzeilen-Freigabesignal SREF der ODER-Schaltung 96 den H-Pegel. Folglich steuert der Decodierer 80 für eine Ersatzhauptwortleitung die Ersatzhauptwortleitung SWML auf den ausgewählten Zustand an. Gleichzeitig führt die Adressenumsetzschaltung 80 eine Adressenumsetzoperation aus, wobei die Daten mit gegeneinander vertauschten geraden Adressen und ungeraden Adressen in die Ersatzunterwortleitungen geschrieben werden.
Wenn die Ersatzunterwortleitungen ausgewählt werden, ist das Ausgangssignal des Inverters 90 auf dem L-Pegel, wobei das Ausgangssignal ZSTE der UND-Schaltung 94 den L-Pegel erreicht. Gleichzeitig ist das Ausgangssignal der Gatterschaltung 97 unabhängig vom Logikpegel des Ausgangssignals NREF der Fehleradressen-Programmschaltung auf dem L-Pegel und das Normalzeilen-Freigabesignal NRE auf den L-Pegel eingestellt. Folglich wird das Auftreten einer Mehrfachauswahl beim Zugriff auf die Fehleradresse verhindert.
Da das Ersatzzeilen-Erzwingungssignal ZSTE auf dem L-Pegel ist, ändert die Gatterschaltung 95 ihr Ausgangssignal SREF in Übereinstimmung mit dem Ausgangssignal SREFF der Fehleradressen-Programmschaltung.
Somit können Schachbrettmusterdaten in die Ersatzunterwortleitungen geschrieben werden, deren gerade Adressen und ungerade Adressen gegeneinander vertauscht sind, während das Auftreten einer Mehrfachauswahl verhindert wird.
Daraufhin wird das Testbetriebsart-Anweisungssignal TMOD auf den L-Pegel eingestellt. In diesem Zustand erreichen die Ausgangssignale STE und ZSTE der UND-Schaltungen 92 und 94 beide den L-Pegel. Somit wirken die Gatterschaltungen 95 und 97 sowie auch die ODER-Schaltungen 96 und 98 als Pufferschaltungen, so daß sich das Ersatzzeilen-Freigabesignal SREF und das Normalzeilen-Freigabesignal NRE gemäß den von den Fehleradressen-Programmschaltungen ausgegebenen Signalen SREFF bzw. NREF ändert. In diesem Fall ist der Zustand des Einstellungserzwingungssignals SRFRC beliebig.
Wenigstens die Daten der zu reparierenden Zeilenadressen werden aufeinanderfolgend gelesen (es erfolgt ein Redundanzersatz), wobei die gelesenen Daten mit den Daten mit den erwarteten Werten verglichen werden (Schritt S22). Nachfolgend wird anhand des Vergleichsergebnisses des gelesenen Datenmusters und des erwarteten Datenmusters die Anwesenheit oder Abwesenheit einer Mehrfachauswahl bestimmt und anhand des bestimmten Ergebnisses ein notwendiger Verarbeitungsschritt wie etwa die Neuprogrammierung der Sicherungselemente vorgenommen (Schritt S23).
Im Fall der in Fig. 19 gezeigten Operationsfolge wird die Adressenumsetzung in der Datenschreib-Betriebsart ausgeführt. Somit werden wenigstens für die Ersatzwortleitungen SSWL0 bis SSWL3 die in die geraden Adressen in der normalen Speicheranordnung MA geschriebenen Datenmuster in die ungeraden Adressen geschrieben und die in die ungeraden Adressen in der normalen Speicheranordnung MA geschriebenen Datenmuster in die geraden Adressen geschrieben. Somit speichert beim Auftreten einer Mehrfachauswahl auch dann, wenn die Ersatzunterwortleitung SSWL0 und die normale Unterwortleitung NSWL0 gleichzeitig ausgewählt werden, die normale Unterwortleitung NSWL0 das Datenmuster der geraden Adressen und die Ersatzunterwortleitung SSWL0 das Datenmuster der ungeraden Adressen, was zur genauen Bestimmung einer Mehrfachauswahl führt.
In dem in Fig. 19 gezeigten Operationsablauf kann dieser als für die Mehrfachauswahl vorgesehene Testfolge erfolgen oder kann der gesamte Zeilenadressenraum als ein weiterer Test wie etwa der Speicherzellen-Leckverlusttest gleichzeitig getestet werden. Es wird angemerkt, daß in Schritt S22 lediglich auf den Unterwortleitungsraum zugegriffen wird, in dem Fehlerzeilenadressen zu ersetzen sind.
In der in den Fig. 17 bis 19 gezeigten Konfiguration braucht kein Decodierer für eine Unterwortleitung ausschließlich für die redundante Ersatzunterspeicheranordnung vorgesehen zu sein, was zu einer Verringerung der Schaltungsbelegungsfläche führt. Die Daten werden sicher in eine fehlerhafte normale Unterwortleitung geschrieben, die auf den ausgewählten Zustand angesteuert wird, so daß in die fehlerhafte normale Unterwortleitung und in die entsprechende Ersatzunterwortleitung entgegengesetzte Datenmuster geschrieben werden können. Somit kann eine Mehrfachauswahl selbst dann fehlerfrei erfaßt werden, wenn sie aussetzend auftritt.
Wenn eine Mehrfachauswahl jedesmal auftritt, brauchen die Daten nicht zwangsläufig in die fehlerhafte normale Unterwortleitung geschrieben zu werden. Somit reicht es in diesem Fall aus, das Ersatzzeilen-Auswahlsignal STE nur dann auf den H-Pegel einzustellen, wenn die Daten an die Fehlerzeilenadresse geschrieben werden, wobei die in Fig. 18 gezeigte Konfiguration nicht besonders verwendet zu werden braucht.
Wie oben beschrieben wurde, wird die Adressenumsetzung gemäß der dritten Ausführungsform der Erfindung ausgeführt, wenn die Daten wenigstens in die Ersatzwortleitung geschrieben werden. Der Decodierer für eine Unterwortleitung kann von der normalen Speicheranordnung und von der redundanten Unterspeicheranordnung gemeinsam genutzt werden, was zu einer verringerten Schaltungsbelegungsfläche führt.

Vierte Ausführungsform

Fig. 20 ist ein Schaltbild der Konfiguration der Adressenumsetzschaltung gemäß der vierten Ausführungsform der Erfindung. Eine in Fig. 20 gezeigte Adressenumsetzschaltung 99 entspricht der in Fig. 3 gezeigten Ersatzadressen-Umsetzschaltung 14 oder der in Fig. 17 gezeigten Adressenumsetzschaltung 80.
Die Adressenumsetzschaltung 99 in Fig. 20 enthält einen Inverter 100, der das Testbetriebsart-Anweisungssignal TE empfängt und das komplementäre Testbetriebsart-Anweisungssignal ZTE erzeugt; ein CMOS-Transfergatter 101, das in Übereinstimmung mit den komplementären Testbetriebsart-Anweisungssignalen TE und ZTE selektiv leitend gemacht wird und das Zeilenadressenbit /RA1 an den Knoten 105 überträgt, wenn es leitend ist; ein CMOS-Transfergatter 102, das in Übereinstimmung mit den komplementären Testbetriebsart-Anweisungssignalen TE und ZTE komplementär zum CMOS-Transfergatter 101 leitend gemacht wird und das Zeilenadressenbit RA1 an den Knoten 105 überträgt, wenn es leitend ist; ein CMOS-Transfergatter 103, das in Übereinstimmung mit den komplementären Testbetriebsart- Anweisungssignalen TE und ZTE selektiv leitend gemacht wird und das Zeilenadressenbit RA1 an den Knoten 106 überträgt, wenn es leitend ist; und ein CMOS-Transfergatter 104, das in Übereinstimmung mit den komplementären Testbetriebsart-Anweisungssignalen TE und ZTE komplementär zum CMOS-Transfergatter 103 leitend gemacht wird und das Zeilenadressenbit /RA1 an den Knoten 106 überträgt, wenn es leitend ist.
Wenn das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist, werden die CMOS-Transfergatter 101 und 103 leitend, wobei sie die Zeilenadressenbits /RA1 und RA1 an die Knoten 105 bzw. 106 übertragen. Wenn das Testbetriebsart-Anweisungssignal TE den H-Pegel erreicht, werden die CMOS-Transfergatter 102 und 104 leitend, wobei sie die Zeilenadressenbits RA1 und /RA1 an die Knoten 105 bzw. 106 übertragen. Somit werden die Zeilenadressenbits RA1 und /RA1 in der in Fig. 20 gezeigten Adressenumsetzschaltung 99 mit ihren ausgetauschten Stellungen übertragen, wenn das Testbetriebsart-Anweisungssignal TE den H-Pegel erreicht. Durch den Wechsel der Bitstellungen der Zeilenadressenbits RA1 und /RA1 wird der Logikpegel des Adressenbits RA1 entsprechend invertiert.
Das Ausgangssignal der Adressenumsetzschaltung 99 wird an die Unterdecodierungsschaltung 150 übertragen. Die Unterdecodierungsschaltung 150 entspricht dem in Fig. 3 gezeigten Decodierer 15 für eine Ersatzunterwortleitung oder dem in Fig. 17 gezeigten Decodierer 82 für eine Unterwortleitung. Fig. 20 zeigt die Konfiguration der Vordecodierungsschaltung 150A zum Vordecodieren der empfangenen Zeilenadressenbits.
Die Vordecodierungsschaltung 150A enthält eine UND-Schaltung 107, die das Adressenbit am Knoten 105 und das Zeilenadressenbit /RA0 empfängt und ein vordecodiertes Signal X0 erzeugt; eine Vordecodierungsschaltung 108, die das Adressenbit am Knoten 105 und das Zeilenadressenbit RA0 empfängt und ein vordecodiertes Signal X1 erzeugt; eine UND-Schaltung 109, die das Adressenbit am Knoten 106 und das Zeilenadressenbit /RA0 empfängt und ein vordecodiertes Signal X2 erzeugt; und eine UND-Schaltung 110, die das Adressenbit am Knoten 106 und das Zeilenadressenbit RA0 empfängt und ein vordecodiertes Signal X3 erzeugt.
Wenn die vordecodierten Signale X0 bis X3 ausgewählt werden, geben sie jeweils die Unterwortleitungen SWL0 bis SWL3 an.
Der Schaltungsabschnitt in der Unterwortleitungs-Decodierungsschaltung 150, der in Übereinstimmung mit den vordecodierten Signalen X0 bis X3 die Unterdecodierungssignale erzeugt, besitzt die gleiche Konfiguration, wie sie in Fig. 9 gezeigt ist.
Fig. 21 ist ein Diagramm der Korrespondenzbeziehung zwischen den Unterwortleitungen NSWL0 bis NSWL3, SSWL0 bis SSWL3 und den Adressenbits (RA1, RA0) bei Verwendung der in Fig. 20 gezeigten Adressenumsetzschaltung 99. Da für die normalen Unterwortleitungen NSWL0 bis NSWL3 keine Adressenumsetzung ausgeführt wird, werden die normalen Unterwortleitungen NSWL0, NSWL1, NSWL2 und NSWL3 unabhängig davon angegeben, ob das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel oder auf dem H-Pegel ist, wenn die Zeilenadressenbits (RA1, RA0) jeweils gleich (0,0), (0,1), (1,0) und (1,1) sind.
Wenn das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist, werden die Zeilenadressenbits /RA1 und RA1 an die Knoten 105 bzw. 106 übertragen. Folglich werden die vordecodierten Signale X0 bis X3 ausgewählt, wenn jeweils die Dezimaladressen 0 bis 3 angegeben sind. Mit anderen Worten, wenn das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist, entsprechen die Unterwortleitungen SSWL0 bis SSWL3 jeweils den normalen Unterwortleitungen NSWL0 bis NSWL3.
Wenn das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt ist, wird das Adressenbit RA1 an den Knoten 105 und das Adressenbit /RA1 an den Knoten 106 übertragen. Da in diesem Fall eine Adressenumsetzung ausgeführt wird, werden die Unterwortleitungen SSWL0, SSWL1, SSWL2 und SSWL3 ausgewählt, wenn die Zeilenadressenbits (RA1, RA0) jeweils gleich (1,0), (1,1), (0,0) und (0,1) sind.
Wenn das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist, führt dies zu einer Mehrfachauswahl der Ersatzunterwortleitung SSWL0 und der normalen Unterwortleitung NSWL0. Wenn das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt wird, führt dies zu einer Mehrfachauswahl der Ersatzunterwortleitung SSWL0 und der normalen Unterwortleitung NSWL2.
Wie in Fig. 4 gezeigt ist, besitzen die normale Unterwortleitung NSWL2 und die Ersatzunterwortleitung SSWL0 eine unterschiedliche Anordnung der angeschlossenen Speicherzellen. Folglich werden die Daten in der Weise an die Adressen (RA1, RA0) = (0,0) und (1,0) geschrieben, daß sie ein Schachbrettmuster bilden. Ähnlich werden die Daten in der Weise an die Adressen (RA1, RA0) = (0,1) und (1,1) geschrieben, daß sie ein Schachbrettmuster bilden.
Fig. 22 ist ein Diagramm der Verbindung der Speicherzellen in einer Spalte der normalen Unterwortleitungen NSWL0 bis NSWL3 und der Ersatzunterwortleitungen SSWL0 bis SSWL3. In Fig. 22 sind die normalen Speicherzellen NMC0 und NMC1 jeweils entsprechend den Kreuzungen der normalen Unterwortleitungen NSWL0 und NSWL1 und der Bitleitung BL angeordnet. Dagegen sind die normalen Speicherzellen NMC2 und NMC3 jeweils entsprechend den Kreuzungen der normalen Unterwortleitungen NSWL2 und NSWL3 und der komplementären Bitleitung /BL angeordnet.
Die Ersatzunterwortleitungen SSWL0 bis SSWL3 besitzen Speicherzellen, die in der gleichen Anordnung wie die Speicherzellen mit den normalen Unterwortleitungen NSWL0 bis NSWL3 verbunden sind. Die Ersatzunterwortleitungen SSWL0 und SSWL1 besitzen Ersatzspeicherzellen SMC0 und SMC1, die entsprechend den Kreuzungen mit der Bitleitung BL angeordnet sind, und die Ersatzunterwortleitungen SSWL2 und SSWL3 besitzen Ersatzspeicherzellen SMC2 und SMC3, die entsprechend den Kreuzungen mit der Bitleitung /BL angeordnet sind.
In die normale Speicherzelle NMC0 werden von außen Daten auf dem H-Pegel geschrieben, während in die normale Speicherzelle NMC2 von außen Daten auf dem L-Pegel geschrieben werden. Da auf der komplementären Bitleitung /BL Daten mit einem zu den externen Daten entgegengesetzten Logikpegel erscheinen, speichert die normale Speicherzelle NMC2 tatsächlich Daten auf dem H-Pegel.
Ähnlich werden in die Ersatzspeicherzelle SMC0 von außen Daten auf dem H-Pegel geschrieben, während in die Ersatzspeicherzelle SMC2 von außen Daten auf dem L-Pegel geschrieben werden. Auch in diesem Fall speichert die Ersatzspeicherzelle SMC2 tatsächlich Daten auf dem H-Pegel.
Wenn das Testbetriebsart-Anweisungssignal TE auf dem L-Pegel ist, wird in die Ersatzunterwortleitungen SSWL0 und NSWL0 das gleiche Datenmuster geschrieben. In der normalen Unterwortleitung NSWL2 und in der Ersatzunterwortleitung SSWL2 wird das Datenmuster gespeichert, das mit den Datenmustern dieser Unterwortleitungen NSWL0 und SSWL0 ein Schachbrettmuster bildet.
Wenn bei Angabe einer Fehleradresse bei auf den H-Pegel eingestelltem Testbetriebsart-Anweisungssignal TE die normale Unterwortleitung NSWL0 angegeben ist, wird die Ersatzunterwortleitung SSWL2 auf den ausgewählten Zustand angesteuert. Wenn die normale Unterwortleitung NSWL2 angegeben ist, wird die Ersatzunterwortleitung SSWL0 ausgewählt.
Es wird nun der Fall betrachtet, daß beim Datenlesen mit einem auf den H-Pegel eingestellten Testbetriebsart-Anweisungssignal die Ersatzunterwortleitung SSWL0 ausgewählt wird. Wenn dabei eine Mehrfachauswahl auftritt, wird die normale Unterwortleitung NSWL2 ausgewählt. Folglich werden die in der Ersatzspeicherzelle SMC0 gespeicherten Daten auf dem H-Pegel auf die Bitleitung BL ausgelesen, wobei der Spannungspegel der Bitleitung BL, wie in Fig. 23 gezeigt ist, von der Vorladespannung auf den Zwischenspannungspegel steigt. Ähnlich werden die Daten auf dem H-Pegel von der normalen Speicherzelle NMC2 an die komplementäre Bitleitung /BL übertragen, wobei der Spannungspegel der komplementären Bitleitung /BL steigt.
Da die Spannungspegel beider Bitleitungen BL und /BL steigen, verstärkt der zugeordnete Leseverstärker keine Potentialdifferenz zwischen den Bitleitungen BL und /BL, so daß unsichere Daten erscheinen. Nachfolgend kann die Anwesenheit oder Abwesenheit einer Mehrfachauswahl durch Vergleich zwischen dem Datenmuster mit den erwarteten Werten und den ausgelesenen Daten außerhalb bestimmt werden.
In bezug auf die anderen Ersatzunterwortleitungen wird die gleiche Operation angewendet. In angrenzende gerade Adressen wird ein Datenmuster geschrieben, das ein Schachbrettmuster bildet, und in angrenzende ungerade Adressen wird ein Datenmuster geschrieben, das ebenfalls ein Schachbrettmuster bildet. Im Ergebnis erscheinen auf den Bitleitungen BL und /BL Spannungsänderungen, die sich in der gleichen Richtung ändern, was zu einer ungenauen Abtastoperation durch den Leseverstärker führt. Von außen wird ein von dem Muster mit den erwarteten Werten verschiedenes Datenmuster gelesen, so daß eine Mehrfachauswahl erfaßt werden kann.
Die Operationen zum Erfassen einer Mehrfachauswahl in der vierten Ausführungsform können auf die gleiche Weise wie in der zweiten oder dritten Ausführungsform erfolgen. Somit können beim Schreiben von Testdaten die Daten in die Zeilenadressen geschrieben werden, wobei das Testbetriebsart-Anweisungssignal TE auf den H-Pegel eingestellt wird. Außerdem kann das Schreiben/Lesen von Daten lediglich in die Zeilenadressen ausgeführt werden, die sich auf eine Fehleradresse beziehen.
Außerdem kann die Erfassung einer Mehrfachauswahl in der vierten Ausführungsform nicht nur in der hierarchischen Wortleitungskonfiguration, sondern auch in der nichthierarchischen Wortleitungskonfiguration dadurch ausgeführt werden, daß die Korrespondenzbeziehung zwischen den Ausgangssignalen der Fehleradressen-Programmschaltungen und der Ersatzwortleitungen gewechselt wird.
Die Anzahl der Unterwortleitungen ist nicht auf 4 beschränkt, sondern kann beispielsweise 8 betragen.
Wie oben beschrieben wurde, werden die Stellungen eines oberen Adressenbits der Ersatzunterwortleitungen gemäß der vierten Ausführungsform der Erfindung gemäß dem Testbetriebsart- Anweisungssignal gewechselt. Somit kann das Wortleitungspaar, das eine Mehrfachauswahl bewirkt, gewechselt werden. Da die an diese Unterwortleitungen angeschlossenen Speicherzellen in voneinander verschiedenen Mustern angeordnet sind, können beim Auftreten einer Mehrfachauswahl auf den Bitleitungen in einem Paar Spannungsänderungen bewirkt werden, die sich normalerweise in der gleichen Richtung ändern, was zu einer genauen Erfassung einer Mehrfachauswahl führt.

Andere Anwendungen

In der obigen Beschreibung ist ein DRAM (dynamischer Schreib- Lese-Speicher) als Beispiel der Halbleiterspeichervorrichtung gezeigt. Allerdings kann die Erfindung auf irgendeine Halbleiterspeichervorrichtung angewendet werden, bei der eine fehlerhafte normale Wortleitung durch die Programmierung von Sicherungselementen durch eine Ersatzwortleitung ersetzt wird und die normalen Speicherzellen und die Ersatzspeicherzellen in der Weise angeordnet sind, daß sie die Spalten gemeinsam nutzen.
Wie oben beschrieben sind die Adressen der Ersatzwortleitungen gemäß der Erfindung so beschaffen, daß in die Ersatzzeile und in die normale Speicherzellenzeile umgesetzte, verschiedene Datenmuster geschrieben werden können, was zu einer Mehrfachauswahl führt, wobei ein Programmfehler einer Fehleradresse zuverlässig erfaßt werden kann.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Halbleiterspeichervorrichtung, mit:
mehreren normalen Speicherzellen (NMC), die in Zeilen und Spalten angeordnet sind,
mehreren Ersatzspeicherzellen (SMC), die in Zeilen und Spalten angeordnet sind, wobei die mehreren Ersatzspeicherzellen (SMC) in mehreren Zeilen angeordnet sind, die wenigstens die Spalten mit den mehreren normalen Speicherzellen (NMC) gemeinsam nutzen;
mehreren normalen Wortleitungen (NWL), die entsprechend den normalen Speicherzellenzeilen angeordnet sind und mit den normalen Speicherzellen (NMC) in den entsprechenden Zeilen verbunden sind;
mehreren Ersatzwortleitungen (SPWL), die entsprechend den Ersatzspeicherzellenzeilen angeordnet sind und mit den Ersatzspeicherzellen (SMC) in den entsprechenden Zeilen verbunden sind;
einer Fehleradressen-Programmschaltungsanordnung (12) zum Programmieren einer Adresse einer fehlerhaften normalen Wortleitung (NWL), wobei die Fehleradressen-Programmschaltungsanordnung (12) eine Schaltung (26 bis 29) zum Erzeugen eines Koinzidenzangabesignals enthält, das ein Bestimmungsergebnis der Koinzidenz und der Nichtkoinzidenz zwischen einer externen Adresse und einer programmierten Fehleradresse angibt;
einer Wortleitungs-Auswahlschaltungsanordnung (RSK0 bis RSK3) zum Auswählen einer entsprechenden Wortleitung aus den normalen Wortleitungen (NWL) und aus den Ersatzwortleitungen (SPWL) in Übereinstimmung mit der externen Adresse und mit dem Koinzidenzangabesignal; und
einer Adressen-Umsetzschaltungsanordnung (14; 80; 99) zum Ändern der Korrespondenzbeziehung zwischen der externen Adresse und den mehreren Ersatzwortleitungen (SPWL).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressen-Umsetzschaltungsanordnung (14) in Übereinstimmung mit einem Testbetriebsart-Anweisungssignal (TE) die Korrespondenzbeziehung zwischen der externen Adresse und den Ersatzwortleitungen (SPWL) ändert, so daß in der Testbetriebsart eine andere Ersatzwortleitung (SPWL) als in einer Normalbetriebsart ausgewählt werden kann.

3. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch mehrere Bitleitungspaare (BLP), die entsprechen den normalen Speicherzellenspalten und den Ersatzspeicherzellenspalten angeordnet sind und die mit den normalen und mit den Ersatzspeicherzellen (NMC, SMC) in den entsprechenden Spalten verbunden sind, wobei die Adressen-Umsetzschaltungsanordnung (14; 80; 99) die Korrespondenzbeziehung in der Weise ändert, daß eine Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in einem gleichen Muster in bezug auf die Speicherzellenanordnung wie mit der fehlerhaften Wortleitung verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch mehrere Bitleitungspaare (BLP), die entsprechend den Spalten der normalen Speicherzellen (NMC) und der Ersatzspeicherzellen (SMC) angeordnet sind und die mit den normalen und mit den Ersatzspeicherzellen (NMC, SMC) in den entsprechenden Spalten verbunden sind, wobei die Adressen-Umsetzschaltungsanordnung (14; 99; 80) die Korrespondenzbeziehung in der Weise ändert, daß eine Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in einem anderen Muster in bezug auf die Speicherzellenanordnung als mit der fehlerhaften Wortleitung verbunden sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch mehrere Bitleitungspaare (BLP), die entsprechend den Spalten der normalen und der Ersatzspeicherzellen (NMC, SMC) angeordnet sind und die mit den normalen und mit den Ersatzspeicherzellen (NMC, SMC) in den entsprechenden Spalten verbunden sind, wobei die Adressen-Umsetzschaltungsanordnung (14; 99; 80) die Adressenumsetzung in der Weise ausführt, daß in einer Normalbetriebsart eine Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in einem gleichen Muster in bezug auf die Speicherzellenanordnung wie mit der fehlerhaften Wortleitung mit der Fehleradresse verbunden sind, während in einer Testbetriebsart eine andere Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in dem gleichen Muster in bezug auf die Speicherzellenanordnung wie mit der fehlerhaften Wortleitung verbunden sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch mehrere Bitleitungspaare (BLP), die entsprechend den Spalten der normalen und der Ersatzspeicherzellen (NMC, SMC) angeordnet sind und die mit den normalen und mit den Ersatzspeicherzellen (NMC, SMC) in den entsprechenden Spalten verbunden sind, wobei die Adressen-Umsetzschaltungsanordnung (14; 99; 80) die Adressenumsetzung in der Weise ausführt, daß in einer Normalbetriebsart eine Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in einem gleichen Muster in bezug auf die Speicherzellenanordnung wie mit der fehlerhaften normalen Wortleitung (NWL) mit der Fehleradresse verbunden sind, während in einer Testbetriebsart eine Ersatzwortleitung (SPWL) ausgewählt wird, mit der die Ersatzspeicherzellen (SMC) in Spaltenrichtung in einem anderen Muster in bezug auf die Speicherzellenanordnung als mit der fehlerhaften normalen Wortleitung (NWL) verbunden sind.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Adressen-Umsetzschaltungsanordnung (14; 99; 80) die Umsetzung der zugeordneten Adressen zu den Ersatzwortleitungen (SPWL) zwischen geraden Adressen und ungeraden Adressen ausführt.

8. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die normalen Wortleitungen (NWL) und die Ersatzwortleitungen (SPWL) in einer hierarchischen Wortleitungskonfiguration angeordnet sind, die eine Hauptwortleitung (MWL), die entsprechend einer vorgegebenen Anzahl von Speicherzellenzeilen angeordnet ist, und Unterwortleitungen (SWL), deren Speicherzellen in einer entsprechenden Zeile jeweils gekoppelt sind, umfaßt, die Fehleradressen-Programmschaltungsanordnung (12) eine Adresse einer Hauptwortleitung (MWL), die entsprechend der fehlerhaften normalen Speicherzellenzeile angeordnet ist, programmiert und speichert, die Wortleitungs-Auswahlschaltungsanordnung (RSK0 bis RSK3) enthält:
eine Auswahlschaltung (10) für eine normale Hauptwortleitung (NMWL), die in Übereinstimmung mit dem Koinzidenzangabesignal und einer Hauptwortleitungsadresse, die eine Hauptwortleitung (MWL) in der externen Adresse angibt, eine normale Hauptwortleitung (MWL) auswählt;
eine Auswahlschaltung (11; 82) für eine normale Unterwortleitung, die in Übereinstimmung mit einer Unterwortleitungsadresse, die eine Unterwortleitung (SWL) in der externen Adresse angibt, ein Unterwortleitungs-Auswahlsignal erzeugt, das eine Unterwortleitung (SWL) der normalen Wortleitungen (NWL) auswählt;
eine Auswahlschaltung (13) für eine Ersatzhauptwortleitung, die in Übereinstimmung mit dem Koinzidenzangabesignal eine Hauptwortleitung (MWL) der Ersatzwortleitungen (SPWL) auswählt; und
eine Auswahlschaltung (15; 82) für eine Ersatzunterwortleitung, die in Übereinstimmung mit der Unterwortleitungsadresse ein Ersatzunterwortleitungs-Auswahlsignal erzeugt, das eine Unterwortleitung (SWL) der Ersatzwortleitungen (SPWL) auswählt, und
die Adressen-Umsetzschaltungsanordnung (14; 99; 80) die an die Auswahlschaltung (15; 82) für eine Ersatzunterwortleitung angelegte Unterwortleitungsadresse ändert.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Auswahlschaltung (15) für eine Ersatzunterwortleitung und die Auswahlschaltung (11) für eine normale Unterwortleitung getrennt vorgesehen sind.

10. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die Auswahlschaltung (15; 82) für eine Ersatzunterwortleitung und die Auswahlschaltung (11; 82) für eine normale Unterwortleitung eine gemeinsame Auswahlschaltung (82) umfassen, wobei ein Ausgangssignal der gemeinsamen Auswahlschaltung (82) gemeinsam an die normalen und an die Ersatzunterwortleitungen (NSWL, SSWL) übertragen wird; und
die Adressen-Umsetzschaltungsanordnung (80) die in der externen Adresse enthaltene Unterwortleitungsadresse in einer Betriebsart zum Auswählen einer Ersatzunterwortleitung (SSWL) umsetzt und an die gemeinsame Auswahlschaltung (82) überträgt.

11. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß
die Unterwortleitungsadresse mehrere Bits enthält;
die Wortleitungsauswahlschaltung (RSK0 bis RSK3) eine Erzeugungsschaltung (3) für interne Adressen enthält, die in Übereinstimmung mit der Unterwortleitungsadresse komplementäre interne Unterwortleitungsadressen (RA, /RA) erzeugt, die mehrere Bits enthalten; und
die Adressen-Umsetzschaltungsanordnung (14; 80; 99) eine Stellung der komplementären Bits der Unterwortleitungsadressen ändert.

12. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Adressen-Umsetzschaltungsanordnung (14; 80; 99) die Stellungen der für ein spezifisches Bit der Unterwortleitungsadresse erzeugten komplementären Bits (RA0, /RA0) austauscht.