DE60117102T2

DE60117102T2 - Pegelumsetzer

Info

Publication number: DE60117102T2
Application number: DE60117102T
Authority: DE
Inventors: Tsuneaki Fuse; Kazunori Ohuchi; Masako Yoshida; Atsushi Kameyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-27
Filing date: 2001-03-13
Publication date: 2006-08-10
Anticipated expiration: 2021-03-14
Also published as: US20010024130A1; DE60117102D1; US6466054B2; EP1139567B1; EP1139567A1; KR20010090732A; KR100466581B1

Description

Diese Erfindung bezieht sich auf eine Pegelwandlerschaltung, die durch Verwendung einer Vielzahl von Energieversorgungen betrieben wird.
Kürzlich hat sich die Zahl von Halbleiterelementen, die auf einem Chip ausgebildet sind, beträchtlich erhöht. Mehrere hundert von Millionen von Halbleiterelementen sind pro Chip auf einem Halbleiterspeicher der Gigabit-Größenordnung integriert, und mehrere Zehntausende bis zu Dutzenden von Millionen von Halbleiterelementen sind pro Chip in einem 64-Bit-Mikroprozessor integriert. Die Zahl von Halbleiterelementen, die auf einem Chip ausgebildet sind, kann durch Reduzieren der Größe von Halbleiterelementen verbessert werden. Gegenwärtig werden in einem 1-Gbit-DRAM (dynamischer Speicher mit wahlfreiem Zugriff, Dynamic Random Access Memory) MOS-Transistoren mit einer Gate-Länge von 0,15 μm verwendet. Um die Zahl von Halbleiterelementen, die auf einem Chip ausgebildet sind, weiter zu erhöhen, werden MOS-Transistoren mit einer Gate-Länge von 0,1 μm oder weniger verwendet werden müssen.
In dem obigen fein gemusterten MOS-Transistor verschlechtern heiße Träger den Transistor, und ein isolierender Film wird durch TDDB (zeitabhängiger dielektrischer Zusammenbruch, Time Dependent Dielectric Breakdown) zerstört. Ferner wird eine Übergangsdurchbruchspannung (junction breakdown voltage) einer Source und eines Drains abgesenkt, wenn die Störstellendichten einer Substratregion und einer Kanalregion erhöht werden, um eine Absenkung in einer Schwellenspannung wegen einer Reduzierung in der Kanallänge zu unterdrücken. Eine Ab senkung einer Energieversorgungsspannung hält die Zuverlässigkeit des fein gemusterten Elementes hoch. D.h. eine Schwächung eines seitlichen elektrischen Feldes zwischen der Source und dem Drain verhindert heiße Träger und eine Schwächung des vertikalen elektrischen Feldes zwischen dem Gate und der Masse (bulk) verhindert TDDB. Durch Absenkung der Energieversorgungsspannung werden ferner Umkehrvorspannspannungen, die an einen Übergang zwischen der Source und der Masse und einen Übergang zwischen dem Drain und der Masse angelegt werden, abgesenkt, um eine Absenkung in einer Spannungsfestigkeit zu bewältigen.
Kürzlich hat sich der Markt für tragbare Informationseinrichtungen beträchtlich erhöht. Die meisten der tragbaren Informationseinrichtungen setzen eine leichtgewichtige Energieversorgung ein, wie etwa eine Lithium-Ionen-Batterie mit einer hohen Energiedichte. Die drei Volt (3V) der Lithium-Ionen-Batterie sind jedoch höher als die Spannungsfestigkeit des fein gemusterten MOS-Transistors. Wenn die Lithium-Ionen-Batterie auf eine Schaltung angewendet wird, die den fein gemusterten Transistor umfasst, muss deshalb ein Energieversorgungsspannungswandler verwendet werden, um die Spannung zu reduzieren. Die Leistung, die während des Betriebs einer CMOS-Schaltung verbraucht wird, die in einer Logikschaltung verwendet wird, ist nicht nur proportional einer Betriebsfrequenz, sondern auch proportional dem Quadrat der Energieversorgungsspannung. Deshalb senkt eine Verringerung der Energieversorgungsspannung den Leistungsverbrauch in dem Chip beträchtlich ab.
Deshalb ist es, um eine tragbare Einrichtung für eine längere Zeitperiode zu verwenden, erforderlich, eine Batterie mit hoher Energiedichte, eine Energieversorgungskonvertierungsschaltung mit hoher Effizienz und eine integrierte Schaltung, die bei einer geringen Spannung betrieben wird, zu entwi ckeln. Es ist wünschenswert, die abgesenkte Energieversorgungsspannung in einem Basisband-LSI und Mikroprozessor mit großem Energieverbrauch angesichts des Erreichens des geringen Energieverbrauchs zu verwenden.
In der tragbaren Informationseinrichtung ist es notwendig, eine Speichereinrichtung, wie etwa einen DRAM oder einen SRAM, zusätzlich zu einer Logikschaltung zu verwenden. Der DRAM ist ausgelegt, eine ausreichende Ladungsmenge einer Zelle zu erzielen, um eine weiche Fehlerwiderstandsfähigkeit zu steigern, und der SRAM ist ausgelegt, eine Absenkung in der Betriebsgeschwindigkeit zur Zeit des Niederspannungsbetriebs zu verhindern. Deshalb gibt es keine bedeutenden Maßnahmen, um den Leistungsverbrauch wie in der Logikschaltung niedrig zu machen, und gegenwärtig werden Elemente, die auf einer Energieversorgungsspannung von ungefähr 1,75V betrieben werden, realisiert. Da sich die Energieversorgungsspannung der Speicherschaltung von der der Speicherschaltung stark unterscheidet, ist es notwendig, einen multiplen Energieversorgungsaufbau zum Zuführen verschiedener Energieversorgungsspannungen in einem LSI mit einer Speicherschaltung und einer Logikschaltung zu verwenden.
1 zeigt den Aufbau einer integrierten Halbleiterschaltung 405 für eine tragbare Informationseinrichtung mit einer Speicherschaltung und einer Logikschaltung, die auf einem Chip integriert sind, und ein Energieversorgungssystem davon. Die Schaltung von 1 enthält eine Lithium-Batterie (Lithium-Ionen-Sekundär-Batterie) 400, eine Energieversorgungskonvertierungsschaltung 401, eine Logikschaltung 402, eine Speicherschaltung auf dem Chip (on-chip) 403 und einen Pegelwandler 404. Die ausgegebene Energieversorgungsspannung von 3V der Lithium-Batterie 400 wird in 0,5V durch die Energieversorgungskonvertierungsschaltung 401 konvertiert, um eine 0,5V-Energieversorgungsspannung zu der Logikschaltung 402 zu zuführen. Da die Speicherschaltung auf dem Chip 403 eine Energieversorgungsspannung von 1V oder mehr für ihren Betrieb erfordert, wird die ausgegebene Energieversorgungsspannung von 3V der Lithium-Batterie 400 direkt zu der Speicherschaltung 403 zugeführt. Die 3V-Energieversorgungsspannung und die 0,5V-Energieversorgungsspannung werden dem Pegelwandler 404 zugeführt, der die Speicherschaltung 403 und die Logikschaltung 402 verbindet.
Mit dem in 1 gezeigten Aufbau kann eine Einstellung der Energieversorgungsspannung der Logikschaltung 402 auf 0,5V den Leistungsverbrauch zur Betriebszeit absenken. Wenn jedoch die Energieversorgungsspannung einer üblichen CMOS-Schaltung einfach von 3V abgesenkt und auf einer Energieversorgungsspannung von 2V betrieben wird, wird die Betriebsgeschwindigkeit der Einrichtung abgesenkt oder die Einrichtung wird nicht richtig arbeiten. Um das obige Problem zu lösen, ist es notwendig, die Schwellenspannung des MOS-Transistors mit einer Absenkung in der Energieversorgungsspannung abzusenken. Um z.B. eine Logikschaltung aufzubauen, die auf einer geringen Energieversorgungsspannung von 0,5V arbeitet, ist es notwendig, einen FET mit einer Schwellenspannung von 0,1V bis 0,2V in dem Absolutwert zu verwenden, was ungefähr gleich 1/3 der Schwellenspannung des konventionellen FET ist.
Falls der obige Schwellwert verwendet wird, wird jedoch ein Kriechstrom des FET zur AUS-Zeit stark erhöht, und als ein Ergebnis erhöht sich der Leistungsverbrauch der Einrichtung zur Bereitschaftszeit stark und die integrierte Halbleiterschaltung für die tragbare Informationseinrichtung kann wie sie ist nicht geeignet verwendet werden.
2 zeigt den Aufbau einer integrierten Halbleiterschaltung und eines Energieversorgungssystems davon, aufgebaut unter Berücksichtigung des obigen Problems. In 2 werden vier Arten von Energieversorgungsspannungen (VDD, VD1, VS1, VSS) einschließlich eines Massepotenzials einer integrierten Halbleiterschaltung 506 zugeführt. Eine 3V-Volt Energieversorgungsspannung (VDD), die von einer Lithium-Batterie 500 zugeführt wird, ein Massepotenzial (VSS), und VD1 und VS1, zugeführt von einer Energieversorgungskonvertierungsschaltung 501, werden einer Logikschaltung 502 zugeführt, die auf einem Chip in der integrierten Halbleiterschaltung 506 integriert ist. In diesem Fall ist ein Potenzialunterschied zwischen der Logikschaltungs-Energieversorgungsspannung VD1 und der Logikspannungs-Massespannung VS1 auf 0,5V gesetzt.
Mit dem obigen Aufbau wird die Logikschaltung 502 durch Verwendung von zwei Spannungen VD1 und VS1 betrieben, um den Leistungsverbrauch zur Betriebszeit abzusenken. In dem Bereitschaftszustand wird das Wannen-Potenzial (well potential) eines p-Kanal-MOSFET 509 auf VDD von VD1 durch Setzen eines p-Kanal-MOSFET 507 zu dem EIN-Zustand gesetzt, und das Wannen-Potenzial eines n-Kanal-MOSFET 510 wird zu VSS von VS1 durch Setzen eines n-Kanal-MOSFET 508 zu dem EIN-Zustand gesetzt. Als ein Ergebnis werden die Absolutwerte der Schwellenspannungen der MOSFETs 509 und 510 in der Logikschaltung zur Bereitschaftszeit erhöht und der Kriechstrom zur AUS-Zeit davon wird reduziert, wobei es dadurch möglich gemacht wird, den Leistungsverbrauch in dem Bereitschaftszustand abzusenken.
Bezüglich der Energieversorgung für Speicherschaltungen auf dem Chip 503, 504 und 505 werden die folgenden drei Konstruktionen betrachtet.

1) Die Chip-Energieversorgungsspannung VDD und das Chip-Massepotenzial VSS, zugeführt von der Lithium-Batterie, werden verwendet.
2) Die Logikschaltungs-Energieversorgungsspannung VD1 und das Chip-Massepotenzial VSS werden verwendet.
3) Die Chip-Energieversorgungsspannung VDD und das Logikschaltungs-Massepotenzial VS1 werden verwendet.

Die Konstruktion 2) oder 3) ist besser als die Konstruktion 1) aus der Sicht des Leistungsverbrauchs, aber die auszuwählende Konstruktion wird schließlich durch Betrachtung des Bereichs der Betriebsspannung der Speicherschaltung bestimmt. In der integrierten Halbleiterschaltung 506 von 2 ist der hohe Pegel VD1 und der tiefe Pegel ist VS1 in der Logikschaltung 502, der hohe Pegel ist VDD und der tiefe Pegel ist VSS in der Speicherschaltung 503, der hohe Pegel ist VD1 und der tiefe Pegel ist VSS in der Speicherschaltung 504, der hohe Pegel ist VDD und der tiefe Pegel ist VS1 in der Speicherschaltung 505, und somit werden verschiedene Logikhübe (logic swings) und verschiedene Logikpegel verwendet.
3 zeigt den Aufbau einer integrierten Halbleiterschaltung und ein Energieversorgungssystem davon, aufgebaut unter Berücksichtigung eines Problems eines Kriechstroms zur AUS-Zeit. In der Schaltung von 3 werden drei Arten von Energieversorgungsspannungen einer integrierten Halbleiterschaltung 605 zugeführt. D.h. eine Energieversorgungsspannung (VDD) und ein Massepotenzial (VSS) von einer Nickel-Wasserstoff-Sekundär-Batterie (1,2V) oder einer Lithium-Ionen-Sekundär-Batterie (3V) werden einer Logikschaltung 602 zugeführt, die auf einem Chip in der integrierten Halbleiterschaltung 605 integriert ist. Es wird eine Energieversorgungsspannung VDDV einer CMOS-Schaltung in der Logikschaltung 602 zugeführt. Die Energieversorgungsspannung VDDV wird durch Weitergabe der Logikschaltungs-Energieversorgungsspannung VD1 (0,5V), die von der Energieversorgungskonvertierungsschaltung 601 zugeführt wird, durch einen p-Kanal-MOSFET 603 mit einer hohen Schwellenspannung erhalten.
Mit dem obigen Aufbau wird in dem Bereitschaftszustand, nachdem notwendige Information in der Logikschaltung in die Speicherschaltung 604 gesichert ist, die Gate-Spannung des p-Kanal-MOSFET 603 auf VDD gesetzt, um den MOSFET 603 in den AUS-Zustand zu setzen. Zu dieser Zeit wird der Kriechstrom der Logikschaltung 602 extrem klein, da er durch die AUS-Charakteristik des p-Kanal-MOSFET 603 mit einer hohen Schwellenspannung bestimmt wird.
Da es jedoch schwierig ist, die Speicherschaltung 605 auf der Energieversorgungsspannung von ungefähr 0,5V zu betreiben, wird sie durch Verwendung von VDD und VSS angesteuert, und der hohe Pegel VD1 und der tiefe Pegel VSS sind in der Logikschaltung vorgesehen, und der hohe Pegel VDD und der tiefe Pegel VSS sind in der Speicherschaltung vorgesehen, und somit werden zwei Arten von Logikpegeln verwendet.
Wie oben beschrieben, ist ein multiples Energieversorgungssystem für einen LSI einer tragbaren Einrichtung unerlässlich, und es ist ein Pegelwandler von geringem Leistungsverbrauch zum Konvertieren der Logikpegel gemäß den unterschiedlichen Energieversorgungsspannungen erforderlich. Um ein Signal von der integrierten Halbleiterschaltung, in der der Logikhub groß ist, zu der Logikschaltung zu transferieren, in der der Logikhub klein ist, ist es möglich, die Pegelkonvertierung ohne Verursachen irgend eines Problems zu bewirken, durch Verwendung einer normalen CMOS-Schaltung, wie in 4 gezeigt, die MOSFETs mit einer Gate-Durchbruchspannung VBD verwendet, die höher als der Logikhub (VDD-VSS) ist.
Es ist jedoch schwierig, den Signalpegel einer Logikschaltung mit einem Logikhub (in diesem Beispiel 0,5V), der so klein wie (VD1-VS1) ist, zu einem großen Logikhub für die Speicherschaltung zu konvertieren. Z.B. werden in einer normalen CMOS-Inverterschaltung, die in 4 gezeigt wird, verschiedene Probleme auftreten, wenn der Signalpegel ausreichend zu dem Logikpegel der Speicherschaltung konvertiert wird, z.B. (VDD, VSS), (VD1, VSS), (VDD, VS1). D.h. 1) die vollständige Pegelkonvertierung kann durch Verwendung eines einstufigen CMOS-Inverters nicht erzielt werden, 2) weder der p-Kanal-MOSFET noch der n-Kanal-MOSFET können durch Verwendung des einstufigen CMOS-Inverters abgeschaltet werden, und er wird in dem EIN-Zustand wie in einem Verstärker von Klasse "A" betrieben, und als ein Ergebnis fließt ein stationärer Kurzschlussstrom von der Energieversorgung zu dem Masseknoten, und 3) falls ein mehrstufiger CMOS-Inverter verwendet wird, wird der Leistungsverbrauch groß.
Als ein anderes Verfahren wird ein Verfahren vorgesehen, das einen Differenzialverstärker verwendet und einen Zwischenwert zwischen VD1 und VS1 als eine Bezugsspannung verwendet. Sogar in diesem Verfahren wird jedoch der Leistungsverbrauch aus den folgenden Gründen groß: 1) es ist eine Energieversorgung für den Differenzialverstärker erforderlich und 2) es ist ein CMOS-Inverter zum Verstärken einer Ausgabe des Differenzialverstärkers erforderlich und es wird ein Verbrauchsstrom in der CMOS-Inverterstufe hinzugefügt.
Um das obige Problem zu bewältigen, wird ein Pegelwandler zum Konvertieren des Logikhubs von ungefähr 0,5V bis 1V zu dem Logikhub von ungefähr 2V vorgeschlagen (Sub-1-V Swing Bus Architecture for Future Low-Power ULSIs by Nakagome et. al., 1992 VLSI Circuit Symposium, 9-2). Der in der obigen Literaturstelle offenbarte Pegelwandler wird in 5 gezeigt und erzielt die Charakteristika von geringem Leistungsverbrauch.
Der Pegelwandler von 5 enthält Gate-geerdete MOSFETs 800 und 801 und zwei über Kreuz gekoppelte FETs, zusammengesetzt aus zwei MOSFETs des gleichen Kanaltyps, in denen das Gate und die Source von einem MOSFET jeweils mit der Source und dem Gate des anderen MOSFET verbunden sind. Da jedoch die Logikhübe der Gate-Spannungen, die zu den über Kreuz gekoppelten MOSFETs des gleichen Kanaltyps eingegeben werden, stark voneinander verschieden sind, sind folglich die Ansteuerungsfähigkeiten der MOSFETs, die die über Kreuz gekoppelten FETs aufbauen, stark unterschiedlich, falls die zwei MOSFETs der gleichen Größe verwendet werden, und es wird schwierig, den Invertierungsbetrieb durch den MOSFET mit einer geringeren Ansteuerungsfähigkeit zu erzielen. Deshalb ist es für jeden der über Kreuz gekoppelten FETs notwendig, die Größen der MOSFETs durch Berücksichtigung der Ansteuerungsfähigkeiten davon zu bestimmen.
Ein anderes Problem bei dem Pegelwandler von 5 besteht darin, dass der zulässige Umfang für die Elementcharakteristika o klein ist. D.h. es wird eine strikte Begrenzung in den Elementcharakteristika des p-Kanal-MOSFET 800 und des n-Kanal-MOSFET 801 auferlegt, und um die gewünschte Pegelkonvertierung zu erzielen, ist z.B. ein MOSFET mit einer Schwellenspannung von 0V bis ungefähr 0,05V erforderlich. Anforderungen, dass ein FET eine derartige spezielle Schwellenspannung aufweisen muss, macht den Herstellungsprozess kompliziert, und da der zulässige Bereich der Schwellenspannung so eng wie 100mV ist, ist strikte Prozesssteuerung erforderlich. Deshalb werden schließlich die Kosten der integrierten Halbleiterschaltung erhöht.
6 zeigt das Simulationsergebnis der Charakteristika des Pegelwandlers von 5. In diesem Fall sind VS1 und VSS auf das gleiche Potenzial gesetzt. Wie in 7 gezeigt wird, wird die Simulation durch Verwendung einer Schaltung ausge führt, in der Inverter, die durch Energieversorgungsspannungen VD1 und VS1 angesteuert werden, in einer Kaskade in der vorangehenden Stufe eines Pegelwandlers 900 verbunden sind, und Puffer-Inverter, die durch Energieversorgungsspannungen VDD und VSS angesteuert werden, in der nachfolgenden Stufe davon verbunden sind. Es wird eine Verzögerungszeit zwischen einem Signal, das zu dem Inverter der vorangehenden Stufe eingegeben wird, das der Pegelkonvertierung zu unterziehen ist, und einem Signal, das von dem Puffer-Inverter der nachfolgenden Stufe ausgegeben wird, abgeleitet. Es ist ein Kondensator von 1pF als eine Last zu jedem Puffer-Inverter verbunden. Die Verzögerungszeit wird durch Mittelwertbildung einer Zeit (tr) von dann, wann ein Eingangssignal IN von VS1 zu (VD1+VS1)/2 ansteigt, bis ein Ausgangssignal OUT geändert ist und von VSS zu (VDD+VSS)/2 ansteigt, und einer Zeit (tf) von dann, wann das Eingangssignal IN von VD1 zu (VD1+VS1)/2 fällt, bis das Ausgangssignal OUT geändert ist, und von VDD zu (VDD+VSS)/2 fällt, abgeleitet (siehe 8).
In 6 wird die Verteilung von Verzögerungszeiten in der Einheit von ns gezeigt, wenn der Pegelwandler von 5 durch Ändern der Energieversorgungsspannungen VDD und VD1 betrieben wird. Die Energieversorgungsspannung VD1 ist in der Spalte von 6 zugewiesen, und die Energieversorgungsspannung VDD ist in der Zeile zugewiesen. Räumliche Abschnitte, in denen die Verzögerungszeit nicht beschrieben ist, zeigen an, dass der Pegelwandler nicht betrieben wird.
Der Pegelwandler wird selbst dann betrieben, wenn VD1 auf ungefähr 1,3V bis 1,4V abgesenkt ist, er arbeitet aber nicht, falls VD1 kleiner als 1,2V wird. Es wird betrachtet, dass dies so ist, da eine Differenz zwischen den Logikhüben der Gate-Spannungen, die zu den MOSFETs des gleichen Kanaltyps eingegeben werden, die die über Kreuz gekoppelten FETs aufbauen, größer wird, wenn VD1 kleiner wird, und eine Differenz zwischen den Ansteuerungsfähigkeiten der FETs auch größer wird, sodass der Invertierungsbetrieb durch den FET mit einer geringeren Ansteuerungsfähigkeit schwierig werden wird.
Wir bestätigen die Offenbarung in US-A-3967252 eines MOSFET-RAM mit einem Leseverstärker, der eine Pegelwandlerschaltung hat wie in dem vor-charakterisierenden Abschnitt von Anspruch 1 definiert.
Diese Erfindung wurde angesichts der obigen Probleme unternommen und sieht eine integrierte Halbleiterschaltung eines Pegelwandlers mit großer Toleranz für die Elementcharakteristik und geringem Leistungsverbrauch vor.
In Übereinstimmung mit der vorliegenden Erfindung wird ein Pegelwandler vorgesehen, wie in Anspruch 1 definiert.
Die Erfindung kann aus der folgenden detaillierten Beschreibung von Ausführungsformen vollständiger verstanden werden, wenn in Verbindung mit den begleitenden Zeichnungen aufgenommen, in denen:
1 ein Blockdiagramm ist, das den Aufbau einer konventionellen integrierten Halbleiterschaltung und eines Energieversorgungssystems zum Zuführen einer Vielzahl von Energieversorgungsspannungen dazu zeigt;
2 ein Blockdiagramm ist, das den Aufbau einer konventionellen integrierten Halbleiterschaltung, die eine Logikschaltung enthält, die auf einer geringen Spannung betrieben wird, und eines Energieversorgungssystems zum Zuführen einer Vielzahl von Energieversorgungsspannungen dazu zeigt;
3 ein Blockdiagramm ist, das den Aufbau einer anderen konventionellen integrierten Halbleiterschaltung, die eine Logikschaltung enthält, die auf einer geringen Spannung betrieben wird, und eines Energieversorgungssystems zum Zuführen einer Vielzahl von Energieversorgungsspannungen dazu zeigt;
4 ein Schaltungsdiagramm ist, das einen konventionellen Pegelwandler zeigt, der einen CMOS-Inverter verwendet;
5 ein Schaltungsdiagramm ist, das einen konventionelle Pegelwandler zeigt, der über Kreuz gekoppelte FETs verwendet;
6 eine Tabelle ist, die das Betriebssimulationsergebnis des Pegelwandlers von 5 zeigt;
7 ein Schaltungsdiagramm einer Schaltung ist, die zum Bewirken der obigen Betriebssimulation verwendet wird;
8 ein Diagramm zum Erläutern der Definition der Betriebsgeschwindigkeit in der obigen Betriebssimulation ist;
9 ein Schaltungsdiagramm zum Veranschaulichen eines Pegelwandlers ist, der in einer integrierten Halbleiterschaltung gemäß einer ersten Ausführungsform dieser Erfindung verwendet wird;
10A bis 10C Wellenformdiagramme zum Veranschaulichen des Betriebs der ersten Ausführungsform sind;
11 ein Schaltungsdiagramm zum Veranschaulichen eines Pegelwandlers ist, der in einer integrierten Halbleiterschaltung gemäß einer zweiten Ausführungsform dieser Erfindung verwendet wird;
12A bis 12D Wellenformdiagramme zum Veranschaulichen des Betriebs der zweiten Ausführungsform sind;
13A und 13B Diagramme zum Veranschaulichen der Potenziale von Wannen (wells) von Gate-geerdeten Schaltungen sind, die in dem Pegelwandler der ersten oder zweiten Ausführungsform verwendet werden;
14 eine Tabelle ist, die das Betriebssimulationsergebnis des Pegelwandlers von 11 zeigt;
15 ein Schaltungsdiagramm zum Veranschaulichen eines Pegelwandlers ist, der in einer integrierten Halbleiterschaltung gemäß einer dritten Ausführungsform dieser Erfindung verwendet wird;
16 ein Schaltungsdiagramm zum Veranschaulichen eines Pegelwandlers gemäß einer Modifikation der dritten Ausführungsform dieser Erfindung ist;
17 eine Tabelle ist, die das Betriebssimulationsergebnis des Pegelwandlers der dritten Ausführungsform zeigt;
18A eine Querschnittsansicht eines Halbleitersubstrats mit einem n-Kanal-MOSFET, der in einer p-Wanne ausgebildet ist, und einem p-Kanal-MOSFET, der in einer n-Wanne auf der Fläche davon ausgebildet ist, und eine veranschaulichende Zwischenverbindung zwischen dem Gate und der Wanne entsprechend 13A und 13B zeigt; und
18B eine Querschnittsansicht eines Halbleitersubstrats mit zwei p-Kanal-MOSFETs, die in der gleichen n-Wanne auf der Fläche davon ausgebildet sind, und eine veranschaulichende Zwischenverbindung zwischen dem Gate und der Wanne zeigt.
Es wird nun einer Ausführungsform dieser Erfindung mit Verweis auf die begleitenden Zeichnungen beschrieben.
Eine Pegelwandlerschaltung gemäß einem Aspekt dieser Erfindung (dargestellt durch 9 und begleitet mit den Bezugszeichen in 9 hierin nachstehend) umfasst:
eine erste Energieversorgungsleitung, an die ein erster Potenzialpegel (VDD, VSS) angelegt ist;
eine zweite Energieversorgungsleitung, an die ein zweiter Potenzialpegel (VD1, VS1), der sich von dem ersten Potenzialpegel unterscheidet, angelegt ist;
eine dritte Energieversorgungsleitung, an die ein dritter Potenzialpegel (VS1, VD1), der sich von dem ersten und dem zweiten Potenzialpegel unterscheidet, angelegt ist;
einen ersten Eingangsanschluss (10A), zu dem ein erstes Logiksignal eingegeben wird;
einen zweiten Eingangsanschluss (10B), zu dem ein zweites Logiksignal, das ein invertiertes Signal des ersten Logiksignals ist, eingegeben wird;
einen ersten MISFET (103, 101) eines ersten Leitfähigkeitstyps mit einem ersten Gate und einem ersten Leitungspfad, wobei der erste Eingangsanschluss (10A) mit einem Ende des ersten Leitungspfades verbunden ist und das erste Gate mit der zweiten Energieversorgungsleitung (VD1, VS1) verbunden ist;
einen zweiten MISFET (104, 102) des ersten Leitfähigkeitstyps mit einem zweiten Gate und einem zweiten Leitungspfad, wobei der zweite Eingangsanschluss (10B) mit einem Ende des zweiten Leitungspfades verbunden ist und das zweite Gate mit der zweiten Energieversorgungsspannung (VD1, VS1) verbunden ist;
einen dritten MISFET (105, 107) eines zweiten Leitfähigkeitstyps mit einem dritten Gate und einem dritten Leitungspfad, wobei die erste Energieversorgungsleitung (VDD, VSS) mit einem Ende des dritten Leitungspfades verbunden ist;
einen vierten MISFET (106, 108) des zweiten Leitfähigkeitstyps mit einem vierten Gate und einen vierten Leitungspfad, wobei die erste Energieversorgungsleitung (VDD, VSS) mit einem Ende des vierten Leitungspfades verbunden ist, das dritte Gate mit dem anderen Ende des vierten Leitungspfades verbunden ist, das vierte Gate mit dem anderen Ende des dritten Leitungspfades verbunden ist, das andere Ende des ersten Leitungspfades mit dem anderen Ende des dritten Leitungspfades verbunden ist und das andere Ende des zweiten Leitungspfades mit dem anderen Ende des vierten Leitungspfades verbunden ist;
einen ersten Ausgangsanschluss (10C, 10E), der mit dem anderen Ende des dritten Leitungspfades verbunden ist;
einen zweiten Ausgangsanschluss (10D, 10F), der mit dem anderen Ende des vierten Leitungspfades verbunden ist; und
eine Pufferschaltung (109, 110), die mit der ersten (VDD, VSS) und der dritten (VS1, VD1) Energieversorgungsleitung verbunden ist, zum Ausgeben eines Ausgangssignals entsprechend mindestens einem von Signalen des anderen Endes des dritten Leitungspfades und des anderen Endes des vierten Leitungspfades.
Da die Verstärkungscharakteristik der über Kreuz gekoppelten FETs durch Zuführen einer Ausgabe der Logikschaltung, die bei einer geringen Spannung betrieben wird, und einer logischen invertierten Ausgabe davon zu zwei Ausgangsanschlüssen einer Verriegelungsschaltung, die durch Kopplung über Kreuz von zwei FETs über Gate-geerdete FETs aufgebaut ist, gesteigert werden kann, kann ein Ausgangshub durch die über Kreuz gekoppelten FETs größer gemacht werden und der Leistungsverbrauch der Schaltung kann abgesenkt werden. Da der Schaltungsspielraum durch Verwendung von komplementären Eingaben größer gemacht werden kann, kann ferner eine Begrenzung in der Elementcharakteristik abgemildert werden.
Ferner ist es wünschenswert, eine Pufferschaltung vorzusehen, die auf Energieversorgungsspannungen mit einer großen Pegeldifferenz auf der Ausgangsseite der Verriegelungsschaltung, die durch Kopplung über Kreuz von zwei FETs aufgebaut ist, betrieben wird. Als die Pufferschaltung in der Pegelwandlerschaltung gemäß den ersten und zweiten Aspekten dieser Erfindung wird eine Pufferschaltung verwendet, die mit Spannungen von den ersten und dritten Energieversorgungen als die Energieversorgungsspannungen gespeist wird, und wobei ein Ausgangssignal entsprechend einem Signal von dem anderen Ende des dritten oder vierten FET ausgegeben wird, und als ein Ergebnis kann z.B. ein großer Logikhub entsprechend der Differenz zwischen den Spannungen der ersten und dritten Energieversorgungen erhalten werden. In diesem Fall ist es praktisch wünschenswert, zwei n-Kanal-FETs zu verwenden, deren Strompfade zwischen den Sourcen und Drains zwischen den ersten und dritten Energieversorgungen seriell verbunden sind und jeweils die anderen Enden der dritten und vierten FETs mit den Gates der zwei n-Kanal-FETs zu verbinden.
Ferner umfasst eine Pegelwandlerschaltung gemäß einem anderen Aspekt dieser Erfindung (dargestellt durch 9, 11, 15 und 16 und begleitet mit den Bezugszeichen in den obigen Figuren hierin nachstehend):
eine erste Energieversorgungsleitung (VDD), an die ein erster Potenzialpegel V1 angelegt ist;
eine zweite Energieversorgungsleitung (VD1), an die ein zweiter Potenzialpegel V2 angelegt ist, der nicht höher als V1 ist;
eine dritte Energieversorgungsleitung (VS1), an die ein dritter Potenzialpegel V3 angelegt ist, der kleiner als V2 ist;
eine vierte Energieversorgungsleitung (VSS), an die ein vierter Potenzialpegel V4 angelegt ist, der nicht höher als V3 ist;
einen ersten Eingangsanschluss (10A, 20A), zu dem ein erstes Logiksignal mit V2 und V3 als Logikpegel eingegeben wird;
einen zweiten Eingangsanschluss (10B, 20B), zu dem ein zweites Logiksignal eingegeben wird, das ein invertiertes Signal des ersten Logiksignals ist;
einen ersten MISFET (103) eines n-Kanaltyps mit einem ersten Gate, einer ersten Source und einem ersten Drain, wobei die erste Source mit dem ersten Eingangsanschluss (10A, 20A) verbunden ist, und das erste Gate mit der zweiten Energieversorgungsleitung (VD1) verbunden ist;
einen zweiten MISFET (101) eines p-Kanaltyps mit einem zweiten Gate, einer zweiten Source und einem zweiten Drain, wobei die zweite Source mit dem zweiten Eingangsanschluss (10B, 20B) verbunden ist, und das zweite Gate mit der dritten Energieversorgungsleitung (VS1) verbunden ist;
einen dritten MISFET (104) des n-Kanaltyps mit einem dritten Gate, einer dritten Source und einem dritten Drain, wobei die dritte Source mit dem zweiten Eingangsanschluss (10B, 20B) verbunden ist, und das dritte Gate mit der zweiten Energieversorgungsleitung (VD1) verbunden ist;
einen vierten MISFET (102) des p-Kanaltyps mit einem vierten Gate, einer vierten Source und einem vierten Drain, wobei die vierte Source mit dem zweiten Eingangsanschluss (10B, 20B) verbunden ist, und das vierte Gate mit der dritten Energieversorgungsleitung (VS1) verbunden ist;
einen fünften MISFET (105) des p-Kanaltyps mit einem fünften Gate, einer fünften Source und einem fünften Drain, wobei die fünfte Source mit der ersten Energieversorgungsleitung (VD) verbunden ist, und der fünfte Drain mit dem ersten Drain verbunden ist;
einen sechsten MISFET (106) des p-Kanaltyps mit einem sechsten Gate, einer sechsten Source und einem sechsten Drain, wobei die sechste Source mit der ersten Energieversorgungsleitung (VDD) verbunden ist, der sechste Drain mit dem fünften Gate verbunden ist und der dritte Drain und das sechste Gate mit dem fünften Drain verbunden sind;
einen siebten MISFET (107) des n-Kanaltyps mit einem siebten Gate, einer siebten Source und einem siebten Drain, wobei die siebte Source mit der vierten Energieversorgungsleitung (VSS) verbunden ist, der siebte Drain mit dem zweiten Drain verbunden ist und das siebte Gate mit dem vierten Drain verbunden ist; und
einen achten MISFET (108) des n-Kanaltyps mit einem achten Gate, einer achten Source und einem achten Drain, wobei die achte Source mit der vierten Energieversorgungsleitung (VSS) verbunden ist, der achte Drain mit dem siebten Gate und dem vierten Drain verbunden ist und das achte Gate mit dem siebten Drain verbunden ist;
wobei ein drittes Logiksignal mit zwei Logikpegeln von V1 und V3 und ein erstes Logiksignal, das ein komplementäres Signal des dritten Logiksignals ist, von dem fünften Drain und dem sechsten Drain ausgegeben werden, und ein fünftes Logiksignal mit Logikpegeln von V2 und V4 und ein sechstes Logiksignal, das ein komplementäres Signal des fünften Logiksignals ist, von dem siebten Drain und dem achten Drain ausgegeben werden.
In der Pegelwandlerschaltung gemäß diesem Aspekt ist eine Pufferschaltung, die p-Kanal- und n-Kanal-FETs enthält, deren Strompfade zwischen den Sourcen und Drains seriell verbunden sind zwischen der ersten Energieversorgung und der zweiten Energieversorgung, ferner vorgesehen, und es wird eine der Ausgaben des ersten Pegels und des zweiten Pegels des Pegelwandlers gemeinsam den Gates der p-Kanal- und n-Kanal-FETs zugeführt, die die Pufferschaltung aufbauen. Mit diesem Aufbau ist es möglich, einen großen Logikhub entsprechend einer Differenz zwischen Spannungen der ersten und vierten Energieversorgungen zu erhalten. D.h. es kann Pegelkonvertierung von einer Ausgabe der Logikschaltung, die auf einer geringen Spannung betrieben wird, zu einem gewünschten Logikhub erzielt werden, wobei es dadurch möglich gemacht wird, den Leistungsverbrauch des gesamten Systems abzusenken. Da der Schaltungsspielraum durch Verwendung der komplementären Eingaben größer gemacht werden kann, kann ferner eine Begrenzung in der Elementcharakteristik abgemildert werden.
Selbst wenn die Pufferschaltung durch Verwendung von FETs großer Größe aufgebaut ist, kann ferner ein Kriechstrom zur Bereitschaftszeit durch Einstellen des Absolutwertes der Schwellenspannung von jedem FET in der Pufferschaltung größer als der Absolutwert der Schwellenspannung von jedem FET in dem Pegelwandler unterdrückt werden.
Außerdem kann die Betriebsgeschwindigkeit des Pegelwandlers durch Ansteuern einer dritten Verriegelungsschaltung, aufgebaut durch zwei über Kreuz gekoppelte FETs und verbunden zwischen den Schaltungen für komplementäre Ausgänge, deren Pegel durch die zwei über Kreuz gekoppelten FETs konvertiert werden, gesteigert werden.
(Erste Ausführungsform)
In 9 wird ein Pegelwandler gezeigt, der in einer integrierten Halbleiterschaltung gemäß einer ersten Ausführungsform dieser Erfindung verwendet wird. Die integrierte Halbleiterschaltung umfasst eine Logikschaltung, die auf einer tiefen Spannung arbeitet, und eine Speicherschaltung, die auf einer Spannung arbeitet, die höher als die Spannung der Logikschaltung ist und zusammen mit der Logikschaltung auf einem Chip ganzheitlich ausgebildet ist. Der Pegelwandler ist zwischen der Logikschaltung und der Speicherschaltung vorgesehen.
Der Pegelwandler 100 wird zum Konvertieren eines logischen Ausgangspegels von ungefähr 0,5V von der Logikschaltung 120 zu einem Pegel von 1V bis 3V und Ausgeben der im Pegel konvertierten Spannung zu der Speicherschaltung verwendet. Der Pegelwandler 100 enthält Gate-geerdete p-Kanal-MOSFETs 101 und 102 und n-Kanal-MOSFETs 103 und 104 zum Empfangen von komplementären Signalen 10A und 10B von der Logikschaltung. Der Pegelwandler 100 enthält ferner über Kreuz gekoppelte p-Kanal-FETs, aufgebaut durch p-Kanal-MOSFETs 105 und 106, und über Kreuz gekoppelte n-Kanal-FETs, aufgebaut durch n-Kanal-MOSFETs 107 und 108.
Die Gates der p-Kanal-MOSFETs 101 und 102 sind mit VS1 verbunden, die ein Masseenergieversorgungsanschluss der Logikschaltung 120 ist, und die Gates der n-Kanal-MOSFETs 103 und 104 sind mit VD1 verbunden, die ein positiver Energieversorgungsanschluss der Logikschaltung 120 ist und VD1>VS1. Ferner sind die Sourcen der p-Kanal-MOSFETs 105 und 106 mit VDD verbunden (VDD≥VD1), und die Sourcen der n-Kanal-MOSFETs 107 und 108 sind mit VSS verbunden (VSS≤VS1). Die Drains der p-Kanal-MOSFETs 105 und 106 sind jeweils mit den Gates der p-Kanal-MOSFETs 106 und 105 verbunden. Gleichermaßen sind die Drains der n-Kanal-MOSFETs 107 und 108 jeweils mit den Gates der p-Kanal-MOSFETs 108 und 107 verbunden. Komplementäre Ausgänge, die im Pegel konvertiert sind, werden von Ausgangsanschlüssen 10C und 10D und Ausgangsanschlüssen 10E und 10F der jeweiligen über Kreuz gekoppelten FETs abgeleitet.
Gemäß dem obigen Pegelwandler 100 werden VD1 und VS1, die Logikpegel der Logikschaltung 120 sind, zu den Eingangsanschlüssen 10A und 10B eingegeben und werden der Pegelkonvertierung wie folgt unterzogen (siehe 10A bis 10C).
Angenommen nun, dass das Potenzial des Eingangsanschlusses 10A von VS1 zu VD1 geändert wird, und das Potenzial des Eingangsanschlusses 10B von VD1 zu VS1 geändert wird. Da der n-Kanal-MOSFET 103 in dem EIN-Zustand gehalten wird, bis das Potenzial des Drain des MOSFET 105 in den über Kreuz gekoppelten p-Kanal-FETs VD1 erreicht, ändert sich das Potenzial des Drain (10C) des MOSFET 105 in den über Kreuz gekoppelten p-Kanal-FETs zu VD1 (t1 in 10B), wenn das Potenzial des Eingangsanschlusses 10A von VS1 zu VD1 geändert wird (t1 in 10A). Andererseits wird der n-Kanal-MOSFET 104 in dem AUS-Zustand gehalten, wird aber zu dem EIN-Zustand gesetzt, da das Potenzial des Eingangsanschlusses 10B von VD1 zu VS1 geändert wird, und als ein Ergebnis ändert sich das Potenzial des Drain (10D) des MOSFET 106 in den über Kreuz gekoppelten p-Kanal-FETs zu VS1 (t1 in 10B).
Wenn die Drainspannung des MOSFET 105 zu einem Wert nahe VD1 ansteigt, wird der MOSFET 103 ausgeschaltet, um den Ausgangsanschluss 10C von der Pufferschaltung in der Logikschaltung zu trennen, und das Potenzial des Ausgangsanschlusses 10C wird zu VDD angehoben, was die Energieversorgungsschaltung der über Kreuz gekoppelten FETs ist. Da der MOSFET 104 zu dem EIN-Zustand gesetzt ist, wird ferner das Potenzial von 10D, was die Drainspannung des MOSFET 106 ist, zu VS1 gesetzt (eine stationäre Zeitperiode von t1 bis t2 in 10B).
Somit kann die Pegelkonvertierung von den Logikpegeln VD1 und VS1 zu VDD und VS1 durch Verwenden der n-Kanal-MOSFETs 103 und 104 mit der Gate-geerdeten Struktur und den über Kreuz gekoppelten p-Kanal-FETs, die durch die p-Kanal-MOSFETs 105 und 106 aufgebaut sind, erzielt werden. Da der MOSFET 106 zu dem AUS-Zustand gesetzt ist, wird zu dieser Zeit nahezu kein verbrauchter Strom über den MOSFET 106 fließen, und ein verbrauchter Strom, der über den MOSFET 105 fließt, wird extrem klein, da der Gate-geerdete n-Kanal-MOSFET 103 in den AUS-Zustand gesetzt ist und statischer Leistungsverbrauch im wesentlichen Null sein wird.
Wie in 9 gezeigt, sind ferner auf den Ausgangsseiten der über Kreuz gekoppelten p-Kanal-FETs und über Kreuz gekoppelten n-Kanal-FETs ein erster Ausgangspuffer, der durch n-Kanal-MOSFETs 109 und 110 aufgebaut ist, die zwischen VDD und VS1 seriell verbunden sind, und ein zweiter Puffer eines Umkehrphasenausgabetyps, der durch n-Kanal-MOSFETs 111 und 112 aufgebaut ist, die zwischen VD1 und VSS seriell verbunden sind, vorgesehen. Da die Ausgangsanschlüsse 10D und 10C jeweils mit den Gates der n-Kanal-MOSFETs 109 und 110 verbunden sind, kann eine Ausgabe ou3 eines Logikhubs entsprechend einer Differenz zwischen den Potenzialen von VDD und VS1 von dem ersten Ausgangspuffer erhalten werden.
In diesem Beispiel wird ein Fall erläutert, worin die Pegelkonvertierung durch Verwenden der n-Kanal-MOSFETs 103 und 104 mit der Gate-geerdeten Struktur und der über Kreuz gekoppelten p-Kanal-FETs, die durch die p-Kanal-MOSFETs 105 und 106 aufgebaut sind, erzielt wird, aber die Pegelkonvertierung von den Logikpegeln VD1 und VS1 zu VD1 und VSS kann durch die gleiche Funktion der p-Kanal-MOSFETs 101 und 102 mit der Gate-geerdeten Struktur und der über Kreuz gekoppelten FETs, die durch die n-Kanal-MOSFETs 107 und 108 aufgebaut sind, erzielt werden (10C). Da die Ausgangsanschlüsse 10E und 10F jeweils mit den Gates der n-Kanal-MOSFETs 111 und 112 verbunden sind, wird ferner eine Ausgabe out4 mit einer invertierten Phase in Bezug auf die Ausgabe out3 und mit einem Logikhub entsprechend einer Differenz zwischen den Potenzialen von VD1 und VSS von dem zweiten Puffer erhalten.
Wie oben beschrieben, können die zwei FETs, die jeder über Kreuz gekoppelte FETs aufbauen, angesteuert werden durch komplementäre Eingaben durch Zuführen eine Ausgabe der Logikschaltung, die auf einer tiefen Spannung betrieben wird, und einer logisch invertierten Ausgabe davon zu jedem der über Kreuz gekoppelten FETs über die Gate-geerdete Schaltung und die Verstärkungscharakteristik der über Kreuz gekoppelten FETs kann gesteigert werden. Da die p-Kanal-MOSFETs 101 und 102, die die über Kreuz gekoppelte Schaltung aufbauen, die komplementären Operationen durchführen, und die n-Kanal-MOS-FETs 103 und 104, die die Gate-geerdete Schaltung aufbauen, die komplementären Operationen durchführen, kann der Betriebsspielraum der Schaltung vergrößert werden und eine Begrenzung in den Elementcharakteristika kann abgemildert werden.
In der ersten Ausführungsform (9) wird die Pegelkonvertierung auf der positiven Seite und der negativen Seite bewirkt, es kann aber nur die Pegelkonvertierung auf der posi tiven Seite durch Verwendung der Gate-geerdeten n-Kanal-MOS-FETs 103 und 104 und der über Kreuz gekoppelten p-Kanal-FETs, die durch die p-Kanal-MOSFETs 105 und 106 aufgebaut sind, bewirkt werden, oder es kann nur die Pegelkonvertierung auf der negativen Seite durch Verwendung der Gate-geerdeten p-Kanal-MOSFETs 101 und 102 und der über Kreuz gekoppelten n-Kanal-FETs, die durch die n-Kanal-MOSFETs 107 und 108 aufgebaut sind, bewirkt werden. Falls ein CMOS-Inverter als der Ausgangspuffer verwendet wird, kann ferner eine Konstruktion genutzt werden, in der nur eines der komplementären Ausgangssignale der über Kreuz gekoppelten FETs zu dem Ausgangspuffer als ein Eingangssignal eingegeben wird.
(Zweite Ausführungsform)
Wie in 11 gezeigt, enthält ein Pegelwandler gemäß einer zweiten Ausführungsform dieser Erfindung einen Pegelwandler 100, der der gleiche wie in 9 gezeigte ist und komplementäre Signale 20A und 20B von der Logikschaltung empfängt. Der Pegelwandler 100 enthält ferner p-Kanal-MOSFETs 201 und 202 und n-Kanal-MOSFETs 203 und 204 und Ausgänge davon, die von 20G und 20H erhalten werden. Es wird ein CMOS-Inverter, der durch den p-Kanal-MOSFET 201 und n-Kanal-MOSFET 203 aufgebaut ist, als ein erster Ausgangspuffer verwendet, und es wird ein CMOS-Inverter, der durch den p-Kanal-MOSFET 2002 und n-Kanal-MOSFET 204 aufgebaut ist, als ein zweiter Ausgangspuffer verwendet zum Ausgeben einer invertierten Ausgabe des Ausgangs des ersten Ausgangspuffers. Es wird vermerkt, dass Bezugszeichen 20A bis 20H für Anschlüsse oder Knoten in 11 manchmal für Wellenformen oder Signale verwendet werden, wie in 12A bis 12D gezeigt.
Zuerst werden komplementäre Ausgänge 20C und 20D (siehe 12B), deren Pegel zu VDD und VS1 konvertiert sind, von komplementären Eingängen 20A und 20B (siehe 12A) mit Logik pegeln VD1 und VS1 erhalten. Des weiteren werden komplementäre Ausgänge 20E und 20F (siehe 12C), deren Pegel zu VD1 und VSS konvertiert sind, durch Verwendung des Pegelwandlers 100, der der gleiche wie der in 9 gezeigte ist, erhalten. Da die Logikpegel von 20C und 20E die gleichen sind, kann ein Signal mit dem Logikpegel VDD oder VSS zu dem Ausgangsanschluss 20G durch Eingeben von 20C zu dem Gate des p-Kanal-MOSFET 201 und Eingeben von 20E zu dem Gate des n-Kanal-MOSFET 203 ausgegeben werden, und somit kann Pegelkonvertierung erzielt werden.
Gleichermaßen wird eine logisch invertierte Ausgabe des Ausgangsanschlusses 20G von 20H durch Eingeben von 20D zu dem Gate des p-Kanal-MOSFET 202 und Eingeben von 20F zu dem Gate des n-Kanal-MOSFET 204 erhalten. Somit kann ein größerer Logikhub entsprechend einer Differenz zwischen VDD und VSS erhalten werden.
Es wird die Schaltung dieser Erfindung, die mit 9 und 11 in Verbindung steht, konkret erläutert. In diesem Fall wird das Ergebnis der Untersuchung basierend auf der Annahme, dass ein 0,25μm-CMOS-Prozess verwendet wird, beschrieben.
Zuerst sind VDD, VD1, VS1 und VSS jeweils auf 3V, 1,75V, 1,25V und 0V als die Energieversorgungsspannungen gesetzt. Die effektive Energieversorgungsspannung (VD1-VS1) der internen Logikschaltung ist 0,5V, und es wird angenommen, dass der Logikhub von 0,5V zu 3V konvertiert wird. Es wird nun angenommen, dass eine Ausgabe der Logikschaltung als eine Ausgabe des CMOS-Inverters erhalten wird, und die Gate-Breite des p-Kanal-MOSFET davon 120μm ist, die Gate-Breite des n-Kanal-MOSFET davon 60μm ist und die Ausgabe der Inverterschaltung pegel-konvertiert ist.
Die Gate-Breite der Gate-geerdeten p-Kanal-MOSFETs 101 und 102 ist auf 30μm gesetzt, die Gate-Breite der n-Kanal-MOSFETs 103 und 104 ist auf 15μm gesetzt, die Gate-Breite der p-Kanal-MOSFETs 105 und 106 in den über Kreuz gekoppelten FETs ist auf 6μm gesetzt, die Gate-Breite der n-Kanal-MOSFETs 107 und 108 ist auf 3μm gesetzt, die Gate-Breite der n-Kanal-MOS-FETs 109 bis 112 in dem Ausgangspuffer von 9 ist auf 3μm gesetzt, die Gate-Breite der p-Kanal-MOSFETs 201 und 202 in dem Ausgangspuffer von 11 ist auf 6μm gesetzt und die Gate-Breite der n-Kanal-MOSFETs 203 und 204 ist auf 3μm gesetzt. Bei Durchführung der Untersuchung wird die ausgelegte Mitte der Schwellenspannungen der FETs so gesetzt, dass die Schwellenspannungen der MOSFETs 101 bis 108 die gleiche wie jene der internen Logikschaltung sein werden (Vtp1 = –0,15V in dem Fall von p-Kanal und Vtn1 = 0,15V in dem Fall von n-Kanal). Ferner sind die Schwellenspannungen der n-Kanal-MOSFETs in dem Ausgangspuffer von 9 und der MOSFETs 201 bis 204 in dem Ausgangspuffer von 11 auf leicht größere Werte als der Absolutwert gesetzt, um die Schwundleistung in der 3V-Energieversorgung zu reduzieren (Vtp2 = –0,5V, Vtn2 = 0,5V).
Der Betrieb wird untersucht, wenn ein Signal von 100 MHz eingegeben wird mit den Schwellenspannungen der p-Kanal- und n-Kanal-MOSFETs, die als Parameter verwendet werden. Wie in
13A und 13B gezeigt wird, ist das Substratpotenzial (Wannen-Potenzial) der Gate-geerdeten MOSFETs 101 bis 104 auf das gleiche Potenzial wie das Gate-Potenzial davon gesetzt, um rasch Invertierung von Daten in den über Kreuz gekoppelten FETs durchzuführen. Der Grund dafür ist, es für die Gate-geerdeten MOSFETs 101 bis 104 leicht zu machen, in den AUS-Zustand gesetzt zu werden, und in der Praxis bedeutet es, dass das Wannen-Potenzial der MOSFETs in dem CMOS-Prozess oder das Körperpotenzial (body potential) des MOSFET in dem SOI-Pro zess auf das gleiche Potenzial gesetzt ist wie die Gate-Spannung davon.
18A ist eine Querschnittsansicht eines p-Typ-Halbleitersubstrats 150, die einen p-Kanal-MOSFET 101, der in einer n-Wanne 101w ausgebildet ist, und einen n-Kanal-MOSFET 103, der in einer n-Wanne 103w ausgebildet ist, die in einer p-Wanne 103w' ausgebildet ist, zeigt, je ausgebildet auf der Fläche des Halbleitersubstrats 150, und eine veranschaulichende Zwischenverbindung zwischen dem Gate 101g/103g und der Wanne 101w/103w. Es sind entsprechend die gleichen Bezugszeichen zu den 13A und 13B zugewiesen. Die Bezugszeichen 101s/103s und 101d/103d bezeichnen jeweils eine Source und einen Drain für die jeweiligen MOSFETs 101 und 103.
MOSFETs 103 und 104 des gleichen Leitfähigkeitstyps (n-Kanal-typ) können in der gleichen p-Wanne 103w ausgebildet sein, die in einer n-Wanne 103w' ausgebildet ist, wie in 18B gezeigt. Ähnlich können die n-Kanaltyp-MOSFETs 101 und 102 in der gleichen p-Wanne ausgebildet sein. Bezugszeichen, die in 18B verwendet werden, sind auf die gleiche Art und Weise wie in 18A zugewiesen, und entsprechen 13A und 13B.
Somit kann die Ansteuerungsfähigkeit der Gate-geerdeten Schaltung zum Ansteuern der über Kreuz gekoppelten FETs gesteigert werden, selbst wenn die Elementgröße davon klein ist. Ferner können die p-Kanal-MOSFETs 101 und 102 in der gleichen n-Wanne ausgebildet sein, und die n-Kanal-MOSFETs 103 und 104 können auch in der gleichen p-Wanne ausgebildet sein. Mit der obigen Konstruktion kann der Schaltungsbereich reduziert werden.
Die Schwellenspannung (|Vtp1|, Vtn1) der internen Logikschaltung wird von 0V zu 0,25V geändert, was größer als der Variationsbereich in dem tatsächlichen Prozess ist, und die Schwellenspannung (|Vtp2|, Vtn2) wird von 0,3V zu 0,7V geändert, es wird aber bestätigt, dass die Schaltung ohne Verursachen irgendeines Problems betrieben wird. Ferner wird auch herausgefunden, dass die Betriebscharakteristik nicht wesentlich von Vtp2 und Vtn2 abhängt.
Andererseits kann in der konventionellen Schaltung, die in 5 gezeigt wird, die Pegelkonvertierung nur in dem engen Bereich der Schwellenspannung der MOSFETs 701 und 702 von ungefähr 0V bis 0,05V erzielt werden, wie zuvor beschrieben wurde, und es wird bestätigt, dass diese Erfindung gegenüber dem Stand der Technik angesichts der Toleranz für die Elementcharakteristik von Vorteil ist.
Die Untersuchungen werden nicht nur für die vier Energieversorgungen durchgeführt, sondern auch für die drei Energieversorgungen, die in 3 gezeigt sind, d.h. VDD = 3V, VD1 = 0.5V, VS1 = VSS = 0V, und VDD = 1.2V, VD1 = 0.5V, VS1 = VSS = 0V, und es wird bestätigt, dass die Schaltung ohne Verursachen irgendeines Problems betrieben wird.
14 zeigt das Betriebssimulationsergebnis des Pegelwandlers von 11. Die Simulationsbedingung ist die gleiche, wie im "Hintergrund der Erfindung" mit Bezug auf 6 beschrieben wird. In dem Pegelwandler von 11 wird der Betrieb auf der unteren VD1-Seite stark verbessert, und der Betrieb kann bewirkt werden, bis VD1 0,4V erreicht. Die Schaltung kann als ein Spannungswandler verwendet werden für eine Logikschaltung, die auf 0,5V betrieben wird, und eine Speicherschaltung, die auf VDD betrieben wird.
(Dritte Ausführungsform)
15 zeigt einen Pegelwandler, der in einer integrierten Halbleiterschaltung gemäß einer dritten Ausführungsform die ser Erfindung verwendet wird. Abschnitte, die die gleichen wie jene von 1 und 2 sind, werden durch die gleichen Bezugszeichen bezeichnet und die wiederholte Erläuterung wird deshalb weggelassen.
Der Betrieb einer Schaltung, die einen Pegelwandler 100 und eine Ausgangsschaltung, aufgebaut durch p-Kanal-MOSFETs 201 und 202 und n-Kanal-MOSFETs 203 und 204, ist der gleiche wie der der zweiten Ausführungsform. Nun wird der Betrieb der MOSFETs 203 und 204 untersucht. Die Gates der MOSFETs 203 und 204 sind mit 20E und 20F verbunden. Die Spannungen von 20E und 20F nach der Pegelkonvertierung sind auf VD1 oder VSS gesetzt. Die Ausgangsschaltungen, die durch die MOSFETs 201 und 202 und die MOSFETs 202 und 204 aufgebaut sind, werden durch VDD und VSS betrieben, die als die Energieversorgungsspannungen verwendet werden, aber der Pegel von Signalen, die zu den MOSFETs 203 und 204 eingegeben werden, ist VD1, was ein tiefer Pegel ist. Deshalb ist die Geschwindigkeit des Betriebs der Ausgangsschaltungen zum Entladen der Ausgangsanschlüsse von VDD zu VSS langsam. Dies ist der Grund, warum die Betriebsgeschwindigkeit abrupt langsam wird, nachdem VD1 0,6V oder weniger wird, wie in 14 gezeigt wird, worin der Betrieb des Pegelwandlers der zweiten Ausführungsform simuliert wird.
Um das obige Problem zu lösen, sind in der dritten Ausführungsform dritte über Kreuz gekoppelte FETs, die durch MOS-FETs 301 und 302 aufgebaut sind, vorgesehen. In der obigen Erläuterung für den Betrieb sind 20C, 20D, 20E und 20F jeweils auf VDD, VS1, VD1 und VSS nach der Pegelkonvertierung gesetzt. VDD wird an das Gate des MOSFET 201 angelegt, und VD1 wird zu dem Gate des MOSFET 203 eingegeben, um den Ausgangsanschluss 20G zu VSS zu entladen. Der Betrieb ist jedoch langsam. Andererseits wird VS1 dem Gate des MOSFET 202 zugeführt, und VSS wird dem Gate des MOSFET 204 zugeführt, um den Ausgangsanschluss 20H zu VDD zu laden. Der Ladebetrieb wird auf einer hohen Geschwindigkeit bewirkt, da die Eingangsspannung, die an das Gate des MOSFET 202 angelegt ist, auf VS1 gesetzt ist, was eine tiefe Spannung ist. Die Betriebsgeschwindigkeit wird höher, da VD1 und VS1 der Energieversorgungsspannungen der Logikschaltung tiefer sind.
Die Spannung des Ausgangsanschlusses 20H wird zu dem Gate des MOSFET 301 eingegeben, und die Spannung des Ausgangsanschlusses 20G wird zu dem Gate des MOSFET 302 eingegeben. Da der Ausgangsanschluss 20H von VSS zu VDD bei einer hohen Geschwindigkeit geladen wird, wird der MOSFET 301, dem eine hohe Gate-Spannung zugeführt wird, mit einem geringen Widerstand betrieben, um den Ausgangsanschluss 20G, der mit dem Drain davon verbunden ist, bei einer hohen Geschwindigkeit zu entladen. Im Vergleich mit einem Fall, worin der Ausgangsanschluss 20G nur durch Verwendung des MOSFET 203 entladen wird, können die Ausgangsanschlüsse 20G bei einer höheren Geschwindigkeit entladen werden, da zusätzlich der MOSFET 301 verwendet wird.
Ferner wird ein Fall auf die gleiche Art und Weise erläutert, worin die Ausgabe der Logikschaltung logisch invertiert ist.
16 ist ein Schaltungsdiagramm, das einen Pegelwandler gemäß einer Modifikation der dritten Ausführungsform dieser Erfindung zeigt. Eine Schaltung, die den Pegelwandler 100 und die über Kreuz gekoppelten FETs, die dazu verbunden sind, enthält, ist die gleiche wie die von 15. Ferner sind zusätzlich über Kreuz gekoppelte p-Kanal-FETs, die durch p-Kanal-MOSFETs 303 und 304 aufgebaut sind, in der Ausgangsschaltung vorgesehen.
Die Drains des p-Kanal-MOSFET 303 und 304 sind jeweils mit den Ausgangsanschlüssen 20G und 20H verbunden, die Gates da von sind jeweils mit den Drains der MOSFETs 304 und 303 verbunden und die Sourcen davon sind mit dem ersten Energieversorgungsanschluss VDD verbunden.
Diese Modifikation ist wirksam, wenn die Energieversorgungsspannung der Logikschaltung 120 nicht so gering ist, z.B. VD1 = 1.75V und VS1 = 1.25V und wird zu VDD = 3V konvertiert.
Wenn die Gate-Spannung VS1 der MOSFETs 201 und 202 zu einem so hohen Pegel wie 1,25V gesetzt ist, wird die Geschwindigkeit des Betriebs zum Laden der Ausgangsanschlüsse 20G und 20H von VSS zu VDD gering. Zu dieser Zeit wird die Ladegeschwindigkeit durch Verwendung der über Kreuz gekoppelten p-Kanal-FETs, die durch die MOSFETs 303 und 304 aufgebaut sind, gesteigert.
Die gesamten Operationen der Schaltungen, die in 15 und 16 gezeigt werden, sind die gleichen wie die der zweiten Ausführungsform, die mit Bezug auf 11 erläutert wird. Die Betriebsgeschwindigkeit wird in der dritten Ausführungsform durch Ändern der Energieversorgungsspannung VDD von 2V zu 3,3V und Ändern der Energieversorgungsspannung VD1 der internen Logikschaltung von 0,2V zu 1,5V simuliert. Die Bedingung ist die gleiche wie die, die in 6 gezeigt wird, und das Ergebnis wird in 17 gezeigt. Die Schaltung wird nicht betrieben, wenn die Energieversorgungsspannung VD1 der internen Logikschaltung auf 0,2V und 0,3V gesetzt ist, es wird aber bestätigt, dass die Schaltung bei einer hohen Geschwindigkeit in dem anderen breiten Bereich stabil betrieben wird. Selbst wenn VD1 ungefähr 0,5V ist, auf der die Betriebsgeschwindigkeit in der zweiten Ausführungsform gering ist, wird die Schaltung insbesondere auf einer hohen Geschwindigkeit betrieben.
Die Schaltungen (9, 11, 15 und 16), die in den ersten bis dritten Ausführungsformen erläutert werden, sind nur Bei spiele, und es können z.B. die folgenden Konstruktionen verwendet werden.

1) Es können beliebige gewünschte Energieversorgungsspannungen verwendet werden, falls die Bedingung von VDD≥VD1>VS1≥VSS erfüllt ist.
2) Es kann eine Einzelphasen-Ausgangsschaltung als die Ausgangsschaltung verwendet werden.
3) Die vorliegende Schaltung kann auf eine Eingangs-/Ausgangsschaltung angewendet werden.
4) Das Wannen-Potenzial oder das Körperpotenzial der Gate-geerdeten Schaltung wird gleich dem Source-Potenzial gesetzt.

Ferner werden in den zweiten und dritten Ausführungsformen (11, 15 und 16) die zwei Ausgangspuffer von komplementären Ausgängen verwendet, es kann aber die Konstruktion mit nur einem der Ausgangspuffer verwendet werden.
Außerdem wird ein isolierter Gate-Typ als der FET verwendet wird und es werden FETs vom MIS- (Metall-isolierter Halbleiter, Metal Insulated Semiconductor) Typ verwendet, worin verschiedene Gate-isolierende Filme zusätzlich zu einem verwendeten Siliziumoxidfilm verwendet werden, der in dem MOSFET verwendet werden kann.

Claims

Eine Pegelwandlerschaltung, umfassend: ein Halbleitersubstrat (150); eine erste Energieversorgungsleitung zum Empfangen eines ersten Potenzialpegels (VDD, VSS); eine zweite Energieversorgungsleitung zum Empfangen eines zweiten Potenzialpegels (VD1, VS1), der sich von dem ersten Potenzialpegel unterscheidet; einen ersten Eingangsanschluss (10A, 20A) zum Empfangen eines ersten Logiksignals; einen zweiten Eingangsanschluss (10B, 20B) zum Empfangen eines zweiten Logiksignals, das ein invertiertes Signal des ersten Logiksignals ist; einen ersten MISFET (103, 101) eines ersten Leitfähigkeitstyps mit einem ersten Gate und einem ersten Leitungspfad, wobei der erste Eingangsanschluss (10A, 20A) mit einem Ende des ersten Leitungspfades verbunden ist und das erste Gate mit der zweiten Energieversorgungsleitung (VD1, VS1) verbunden ist; einen zweiten MISFET (104, 102) des ersten Leitfähigkeitstyps mit einem zweiten Gate und einem zweiten Leitungspfad, wobei der zweite Eingangsanschluss (10B, 20B) mit einem Ende des zweiten Leitungspfades verbunden ist und das zweite Gate mit der zweiten Energieversorgungsleitung (VD1, VS1) verbunden ist; einen dritten MISFET (105, 107) eines zweiten Leitfähigkeitstyps mit einem dritten Gate und einem dritten Leitungspfad, wobei die erste Energieversorgungsleitung (VDD, VSS) mit einem Ende des dritten Leitungspfades verbunden ist; und einen vierten MISFET (106, 108) des zweiten Leitfähigkeitstyps mit einem vierten Gate und einem vierten Leitungspfad, wobei die erste Energieversorgungsleitung (VDD, VSS) mit einem Ende des vierten Leitungspfades verbunden ist, das dritte Gate mit dem anderen Ende des vierten Leitungspfades verbunden ist, das vierte Gate mit dem anderen Ende des dritten Leitungspfades verbunden ist, das andere Ende des ersten Leitungspfades mit dem anderen Ende des dritten Leitungspfades verbunden ist und das andere Ende des zweiten Leitungspfades mit dem anderen Ende des vierten Leitungspfades verbunden ist; und erste und zweite Ausgangsanschlüsse; gekennzeichnet durch eine erste Wanne (103w, 101w), die in einer Fläche des Substrats (150) ausgebildet ist; dadurch, dass die ersten und zweiten MISFETs in der ersten Wanne (103w, 101w) ausgebildet sind; dadurch, dass die Schaltung eine dritte Energieversorgungsleitung zum Empfangen eines dritten Potenzialpegels (VS1, VD1) hat, der sich von dem ersten und zweiten Potenzialpegel unterscheidet; und durch den ersten Ausgangsanschluss (10C, 10E, 20C, 20E), der mit dem anderen Ende des dritten Leitungspfades verbunden ist; und den zweiten Ausgangsanschluss (10D, 10F, 20D, 20E), der mit dem anderen Ende des vierten Leitungspfades verbunden ist.
Eine Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet dadurch, dass der erste Potenzialpegel (VDD) höher als der zweite Potenzialpegel (VD1) ist, der erste MISFET (103) und der zweite MISFET (104) von einem n-Kanaltyp sind und der dritte MISFET (105) und der vierte MISFET (106) von einem p-Kanaltyp sind.
Die Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet dadurch, dass der erste Potenzialpegel (VSS) geringer als der zweite Potenzialpegel (VS1) ist, der erste MISFET (101) und der zweite MISFET (102) von einem p-Kanaltyp sind, das erste Gate und das zweite Gate mit der zweiten Energieversorgungsleitung (VS1) verbunden sind, der dritte MISFET (107) und der vierte MISFET (108) von einem n-Kanaltyp sind und das eine Ende des dritten Leitungspfades und das eine Ende des vierten Leitungspfades mit der ersten Energieversorgungsleitung (VSS) verbunden sind.
Die Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet durch ferneres Umfassen einer Pufferschaltung (109 und 110), die mit der ersten (VDD, VSS) und der dritten (VS1, VD1) Energieversorgungsleitung verbunden ist, zum Ausgeben eines Ausgangssignals entsprechend mindestens einem von Signalen des ersten Ausgangsanschlusses und Signalen des zweiten Ausgangsanschlusses.
Die Pegelwandlerschaltung nach Anspruch 4, gekennzeichnet dadurch, dass die Pufferschaltung umfasst: einen fünften MISFET (109, 112) des ersten Leitfähigkeitstyps mit einem fünften Gate und einem fünften Leitungspfad, worin ein Ende des fünften Leitungspfades mit der ersten Energieversorgungsleitung (VDD, VSS) verbunden ist und das fünfte Gate mit dem zweiten Ausgangsanschluss (10D, 10F) verbunden ist; einen sechsten MISFET (110, 111) des ersten Leitfähigkeitstyps mit einem sechsten Gate und einem sechsten Leitungspfad, wobei ein Ende des sechsten Leitungspfades mit dem anderen Ende des fünften Leitungspfades verbunden ist, das andere Ende des sechsten Leitungspfades mit der dritten Energieversorgungsleitung (VS1, VD1) verbunden ist und das sechste Gate mit dem ersten Ausgangsanschluss (10C, 10E) verbunden ist; und einen dritten Ausgangsanschluss (out3, out4), der mit dem einen Ende des sechsten Leitungspfades verbunden ist.
Die Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet dadurch, dass Potenziale der ersten Wanne (103w, 101w), worin der erste MISFET und der zweite MISFET ausgebildet sind, gleich dem zweiten Potenzialpegel (VD1, VS1) gesetzt sind.
Die Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet dadurch, dass die erste Wanne (103w, 101w), worin der erste MISFET ausgebildet ist, und die erste Wanne (103w, 101w), worin der zweite MISFET ausgebildet ist, in der gleichen Wanne ausgebildet sind.
Die Pegelwandlerschaltung nach Anspruch 1, gekennzeichnet dadurch, ferner zu umfassen: eine vierte Energieversorgungsleitung (VSS) zum Empfangen des vierten Potenzialpegels (V4), der sich von dem ersten, dem zweiten und dem dritten Potenzialpegel unterscheidet; einen fünften MISFET (101) des zweiten Leitfähigkeitstyps mit einem fünften Gate und einem fünften Leitungspfad, wobei der erste Eingangsanschluss (10A, 20A) mit einem Ende des fünften Leitungspfades verbunden ist und das fünfte Gate mit der zweiten Energieversorgungsleitung (VS1) verbunden ist; einen sechsten MISFET (102) des zweiten Leitfähigkeitstyps mit einem sechsten Gate und einem sechsten Leitungspfad, wobei der zweite Eingangsanschluss (10B, 20B) mit einem Ende des sechsten Leitungspfades verbunden ist und das sechste Gate mit der zweiten Energieversorgungsleitung (VS1) verbunden ist; einen siebten MISFET (107) des ersten Leitfähigkeitstyps mit einem siebten Gate und einem siebten Leitungspfad, wobei die vierte Energieversorgungsleitung (VSS) mit einem Ende des siebten Leitungspfades verbunden ist, das siebte Gate mit dem anderen Ende des sechsten Leitungspfades verbunden ist und das andere Ende des siebten Leitungspfades mit dem anderen Ende des fünften Leitungspfades verbunden ist; und einen achten MISFET (108) des ersten Leitfähigkeitstyps mit einem achten Gate und einem achten Leitungspfad, wobei die vierte Energieversorgungsleitung (VSS) mit einem Ende des achten Leitungspfades verbunden ist, das achte Gate mit dem anderen Ende des siebten Leitungspfades verbunden ist, das andere Ende des achten Leitungspfades mit dem anderen Ende des sechsten Leitungspfades verbunden ist; wobei der erste Leitfähigkeitstyp ein n-Kanaltyp ist und der zweite Leitfähigkeitstyp ein p-Kanaltyp ist; die erste Energieversorgungsleitung einen ersten Potenzialpegel (V1) empfängt; die zweite Energieversorgungsleitung einen zweiten Potenzialpegel (V2) empfängt, der nicht höher als der erste Potenzialpegel (V1) ist; die dritte Energieversorgungsleitung einen dritten Potenzialpegel (V3) empfängt, der geringer als der zweite Potenzialpegel (V2) ist und nicht geringer als der vierte Potenzialpegel (V4) ist; das erste Logiksignal die ersten und dritten Potenzialpegel (V2 und V3) als Logikpegel hat, und ein drittes Logiksignal mit Logikpegeln der ersten und dritten Potenzialpegel (V1 und V3) und ein viertes Logiksignal, das ein komplementäres Signal des dritten Logiksignals ist, von dem anderen Ende des dritten Leitungspfades und dem anderen Ende des vierten Leitungspfades ausgegeben werden, und ein fünftes Logiksignal mit Logikpegeln der zweiten und vierten Potenzialpegel (V2 und V4) und ein sechstes Logiksignal, das ein komplementäres Signal des fünften Logiksignals ist, von dem anderen Ende des siebten Leitungspfades und dem anderen Ende des achten Leitungspfades ausgegeben werden.
Die Pegelwandlerschaltung nach Anspruch 8, gekennzeichnet dadurch, ferner eine Pufferschaltung zu umfassen, die Pufferschaltung umfassend: einen neunten MISFET (109) des ersten Leitfähigkeitstyps mit einem neunten Gate und einem neunten Leitungspfad, wobei ein Ende des neunten Leitungspfades mit der ersten Energieversorgungsleitung (VDD) verbunden ist und das neunte Gate mit dem anderen Ende des vierten Leitungspfades verbunden ist; einen zehnten MISFET (110) des ersten Leitfähigkeitstyps mit einem zehnten Gate und einem zehnten Leitungspfad, wobei ein Ende des zehnten Leitungspfades mit dem anderen Ende des neunten Leitungspfades verbunden ist, das zehnte Gate mit dem anderen Ende des dritten Leitungspfades verbunden ist und das andere Ende des zehnten Leitungspfades mit der dritten Energieversorgungsleitung (VS1) verbunden ist; einen elften MISFET (111) des ersten Leitfähigkeitstyps mit einem elften Gate und einen elften Leitungspfad, wobei ein Ende des elften Leitungspfades mit der zweiten Energieversorgungsleitung (VD1) verbunden ist und das elfte Gate mit dem anderen Ende des siebten Leitungspfades verbunden ist; und einen zwölften MISFET (112) des ersten Leitfähigkeitstyps mit einem zwölften Gate und einem zwölften Leitungspfad, wobei ein Ende des zwölften Leitungspfades mit dem anderen Ende des elften Leitungspfades verbunden ist, das zwölfte Gate mit dem anderen Ende des achten Leitungspfades verbunden ist und das andere Ende des zwölften Leitungspfades mit der vierten Energieversorgungsleitung (VSS) verbunden ist, wobei ein siebtes Logiksignal mit Logikpegeln der ersten und der dritten Potenzialpegel (V1 und V3) von einem Knoten (out3) von dem anderen Ende des neunten Leitungspfades und dem einen Ende des zehnten Leitungspfades ausgegeben wird und ein achtes Logiksignal mit Logikpegeln der zweiten und vierten Potenzialpegel (V2 und V4) von einem Knoten (out4) von dem anderen Ende des elften Leitungspfades und dem einen Ende des zwölften Leitungspfades ausgegeben wird.
Die Pegelwandlerschaltung nach Anspruch 9, gekennzeichnet dadurch, dass Absolutwerte der Schwellenspannungen des neunten MISFET (109) bis zu dem zwölften MISFET (112) in der Pufferschaltung gesetzt sind, nicht kleiner als ein Absolutwert der Schwellenspannungen des ersten MISFET (101) bis zu dem achten MISFET (108) in der Pegelwandlerschaltung (100) gesetzt sind.
Die Pegelwandlerschaltung nach Anspruch 10, gekennzeichnet dadurch, ferner eine Pufferschaltung zu umfassen, die Pufferschaltung umfassend: einen neunten MISFET (201) des zweiten Leitfähigkeitstyps mit einem neunten Gate und einen neunten Leitungspfad, wobei ein Ende des neunten Leitungspfades mit der ersten Energieversorgungsleitung (VDD) verbunden ist und das neunte Gate mit dem anderen Ende des dritten Leitungspfades verbunden ist; einen zehnten MISFET (203) des ersten Leitfähigkeitstyps mit einem zehnten Gate und einem zehnten Leitungspfad, wobei ein Ende des zehnten Leitungspfades mit dem anderen Ende des neunten Leitungspfades verbunden ist, das zehnte Gate mit dem anderen Ende des siebten Leitungspfades ver bunden ist und das andere Ende des zehnten Leitungspfades mit der vierten Energieversorgungsleitung (VSS) verbunden ist; einen elften MISFET (202) des zweiten Leitfähigkeitstyps mit einem elften Gate und einem elften Leitungspfad, wobei ein Ende des elften Leitungspfades mit der ersten Energieversorgungsleitung (VDD) verbunden ist und das elfte Gate mit dem anderen Ende des vierten Leitungspfades verbunden ist; und einen zwölften MISFET (204) des ersten Leitfähigkeitstyps mit einem zwölften Gate und einem zwölften Leitungspfad, wobei ein Ende des zwölften Leitungspfades mit dem anderen Ende des elften Leitungspfades verbunden ist, das zwölfte Gate mit dem anderen Ende des achten Leitungspfades verbunden ist und das andere Ende des zwölften Leitungspfades mit der vierten Energieversorgungsleitung (VSS) verbunden ist; und wobei ein siebtes Logiksignal mit Logikpegeln der ersten und der vierten Potenzialpegel (V1 und V4) von einem Knoten (20G) von dem anderen Endes des neunten Leitungspfades und dem einen Ende des zehnten Leitungspfades ausgegeben wird und ein achtes Logiksignal, das ein komplementäres Signal des siebten Logiksignals ist, von einem Knoten (20H) des elften Leitungspfades und dem einen Ende des zwölften Leitungspfades ausgegeben wird.
Die Pegelwandlerschaltung nach Anspruch 11, gekennzeichnet dadurch, dass Absolutwerte von Schwellenspannungen des neunten MISFET (201) bis zu dem zwölften MISFET (204) in der Pufferschaltung gesetzt sind, nicht kleiner als Absolutwerte von Schwellenspannungen des MISFET (101) bis zu dem achten MISFET (108) in der Pegelwandlerschaltung zu sein.
Die Pegelwandlerschaltung nach Anspruch 11, gekennzeichnet dadurch, ferner zu umfassen: einen dreizehnten MISFET (30) des ersten Leitfähigkeitstyps mit einem dreizehnten Gate und einem dreizehnten Leitungspfad, wobei ein Ende des dreizehnten Leitungspfades mit dem einen Ende des zehnten Leitungspfades verbunden ist, das dreizehnte Gate mit dem anderen Ende des elften Leitungspfades verbunden ist und das andere Ende des dreizehnten Leitungspfades mit der vierten Energieversorgungsleitung (VSS) verbunden ist; und einen vierzehnten MISFET (302) des ersten Leitfähigkeitstyps mit einem vierzehnten Gate und einem vierzehnten Leitungspfad, wobei ein Ende des vierzehnten Leitungspfades mit dem dreizehnten Gate und dem anderen Ende des elften Leitungspfades verbunden ist, das vierzehnte Gate mit dem einen Ende des dreizehnten Leitungspfades verbunden ist und das andere Ende des vierzehnten Leitungspfades mit der vierten Energieversorgungsleitung (VSS) verbunden ist.
Die Pegelwandlerschaltung nach Anspruch 13, gekennzeichnet dadurch, ferner zu umfassen: einen fünfzehnten MISFET (303) des zweiten Leitfähigkeitstyps mit einem fünfzehnten Gate und einem fünfzehnten Leitungspfad, wobei ein Ende des fünfzehnten Leitungspfades mit dem einen Ende des zehnten Leitungspfades verbunden ist, das fünfzehnte Gate mit dem anderen Ende des elften Leitungspfades verbunden ist und das andere Ende des fünfzehnten Leitungspfades mit der ersten Energieversorgungsleitung (VDD) verbunden ist; und einen sechzehnten MISFET (304) des zweiten Leitfähigkeitstyps mit einem sechzehnten Gate und einem sechzehnten Leitungspfad, wobei ein Ende des sechzehnten Leitungspfades mit dem fünfzehnten Gate und dem anderen Ende des elften Leitungspfades verbunden ist, das sechzehnte Gate mit dem einen Ende des dreizehnten Leitungspfades verbunden ist und das andere Ende des sechzehnten Leitungspfades mit der ersten Energieversorgungsleitung (VDD) verbunden ist.
Die Pegelwandlerschaltung nach Anspruch 8, gekennzeichnet dadurch, ferner zu umfassen: eine zweite Wanne (101w), die in der Fläche des Substrats ausgebildet ist; eine dritte Wanne (103w), die in der Fläche des Substrats ausgebildet ist; und eine vierte Wanne (103w), die in der Fläche des Substrats ausgebildet ist; wobei der erste MISFET (101) bis zu dem vierten MISFET (104) jeweils in der ersten Wanne (101w) bis zu der vierten Wanne (103w) ausgebildet sind.
Die Pegelwandlerschaltung nach Anspruch 15, gekennzeichnet dadurch, dass Potenziale der zweiten Wanne (101w) und der vierten Wanne (101w) gleich dem dritten Potenzialpegel (VS1) gesetzt sind, und Potenziale der ersten Wanne (103w) und der dritten Wanne (103w) gleich dem zweiten Potenzialpegel (VD1) gesetzt sind.
Die Pegelwandlerschaltung nach Anspruch 15, gekennzeichnet dadurch, dass die zweite Wanne (101w) und die vierte Wanne (101w) als die gleiche Wanne ausgebildet sind, und die erste Wanne (103w) und die dritte Wanne (103w) als die gleiche Wanne ausgebildet sind.