JP2015076110A - 半導体装置及びこれを備えるデータ処理システム - Google Patents
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Abstract
【課題】パーDRAMアドレッサビリティ機能を有する半導体装置を改良する。
【解決手段】ディープパワーダウンモードDPD中に第1のセルフリフレッシュエントリコマンドSRE1を受けたことに応答して、ディープパワーダウンモードDPDからの復帰動作EXITPROCEDUREを実行し、その後、セルフリフレッシュモードSRMODEに自動的に遷移する。本発明によれば、ディープパワーダウンモードDPDからの復帰後、自動的にセルフリフレッシュモードSRMODEに遷移することから、ディープパワーダウンモードDPDからの復帰を待ってセルフリフレッシュエントリコマンドなどを発行する必要がない。
【選択図】図12
【解決手段】ディープパワーダウンモードDPD中に第1のセルフリフレッシュエントリコマンドSRE1を受けたことに応答して、ディープパワーダウンモードDPDからの復帰動作EXITPROCEDUREを実行し、その後、セルフリフレッシュモードSRMODEに自動的に遷移する。本発明によれば、ディープパワーダウンモードDPDからの復帰後、自動的にセルフリフレッシュモードSRMODEに遷移することから、ディープパワーダウンモードDPDからの復帰を待ってセルフリフレッシュエントリコマンドなどを発行する必要がない。
【選択図】図12
Description
本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、同一ランク(Rank)内においても個別にコマンドを受信可能な半導体装置及びこれを備えるデータ処理システムに関する。
DRAM(Dynamic Random Access Memory)などの半導体装置は、モジュール基板などに複数個搭載されて1又は2以上のランクを構成することがある。ランクとは同時にアクセスされる単位であり、したがって、同一のランクを構成する複数の半導体装置に対してはコントローラから共通のコマンドが入力される。
このため、リード動作時においては同一ランクを構成する複数の半導体装置が並列にリードデータを出力し、ライト動作時においては同一ランクを構成する複数の半導体装置に対して並列にライトデータが入力される。また、動作モードの変更についても、同一ランクを構成する複数の半導体装置に対して共通に実行される。動作モードとしては、通常モードの他に、特許文献1に記載されたディープパワーダウンモードや、特許文献2に記載されたセルフリフレッシュモードなどが存在する。
近年、同一ランクを構成する複数のDRAMに対して個別にコマンドを投入可能なパーDRAMアドレッサビリティ(Per DRAM Addressability)と呼ばれる機能が提案されている。パーDRAMアドレッサビリティ機能を有するDRAMは、コマンドに同期してデータ入出力端子から入力される選択信号に基づいて、当該コマンドを受信するか否かが選択される。パーDRAMアドレッサビリティ機能を有するDRAMを用いれば、同一ランクを構成する一部のDRAMだけを例えばディープパワーダウンモードにエントリさせることができ、これにより、バス幅の変更やECC(Error Correction Code)の使用可否の切り替えなどを動的に実行することが可能となる。
しかしながら、同一ランクを構成する一部のDRAMだけを所定の動作モードにエントリさせると、当該所定の動作モードから通常モードに復帰させる際、復帰に要する期間内は他のDRAMに対して必要なアクセスを行うことができなくなってしまう。例えば、同一ランクを構成する一部のDRAMだけがディープパワーダウンモードにエントリしている場合、ディープパワーダウンモードから通常モードに復帰するまでの期間は、他のDRAMに対してリフレッシュコマンドを投入することができない。そして、ディープパワーダウンモードからの復帰には比較的長い時間が必要であることから、スペックで規定されたリフレッシュコマンドの最大発行周期内に他のDRAMに対してリフレッシュコマンドを発行できないおそれが生じる。
本発明の一側面による半導体装置は、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、を備え、前記制御回路は、第1のモードにおいて外部から第1のコマンドが発行された場合には前記第1のモードから第2のモードに遷移し、第3のモードにおいて外部から前記第1のコマンドが発行された場合には前記第3のモードから第4のモードに遷移することを特徴とする。
本発明の他の側面による半導体装置は、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、を備え、前記制御回路は、ディープパワーダウンモード中に第1のセルフリフレッシュエントリコマンドを受けたことに応答して、前記ディープパワーダウンモードからの復帰動作を実行し、その後、セルフリフレッシュモードに自動的に遷移することを特徴とする。
本発明によるデータ処理システムは、第1及び第2のメモリチップを含む複数のメモリチップと、前記複数のメモリチップを制御するコントロールチップと、を備えるデータ処理システムであって、前記コントロールチップは、前記第1のメモリチップが通常モード、前記第2のメモリチップがディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第1のセルフリフレッシュエントリコマンドを発行することによって前記複数のメモリチップをセルフリフレッシュモードに遷移させ、その後、前記複数のメモリチップに対してセルフリフレッシュイグジットコマンドを発行することによって前記複数のメモリチップを前記通常モードに遷移させることを特徴とする。
本発明の一側面による半導体装置によれば、同一のコマンドに応答した動作が動作モードによって異なることから、例えば、一部の半導体装置がディープパワーダウンモードからの復帰動作を行っている期間に、他の半導体装置をセルフリフレッシュモードなどに待避させることが可能となる。
また、本発明の他の側面による半導体装置によれば、ディープパワーダウンモードからの復帰後、自動的にセルフリフレッシュモードに遷移することから、ディープパワーダウンモードからの復帰を待ってセルフリフレッシュエントリコマンドなどを発行する必要がなくなる。
さらに、本発明によるデータ処理システムによれば、通常モードのメモリチップとディープパワーダウンモードのメモリチップが混在している場合であっても、単一のコマンドで各メモリチップをセルフリフレッシュモードに遷移させることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図1は、本発明の好ましい実施形態による半導体装置10の全体構造を示すブロック図である。
本実施形態による半導体装置10は、1つの半導体チップに集積されたDRAMであり、図1に示すように、n+1個のバンクに分割されたメモリセルアレイ11を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してデータコントローラ15に接続される。データコントローラ15は、FIFO回路16を介してデータ入出力回路17に接続される。データ入出力回路17は、データ入出力端子21を介してデータの入出力を行う回路ブロックである。
半導体装置10にはデータ入出力端子21の他に、外部端子としてストローブ端子22,23、クロック端子24,25、クロックイネーブル端子26、アドレス端子27、コマンド端子28、アラート端子29、電源端子30,31,34、データマスク端子32、ODT端子33などが設けられている。
ストローブ端子22,23は、それぞれ外部ストローブ信号DQST,DQSBを入出力するための端子である。外部ストローブ信号DQST,DQSBは相補の信号であり、データ入出力端子21を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号DQST,DQSBがストローブ回路18に供給され、ストローブ回路18はこれらに基づいてデータ入出力回路17の動作タイミングを制御する。これにより、データ入出力端子21を介して入力されるライトデータは、外部ストローブ信号DQST,DQSBに同期してデータ入出力回路17に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ19によってストローブ回路18の動作が制御される。これにより、データ入出力回路17からは、外部ストローブ信号DQST,DQSBに同期してリードデータが出力される。
クロック端子24,25は、それぞれ外部クロック信号CK、/CKが入力される端子である。入力された外部クロック信号CK,/CKは、クロックジェネレータ40に供給される。本明細書において信号名の先頭に「/」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロックジェネレータ40は、クロックイネーブル端子26を介して入力されるクロックイネーブル信号CKEに基づいて活性化され、内部クロック信号ICLKを生成する。また、クロック端子24,25を介して供給された外部クロック信号CK、/CKは、DLL回路41にも供給される。DLL回路41は、外部クロック信号CK、/CKに基づいて位相制御された出力クロック信号LCLKを生成する回路である。出力クロック信号LCLKは、データ入出力回路17によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
アドレス端子27は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、ロウコントロール回路51、カラムコントロール回路52、モードレジスタ42、コマンドデコーダ43、マルチパーパスレジスタ53などに供給される。ロウコントロール回路51は、アドレスバッファやリフレッシュカウンタなどを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ12を制御する。また、カラムコントロール回路52は、アドレスバッファやバーストカウンタなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ13を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDがモードレジスタ42に供給され、これによってモードレジスタ42の内容が更新される。
コマンド端子28は、チップセレクト信号/CS、アクト信号/ACT、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、パリティ信号PRTY及びリセット信号RSTなどが供給される端子である。これらのコマンド信号CMDはコマンドデコーダ43に供給され、コマンドデコーダ43はこれらコマンド信号CMD及びクロックイネーブル信号CKEに基づいて内部コマンドICMDを生成する。内部コマンド信号ICMDはコントロールロジック回路44に供給される。コントロールロジック回路44は、内部コマンド信号ICMDに基づいて、ロウコントロール回路51、カラムコントロール回路52、データコントローラ15、マルチパーパスレジスタ53などの動作を制御する。
コマンドデコーダ43には、判定回路43aが含まれている。判定回路43aは、図2に示すようにクロックイネーブル信号CKEとチップセレクト信号/CSを受けてセルフリフレッシュモードへのエントリを判定する回路である。セルフリフレッシュモードは一種のスタンバイモードであり、ロウコントロール回路51の制御により、メモリセルアレイ11に対するリフレッシュ動作を自動的に実行する動作モードである。セルフリフレッシュモードにエントリすると、メモリセルアレイ11のデータは保持されるものの、外部からのアクセスは受け付けない状態となる。また、大部分の回路ブロックが非活性化されるため、消費電流が非常に少ない状態となる。
本実施形態による半導体装置10には、セルフリフレッシュモードにエントリするためのコマンドとして2つのコマンドが用意されている。1つは第1のセルフリフレッシュエントリコマンドSRE1、もう1つは第2のセルフリフレッシュエントリコマンドSRE2であり、いずれも、クロックイネーブル信号CKE及びチップセレクト信号/CSの組み合わせによって表される。そして、第1のセルフリフレッシュエントリコマンドSRE1であるか第2のセルフリフレッシュエントリコマンドSRE2であるかは、現在の動作モードと、クロックイネーブル信号CKE及びチップセレクト信号/CSの変化パターンに応じて、判定回路43aによって判定される。詳細については後述する。
また、コマンドデコーダ43には、図示しない検証回路が含まれている。検証回路は、パリティ信号PRTYに基づいてアドレス信号ADD及びコマンド信号CMDを検証し、その結果、アドレス信号ADD又はコマンド信号CMDに誤りが存在する場合には、コントロールロジック回路44及び出力回路45を介してアラート信号ALRTを出力する。アラート信号ALRTはアラート端子29を介して外部に出力される。この誤りの情報、すなわち、CAパリティーエラーステータスは、マルチパーパスレジスタ53に格納され、その格納された情報がアラート信号ALRTとして出力される。
電源端子30,31,34は、それぞれ電源電位VDD,VSS,VPPが供給される端子である。電源端子30,31,34を介して供給された電源電位VDD,VSS,VPPは、電源回路46に供給される。電源回路46は、電源電位VDD,VSS,VPPに基づき、各種内部電位を生成する回路ブロックである。電源回路46によって生成される内部電位としては、アレイ電位VARY、基準電位VREFなどが含まれる。アレイ電位VARY、基準電位VREFは外部電位VDDを降圧することによって生成される。
外部電位VPPは、主にロウデコーダ12において用いられる電位である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電位VARYは、主にセンス回路14において用いられる電位である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。外部電位VDDは、ロウコントロール回路51、カラムコントロール回路52などの大部分の周辺回路の動作電位として用いられる。また、基準電位VREFは、データ入出力回路17において用いられる電位である。
データマスク端子32及びODT端子33は、それぞれデータマスク信号DM及び終端信号ODTが供給される端子である。データマスク信号DM及び終端信号ODTはデータ入出力回路17に供給される。データマスク信号DMは、ライトデータの一部をマスクする場合に活性化される信号であり、終端信号ODTはデータ入出力回路17に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。また、データマスク端子32は、DBI端子としても使用される。例えば、端子32の値がローレベルであるとき、半導体装置10の中でデータを反転した後、その反転データがメモリセルアレイへ書き込まれ、或いは、半導体装置10から出力される。端子32の値がハイレベルであるとき、半導体装置10の中でデータを反転することなしに、その非反転データがメモリセルアレイに書き込まれ、或いは、半導体装置10から出力される。端子32をデータマスク端子及びDBI端子のいずれとして使用するかは、モードレジスタ42によって指定される。
コマンドデコーダ43に入力されるコマンドとしては、上述したセルフリフレッシュエントリコマンドSRE1,SRE2の他、リフレッシュコマンドREF、セルフリフレッシュイグジットコマンドSRX、ディープパワーダウンエントリコマンドDPDなどが用意されている。
リフレッシュコマンドREFは、リフレッシュ動作を実行する場合に投入されるコマンドであり、通常モード時において定期的に投入される。セルフリフレッシュイグジットコマンドSRXは、セルフリフレッシュモードにエントリしている半導体装置10を通常モードに復帰させるためのコマンドである。また、ディープパワーダウンエントリコマンドDPDは、半導体装置10をディープパワーダウンモードにエントリさせるためのコマンドである。ディープパワーダウンモードとは、半導体装置10を構成する大部分の回路ブロックを非活性化させる一種のスタンバイモードであり、セルフリフレッシュ動作も実行されない。このため、メモリセルアレイ11のデータは消失するが、消費電流はセルフリフレッシュモード時よりもさらに少なくなる。但し、モードレジスタ42の設定値などは保存されているため、ディープパワーダウンモードからの復帰は、リセット信号RSTが入力された場合の初期化動作よりも高速である。
また、本実施形態による半導体装置10は、いわゆるパーDRAMアドレッサビリティ機能を備えている。パーDRAMアドレッサビリティ機能とは、コマンド信号CMDに同期してデータ入出力端子21に選択信号を入力することにより、当該コマンド信号CMDを受け付けるか否かを選択できる機能である。具体的には、データ入出力端子21にローレベルの選択信号を入力すれば、これに同期して入力したコマンドが当該DRAMに対して有効となり、逆に、データ入出力端子21にハイレベルの選択信号を入力すれば、これに同期して入力したコマンドが当該DRAMに対して無効となる。
パーDRAMアドレッサビリティ機能を使えば、同一ランクに属する複数のDRAMを個々に制御することができる。例えば、図3に示すデータ処理システムのように、8つのDRAM#0〜#7が1つのランクを構成している場合、クロック信号、アドレス信号、コマンド信号など、コントローラ2から供給されるコマンドアドレス系信号CAについては、これら8つのDRAM#0〜#7に共通に入力されるため、通常は、8つのDRAM#0〜#7が並列にリードライト動作を行う。ここで、1つのDRAMのデータ入出力端子が8個(=8DQ)であるとすれば、1つランクは64ビット(=64DQ)のデータ幅を持つことになる。
通常のシステムであれば、データ幅を動的に変更することはできないが、パーDRAMアドレッサビリティ機能を使って例えば4つのDRAM#4〜#7を選択的にディープパワーダウンモードにエントリさせれば、残りの4つのDRAM#0〜#3だけを通常モードで動作させることができる。これにより、データ幅を64ビットから32ビット(=32DQ)に切り替えることができる。このようなディープパワーダウンモードへの選択的なエントリは、DRAM#0〜#3のデータ入出力端子21にハイレベルの選択信号を入力し、DRAM#4〜#7のデータ入出力端子21にローレベルの選択信号を入力した状態で、これらDRAM#0〜#7に対し、コントローラ2からディープパワーダウンエントリコマンドを共通に発行すればよい。尚、コマンドアドレス系信号CAは終端抵抗器TRMによって終端される。
或いは、図5に示すように、9個のDRAM#0〜#8によって1つのランクを構成し、このうち8個のDRAM#0〜#7をユーザデータに割り当て、1個のDRAM#8をECCに割り当てるシステムにおいて、図6に示すように、DRAM#8だけをディープパワーダウンモードにエントリさせることもできる。これによれば、ECCを使用するか否かを動的に切り替えることが可能となる。
8個のDRAM#0〜#7によって1つのランクを構成する場合、図7に示すように、これら8個のDRAM#0〜#7をモジュール基板60に搭載しても構わないし、図8に示すように、8個のDRAM#0〜#7をパッケージ基板70上に積層しても構わない。
図7に示す例では、モジュール基板60の長辺に沿ってDRAM#0〜#7が一列に配置され、DRAM#3とDRAM#4との間にはレジスタバッファ61が配置されている。レジスタバッファ61は、コネクタ62から供給されるコマンドアドレス系信号CA及びライトデータDQをバッファリングしてDRAM#0〜#7に供給するとともに、DRAM#0〜#7から出力されるリードデータDQをバッファリングしてコネクタ62に供給する役割を果たす。また、モジュール基板60には終端抵抗器TRMも搭載されている。
図8に示す例では、パッケージ基板70上にコントロールチップ71とDRAM#0〜#7が立体的に積層され、これらのチップが貫通電極TSVを介して相互に接続されている。かかる構成により、外部端子72に供給されるコマンドアドレス系信号CA及びライトデータDQは、コントロールチップ71を介してDRAM#0〜#7に供給され、DRAM#0〜#7から出力されるリードデータDQは、コントロールチップ71を介して外部端子72に供給される。
図3〜図6を用いて説明したように、パーDRAMアドレッサビリティ機能を用いれば、ランク内の一部のDRAMのみを選択的にディープパワーダウンモードにエントリさせることができる。しかしながら、ディープパワーダウンモードにエントリしているDRAMを通常モードに復帰させる場合、復帰に要する時間によっては通常モードで動作している他のDRAMのデータが消失してしまうおそれがある。
図9は、リフレッシュコマンドがスペックで規定された最大周期で発行される様子を説明するためのタイミング図である。
図9に示す例では、時刻t1にリフレッシュコマンドREFが発行されている。そして、次のリフレッシュコマンドREFは、時刻t1からtREFI×9が経過する時刻t3までに発行することがスペック上で規定されている。tREFIとは、セルフリフレッシュモードにおけるオシレータ周期であり、例えば7.8μs(マイクロ秒)である。
ここで、図4に示した例のように、DRAM#0〜#3が通常モードで動作し、DRAM#4〜#7がディープパワーダウンモードにエントリしているケースにおいて、まず、DRAM#0〜#3に対して時刻t1にリフレッシュコマンドREFを投入し、その直後の時刻t2にDRAM#4〜#7をディープパワーダウンモードから通常モードに復帰させるイグジットコマンドEXITを発行した場合を考える。この場合、DRAM#0〜#3については通常モードで動作していることからデータの保持が必要であり、したがって時刻t1からtREFI×9が経過する時刻t3までに次のリフレッシュコマンドREFを投入する必要がある。
しかしながら、本例では時刻t2にイグジットコマンドEXITが投入されているため、DRAM#4〜#7についてはディープパワーダウンモードからの復帰動作が開始される。そして、ディープパワーダウンモードから通常モードに復帰するまでにtREFI×9よりも長い時間(例えば数百μs程度)を要する場合、DRAM#4〜#7がディープパワーダウンモードからの復帰動作を行っている途中で、遅くとも時刻t3にはリフレッシュコマンドREFが投入されることになる。復帰動作中に投入したリフレッシュコマンドREFは不正なコマンドであり、DRAM#4〜#7が誤動作するおそれがある。
このような問題は、本実施形態による半導体装置10に用意された2種類のセルフリフレッシュエントリコマンドSRE1,SRE2によって解決される。以下、2種類のセルフリフレッシュエントリコマンドSRE1,SRE2について詳しく説明する。
図10はセルフリフレッシュエントリコマンド発行時における波形図であり、第1の入力パターン(A)と第2の入力パターン(B)を示している。
図10に示すように、第1の入力パターン(A)と第2の入力パターン(B)は、いずれも、クロックイネーブル信号CKEが活性レベルから非活性レベルに遷移しその後、チップセレクト信号/CSが非活性レベルから活性レベルに遷移する波形を有している。両者の違いは、クロックイネーブル信号CKEが変化してからチップセレクト信号/CSが変化するまでの時間である。
より具体的に説明すると、第1の入力パターン(A)とは、クロックイネーブル信号CKEが変化してからチップセレクト信号/CSが変化するまでの時間がT1である。一方、第2の入力パターン(B)とは、クロックイネーブル信号CKEが変化してからチップセレクト信号/CSが変化するまでの時間がT2(<T1)である。
ここで、コマンドの判定はクロック信号CKの立ち上がり(クロック信号/CKの立ち下がり)にて行われることから、第1の入力パターン(A)を入力する場合、図10に示す時刻t11にてCKE=L,/CS=Hとし、時刻t12にてCKE=L,/CS=Lとする必要がある。一方、第2の入力パターン(B)を入力する場合、時刻t11にてCKE=L,/CS=Lとする必要がある。いずれの入力パターンにおいても、前サイクルである時刻t10ではCKE=H,/CS=Hである。尚、ディープパワーダウンモードにエントリしている半導体装置10はクロック信号CK,/CKを受信しないため、その動作はクロック信号に対して非同期である。
図11は、現在の動作モードと第1の入力パターン(A)及び第2の入力パターン(B)との関係を説明するための表である。
図11に示すように、通常モードで動作している場合、つまりIDLE状態においては、第1の入力パターン(A)及び第2の入力パターン(B)のいずれが現れた場合も、コマンドデコーダ43に含まれる判定回路43aは、当該コマンド信号CMDを第2のセルフリフレッシュエントリコマンドSRE2と解釈する。これに対し、ディープパワーダウンモードにエントリしている場合には、第1の入力パターン(A)が現れた場合は第1のセルフリフレッシュエントリコマンドSRE1と解釈し、第2の入力パターン(B)が現れた場合はノーオペレーションコマンドNOPと解釈する。このように、同じコマンドであっても、現在の動作モードによってコマンドの解釈が相違する。
通常のDRAMにおいては、CKE=L,/CS=Lの状態はセルフリフレッシュエントリコマンドSREと解釈され、当該DRAMはセルフリフレッシュモードにエントリする。また、通常のDRAMにおいては、/CS=Hの状態はデバイスディセレクトDESと解釈され、当該タイミングにおける他のコマンド信号CMDは無視される。
しかしながら、本実施形態においては、ディープパワーダウンモードにエントリしている状態で第1の入力パターン(A)が現れると、第1のセルフリフレッシュエントリコマンドSRE1と解釈し、以下説明するように、第2のセルフリフレッシュエントリコマンドSRE2とは異なる動作が行われる。尚、第2のセルフリフレッシュエントリコマンドSRE2は、通常のDRAMにおけるセルフリフレッシュエントリコマンドSREと基本的に同じである。
図12は、動作モードの異なるDRAMが混在している場合において、図10に示した第1の入力パターン(A)のコマンド信号CMDを入力した場合の動作を説明するためのタイミング図である。
図12に示す例では、まず、DRAM#0〜#3が通常モードで動作し(IDLE)、DRAM#4〜#7がディープパワーダウンモード(DPD MODE)にエントリしている状態で、時刻t21に第1の入力パターン(A)のコマンドが発行されている。上述の通り、第1の入力パターン(A)は、IDLE状態のDRAM#0〜#3においては第2のセルフリフレッシュエントリコマンドSRE2と解釈され、ディープパワーダウンモードにエントリしているDRAM#4〜#7においては第1のセルフリフレッシュエントリコマンドSRE1と解釈される。
したがって、IDLE状態のDRAM#0〜#3は時刻t21においてセルフリフレッシュモード(SR MODE)にエントリする。一方、ディープパワーダウンモードにエントリしているDRAM#4〜#7は、まずディープパワーダウンモードからの復帰動作(EXIT PROCEDURE)を行い、復帰動作が完了した後の時刻t22に自動的にセルフリフレッシュモード(SR MODE)にエントリする。かかる動作は、図2に示した判定回路43aから出力される内部コマンドSRE2の活性化に応答して、コントロールロジック回路44及びロウコントロール回路51によって行われる。つまり、セルフリフレッシュモードへのエントリは、外部から発行されるコマンドにかかわらず、コントロールロジック回路44及びロウコントロール回路51によって自動的に行われる。これにより、全てのDRAM#0〜#7がセルフリフレッシュモードにエントリした状態となる。
その後、時刻t23にてセルフリフレッシュイグジットコマンドSRXを発行すれば、全てのDRAM#0〜#7がセルフリフレッシュモードから通常モード(IDLE)に遷移することになる。
ここで、DRAM#4〜#7がディープパワーダウンモードから通常モードに復帰するのに要する時間(時刻t21〜t22)は、スペックで定められたリフレッシュコマンドの最大発行周期(tREFI×9)よりも長い。しかしながら、本実施形態においては、DRAM#4〜#7がディープパワーダウンモードから通常モードへの復帰動作を行っている期間、他のDRAM#0〜#3はセルフリフレッシュモードにエントリしているため、リフレッシュコマンドを発行する必要がなくなる。これにより、ディープパワーダウンモードからの復帰に長い時間がかかる場合であっても、他のDRAM#0〜#3のデータが消失することがない。
図13は、動作モードの異なるDRAMが混在している場合において、図10に示した第2の入力パターン(B)のコマンド信号CMDを入力した場合の動作を説明するためのタイミング図である。
図13に示す例では、まず、DRAM#0〜#3が通常モードで動作し(IDLE)、DRAM#4〜#7がディープパワーダウンモード(DPD MODE)にエントリしている状態で、時刻t31に第2の入力パターン(B)のコマンドが発行されている。上述の通り、第2の入力パターン(B)は、IDLE状態のDRAM#0〜#3においては第2のセルフリフレッシュエントリコマンドSRE2と解釈され、ディープパワーダウンモードにエントリしているDRAM#4〜#7においてはノーオペレーションコマンドNOPと解釈される。
したがって、IDLE状態のDRAM#0〜#3は、時刻t31においてセルフリフレッシュモードにエントリする。一方、ディープパワーダウンモードにエントリしているDRAM#4〜#7は、そのままディープパワーダウンモード(DPD MODE)を継続する。
その後、時刻t33にてセルフリフレッシュイグジットコマンドSRXを発行すれば、DRAM#0〜#3がセルフリフレッシュモードから通常モード(IDLE)に復帰する。
このように、第2の入力パターン(B)のコマンド信号CMDを入力すれば、DRAM#4〜#7をディープパワーダウンモードのままとしつつ、DRAM#0〜#3をセルフリフレッシュモードにエントリさせることができる。
以上説明したように、本実施形態によれば、第1の入力パターン(A)のコマンド信号CMDを入力することにより、通常モードで動作しているDRAM#0〜#3をセルフリフレッシュモードにエントリさせるとともに、ディープパワーダウンモードにエントリしているDRAM#4〜#7をディープパワーダウンモードから復帰させた後、自動的にセルフリフレッシュモードにエントリさせている。これにより、ディープパワーダウンモードからの復帰に長い時間がかかる場合であっても、通常モードで動作しているDRAM#0〜#3のデータ消失することがない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
2 コントローラ
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 データコントローラ
16 FIFO回路
17 データ入出力回路
18 ストローブ回路
19 ストローブコントローラ
21 データ入出力端子
22,23 ストローブ端子
24,25 クロック端子
26 クロックイネーブル端子
27 アドレス端子
28 コマンド端子
29 アラート端子
30,31,34 電源端子
32 データマスク端子
33 ODT端子
40 クロックジェネレータ
41 DLL回路
42 モードレジスタ
43 コマンドデコーダ
43a 判定回路
44 コントロールロジック回路
45 出力回路
46 電源回路
51 ロウコントロール回路
52 カラムコントロール回路
53 マルチパーパスレジスタ
60 モジュール基板
61 レジスタバッファ
62 コネクタ
70 パッケージ基板
71 コントロールチップ
72 外部端子
BL ビット線
MC メモリセル
SA センスアンプ
TRM 終端抵抗器
TSV 貫通電極
WL ワード線
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 データコントローラ
16 FIFO回路
17 データ入出力回路
18 ストローブ回路
19 ストローブコントローラ
21 データ入出力端子
22,23 ストローブ端子
24,25 クロック端子
26 クロックイネーブル端子
27 アドレス端子
28 コマンド端子
29 アラート端子
30,31,34 電源端子
32 データマスク端子
33 ODT端子
40 クロックジェネレータ
41 DLL回路
42 モードレジスタ
43 コマンドデコーダ
43a 判定回路
44 コントロールロジック回路
45 出力回路
46 電源回路
51 ロウコントロール回路
52 カラムコントロール回路
53 マルチパーパスレジスタ
60 モジュール基板
61 レジスタバッファ
62 コネクタ
70 パッケージ基板
71 コントロールチップ
72 外部端子
BL ビット線
MC メモリセル
SA センスアンプ
TRM 終端抵抗器
TSV 貫通電極
WL ワード線
Claims (20)
- 複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、を備え、
前記制御回路は、第1のモードにおいて外部から第1のコマンドが発行された場合には前記第1のモードから第2のモードに遷移し、第3のモードにおいて外部から前記第1のコマンドが発行された場合には前記第3のモードから第4のモードに遷移することを特徴とする半導体装置。 - 前記制御回路は、前記第3のモードにおいて外部から前記第1のコマンドが発行された場合には、前記第3のモードから前記第4のモードに遷移し、その後、前記第4のモードから前記第2のモードに遷移することを特徴とする請求項1に記載の半導体装置。
- 前記第4のモードから前記第2のモードへの遷移は、外部から発行されるコマンドにかかわらず、前記制御回路によって自動的に行われることを特徴とする請求項2に記載の半導体装置。
- 前記制御回路は、外部から第2のコマンドが発行された場合には前記第2のモードから前記第1のモードに遷移することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記制御回路は、前記第1のモードにおいて外部から第3のコマンドが発行された場合には前記第1のモードから前記第2のモードに遷移し、前記第3のモードにおいて外部から前記第3のコマンドが発行された場合には前記第3のモードを維持することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記第1のコマンドは、クロックイネーブル信号とチップセレクト信号の組み合わせによって表されることを特徴とする請求項5に記載の半導体装置。
- 前記第1のコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第1の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項6に記載の半導体装置。
- 前記第3のコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第1の期間とは異なる第2の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項7に記載の半導体装置。
- 前記第2の期間は、前記第1の期間よりも短いことを特徴とする請求項8に記載の半導体装置。
- 前記第1のモードは通常モードであり、前記第2のモードはセルフリフレッシュモードであり、前記第3のモードはディープパワーダウンモードであり、前記第4のモードは前記ディープパワーダウンモードからの復帰モードであることを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。
- 複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、を備え、
前記制御回路は、ディープパワーダウンモード中に第1のセルフリフレッシュエントリコマンドを受けたことに応答して、前記ディープパワーダウンモードからの復帰動作を実行し、その後、セルフリフレッシュモードに自動的に遷移することを特徴とする半導体装置。 - 前記制御回路は、ディープパワーダウンモード中に第2のセルフリフレッシュエントリコマンドを受けた場合には、前記ディープパワーダウンモードを維持することを特徴とする請求項11に記載の半導体装置。
- 前記制御回路は、通常モードにおいては、前記第1及び第2のセルフリフレッシュエントリコマンドのいずれを受けた場合であっても、セルフリフレッシュモードに遷移することを特徴とする請求項12に記載の半導体装置。
- 前記第1のセルフリフレッシュエントリコマンドは、クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第1の期間が経過した後、チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項11乃至13のいずれか一項に記載の半導体装置。
- 前記第2のセルフリフレッシュエントリコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第1の期間とは異なる第2の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項14に記載の半導体装置。
- 前記第2の期間は、前記第1の期間よりも短いことを特徴とする請求項15に記載の半導体装置。
- 第1及び第2のメモリチップを含む複数のメモリチップと、
前記複数のメモリチップを制御するコントロールチップと、を備えるデータ処理システムであって、
前記コントロールチップは、前記第1のメモリチップが通常モード、前記第2のメモリチップがディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第1のセルフリフレッシュエントリコマンドを発行することによって前記複数のメモリチップをセルフリフレッシュモードに遷移させ、その後、前記複数のメモリチップに対してセルフリフレッシュイグジットコマンドを発行することによって前記複数のメモリチップを前記通常モードに遷移させることを特徴とするデータ処理システム。 - 前記コントロールチップは、前記第1のメモリチップが前記通常モード、前記第2のメモリチップが前記ディープパワーダウンモードにエントリしている状態で、前記複数のメモリチップに対して第2のセルフリフレッシュエントリコマンドを発行することによって、前記第2のメモリチップを前記ディープパワーダウンモードに維持したまま、前記第1のメモリチップを前記セルフリフレッシュモードに遷移させることを特徴とする請求項17に記載のデータ処理システム。
- 前記第1のセルフリフレッシュエントリコマンドは、クロックイネーブル信号が活性レベルから非活性レベルに遷移してから第1の期間が経過した後、チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項17又は18に記載のデータ処理システム。
- 前記第2のセルフリフレッシュエントリコマンドは、前記クロックイネーブル信号が活性レベルから非活性レベルに遷移してから前記第1の期間よりも短い第2の期間が経過した後、前記チップセレクト信号が非活性レベルから活性レベルに遷移することによって表されることを特徴とする請求項19に記載のデータ処理システム。
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US9570142B2 (en) * | 2015-05-18 | 2017-02-14 | Micron Technology, Inc. | Apparatus having dice to perorm refresh operations |
US10109341B2 (en) * | 2015-11-05 | 2018-10-23 | Mediatek Inc. | Memory capable of entering/exiting power down state during self-refresh period and associated memory controller and memory system |
CN107799137B (zh) * | 2016-08-30 | 2020-09-01 | 华邦电子股份有限公司 | 存储器存储装置及其操作方法 |
US10127967B1 (en) * | 2017-11-09 | 2018-11-13 | Nanya Technology Corporation | DRAM and method for operating the same |
US10489316B1 (en) * | 2018-06-04 | 2019-11-26 | Micron Technology, Inc. | Methods for performing multiple memory operations in response to a single command and memory devices and systems employing the same |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02118680A (ja) * | 1988-10-28 | 1990-05-02 | Fuji Xerox Co Ltd | 画像形成装置の下色除去方式 |
JP2513002B2 (ja) * | 1988-10-31 | 1996-07-03 | 富士ゼロックス株式会社 | 中間調画像生成装置 |
JPH0390942A (ja) * | 1989-09-01 | 1991-04-16 | Oki Electric Ind Co Ltd | 主記憶装置の制御方式 |
US6317657B1 (en) * | 1998-08-18 | 2001-11-13 | International Business Machines Corporation | Method to battery back up SDRAM data on power failure |
JP4056173B2 (ja) * | 1999-04-14 | 2008-03-05 | 富士通株式会社 | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 |
US7020187B1 (en) * | 1999-07-23 | 2006-03-28 | Silicon Laboratories Inc. | Integrated modem and line-isolation circuitry with HDLC framing and associated method |
US6510096B2 (en) | 2001-04-27 | 2003-01-21 | Samsung Electronics Co., Ltd. | Power down voltage control method and apparatus |
JP2003007054A (ja) * | 2001-06-15 | 2003-01-10 | Sharp Corp | 半導体記憶装置 |
US6646942B2 (en) * | 2001-10-09 | 2003-11-11 | Micron Technology, Inc. | Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages |
US6751143B2 (en) * | 2002-04-11 | 2004-06-15 | Micron Technology, Inc. | Method and system for low power refresh of dynamic random access memories |
US7359994B1 (en) * | 2002-08-28 | 2008-04-15 | Advanced Micro Devices, Inc. | Split-transaction bus decoder |
WO2004077444A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体記憶装置及びそのリフレッシュ方法 |
JP4351677B2 (ja) * | 2003-09-03 | 2009-10-28 | 株式会社アドバンテスト | 試験装置 |
JP4332392B2 (ja) * | 2003-09-12 | 2009-09-16 | 株式会社アドバンテスト | 試験装置 |
US7088633B2 (en) * | 2004-05-27 | 2006-08-08 | Qualcomm Incorporated | Method and system for providing seamless self-refresh for directed bank refresh in volatile memories |
US7305517B2 (en) * | 2004-11-12 | 2007-12-04 | International Business Machines Corporation | Structure of sequencers that perform initial and periodic calibrations in a memory system |
TWI255620B (en) * | 2005-02-05 | 2006-05-21 | Rdc Semiconductor Co Ltd | Data transmission device |
JP4309368B2 (ja) * | 2005-03-30 | 2009-08-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP4437464B2 (ja) * | 2005-06-01 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及びデータ処理システム |
US7565479B2 (en) * | 2005-08-04 | 2009-07-21 | Rambus Inc. | Memory with refresh cycle donation to accommodate low-retention-storage rows |
US7385858B2 (en) * | 2005-11-30 | 2008-06-10 | Mosaid Technologies Incorporated | Semiconductor integrated circuit having low power consumption with self-refresh |
US7441949B2 (en) * | 2005-12-16 | 2008-10-28 | Micron Technology, Inc. | System and method for providing temperature data from a memory device having a temperature sensor |
KR100810060B1 (ko) * | 2006-04-14 | 2008-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 구동방법 |
JP4299849B2 (ja) * | 2006-08-22 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
DE102006040399B4 (de) * | 2006-08-29 | 2010-10-21 | Qimonda Ag | Vorrichtung zur Erneuerung von Speicherinhalten |
WO2008060984A2 (en) * | 2006-11-14 | 2008-05-22 | Rambus Inc. | Low energy memory component |
JP4353331B2 (ja) | 2006-12-05 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US7818464B2 (en) * | 2006-12-06 | 2010-10-19 | Mosaid Technologies Incorporated | Apparatus and method for capturing serial input data |
KR100856069B1 (ko) * | 2007-03-29 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
US7613060B2 (en) * | 2007-05-21 | 2009-11-03 | Micron Technology, Inc. | Methods, circuits, and systems to select memory regions |
US7729191B2 (en) * | 2007-09-06 | 2010-06-01 | Micron Technology, Inc. | Memory device command decoding system and memory device and processor-based system using same |
KR100920843B1 (ko) * | 2008-05-09 | 2009-10-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오토리프레쉬 동작 제어회로 |
KR20090124506A (ko) * | 2008-05-30 | 2009-12-03 | 삼성전자주식회사 | 피크 전류를 감소시키기 위한 리프레쉬 회로를 가지는반도체 메모리 장치 및 그에 따른 워드라인 액티베이팅방법 |
JP4843655B2 (ja) * | 2008-09-24 | 2011-12-21 | 株式会社東芝 | 半導体記憶装置 |
JP2010182359A (ja) * | 2009-02-04 | 2010-08-19 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
JP2010218641A (ja) | 2009-03-18 | 2010-09-30 | Elpida Memory Inc | メモリモジュール |
JP5647014B2 (ja) * | 2011-01-17 | 2014-12-24 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
US8760945B2 (en) * | 2011-03-28 | 2014-06-24 | Samsung Electronics Co., Ltd. | Memory devices, systems and methods employing command/address calibration |
KR20130024158A (ko) * | 2011-08-30 | 2013-03-08 | 에스케이하이닉스 주식회사 | 반도체메모리장치 및 반도체메모리장치의 리프레쉬 방법 |
US8971117B2 (en) * | 2012-02-23 | 2015-03-03 | Micron Technology, Inc. | Apparatus and methods for applying a non-zero voltage differential across a memory cell not involved in an access operation |
KR101966858B1 (ko) * | 2012-04-24 | 2019-04-08 | 삼성전자주식회사 | 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법 |
US9385611B2 (en) * | 2012-04-27 | 2016-07-05 | Hewlett-Packard Development Company, L.P. | Power adapter having programmable gain compensation trim |
KR102021401B1 (ko) * | 2012-08-30 | 2019-11-04 | 에스케이하이닉스 주식회사 | 메모리 장치 |
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