JP5647014B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
しかしながら、この種の半導体記憶装置は、コントローラからはあくまで１個のメモリチップとして認識される。このため、１つのインターフェースチップに対して複数のコアチップを割り当てる場合には、各コアチップに対する個別のアクセスをどのようにして行うかが問題となる。つまり、通常のマルチチップパッケージであれば、各メモリチップに設けられたチップ選択端子（／ＣＳ）を用いて、各メモリチップを個別に選択することができる。これに対し、上記の半導体記憶装置においては、チップ選択端子が設けられているのはあくまでインターフェースチップであることから、チップ選択信号によって各コアチップを個別に選択することはできない。
この問題を解決する方法として、特許文献１においては、各コアチップにチップアドレスを割り当てるとともに、インターフェースチップから各コアチップにチップ選択アドレスを共通に与えることによって、各コアチップの個別選択を実現している。
特開２００７−１５７２６６号公報
他方、ＤＲＡＭなどの半導体装置には複数の動作モードが用意され、製造段階でいずれかの動作モードが選択されることがある。これは、半導体装置の設計及び製造を動作モードごとに別個に行うことは効率的でないからである。この点は、積層型の半導体装置においても同様であり、あらかじめ複数の動作モードを用意しておき、製造段階でいずれかの動作モードが選択することが望ましいと考えられる。
しかしながら、積層型の半導体装置においてはチップ選択アドレスに基づいて各コアチップの選択が行われることから、動作モードによってチップ選択アドレスとして使用するアドレスなどのビットが変化する。このため、チップ選択アドレスとして使用するアドレスなどのビットを動作モードに基づいて切り替える回路が必要となるが、このような回路を各コアチップに設けると回路規模が大きくなるという問題がある。
本発明の一側面による半導体装置は、互いに積層され互いに異なる第１のチップアドレスを保持する複数の被制御チップと、複数のアドレス入力端子及び少なくとも一つのチップ選択端子を有し、前記複数の被制御チップを制御する制御チップと、を備え、前記制御チップは、前記複数のアドレス入力端子及び前記少なくとも一つのチップ選択端子のうち、モード信号に応じた少なくとも一つの端子からの情報を用いて第２のチップアドレスを生成し、前記複数の被制御チップは、其々前記第２のチップアドレスと前記第１のチップアドレスを比較して一致した場合に選択されることを特徴とする。
本発明の他の側面による半導体装置は、互いに異なる第１のチップアドレスを保持する複数の被制御チップと、前記複数の被制御チップに第２のチップアドレスを供給する制御チップと、を備え、前記複数の被制御チップの数を２ｎとした場合、前記第１及び第２のチップアドレスはいずれもｎビットであり、前記制御チップは、前記複数の被制御チップの全体によって一つのアドレス空間を構成する１ランクモードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する複数ランクモードのいずれかで動作し、前記制御チップは、前記１ランクモードで動作する場合には外部から供給されるアドレス信号のｎビットを前記第２のチップアドレスとし、前記複数ランクモードで動作する場合には前記アドレス信号のｎ−ｋビット及びｋビットのチップ選択信号を前記第２のチップアドレスとし、前記制御チップは、前記１ランクモード及び前記複数ランクモードのいずれで動作する場合も同じｎ本の配線を介して前記第２のチップアドレスを前記複数の被制御チップに共通に供給し、前記複数の被制御チップは、前記制御チップから供給された前記第２のチップアドレスと該被制御チップに保持された前記第１のチップアドレスを比較し、これらが一致した場合に選択されることを特徴とする。
本発明によれば、動作モードによって変化する第２のチップアドレス（チップ選択アドレス）を被制御チップ側で生成していることから、制御チップ側における制御が容易となる。これにより、半導体装置全体として回路規模を縮小することが可能となる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。 図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 動作モードとチップ選択アドレスとの関係を示す表である。 ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。 ＰＲＡ−１方式のアドレス割り付けを説明するための模式図である。 ＰＲＡ−２方式のアドレス割り付けを説明するための模式図である。 半導体装置１０の構成を示すブロック図である。 半導体装置１０のうちチップ選択アドレスＳＩＤ（ＩＦ）及びチップアドレスＳＩＤ（ＣＯＲＥ）に関連する部分を抜き出して示す機能ブロック図である。 チップ選択アドレス生成回路４２の回路図であり、（ａ）はビットＳＩＤ０を生成するマルチプレクサ４２ａ、（ｂ）はビットＳＩＤ１を生成するマルチプレクサ４２ｂ、（ｃ）はビットＳＩＤ２を生成するマルチプレクサ４２ｃを示している。 ロウ比較回路６３の回路図である。 カラム比較回路６４の回路図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
ここで、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の詳細な回路構成について説明する前に、本実施形態による半導体装置１０のアドレス割り付けについて説明する。
本実施形態による半導体装置１０は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置１０には、大きく分けてＬＲＡ（Logical Rank Address）モードとＰＲＡ（Physical Rank Address）モードが用意されている。ＬＲＡモードとは、それぞれ異なるコアチップＣＣ０〜ＣＣ７に設けられた複数の物理バンクをコントローラから見て１つの論理バンクとして取り扱うアドレス割り付け方式である。これに対し、ＰＲＡモードとは、各コアチップＣＣ０〜ＣＣ７に設けられた複数の物理バンクをそれぞれ１つの論理バンクとして取り扱うアドレス割り付け方式である。
また、本実施形態では、１ランクモードと２ランクモードが備えられている。１ランクモードとはコアチップＣＣ０〜ＣＣ７の全体によって一つのアドレス空間を構成する動作モードであり、２ランクモードとはコアチップＣＣ０〜ＣＣ７を互いに同じアドレス空間を有する２つランクに分割する動作モードである。２ランクモードで動作する場合、ランクの選択にはチップ選択信号が用いられる。本発明において複数ランクモードを備える場合、ランク数は２ランクに限らず、４ランク以上であっても構わない。
さらに、本実施形態では、１ｋバイトモードと２ｋバイトモードが備えられている。１ｋバイトモードとは、ロウアクセス時に１個のコアチップが選択され、選択されたコアチップにおいて１ｋバイトのメモリセルが選択される動作モードであり、２ｋバイトモードとは、ロウアクセス時に２個のコアチップが同時に選択され、これにより、２ｋバイトのメモリセルが選択される動作モードである。２ｋバイトモードで動作する場合、選択された２個のコアチップの一方がカラムアクセス時に選択される。尚、１ｋバイト又は２ｋバイトの値は例示であり、ロウアクセス時に選択されるメモリセル数が特に限定されるものではない。
さらに、本実施形態では、×８ビットモードと×４ビットモードが備えられている。×８ビットモードとは、インターフェースチップＩＦと外部との間で同時に入出力するデータのビット数が８ビットである動作モードであり、×４ビットモードとは、インターフェースチップＩＦと外部との間で同時に入出力するデータのビット数が４ビットである動作モードである。８ビット又は４ビットの値は例示であり、インターフェースチップＩＦと外部との間で同時に入出力するデータのビット数が特に限定されるものではない。
これら動作モードは、後述するモード信号によって選択される。このように、本実施形態による半導体装置１０には、ＬＲＡモード／ＰＲＡモード、１ランクモード／２ランクモード、１ｋバイトモード／２ｋバイトモード、×８ビットモード／×４ビットモードが設けられていることから、合計で１６種類の動作モードのいずれかが選択されることになる。特に限定されるものではないが、動作モードの選択はインターフェースチップＩＦの製造時においてヒューズ素子などの不揮発性記憶素子に動作モードを記憶させることにより行う。
図７は、動作モードとチップ選択アドレスとの関係を示す表である。チップ選択アドレスとは、コアチップＣＣ０〜ＣＣ７を選択するために使用するアドレスである。つまり、各コアチップＣＣ０〜ＣＣ７にはそれぞれ固有のチップアドレス（第１のチップアドレス）が割り当てられており、インターフェースチップＩＦから供給されるチップ選択アドレス（第２のチップアドレス）が当該チップアドレスと一致したコアチップが選択されることになる。
図７に示すように、チップ選択アドレスＳＩＤはＳＩＤ０〜ＳＩＤ２からなる３ビットの信号である。本明細書においては、インターフェースチップＩＦから供給されるチップ選択アドレスを「ＳＩＤ（ＩＦ）」と呼び、各コアチップＣＣ０〜ＣＣ７に固有のチップアドレスを「ＳＩＤ（ＣＯＲＥ）」と呼ぶことによって両者を区別することがある。
チップ選択アドレスＳＩＤを構成するビットＳＩＤ０〜ＳＩＤ２のうち、ビットＳＩＤ０として使用される信号は、選択された動作モードがＬＲＡモードであるかＰＲＡモードであるかによって切り替えられる。具体的には、ＬＲＡモードで動作する場合にはロウアドレスの１ビット（Ｘ１５）がＳＩＤ０として使用され、ＰＲＡモードで動作する場合にはチップ選択信号の１ビット（Ｃ０）がＳＩＤ０として使用される。チップ選択信号とは、ＰＲＡモードが選択されている場合に外部から供給されるアドレスの一種である。
また、ビットＳＩＤ１として使用される信号は、選択された動作モードがＬＲＡモードであるかＰＲＡモードであるか、１ｋバイトモードであるか２ｋバイトモードであるか、さらには、×８ビットモードであるか×４ビットモードであるかによって切り替えられる。具体的には、ＬＲＡモード且つ１ｋバイトモードで動作する場合にはロウアドレスの１ビット（Ｘ１６）がＳＩＤ１として使用され、ＬＲＡモード、２ｋバイトモード且つ×８ビットモードで動作する場合にはカラムアドレスの１ビット（Ｙ１１）がＳＩＤ１として使用され、ＬＲＡモード、２ｋバイトモード且つ×４ビットモードで動作する場合にはカラムアドレスの１ビット（Ｙ１３）がＳＩＤ１として使用される。そして、ＰＲＡモードで動作する場合にはチップ選択信号の１ビット（Ｃ１）がＳＩＤ１として使用される。
また、ビットＳＩＤ２として使用される信号は、選択された動作モードがＬＲＡモードであるかＰＲＡモードであるか、１ランクモードであるか２ランクモードであるかによって切り替えられる。具体的には、ＬＲＡモード且つ１ランクモードで動作する場合にはロウアドレスの１ビット（Ｘ１７）がＳＩＤ１として使用され、ＰＲＡモード且つ１ランクモードで動作する場合にはチップ選択信号の１ビット（Ｃ２）がＳＩＤ２として使用される。また、２ランクモードで動作する場合には、チップ選択信号ＣＳ１がＳＩＤ２として使用される。
このように、チップ選択アドレスＳＩＤ（ＩＦ）として使用される信号は、動作モードによって異なる。したがって、チップ選択アドレスＳＩＤの生成をコアチップＣＣ０〜ＣＣ７側にて行うと、使用される可能性のある全ての信号（合計９ビット）をインターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に供給しなければならず、この場合には、最低でも９本の貫通電極ＴＳＶを使用することになる。これに対し、本実施形態による半導体装置１０では、チップ選択アドレスＳＩＤ（ＩＦ）の生成をインターフェースチップＩＦ側で行う。これにより、チップ選択アドレスＳＩＤ（ＩＦ）をコアチップＣＣ０〜ＣＣ７に供給するための貫通電極ＴＳＶの数としては３本あれば足り、使用する貫通電極ＴＳＶの本数を削減することができる。また、チップアドレスＳＩＤ（ＣＯＲＥ）とチップ選択アドレスＳＩＤ（ＩＦ）とを比較する比較回路の回路規模も縮小されることから、コアチップＣＣ０〜ＣＣ７のチップ面積も削減可能となる。これらの点については、追って詳述する。
図８は、図７に示すＬＲＡ−１方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。ＬＲＡ−１方式とは、ＬＲＡモード、１ランクモード且つ１ｋバイトモードで動作するケースである。図８〜図１２においては一つのマス目が１つの物理バンクを示している。したがって、一つのコアチップには物理バンク０〜物理バンク７が含まれていることになる。
図８に示すように、ＬＲＡ−１方式で動作する場合、ロウアクセス時（アクティブコマンドＡＣＴの発行時）に供給されるアドレス信号の一部Ｘ１５〜Ｘ１７に基づいてコアチップＣＣ０〜ＣＣ７のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号ＢＡ０〜ＢＡ２に基づいてバンク０〜バンク７のいずれかを選択する。コントローラからは、異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個の物理バンクが１つの論理バンクとして認識される。
この方式では、カラムアクセス時（カラムコマンド発行時）にチップ選択アドレスは供給されないが、コントローラは異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個の物理バンクを１つの論理バンクとして認識していることから、カラムアクセス時にチップ選択アドレスを供給しなくても、どのコアチップＣＣ０〜ＣＣ７に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定される論理バンクがアクティブ状態であるコアチップは、必ず１つだからである。
例えば、図８において丸印で囲った物理バンクがアクティブ状態であるとすると、カラムアクセス時に指定される論理バンクがバンク０であれば、バンク０がアクティブ状態であるコアチップＣＣ７にてカラムアクセスが行われ、カラムアクセス時に指定される論理バンクがバンク１であれば、バンク１がアクティブ状態であるコアチップＣＣ５にてカラムアクセスが行われる、といった具合である。
このように、ＬＲＡ−１方式においては、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に行われる。また、コントローラからは１個のＤＲＡＭとして認識されることから、使用されるチップ選択信号（ＣＳ）も１ビットとなる。これにより、例えば、１回のロウアクセスでアクセスされるメモリセル数は１ｋバイトとなり、ランク数は１となる。
図９は、図７に示すＬＲＡ−２方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。ＬＲＡ−２方式とは、ＬＲＡモード、２ランクモード且つ１ｋバイトモードで動作するケースである。
図９に示すように、ＬＲＡ−２方式で動作する場合、チップ選択信号ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Ｘ１５，Ｘ１６に基づいて、選択された４つのコアチップの中からいずれか１つのコアチップを選択する。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
この方式では、チップ選択信号ＣＳ１を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、ＬＲＡ−１方式と同様、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に確定することから、例えば、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式と同様１ｋバイトとなる。尚、この方式においてもカラムアクセス時にはチップ選択アドレスは供給されないが、これによる問題が生じない点はＬＲＡ−１方式と同様である。
この方式においては、コアチップＣＣ０〜ＣＣ３とコアチップＣＣ４〜ＣＣ７とがチップ選択信号ＣＳ１によって区別されることから、コアチップＣＣ０〜ＣＣ３に属するバンクと、コアチップＣＣ４〜ＣＣ７に属するバンクは、コントローラから見て別の論理バンクとして取り扱われる。したがって、図９に示す例のように、コアチップＣＣ２のバンク０とコアチップＣＣ７のバンク０が同時にアクティブ状態となり得る。
本例のＬＲＡ−２方式においては、ランク数が２であることから１ビットのチップ選択信号が用いられているが、ランク数が４以上であれば２ビット以上のチップ選択信号が用いられることになる。つまり、複数ランクモードで動作する場合には、アドレス信号のｎ−ｋビット及びｋビットのチップ選択信号をｎビットのチップ選択アドレスＳＩＤ（ＩＦ）として用いればよい。
図１０は、図７に示すＬＲＡ−３方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。ＬＲＡ−３方式とは、ＬＲＡモード、１ランクモード、２ｋバイトモード且つ×８ビットモードで動作するケースである。
図１０に示すように、ＬＲＡ−３方式で動作する場合、ロウアクセス時に供給されるアドレス信号の一部Ｘ１５，Ｘ１７に基づいてコアチップＣＣ０とＣＣ２、コアチップＣＣ１とＣＣ３、コアチップＣＣ４とＣＣ６、コアチップＣＣ５とＣＣ７のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Ｙ１１に基づいて、選択された２つのコアチップの中からいずれか１つのコアチップを選択する。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
この方式では、ロウアクセス時に供給されるアドレス信号の一部Ｘ１７，Ｘ１５と、カラムアクセス時に供給されるアドレス信号の一部Ｙ１１によってコアチップＣＣ０〜ＣＣ７の選択が行われる。このため、チップ選択アドレスはＸ１７，Ｘ１５，Ｙ１１となる。また、ロウアクセス時には２つのコアチップがアクティブ状態となることから、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式及びＬＲＡ−２方式の２倍となり、２ｋバイトである。
図１１は、図７に示すＰＲＡ−１方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。ＰＲＡ−１方式とは、ＰＲＡモード且つ１ランクモードで動作するケースである。
図１１に示すように、ＰＲＡ−１方式で動作する場合、ロウアクセス時及びカラムアクセス時とも、チップ選択アドレスＣ０〜Ｃ２と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される。この方式においては、コントローラからは全ての物理バンクが互いに異なる論理バンクとして認識される。つまり、本実施形態では６４バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で６４個のバンク全てがアクティブ状態となり得る。
図１２は、図７に示すＰＲＡ−２方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。ＰＲＡ−２方式とは、ＰＲＡモード且つ２ランクモードで動作するケースである。
図１２に示すように、ＰＲＡ−２方式で動作する場合、チップ選択信号ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時及びカラムアクセス時とも、チップ選択アドレスＣ０，Ｃ１と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される。
この方式では、チップ選択信号ＣＳ１を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、各ランクに含まれる物理バンクは、コントローラから見て互いに異なる論理バンクとして認識される。つまり、本実施形態では１ランク当たり３２バンクとして認識される。したがって、ランク内においてアクティブ状態となるバンクの数及び組み合わせは任意であり、１ランク当たり最大で３２個のバンク全てがアクティブ状態となり得る。
以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。但し、実使用時においてユーザが動作モードを切り替える必要性は低いため、モードの選択を製造段階において行うことが好ましい。
次に、半導体装置１０の具体的な回路構成について説明する。
図１３は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
図１３に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、チップ選択端子１３、クロックイネーブル端子１４、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。
内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどからなるコマンド信号ＣＯＭが供給される端子である。また、チップ選択端子１３はチップ選択信号ＣＳ０，ＣＳ１が供給される端子であり、クロックイネーブル端子１４はクロックイネーブル信号ＣＫＥ０，ＣＫＥ１が供給される端子である。但し、１ランクモードで動作する場合には、チップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１は使用されない。これらの信号は、ランク数が２となる２ランクモードで動作する場合に使用される。
これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ３１を介してコマンドデコーダ３２に供給される。
コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＣＯＭをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ３２から出力される内部コマンドには、アクティブ信号ＡＣＴ０、プリチャージ信号ＰＲＥ０、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥが含まれる。これらの内部信号は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。尚、リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ３２から出力される。リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥのレイテンシは、アディティブレイテンシＡＬに設定される。アディティブレイテンシＡＬの値は、モードレジスタ６０の設定値によって変化させることができる。
さらに、コマンドデコーダ３２が生成するコマンドには、リフレッシュコマンドＲＥＦ０も含まれる。リフレッシュコマンドＲＥＦ０は、コマンド信号ＣＯＭの組み合わせがリフレッシュコマンドであることを示している場合に生成される。リフレッシュコマンドＲＥＦ０は、図１３に示すリフレッシュ制御回路３３に供給される。リフレッシュ制御回路３３は、リフレッシュコマンドＲＥＦ０及びクロックイネーブル信号ＣＫＥ０に基づいてリフレッシュコマンドＲＥＦＴ０を生成する。リフレッシュコマンドＲＥＦＴ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
アドレス端子１５は、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡ及びチップ選択信号Ｃが供給される端子であり、供給されたこれらアドレス信号は、入力バッファＩＢを介してアドレスラッチ回路４０及びチップ選択アドレス生成回路４２に供給される。
チップ選択アドレス生成回路４２は、モードレジスタ６０から出力されるモード信号ＭＯＤＥに応じ、アドレス信号からチップ選択アドレスＳＩＤ（ＩＦ）を生成する回路である。アドレス信号のどのビットをチップ選択アドレスＳＩＤ（ＩＦ）として用いるかは、図７を用いて説明した通りである。チップ選択アドレス生成回路４２の詳細については後述する。
チップ選択アドレス生成回路４２から出力されるチップ選択アドレスＳＩＤ（ＩＦ）は、内部クロック信号ＩＣＬＫに同期してラッチ回路４１にラッチされる。ラッチ回路４１にラッチされたチップ選択アドレスＳＩＤは、ＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介し、コアチップＣＣ０〜ＣＣ７に共通に供給される。また、アドレスラッチ回路４０は、チップ選択アドレスＳＩＤ（ＩＦ）として使用されなかったアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡを内部クロック信号ＩＣＬＫに同期してラッチし、これらをＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介してコアチップＣＣ０〜ＣＣ７に共通に供給する。
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、パラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５に出力する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換する回路である。
このように、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っても構わない。
本実施形態においては、リードデータとライトデータに対して同じ貫通電極ＴＳＶ１を用いているが、リードデータ専用の貫通電極ＴＳＶ１とライトデータ専用の貫通電極ＴＳＶ１を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。
また、インターフェースチップＩＦにはパワーダウン制御回路３４がさらに備えられている。パワーダウン制御回路３４は、クロックイネーブル信号ＣＫＥ０がローベルに非活性化された場合、パワーダウンコマンドＰＷＤＮ０を活性化させる回路である。図１３に示すように、パワーダウンコマンドＰＷＤＮ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
さらに、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、ＬＲＡモード／ＰＲＡモード、１ランクモード／２ランクモード、１ｋバイトモード／２ｋバイトモード、×８ビットモード／×４ビットモードの区別も含まれる。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも供給される。例えば、入力バッファ３１は、モード信号ＭＯＤＥが２ランクモードを示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を有効とし、逆に、モード信号ＭＯＤＥが１ランクモードを示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を無効化する。
以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図１３に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８つの物理バンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。そして、ＬＲＡモードで動作する場合には互いに異なるコアチップに属する複数の物理バンクによって一つの論理バンクが構成され、ＰＲＡモードで動作する場合には一つの物理バンクによって一つの論理バンクが構成される。論理バンクとは、半導体装置１０を制御するメモリコントローラから見て一つのバンクとして取り扱われる単位である。
メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１３においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。
ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、ロウ比較回路６３からアクティブ信号ＡＣＴ及びリフレッシュ信号ＲＥＦが供給される。
ロウアドレス制御回路７４は、アクティブ信号ＡＣＴが活性化している場合には、バンクアドレス信号ＢＡに基づき選択されたバンクのロウデコーダ７１にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路７４は、リフレッシュ信号ＲＥＦが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ７１に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。
また、ロウ比較回路６３からは、プリチャージ信号ＰＲＥ，ＰＲＥＡも出力される。プリチャージ信号ＰＲＥ，ＰＲＥＡは、プリチャージ制御回路７７に供給される。プリチャージ制御回路７７は、プリチャージ信号ＰＲＥが活性化している場合にはバンクアドレス信号ＢＡにより指定されるバンクをプリチャージし、プリチャージコマンドＰＲＥＡが活性化している場合には全てのバンクをプリチャージする。
カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給されるとともに、カラム比較回路６４からリード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥが供給される。
カラムアドレス制御回路７５は、リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化している場合、バンクアドレス信号ＢＡに基づき選択されたバンクのカラムデコーダ７３にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ７８に接続される。したがって、リード信号ＲＥＡＤが活性化している場合、センス回路７２を介してメモリセルアレイ７０から読み出されたリードデータは、リードライトアンプ７８及び貫通電極ＴＳＶ１を介してインターフェースチップＩＦに転送される。また、ライト信号ＷＲＩＴＥが活性化している場合、貫通電極ＴＳＶ１を介してインターフェースチップＩＦから転送されたライトデータは、リードライトアンプ７８及びセンス回路７２を介してメモリセルアレイ７０に書き込まれる。
ロウ比較回路６３は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップ選択アドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合に、アクティブ信号ＡＣＴ０、リフレッシュ信号ＲＥＦ０及びプリチャージ信号ＰＲＥ０に基づいて、アクティブ信号ＡＣＴ、リフレッシュ信号ＲＥＦ、プリチャージ信号ＰＲＥ又はプリチャージ信号ＰＲＥＡを活性化させる。固有のチップアドレスＳＩＤ（ＣＯＲＥ）は、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤ（ＣＯＲＥ）が設定される。ロウ比較回路６３の回路構成については後述する。
カラム比較回路６４は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップ選択アドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にリード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥを活性化させる。具体的には、チップ選択アドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とが一致した場合に、インターフェースチップＩＦより供給されるリード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥをそのまま通過させ、これをカラムアドレス制御回路７５及びリードライトアンプ７８に供給する。カラム比較回路６４の回路構成についても後述する。
また、コアチップＣＣ０〜ＣＣ７にはパワーダウン回路６５が含まれている。パワーダウン回路６５は、チップ選択アドレスＳＩＤ（ＩＦ）、チップアドレスＳＩＤ（ＣＯＲＥ）及びパワーダウンコマンドＰＷＤＮ０に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、チップ選択アドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とが一致した場合に、パワーダウンコマンドＰＷＤＮ０に応答して当該コアチップをパワーダウンモードにエントリさせる。
以上がコアチップＣＣ０〜ＣＣ７の回路構成である。次に、チップ選択アドレス生成回路４２、ロウ比較回路６３及びカラム比較回路６４の具体的な回路構成について説明する。
図１４は、半導体装置１０のうちチップ選択アドレスＳＩＤ（ＩＦ）及びチップアドレスＳＩＤ（ＣＯＲＥ）に関連する部分を抜き出して示す機能ブロック図である。
図１４に示すように、インターフェースチップＩＦに含まれるチップ選択アドレス生成回路４２は、チップ選択アドレスＳＩＤ（ＩＦ）の各ビットＳＩＤ０〜ＳＩＤ２を生成するマルチプレクサ４２ａ〜４２ｃからなる。マルチプレクサ４２ａ〜４２ｃによる選択は、モード信号ＭＯＤＥによって行われる。マルチプレクサ４２ａ〜４２ｃから出力されるビットＳＩＤ０〜ＳＩＤ２は、それぞれ対応するラッチ回路４１ａ〜４１ｃにラッチされた後、ＴＳＶバッファ６１を介してそれぞれ対応する貫通電極ＴＳＶ１ａ〜ＴＳＶ１ｃに供給される。貫通電極ＴＳＶ１ａ〜ＴＳＶ１ｃを介してコアチップＣＣ０〜ＣＣ７に供給されたビットＳＩＤ０〜ＳＩＤ２は、ＴＳＶバッファ６２を介して比較回路６３／６４に供給される。
比較回路６３／６４は、ロウ比較回路６３とカラム比較回路６４の主要部を統合して模式的に示す回路である。図１４に示すように、比較回路６３／６４は、インターフェースチップＩＦから供給されるチップ選択アドレスＳＩＤ（ＩＦ）と当該コアチップＣＣ０〜ＣＣ７に固有のチップアドレスＳＩＤ（ＣＯＲＥ）を比較し、両者が一致した場合にインターフェースチップＩＦから供給される各種内部コマンド（ＡＣＴ０、ＲＥＡＤなど）を通過させ、制御回路７４／７５に供給する。制御回路７４／７５は、ロウアドレス制御回路７４とカラムアドレス制御回路７５を纏めて示す回路ブロックである。
このように、本実施形態による半導体装置１０では、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されるチップ選択アドレスＳＩＤ（ＩＦ）が３ビットであり、３つの貫通電極ＴＳＶ１ａ〜ＴＳＶ１ｃを介して転送される。
図１５は、チップ選択アドレス生成回路４２の回路図であり、（ａ）はビットＳＩＤ０を生成するマルチプレクサ４２ａ、（ｂ）はビットＳＩＤ１を生成するマルチプレクサ４２ｂ、（ｃ）はビットＳＩＤ２を生成するマルチプレクサ４２ｃを示している。
図１５（ａ）に示すように、ビットＳＩＤ０を生成するマルチプレクサ４２ａは、２つのトライステートインバータＭ１，Ｍ２からなる。トライステートインバータＭ１，Ｍ２には選択信号としてモード信号ＭＯＤＥの一部であるＰＲＡ信号が供給される。ＰＲＡ信号は、ＬＲＡモードで動作する場合にローレベルとなり、ＰＲＡモードで動作する場合にハイレベルとなる信号である。図１５（ａ）に示す回路構成により、ＰＲＡ信号がローレベルであればトライステートインバータＭ１が活性化、トライステートインバータＭ２が非活性化され、ＰＲＡ信号がハイレベルであればトライステートインバータＭ１が非活性化、トライステートインバータＭ２が活性化される。
トライステートインバータＭ１の入力ノードにはアドレス信号のビットＡ１５（Ｘ１５）が入力され、トライステートインバータＭ２の入力ノードにはチップ選択信号のビットＣ０が入力される。トライステートインバータＭ１，Ｍ２の出力ノードは短絡されており、その出力がチップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ０として用いられる。
かかる構成により、ＬＲＡモードで動作する場合にはアドレス信号のビットＡ１５（Ｘ１５）がビットＳＩＤ０として用いられ、ＰＲＡモードで動作する場合にはチップ選択アドレスのビットＣ０がビットＳＩＤ０として用いられる。つまり、図７のＳＩＤ０の行に示す選択動作が実現される。
図１５（ｂ）に示すように、ビットＳＩＤ１を生成するマルチプレクサ４２ｂは、４つのトライステートインバータＭ３〜Ｍ６からなる。トライステートインバータＭ３〜Ｍ６には選択信号としてモード信号ＭＯＤＥの一部であるＰＲＡ信号、ＰＡＧＥ信号、Ｘ８信号から生成された信号が供給される。ＰＡＧＥ信号は、１ｋバイトモードで動作する場合にハイレベルとなり、２ｋバイトモードで動作する場合にローレベルとなる信号である。図１５（ｂ）に示す回路構成により、ＰＲＡ信号がローレベル且つＰＡＧＥ信号がハイレベルであればトライステートインバータＭ３が活性化され、ＰＲＡ信号、ＰＡＧＥ信号及びＸ８信号が全てローレベルであればトライステートインバータＭ４が活性化され、ＰＲＡ信号及びＰＡＧＥ信号がローレベル且つＸ８信号がハイレベルであればトライステートインバータＭ５が活性化され、ＰＲＡ信号がハイレベルであればトライステートインバータＭ６が活性化される。
トライステートインバータＭ３の入力ノードにはアドレス信号のビットＡ１６（Ｘ１６）が入力され、トライステートインバータＭ４の入力ノードにはアドレス信号のビットＡ１３（Ｙ１３）が入力され、トライステートインバータＭ５の入力ノードにはアドレス信号のビットＡ１１（Ｙ１１）が入力され、トライステートインバータＭ６の入力ノードにはチップ選択信号のビットＣ１が入力される。トライステートインバータＭ３〜Ｍ６の出力ノードは短絡されており、その出力がチップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ１として用いられる。
かかる構成により、ＬＲＡモード且つ１ｋバイトモードで動作する場合にはアドレス信号のビットＡ１６（Ｘ１６）がビットＳＩＤ１として用いられ、ＬＲＡモード、２ｋバイトモード且つ×４ビットモードで動作する場合にはアドレス信号のビットＡ１３（Ｙ１３）がビットＳＩＤ１として用いられ、ＬＲＡモード、２ｋバイトモード且つ×８ビットモードで動作する場合にはアドレス信号のビットＡ１１（Ｙ１１）がビットＳＩＤ１として用いられ、ＰＲＡモードで動作する場合にはチップ選択信号のビットＣ１がビットＳＩＤ１として用いられる。つまり、図７のＳＩＤ１の行に示す選択動作が実現される。
図１５（ｃ）に示すように、ビットＳＩＤ２を生成するマルチプレクサ４２ｃは、３つのトライステートインバータＭ７〜Ｍ９からなる。トライステートインバータＭ７〜Ｍ９には選択信号としてモード信号ＭＯＤＥの一部であるＰＲＡ信号及びＲＡＮＫ信号から生成された信号が供給される。ＲＡＮＫ信号は、１ランクモードで動作する場合にハイレベルとなり、２ランクモードで動作する場合にローレベルとなる信号である。図１５（ｃ）に示す回路構成により、ＰＲＡ信号がローレベル且つＲＡＮＫ信号がハイレベルであればトライステートインバータＭ７が活性化され、ＰＲＡ信号及びＲＡＮＫ信号がいずれもハイレベルであればトライステートインバータＭ８が活性化され、ＲＡＮＫ信号がローレベルであればトライステートインバータＭ９が活性化される。
トライステートインバータＭ７の入力ノードにはアドレス信号のビットＡ１７（Ｘ１７）が入力され、トライステートインバータＭ８の入力ノードにはチップ選択信号のビットＣ２が入力され、トライステートインバータＭ９の入力ノードにはチップ選択信号ＣＳ１が入力される。トライステートインバータＭ７〜Ｍ９の出力ノードは短絡されており、その出力がチップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ２として用いられる。
かかる構成により、ＬＲＡモード且つ１ランクモードで動作する場合にはアドレス信号のビットＡ１７（Ｘ１７）がビットＳＩＤ２として用いられ、ＰＲＡモード且つ２ランクモードで動作する場合にはチップ選択信号のビットＣ２がビットＳＩＤ２として用いられ、２ランクモードで動作する場合にはチップ選択信号ＣＳ１がビットＳＩＤ２として用いられる。つまり、図７のＳＩＤ２の行に示す選択動作が実現される。
このように、本実施形態による半導体装置１０では、動作モードに応じたチップ選択アドレスＳＩＤ（ＩＦ）の生成をインターフェースチップＩＦ側で行っていることから、いずれの動作モードが選択されているかにかかわらず、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給するチップ選択アドレスＳＩＤ（ＩＦ）のビット数を３ビットに固定することができる。これにより、チップ選択アドレスＳＩＤ（ＩＦ）の転送に必要な貫通電極ＴＳＶの数を３個に削減することが可能となる。
図１６は、ロウ比較回路６３の回路図である。
図１６に示すように、ロウ比較回路６３は、チップ選択アドレスＳＩＤ（ＩＦ）の各ビットＳＩＤ０（ＩＦ）〜ＳＩＤ２（ＩＦ）と、当該コアチップに固有のチップアドレスＳＩＤ（ＣＯＲＥ）の各ビットＳＩＤ０（ＣＯＲＥ）〜ＳＩＤ２（ＣＯＲＥ）とをそれぞれ比較するＥＮＯＲ回路６３ａ〜６３ｃを備えている。したがって、これらが全て一致すればＥＮＯＲ回路６３ａ〜６３ｃの出力は全てハイレベルとなり、ＡＮＤ回路６３ｄの出力がハイレベルに活性化される。ＡＮＤ回路６３ｄの出力がハイレベルに活性化されると、各種コマンド（ＡＣＴ０，ＰＲＥ０など）がＡＮＤ回路６３ｅを通過し、図１３に示すロウアドレス制御回路７４に供給されることになる。
但し、ＥＮＯＲ回路６３ｂの出力はＯＲ回路６３ｆを介してＡＮＤ回路６３ｄに供給されるため、ＯＲ回路６３ｆの他方の入力がハイレベルになれば、ＥＮＯＲ回路６３ｂの出力レベルにかかわらずＯＲ回路６３ｆの出力はハイレベルに固定される。ＯＲ回路６３ｆの他方の入力は、ＰＲＡ信号とＰＡＧＥ信号を受けるＮＯＲ回路６３ｇによって生成されるため、ＰＲＡモード且つ２ｋバイトモードである場合には、ＯＲ回路６３ｆの出力がハイレベルに固定されることになる。これは、図７に示すように、ＰＲＡモード且つ２ｋバイトモードである場合は、チップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ２はカラムアドレスの１ビット（Ｙ１１又はＹ１３）が用いられ、ロウアクセス時には確定しないからである。
図１７は、カラム比較回路６４の回路図である。
図１７に示すように、カラム比較回路６４は、チップ選択アドレスＳＩＤ（ＩＦ）の各ビットＳＩＤ０（ＩＦ）〜ＳＩＤ２（ＩＦ）と、当該コアチップに固有のチップアドレスＳＩＤ（ＣＯＲＥ）の各ビットＳＩＤ０（ＣＯＲＥ）〜ＳＩＤ２（ＣＯＲＥ）とをそれぞれ比較するＥＮＯＲ回路６４ａ〜６４ｃを備えている。したがって、これらが全て一致すればＥＮＯＲ回路６４ａ〜６４ｃの出力は全てハイレベルとなり、ＡＮＤ回路６４ｄの出力がハイレベルに活性化される。ＡＮＤ回路６４ｄの出力がハイレベルに活性化されると、各種コマンド（ＲＥＡＤ，ＷＲＩＴＥなど）がＡＮＤ回路６４ｅを通過し、図１３に示すカラムアドレス制御回路７５に供給されることになる。
但し、ＥＮＯＲ回路６４ａの出力はＯＲ回路６４ｆを介してＡＮＤ回路６４ｄに供給されるため、ＯＲ回路６４ｆの他方の入力がハイレベルになれば、ＥＮＯＲ回路６４ａの出力レベルにかかわらずＯＲ回路６４ｆの出力はハイレベルに固定される。ＯＲ回路６４ｆの他方の入力は、ＰＲＡ信号の反転信号である。したがって、ＬＲＡモードである場合には、ＯＲ回路６４ｆの出力がハイレベルに固定されることになる。これは、図７に示すように、ＬＲＡモードである場合は、チップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ０がロウアクセス時に既に確定しているからである。
また、ＥＮＯＲ回路６４ｂの出力はＯＲ回路６４ｇを介してＡＮＤ回路６４ｄに供給されるため、ＯＲ回路６４ｇの他方の入力がハイレベルになれば、ＥＮＯＲ回路６４ｂの出力レベルにかかわらずＯＲ回路６４ｇの出力はハイレベルに固定される。ＯＲ回路６４ｇの他方の入力は、ＰＲＡ信号と反転されたＰＡＧＥ信号を受けるＮＯＲ回路６４ｈによって生成されるため、ＬＲＡモード且つ１ｋバイトモードである場合には、ＯＲ回路６４ｇの出力がハイレベルに固定されることになる。これは、図７に示すように、ＬＲＡモード且つ１ｋバイトモードである場合は、チップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ１がロウアクセス時に既に確定しているからである。
さらに、ＥＮＯＲ回路６４ｃの出力はＯＲ回路６４ｉを介してＡＮＤ回路６４ｄに供給されるため、ＯＲ回路６４ｉの他方の入力がハイレベルになれば、ＥＮＯＲ回路６４ｃの出力レベルにかかわらずＯＲ回路６４ｉの出力はハイレベルに固定される。ＯＲ回路６４ｉの他方の入力は、ＰＲＡ信号と反転されたＲＡＮＫ信号を受けるＮＯＲ回路６４ｊによって生成されるため、ＬＲＡモード且つ１ランクモードである場合には、ＯＲ回路６４ｉの出力がハイレベルに固定されることになる。これは、図７に示すように、ＬＲＡモード且つ１ランクモードである場合は、チップ選択アドレスＳＩＤ（ＩＦ）のビットＳＩＤ２がロウアクセス時に既に確定しているからである。
このように、本実施形態による半導体装置１０では、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給されるチップ選択アドレスＳＩＤ（ＩＦ）が３ビットに固定されていることから、ロウ比較回路６３やカラム比較回路６４の回路構成を簡素化することができる。これにより、コアチップＣＣ０〜ＣＣ７のチップサイズを縮小することができ、低コスト化を実現することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明をインターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７からなる半導体装置１０に適用した例を説明したが、制御チップと複数の被制御チップからなる積層型の半導体装置であれば、どのようなタイプの半導体装置であっても適用可能である。一例として、制御チップと被制御チップが互いに同じ回路構成を有しており、このうち一つのチップを制御チップとして用い、残りのチップを被制御チップとして用いるような半導体装置であっても適用可能である。
４〜６ 内部回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ チップ選択端子
１４ クロックイネーブル端子
１５ アドレス端子
１６ データ入出力端子
１７ データストローブ端子
２１ クロック生成回路
２２ ＤＬＬ回路
３１ 入力バッファ
３２ コマンドデコーダ
３３ リフレッシュ制御回路
３４ パワーダウン制御回路
４０，４１ ラッチ回路
４２ チップ選択アドレス生成回路
５１ 出力バッファ回路
５２ 入力バッファ回路
５４ パラレルシリアル変換回路
５５ シリアルパラレル変換回路
６０ モードレジスタ
６１，６２ ＴＳＶバッファ
６３ ロウ比較回路
６４ カラム比較回路
６５ パワーダウン回路
７０ メモリセルアレイ
７１ ロウデコーダ
７２ センス回路
７３ カラムデコーダ
７４ ロウアドレス制御回路
７５ カラムアドレス制御回路
７６ チップアドレス保持回路
７８ リードライトアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＳＢ 外部端子
ＳＩＤ チップアドレス
ＴＳＶ１〜ＴＳＶ３ 貫通電極

Claims (9)

  1. 互いに積層され互いに異なる第１のチップアドレスを保持する複数の被制御チップと、
    複数のアドレス入力端子及び少なくとも一つのチップ選択端子を有し、前記複数の被制御チップを制御する制御チップと、を備え、
    前記制御チップは、前記複数のアドレス入力端子及び前記少なくとも一つのチップ選択端子のうち、モード信号に応じた少なくとも一つの端子からの情報を用いて第２のチップアドレスを生成し、
    前記複数の被制御チップは、其々前記第２のチップアドレスと前記第１のチップアドレスを比較して一致した場合に選択され、
    前記モード信号は、互いに異なる被制御チップに属する複数の物理バンクによって一つの論理バンクを構成する第１の動作モードと、一つの物理バンクによって一つの論理バンクを構成する第２の動作モードとを少なくとも識別する、ことを特徴とする半導体装置。
  2. 前記モード信号は、前記複数の被制御チップの全体によって一つのアドレス空間を構成する第３の動作モードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する第４の動作モードとを少なくとも識別することを特徴とする請求項１に記載の半導体装置。
  3. 前記モード信号は、ロウアクセス時に１つの被制御チップが選択される第５の動作モードと、ロウアクセス時に複数の被制御チップが同時に選択され、選択された複数の被制御チップのいずれか一つがカラムアクセス時に選択される第６の動作モードとを少なくとも識別することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記モード信号は、前記制御チップと外部との間で同時に入出力するデータのビット数を少なくとも識別することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記制御チップは前記モード信号を出力するモードレジスタを備え、前記モードレジスタは前記モード信号を不揮発的に記憶することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記複数の被制御チップの数を２ｎとした場合、前記第１及び第２のチップアドレスはいずれもｎビットであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記複数の被制御チップは、該被制御チップを貫通して設けられた複数の貫通電極を備えており、
    前記第２のチップアドレスは、前記複数の貫通電極のうちｎ個の貫通電極を介して前記制御チップから前記複数の被制御チップに供給される、ことを特徴とする請求項６に記載の半導体装置。
  8. 前記複数の被制御チップにそれぞれ設けられた前記ｎ個の貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極は互いに短絡されており、これにより前記第２のチップアドレスは前記複数の被制御チップに共通に供給される、ことを特徴とする請求項７に記載の半導体装置。
  9. 互いに異なる第１のチップアドレスを保持する複数の被制御チップと、
    前記複数の被制御チップに第２のチップアドレスを供給する制御チップと、を備え、
    前記複数の被制御チップの数を２ｎとした場合、前記第１及び第２のチップアドレスはいずれもｎビットであり、
    前記制御チップは、前記複数の被制御チップの全体によって一つのアドレス空間を構成する１ランクモードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する複数ランクモードのいずれかで動作し、
    前記制御チップは、前記１ランクモードで動作する場合には外部から供給されるアドレス信号のｎビットを前記第２のチップアドレスとし、前記複数ランクモードで動作する場合には前記アドレス信号のｎ−ｋビット及びｋビットのチップ選択信号を前記第２のチップアドレスとし、
    前記制御チップは、前記１ランクモード及び前記複数ランクモードのいずれで動作する場合も同じｎ本の配線を介して前記第２のチップアドレスを前記複数の被制御チップに共通に供給し、
    前記複数の被制御チップは、前記制御チップから供給された前記第２のチップアドレスと該被制御チップに保持された前記第１のチップアドレスを比較し、これらが一致した場合に選択される、ことを特徴とする半導体装置。
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