TWI507701B - 半導體記憶體裝置 - Google Patents

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TWI507701B
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Jeong Tae Hwang
Kang-Youl Lee
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Hynix Semiconductor Inc
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Description

半導體記憶體裝置
本發明之多種具體實施例係關於一種半導體記憶體裝置。尤其是某些具體實施例關於一種半導體記憶體裝置，其能夠利用減少接合墊的數目來設定其作業模式。
隨著半導體記憶體裝置之作業速度與處理能力增加，半導體記憶體裝置開始裝設有複數墊與複數資料輸入/輸出線來同時輸入與輸出複數資料。X4、X8與X16輸入/輸出模式根據一半導體記憶體裝置在每一次讀取或寫入作業中能夠同時處理多少資料位元而被使用。該X4輸入/輸出模式可代表一種在每一次讀取或寫入作業中同時輸入或輸出四個資料位元的模式，而X8與X16輸入/輸出模式可代表一種在每一次讀取或寫入作業中同時輸入或輸出入個與十六個資料位元的模式。
為了改善完整產品的生產性，於一半導體記憶體裝置之製造程序期間通常會執行一晶圓預燒測試。該晶圓預燒測試可代表一種當該半導體記憶體裝置於封裝之前在一晶圓上時固定施加一應力的測試，藉以檢查該半導體記憶體裝置為正常或不正常。該晶圓預燒測試係獨立於該半導體記憶體裝置之正常作業來執行。因此，該半導體記憶體裝置包括一種能夠指定一輸入/輸出模式與一晶圓預燒測試模式之配置。
第1圖為一種相關技術之半導體記憶體裝置的配置之架構圖。如第1圖所示，該半導體記憶體裝置可以包括一第一接合墊10、一第二接合墊20與一解碼單元30。第一接合墊10接收第一接合信號PADX4，而第二接合墊20接收第二接合信號PADX8。解碼單元30配置成自第一接合墊10與第二接合墊20接收該等第一接合信號PADX4與第二接合信號PADX8，並解碼該等第一接合信號PADX4與第二接合信號PADX8。基於該等第一接合信號PADX4與第二接合信號PADX8之邏輯位準的多種組合可以產生四個解碼信號。該等四個解碼信號可做為信號X4、X8、X16與WBI，其個別地指定一X4輸入/輸出模式、一X8輸入/輸出模式、一X16輸入/輸出模式與一晶圓預燒測試模式。
因此，為了在習知的半導體記憶體裝置中指定該等X4、X8與X16輸入/輸出模式及該晶圓預燒測試模式，即必須自至少兩個接合墊接收信號。同時，即使在未使用X4輸入/輸出模式的半導體記憶體裝置中，必須自至少兩個接合墊接收兩個信號來指定不同的三個作業模式。
因此，有需要一種改良的半導體記憶體裝置，其係能夠使用減少接合墊的數目來指定其作業模式。
為了達成這些優點並根據本發明之目的，如此處所實施與廣泛之說明，本發明之一種示例性態樣可以提供一種半導體記憶體裝置，其包含：一接合墊；一控制信號墊；與一作業模式信號產生單元，其配置成產生複數作業模式信號來回應經由該接合墊輸入的一接合信號與經由該控制信號墊輸入的一控制信號。
在本發明另一示例性態樣中，一種半導體記憶體裝置可包括：一接合墊；一位址墊；一閃控墊；與一作業模式信號產生單元，其配置成判定第一作業模式到第四作業模式來回應經由該接合墊輸入的一接合信號、經由該位址墊輸入的一位址信號與經由該閃控墊輸入的一閃控信號。
在本發明又另一示例性態樣中，一種半導體記憶體裝置可包括：一接合墊；及一控制信號墊，其中該半導體記憶體裝置在一第一作業模式下經由該控制信號墊接收一控制信號，而在第二作業模式與第三作業模式下經由該控制信號墊接收一接合信號而非該控制信號。
本發明之額外目的與優點將在以下的說明當中部份地提出，而部份亦可由說明當中瞭解，或可由實施本發明中學習到。本發明的目的與優點將藉由在附屬申請專利範圍中特定指出的元件及組合進行瞭解與取得。
應可瞭解到前述的揭示說明及以下的詳細說明皆僅為範例性及說明性，並非如申請專利範圍一般限制本發明。
現在將對符合本發明之示例性具體實施例進行詳細參照，其示例皆例示於該等附屬圖式當中。只要可能的話，相同的參考編號將於所有圖式中用於參照到相同或類似的零件。
第2圖為根據本發明一具體實施例之一半導體記憶體裝置的配置之架構圖。在第2圖中，半導體記憶體裝置1可包括一接合墊100A、一位址墊200A、與一作業模式信號產生單元300A。半導體記憶體裝置1配置成經由接合墊100A接收一接合信號PADX16，且經由位址墊200A接收一位址信號ADD<14>。作業模式信號產生單元300A產生第一作業模式信號到第三作業模式信號X8、X16與WBI，其指定第一作業模式到第三作業模式來回應該接合信號PADX16與該位址信號ADD<14>。
半導體記憶體裝置1之作業模式基於經由一個讀取或寫入作業同時輸入或輸出的資料位元數目來決定。另外，半導體記憶體裝置1之作業模式根據是否要執行一晶圓預燒測試而決定。在本發明之具體實施例中，該第一作業模式可代表一X8輸入/輸出模式，該第二作業模式可代表一X16輸入/輸出模式，及該第三作業模式可代表一晶圓預燒測試模式。
在本發明之具體實施例中，該位址信號ADD<14>可為一種信號，其用於在該第一作業模式下半導體記憶體裝置1之正常作業，但非用於在該等第二作業模式與第三作業模式下半導體記憶體裝置1之正常作業。在本具體實施例中，該正常作業可包括所有的作業，除了決定半導體記憶體裝置1之作業模式的作業之外。半導體記憶體裝置1基本上接收與使用用於輸入與輸出資料的複數位址信號。根據半導體記憶體裝置1之作業模式，該等位址信號之部份永遠不會用於半導體記憶體裝置1。因此，如上所述，藉由產生該等作業模式信號用於使用根據一作業模式而未使用的位址墊來指定該等複數作業模式，其可能減少指定該等複數作業模式所需要的接合墊數目。也就是說，在該習知技術中，為了個別地指定該等第一作業模式到第三作業模式，該等兩個接合信號PADX4與PADX8必須自兩個接合墊10與20接收(參見第1圖)。但是，根據本發明之具體實施例的半導體記憶體裝置1，用於指定該等第一作業模式到第三作業模式的第一業模式信號到第三作業模式信號X8、X16與WBI係產生來回應經由該一個接合墊100A接收的接合信號PADX16與經由位址墊200A輸入的位址信號ADD<14>。應瞭解到因為位址墊200A對於該第一作業模式必須出現在半導體記憶體裝置1中，當相較於該習知技術時，可排除一個接合墊來設定該等第二作業模式與第三作業模式。
在第2圖中，半導體記憶體裝置1另可包括一緩衝器單元400A。緩衝器單元400A配置成接收該等第二作業模式信號X16與第三作業模式信號WBI，與該位址信號ADD<14>。緩衝器單元400A配置成當該等第二作業模式信號X16與第三作業模式信號WBI之一個被賦能時即阻隔該位址信號ADD<14>之傳輸。如果該等第二作業模式信號X16與第三作業模式信號WBI皆被去能時，緩衝器單元400A即緩衝該位址信號ADD<14>，並提供一內部位址信號AI<14>。因為該位址信號ADD<14>係用於該第一作業模式，即該X8輸入/輸出模式，但並不用於該等第二作業模式與第三作業模式，即該X16輸入/輸出模式與該晶圓預燒測試模式，緩衝器單元400A配置成在該第二作業模式與第三作業模式下不提供該位址信號ADD<14>做為該內部位址信號AI<14>，而是僅在該第一作業模式下提供該位址信號ADD<14>做為該內部位址信號AI<14>。
第3圖所示為第2圖所示之作業模式信號產生單元的一示例性具體實施例之配置的電路圖。如第3圖所示，作業模式信號產生單元300A可包括一模式控制信號產生區段310與一模式解碼區段320。模式控制信號產生區段310基於該位址信號ADD<14>產生一模式控制信號mode_ctrl來回應該接合信號PADX16。例如，當該接合信號PADX16位在一第一位準時，模式控制信號產生區段310並不產生該模式控制信號mode_ctrl，且當該接合信號PADX16位在一第二位準時，模式控制信號產生區段310根據該位址信號ADD<14>的位準產生該模式控制信號mode_ctrl。
模式解碼區段320可以接收該接合信號PADX16與該模式控制信號mode_ctrl。模式解碼區段320解碼該接合信號PADX16與該模式控制信號mode_ctrl，並產生該等第一作業模式信號到第三作業模式信號X8、X16與WBI。模式解碼區段320配置成根據該接合信號PADX16與該模式控制信號mode_ctrl之位準賦能該等第一作業模式信號到第三作業模式信號X8、X16與WBI之一個。
如第3圖所示，模式控制信號產生區段310可包括第一反向器IV1、一通過閘極PG與一閂鎖級LAT。該第一反向器IV1反轉該接合信號PADX16。該通過閘極PG接收該接合信號PADX16與該第一反向器IV1的輸出，並決定是否要通過該位址信號ADD<14>。該通過閘極PG不允許或允許該位址信號ADD<14>的傳輸來回應該接合信號PADX16與該第一反向器IV1的輸出。該閂鎖級LAT閂鎖該通過閘極PG的輸出，並產生該模式控制信號mode_ctrl。因此，模式控制信號產生區段310當該接合信號PADX16具有一高位準時產生根據該位址信號ADD<14>的位準之模式控制信號mode_ctrl。
如第3圖所示，模式解碼區段320可包括第一反及閘ND1與第二反及閘ND2，及第二反向器IV2到第四反向器IV4。該第一反及閘ND1接收該接合信號PADX16與該模式控制信號mode_ctrl。該第二反及閘ND2接收該接合信號PADX16，與已經通過該通過閘極PG的位址信號ADD<14>。該第二反向器IV2反轉該接合信號PADX16，並產生該第一作業模式信號X8。該第三反向器IV3反轉該第一反及閘ND1的輸出，並產生該第二作業模式信號X16。該第四反向器IV4反轉該第二反及閘ND2的輸出，並產生該第三作業模式信號WBI。
根據本發明之具體實施例的半導體記憶體裝置1之作業將參照下表做說明。
如上所述，半導體記憶體裝置1可以經由接合墊100A接收該接合信號PADX16，並經由位址墊200A接收該位址信號ADD<14>。作業模式信號產生單元300A在當該接合信號PADX16具有一低位準時可賦能該第一作業模式信號X8，而無關於該位址信號ADD<14>。此時，因為該位址信號ADD<14>由緩衝器單元400A緩衝，並提供做為該內部位址信號AI<14>，該位址信號ADD<14>在該第一作業模式下於半導體記憶體裝置1的作業期間可被使用。
當該接合信號PADX16具有一高位準時，作業模式信號產生單元300A根據該位址信號ADD<14>之位準賦能該等第二作業模式信號X16與第三作業模式信號WBI之一個。換言之，如果該位址信號ADD<14>具有一低位準，該模式控制信號mode_ctrl具有一高位準且該第二作業模式信號X16被賦能，又如果該位址信號ADD<14>具有一高位準，該第三作業模式信號WBI被賦能。
如果該接合信號PADX16具有該低位準，半導體記憶體裝置1被指定為在該第一作業模式下操作。如果該接合信號PADX16具有該高位準，因為半導體記憶體裝置1並不使用該位址信號ADD<14>做為一位址信號，用於接收該位址信號ADD<14>的位址墊200A被接合來接收一接合信號而非該位址信號ADD<14>，且半導體記憶體裝置1可被指定在該等第二作業模式與第三作業模式之一個當中操作。或者，經由位址墊200A輸入的位址信號ADD<14>可用於指定該作業模式。
第4圖為根據本發明另一具體實施例之一半導體記憶體裝置之配置的架構圖。如第4圖所示，半導體記憶體裝置2可包括一接合墊100A、一閃控墊200B、與一作業模式信號產生單元300B。半導體記憶體裝置2經由一接合墊100A接收一接合信號PADX16，並經由該閃控墊200B接收一閃控信號TDQSB。作業模式信號產生單元300B產生第一作業模式信號到第三作業模式信號X8、X16與WBI，其於該等第一作業模式到第三作業模式當中決定其作業模式來回應該接合信號PADX16與該閃控信號TDQSB。
類似於根據前述本發明之具體實施例的半導體記憶體裝置1，該等第一作業模式到第三作業模式可以個別地代表一X8輸入/輸出模式、一X16輸入/輸出模式與一晶圓預燒測試模式。類似於該位址信號ADD<14>，該閃控信號TDQSB可為在該第一作業模式(即該X8輸入/輸出模式)中使用的一信號，但並不用於該等第二作業模式與第三作業模式中，即該X16輸入/輸出模式與該晶圓預燒測試模式。該閃控信號TDQSB為可在該第二作業模式中用於資料輸入/輸出作業的信號。類似於該位址信號ADD<14>，該閃控信號TDQSB可用於指定該等第一作業模式到第三作業模式之一個。
除了作業模式信號產生單元300B接收該閃控信號TDQSB而非該位址信號ADD<14>之外，作業模式信號產生單元300B可具有與第3圖所示之作業模式信號產生單元300A相同的配置。
在第4圖中，根據本發明之另一具體實施例的半導體記憶體裝置2另可另包括一緩衝器單元400B。類似於第2圖所示之緩衝器單元400A，緩衝器單元400B可配置成緩衝該閃控信號TDQSB，且在該第一作業模式下提供一內部閃控信號TDQSBI，但在該等第二作業模式與第三作業模式下並不提供該閃控信號TDQSB做為該內部閃控信號TDQSBI來回應該等第二作業模式信號X16與第三作業模式信號WBI。
因此，類似於第2圖所示之半導體記憶體裝置1，根據本發明另一具體實施例之半導體記憶體裝置2可以產生該等作業模式信號X8、X16與WBI，用於指定複數作業模式之一個，其係使用經由該一個接合墊100A輸入的接合信號PADX16與經由該一個閃控墊200B輸入的閃控信號TDQSB，因此用於指定該等複數作業模式所需要的接合墊數目即可減少。
在本發明之具體實施例中，該位址信號ADD<14>與該閃控信號TDQSB代表個別經由位址墊200A與閃控墊200B輸入的信號。具體而言，在本說明書中，將經由位址墊200A接收的信號稱為該位址信號ADD<14>，而將經由閃控墊200B接收的信號稱為該閃控信號TDQSB。
第5圖為根據本發明另一具體實施例之一半導體記憶體裝置的配置之架構圖。在第5圖中，半導體記憶體裝置3可包括一接合墊100B、一位址墊200A、一閃控墊200B與一作業模式信號產生單元300C。半導體記憶體裝置3經由接合墊100B接收一接合信號PADX8，經由位址墊200A接收一位址信號ADD<14>，並經由閃控墊200B接收一閃控信號TDQSB。作業模式信號產生單元300C產生第一作業模式信號到第四作業模式信號X8、X4、X16與WBI，其決定第一作業模式到第四作業模式來回應該接合信號PADX8、該位址信號ADD<14>與該閃控信號TDQSB。
在本具體實施例中，該等第一作業模式信號到第四作業模式信號X8、X4、X16與WBI個別地指定一X8輸入/輸出模式、一X4輸入/輸出模式、一X16輸入/輸出模式與一晶圓預燒測試模式。在本發明之具體實施例中，該位址信號ADD<14>可為一種信號，用於在該等第一作業模式與第二作業模式下半導體記憶體裝置3之正常作業，但非用於在該等第三作業模式與第四作業模式下半導體記憶體裝置3之正常作業。同時，該閃控信號TDQSB可為一種信號，用於在該第一作業模式下半導體記憶體裝置3之正常作業，但非用於在該等第二作業模式到第四作業模式下半導體記憶體裝置3之正常作業。在根據本發明之具體實施例的半導體記憶體裝置3中，因為該等複數作業模式信號X8、X4、X16與WBI由用於個別作業模式的信號所產生，例如該位址信號與該閃控信號ADD<14>與TDQSB，及經由一接合墊接收的接合信號，例如該等接合信號PADX8與PADX16之一個，該等複數作業模式可被指定的方式為，當相較於該習知技術時，可減少該等接合墊的數目。
如第5圖所示之半導體記憶體裝置3之作業將在以下參照下表做說明。
如果經由接合墊100B輸入的接合信號PADX8具有一低位準，作業模式信號產生單元300C可藉由賦能該第一作業模式信號X8指定該X8輸入/輸出模式，而無關於該閃控信號TDQSB與該位址信號ADD<14>之位準。該閃控信號TDQSB與該位址信號ADD<14>可於半導體記憶體裝置3之X8輸入/輸出模式期間被使用。
如果該接合信號PADX8具有一高位準及該閃控信號TDQSB具有一低位準，作業模式信號產生單元300C可藉由賦能該第二作業模式信號X4指定該X4輸入/輸出模式，而無關於該位址信號ADD<14>之位準。因為半導體記憶體裝置3在該X4輸入/輸出模式下並不使用該閃控信號TDQSB做為一閃控信號，半導體記憶體裝置3可藉由接合閃控墊200B被設定成在該X4輸入/輸出模式之下操作。該位址信號ADD<14>在半導體記憶體裝置3的X4輸入/輸出模式下可做為一位址信號。
如果該接合信號PADX8、該閃控信號TDQSB與該位址信號ADD<14>個別具有一高位準、一高位準與一低位準，作業模式信號產生單元300C可藉由賦能該第三作業模式信號X16指定該X16輸入/輸出模式。因為半導體記憶體裝置3在該X16輸入/輸出模式下並不使用該閃控信號TDQSB與該位址信號ADD<14>，半導體記憶體裝置3可藉由接合閃控墊200B與位址墊200A被設定成在該X16輸入/輸出模式之下操作。
當該接合信號PADX8、該閃控信號TDQSB與該位址信號ADD<14>皆具有高位準時，作業模式信號產生單元300C可藉由賦能該第四作業模式信號WBI指定該晶圓預燒測試模式。因為半導體記憶體裝置3在該晶圓預燒測試模式下並不使用該閃控信號TDQSB與該位址信號ADD<14>，半導體記憶體裝置3可藉由接合閃控墊200B與位址墊200A被設定成在該晶圓預燒測試模式之下操作。
本技術專業人士將可立即瞭解到本發明之具體實施例可用多種方式修改、變化或取代。也就是說，該作業模式信號產生單元之邏輯組合可被改變或修改成多種形狀，且該閃控信號與該位址信號可依照場合的需求而由多種信號來取代。同時，用於邏輯組合該等信號之邏輯電路可用多種方式實施。
以上已經說明一些具體實施例，本技術專業人士將可瞭解到所述的具體實施例僅做為示例。因此，此處所述的半導體記憶體裝置並不受限於所述的具體實施例。而是此處所述的半導體記憶體裝置必須僅受限於配合以上說明及附屬圖面所依據的申請專利範圍。
1．．．半導體記憶體裝置
2．．．半導體記憶體裝置
3．．．半導體記憶體裝置
10．．．第一接合墊
20‧‧‧第二接合墊
30‧‧‧解碼單元
100A‧‧‧接合墊
100B‧‧‧接合墊
200A‧‧‧位址墊
200B‧‧‧閃控墊
300A‧‧‧作業模式信號產生單元
300B‧‧‧作業模式信號產生單元
300C‧‧‧作業模式信號產生單元
310‧‧‧模式控制信號產生區段
320‧‧‧模式解碼區段
400A‧‧‧緩衝器單元
400B‧‧‧緩衝器單元
IV1‧‧‧第一反向器
IV2‧‧‧第二反向器
IV3‧‧‧第三反向器
IV4‧‧‧第四反向器
LAT‧‧‧閂鎖級
PG‧‧‧通過閘極
ND1‧‧‧第一反及閘
ND2‧‧‧第二反及閘
該等附屬圖式係加入到本說明書中，並構成為其一部份，該附屬圖式例示符合於本發明之多種具體實施例，並連同該說明用於解釋本發明的原理：
第1圖為一種習知的半導體記憶體裝置之配置的架構圖。
第2圖為根據本發明一具體實施例之一半導體記憶體裝置的配置之架構圖。
第3圖為第2圖所示之作業模式信號產生單元之示例性具體實施例的配置之電路圖。
第4圖為根據本發明另一具體實施例之一半導體記憶體裝置的配置之架構圖。
第5圖為根據本發明另一具體實施例之一半導體記憶體裝置的配置之架構圖。
1．．．半導體記憶體裝置
100A．．．接合墊
200A．．．位址墊
300A．．．作業模式信號產生單元
400A．．．緩衝器單元

Claims (17)

  1. 一種半導體記憶體裝置，其包含：一接合墊；一控制信號墊；及一作業模式信號產生單元，其配置成產生複數作業模式信號來回應經由該接合墊輸入的一接合信號與經由該控制信號墊輸入的一控制信號其中該控制信號在該第一輸入/輸出模式下用於該半導體記憶體裝置之一正常作業，但在該第二輸入/輸出模式或該晶圓預燒測試模式下並不用於該半導體記憶體裝置之正常作業。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該等複數作業模式信號包括用於指定一第一輸入/輸出模式的一第一作業模式信號、用於指定一第二輸入/輸出模式的一第二作業模式信號，及用於指定一晶圓預燒測試模式的一第三作業模式信號。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該控制信號為一位址信號與一閃控信號中任一個。
  4. 如申請專利範圍第2項所述之半導體記憶體裝置，另包含：一緩衝器單元，其配置成阻隔該控制信號的輸入來回應該第二作業模式信號或該第三作業模式信號。
  5. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該作業模式信號產生單元包含： 一模式控制信號產生區段，其配置成由該控制信號產生一模式控制信號來回應該接合信號；及一模式解碼區段，其配置成產生該等複數作業模式信號來回應該接合信號與該模式控制信號。
  6. 如申請專利範圍第5項所述之半導體記憶體裝置，其中該模式控制信號產生區段僅在當該接合信號具有一預定位準時，根據該控制信號之一位準產生該模式控制信號。
  7. 一種半導體記憶體裝置，其包含：一接合墊；一位址墊；一閃控墊；及一作業模式信號產生單元，其配置成判定第一作業模式到第四作業模式來回應經由該接合墊輸入的一接合信號、經由該位址墊輸入的一位址信號與經由該閃控墊輸入的一閃控信號。
  8. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該作業模式信號產生單元在當該接合信號具有第一位準時，產生指定該第一作業模式的一第一作業模式信號，而無關於該位址信號與該閃控信號。
  9. 如申請專利範圍第8項所述之半導體記憶體裝置，其中該作業模式信號產生單元在當該接合信號具有一第二位準時，判定該等第二作業模式到第四作業模式之一個來回應該位址信號與該閃控信號。
  10. 如申請專利範圍第9項所述之半導體記憶體裝置，其中 該作業模式信號產生單元在當該接合信號具有該第二位準及該閃控信號具有該第二位準時，產生指定該第二作業模式之一第二作業模式信號，而無關於該位址信號。
  11. 如申請專利範圍第9項所述之半導體記憶體裝置，其中該作業模式信號產生單元在當該接合信號具有該第二位準、該閃控信號具有該第二位準及該位址信號具有該第一位準時，產生指定該第三作業模式之一第三作業模式信號。
  12. 如申請專利範圍第9項所述之半導體記憶體裝置，其中該作業模式信號產生單元在當該接合信號具有該第二位準、該閃控信號具有該第二位準及該位址信號具有該第二位準時，產生指定該第四作業模式之一第四作業模式信號。
  13. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該閃控信號用於該第一作業模式，且並未用於該等第二作業模式到第四作業模式。
  14. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該位址信號用於該等第一作業模式與第二作業模式，且並未用於該等第三作業模式與第四作業模式。
  15. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該等第一作業模式到第四作業模式之每一個為一X4輸入/輸出模式、一X8輸入/輸出模式、一X16輸入/輸出模式及一晶圓預燒測試模式之一個。
  16. 一種半導體記憶體裝置，其包含： 一接合墊；一控制信號墊；及一作業模式信號產生單元，其配置成接收經由該接合墊與該控制信號墊輸入的信號，並產生一第一作業模式信號、一第二作業模式信號及一第三作業模式信號，其中該半導體記憶體裝置在該第一作業模式下經由該控制信號墊接收一控制信號，並在該第二作業模式與該第三作業模式下經由該控制信號墊接收一接合信號而非該控制信號，其中該作業模式信號產生單元包含：一模式控制信號產生區段，其配置成經由該控制信號墊輸入的信號產生一模式控制信號來回應經由該接合信號輸入的信號；及一模式解碼區段，其配置成解碼經由該接合墊與該控制信號墊與該模式控制信號輸入的信號，並產生該等第一作業模式信號到第三作業模式信號。
  17. 如申請專利範圍第16項所述之半導體記憶體裝置，其中該第一作業模式為一第一輸入/輸出模式，該第二作業模式為一第二輸入/輸出模式，及該第三作業模式為一晶圓預燒測試模式。
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