KR101393311B1 - 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리 - Google Patents

프로세스 변화량을 보상하는 멀티 칩 패키지 메모리 Download PDF

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Abstract

프로세스 변화량(process variation)을 보상하는 멀티 칩 패키지 메모리가 개시된다. 상기 멀티 칩 패키지 메모리는 기준이 되는 프로세스 변화량에 대응하는 기준 신호를 출력하는 전달 메모리 칩 및 상기 기준 신호를 수신하고, 상기 전달 메모리 칩 위에 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고, 제 k 메모리 칩(k는 1이상 n이하의 자연수)은 상기 기준 신호에 응답하여 상기 제 k 메모리 칩의 프로세스 변화량을 제어한다. 상기 멀티 칩 패키지 메모리는 종래에 비하여 많은 FIFO(First Input First Output)를 사용하지 않고도 오동작을 방지할 수 있고 비용이 감소하며 패키징했을 때 동작 특성이 향상되는 장점이 있다.

Description

프로세스 변화량을 보상하는 멀티 칩 패키지 메모리{Multi-chip package memory for compensating process variation}
본 발명은 멀티 칩 패키지 메모리(multi-chip package memory)에 관한 것으로, 특히 프로세스 변화량(process variation)을 보상하는 멀티 칩 패키지 메모리에 관한 것이다.
최근 전자 휴대기기의 크기가 소형화됨에 따라 전자 휴대기기 내부에 장착되는 반도체 패키지도 점차 소형화 및 경량화되고 있는 반면, 반도체 패키지에 내장되는 메모리 칩의 용량은 증대되고 있다. 따라서, 기존에는 하나의 기능을 수행하는 메모리 칩이 내장된 싱글 칩 패키지 메모리(single-chip package memory)를 사용하였으나, 최근에는 두 가지 이상의 다른 기능을 수행하는 복수개의 메모리 칩이 적층된(stacked) 멀티 칩 패키지 메모리(multi-chip package memory)가 제조되고 있다.
상기 멀티 칩 패키지 메모리에서 메모리 칩을 적층하는 방법으로는 인터페이스 칩(interface chip)과 다수개의 메모리 칩을 적층하는 방법 및 메모리 컨트롤러와 다수개의 메모리 칩을 적층하는 방법 등이 있다.
예를 들어, 제 1 내지 제 3 메모리 칩을 적층하는 경우, 종래의 멀티 칩 패키지 메모리는 각각의 메모리 칩과 패드를 본딩 와이어에 의하여 전기적으로 연결하였다. 즉, 제 1 메모리 칩과 제 1 패드를 본딩 와이어에 의하여 전기적으로 연결하고, 제 2 메모리 칩과 제 2 패드를 본딩 와이어에 의하여 전기적으로 연결하며, 제 3 메모리 칩과 제 3 패드를 본딩 와이어에 의하여 전기적으로 연결하였다.
또한, 최근에는 관통 전극(through hole via, through silicon via)을 이용한 메모리 칩 적층방식도 이용되고 있다. 예를 들어, 제 1 내지 제 3 메모리 칩을 적층하는 경우, 제 1 메모리 칩과 제 2 메모리 칩 사이에 관통 전극을 형성하여 상기 관통 전극을 통하여 신호들을 전송하고, 제 2 메모리 칩과 제 3 메모리 칩 사이에 관통 전극을 형성하여 상기 관통 전극을 통하여 신호들을 전송한다.
이 경우 각각의 메모리 칩은 서로 다른 프로세스 변화량(process variation)을 가지고 있으므로 문제된다. 이하에서, 상기 프로세스 변화량이란 명령이 인가되고 그 명령이 수행될 때까지의 시간을 의미한다.
도 1은 종래 기술에 의하여 리드 동작을 수행하는 경우 신호 및 데이터 파형도이다.
제 1 리드 명령(RD0)은 적층된 메모리 칩들 중 제 1 메모리 칩에 인가되는 리드 명령이고, 제 2 리드 명령(RD1)은 적층된 메모리 칩들 중 제 2 메모리 칩에 인가되는 리드 명령이며, 제 3 리드 명령(RD2)은 적층된 메모리 칩들 중 제 3 메모리 칩에 인가되는 리드 명령이라고 가정한다. 도 1을 참조하면, 상기 제 1 메모리 칩의 프로세스 변화량은 9 [ns]이다. 즉, 제 1 리드 명령(RD0)이 상기 제 1 메모리 칩에 인가되고 대응하는 데이터(RD0_DATA)가 제 1 FIFO(First Input First Output)(FIFO_1)에 저장되는데 9 [ns]가 소요된다. 또한, 상기 제 2 메모리 칩의 프로세스 변화량은 11 [ns]이고, 상기 제 3 메모리 칩의 프로세스 변화량은 7.2 [ns]이다.
t1 시점에서 상기 제 1 FIFO(FIFO_1)에 저장되어 있는 데이터를 리드하는 경우에는 문제가 되지 않는다. 그러나, t2 시점에서 제 2 리드 명령(RD1)에 따라 제 2 FIFO(FIFO_2)에 저장된 데이터(RD1_DATA)를 리드하고자 하는 경우, 각각의 메모리 칩 마다 다른 프로세스 변화량을 가지므로 리드하고자 하였던 데이터(RD1_DATA)를 리드하지 못하게 되는 문제가 발생한다. 즉, 제 1 메모리 칩에서는 데이터가 상대적으로 빠르게 리드되어 나오는데 반하여, 제 2 메모리 칩에서는 제 1 메모리 칩에 비하여 데이터가 상대적으로 느리게 리드되어 나오기 때문이다.
따라서, 멀티 칩 패키지 메모리를 사용하는 경우 싱글 칩 패키지 메모리를 사용하는 경우에 비하여 더 많은 FIFO를 사용하여야 한다.
본 발명이 해결하고자 하는 과제는 적층된 각각의 메모리 칩의 프로세스 변화량(process variation)을 일정하게 보상하여 오동작을 방지하고 각각의 메모리 칩의 전력 소모량을 최소화할 수 있는 멀티 칩 패키지 메모리(multi-chip package memory)를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지 메모리는 기준이 되는 프로세스 변화량에 대응하는 기준 신호를 출력하는 전달 메모리 칩 및 상기 기준 신호를 수신하고, 상기 전달 메모리 칩 위에 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고, 제 k 메모리 칩(k는 1이상 n이하의 자연수)은 상기 기준 신호에 응답하여 상기 제 k 메모리 칩의 프로세스 변화량을 제어한다.
상기 제 k 메모리 칩은 상기 제어된 프로세스 변화량에 대응하는 내부 전원 전압을 이용하여 외부에서 인가되는 명령을 수행하는 것이 바람직하다.
상기 전달 메모리 칩은 클럭 신호를 수신하고, 상기 수신된 클럭 신호를 지연시켜 상기 기준 신호로서 출력하고, 상기 제 k 메모리 칩은 상기 클럭 신호 및 상기 기준 신호를 수신하고, 상기 기준 신호에 응답하여 상기 수신된 클럭 신호의 지연 정도를 제어함으로서 상기 제 k 메모리 칩의 프로세스 변화량을 제어하는 것이 바람직하다.
상기 제 k 메모리 칩은 상기 클럭 신호를 지연시켜 출력하는 지연부, 상기 지연부의 출력 신호와 상기 기준 신호의 위상을 비교하는 위상 검출부 및 상기 위상 검출부의 출력 신호에 응답하여 상기 지연부에 인가되는 전원 전압을 제어하는 전원 전압 제어부를 구비하는 것이 바람직하다.
상기 전원 전압 제어부는 상기 위상 검출부의 출력 신호에 응답하여 제어 신호를 출력하는 제어부 및 상기 제어 신호가 게이트에 인가되고 제 1 단에 외부 전원 전압이 인가되며 제 2 단이 상기 지연부와 연결되는 트랜지스터를 구비하는 것이 바람직하다.
상기 기준 신호는 상기 멀티 칩 패키지 메모리의 동작 주파수가 저주파인 경우에 상기 멀티 칩 패키지 메모리의 동작 주파수가 고주파인 경우보다 상기 클럭 신호를 더 지연한 신호인 것이 바람직하다.
상기 제 k 메모리 칩은 외부 전원 전압과 일단이 연결되고 전류를 공급하는 전류원, 접지 전압과 상기 전류원의 타단 사이에 연결되는 저항성 소자, 상기 저항성 소자의 전압 레벨과 상기 기준 신호의 전압 레벨을 비교하는 비교기 및 상기 비교기의 출력 신호에 응답하여 상기 전류원을 제어하는 제어부를 구비하는 것이 바람직하다.
상기 전달 메모리 칩은 외부 전원 전압과 일단이 연결되고 전류를 공급하는 기준 전류원 및 접지 전압과 상기 기준 전류원의 타단 사이에 연결되는 기준 저항성 소자를 구비하고, 상기 기준 신호는 상기 기준 저항성 소자의 전압 레벨을 가지는 것이 바람직하다.
상기 기준 신호는 상기 멀티 칩 패키지 메모리의 동작 주파수가 저주파인 경우에 상기 멀티 칩 패키지 메모리의 동작 주파수가 고주파인 경우보다 작은 전압 레벨을 가지는 것이 바람직하다.
본 발명에 따른 멀티 칩 패키지 메모리(multi-chip package memory)는 적층된 각각의 메모리 칩의 프로세스 변화량(process variation)을 일정하게 보상함으로서 종래에 비하여 많은 FIFO(First Input First Output)를 사용하지 않고도 오동작을 방지할 수 있고 비용이 감소하며 패키징했을 때 동작 특성이 향상되는 장점이 있다. 또한, 상기 멀티 칩 패키지 메모리는 적층된 각각의 메모리 칩은 동작이 가능한 최소한의 전력을 소모함으로서 전력 소모량을 최소화할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 실시예에 따른 멀티 칩 패키지 메모리(Multi Chip Package Memory)는 전달 메모리 칩, 제 1 내지 제 n 메모리 칩(n은 자연수) 및 적어도 하나의 관통 전극(through hole via, through silicon via)을 구비할 수 있다. 상기 전 달 메모리 칩은 외부에서 수신되는 신호들을 상기 제 1 내지 제 n 메모리 칩에 전달하거나 상기 제 1 내지 제 n 메모리 칩의 데이터를 외부로 전달한다. 상기 제 1 내지 제 n 메모리 칩은 적어도 하나 이상의 뱅크를 구비하고 상기 전달 메모리 칩 위에 수직 방향으로 적층된다. 상기 관통 전극은 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달한다.
도 2에서는 인쇄 회로 기판(PCB : Printed Circuit Board)위에 적층된 전달 메모리 칩(ME_T) 및 전달 메모리 칩(ME_T) 위에 적층된 제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3)을 구비하는 멀티 칩 패키지 메모리(200)의 실시예에 대하여 도시하고 있다. 다만, 도 2의 실시예는 본 발명의 일 실시예에 불과할 뿐 다른 개수의 메모리 칩을 적층하는 경우에도 본 발명과 동일한 효과를 얻을 수 있으므로 본 발명이 도 2의 실시예에 한정되지 않음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(200)를 도시한 도면이다.
도 2를 참조하면, 멀티 칩 패키지 메모리(200)는 전달 메모리 칩(ME_T), 제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3) 및 4개의 관통 전극(210, 220, 230, 240)을 가지고 있다. 전달 메모리 칩(ME_T)은 인쇄 회로 기판(PCB)위에 적층되어 외부에서 인가되는 신호를 제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3)으로 전달한다. 또한, 전달 메모리 칩(ME_T)은 제 1 메모리 칩(ME_1) 또는 제 2 메모리 칩(ME_2) 또는 제 3 메모리 칩(ME_3)으로부터 리드한 데이터를 멀티 칩 패키지 메 모리(200) 외부로 전달한다. 전달 메모리 칩(ME_T)은 인터페이스 칩(interface chip), 메모리 컨트롤러 또는 CPU로 구현할 수 있다.
제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3)은 각각 4개의 뱅크들(0A, 0B, 0C, 0D / 1A, 1B, 1C, 1D / 2A, 2B, 2C, 2D)을 구비하고 있다. 단, 상기 각각의 메모리 칩이 다른 개수의 뱅크를 구비하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 도 2에서는 상기 각각의 메모리 칩이 4개의 뱅크를 구비하고 있으므로, 멀티 칩 패키지 메모리(200)는 4개의 관통 전극(210, 220, 230, 240)을 가지는 것으로 도시하였다. 상기 관통 전극은 대응하는 뱅크로/로부터 신호들을 전달한다. 예를 들어, 관통 전극(210)은 뱅크(0A, 1A, 2A)에 신호들을 전달하고, 관통 전극(240)은 뱅크(0D, 1D, 2D)에 신호들을 전달한다. 또는, 관통 전극(210)은 뱅크(0A, 1A, 2A)로부터 리드한 데이터를 전달하고, 관통 전극(240)은 뱅크(0D, 1D, 2D)로부터 리드한 데이터를 전달한다. 상기 신호들은 동작 명령(예를 들어, 리드 명령 또는 라이트 명령), 어드레스, 클럭 및 데이터를 포함한다.
전달 메모리 칩(ME_T)은 기준이 되는 프로세스 변화량(process variation)에 대응하는 기준 신호를 출력한다. 상기 프로세스 변화량이란 앞서 설명한 바와 같이 명령이 인가되고 그 명령이 수행될 때까지의 시간을 의미한다. 예를 들어, 리드 명령이 인가된 경우 대응하는 메모리 칩에서 데이터를 리드하여 FIFO(First Input First Output)에 저장할 때까지의 시간을 의미한다.
제 1 메모리 칩(ME_1)은 상기 기준 신호에 응답하여 제 1 메모리 칩(ME_1)의 프로세스 변화량을 제어한다. 즉, 제 1 메모리 칩(ME_1)은 제 1 메모리 칩(ME_1)의 고유한 특성인 프로세스 변화량이 상기 기준이 되는 프로세스 변화량과 유사한 값을 가지도록 제어한다. 상기와 같은 동작을 완료하여 제 1 메모리 칩(ME_1)의 프로세스 변화량을 변경하였으면, 제 1 메모리 칩(ME_1)은 상기 변경된 프로세스 변화량에 대응하는 내부 전원 전압을 이용하여 외부에서 인가되는 명령을 수행한다. 예를 들어, 제 1 메모리 칩(ME_1)으로 리드 명령이 인가되면, 제 1 메모리 칩(ME_1)은 상기 변경된 프로세스 변화량에 대응하는 내부 전원 전압을 이용하여 상기 리드 명령을 수행한다. 또한, 제 2 메모리 칩(ME_2) 및 제 3 메모리 칩(ME_3)도 동일한 방법에 의하여 대응하는 프로세스 변화량을 제어하고, 제어된 프로세스 변화량에 대응하는 내부 전원 전압을 이용하여 외부에서 인가되는 명령을 수행한다.
이하에서는 각각의 메모리 칩의 프로세스 변화량을 제어하는 방법에 대하여 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 멀티 칩 패키지 메모리(300)의 단면도이다.
도 3을 참조하면, 멀티 칩 패키지 메모리(300)는 전달 메모리 칩(ME_T) 및 제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3)을 구비할 수 있다. 다만, 다른 개수의 메모리 칩을 구비하는 경우에도 본 발명과 동일하게 구현함으로서 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
전달 메모리 칩(ME_T)은 클럭 신호(CLK)를 수신하고 상기 클럭 신호를 지연 시켜 지연 클럭 신호(CLK_RD)를 상기 기준 신호로서 출력한다. 제 1 메모리 칩(ME_1)은 클럭 신호(CLK) 및 기준 신호(CLK_RD)를 수신하고, 기준 신호(CLK_RD)에 응답하여 수신된 클럭 신호(CLK)의 지연 정도를 제어함으로서 제 1 메모리 칩(ME_1)의 프로세스 변화량을 제어한다. 또한, 제 2 메모리 칩(ME_2)도 클럭 신호(CLK) 및 기준 신호(CLK_RD)를 수신하고, 기준 신호(CLK_RD)에 응답하여 수신된 클럭 신호(CLK)의 지연 정도를 제어함으로서 제 2 메모리 칩(ME_2)의 프로세스 변화량을 제어한다. 제 3 메모리 칩(ME_3)도 동일한 방법으로 제 3 메모리 칩(ME_3)의 프로세스 변화량을 제어한다.
전달 메모리 칩(ME_T)은 클럭 신호(CLK)를 지연시켜 기준 신호(CLK_RD)로서 출력하는 기준 지연부(REF_DELAY)를 구비할 수 있다. 예를 들어, 기준 지연부(REF_DELAY)는 직렬 연결된 복수의 인버터들, 즉 인버터 체인으로 구현할 수 있다. 기준 지연부(REF_DELAY)는 멀티 칩 패키지 메모리(300)의 동작 주파수에 따라 다른 지연량을 가진다. 즉, 기준 지연부(REF_DELAY)는 멀티 칩 패키지 메모리(300)의 동작 주파수가 저주파인 경우에 멀티 칩 패키지 메모리(300)의 동작 주파수가 고주파인 경우보다 클럭 신호(CLK)를 더 지연시켜 출력한다. 멀티 칩 패키지 메모리(300)의 동작 주파수가 저주파인 경우, 멀티 칩 패키지 메모리(300)에서 소모되는 전력 소모를 작게하기 위하여 기준 지연부(REF_DELY)의 지연량을 크게한다. 또한, 멀티 칩 패키지 메모리(300)의 동작 주파수가 고주파인 경우 기준 지연부(REF_DELY)의 지연량을 작게한다.
제 1 메모리 칩(ME_1)은 지연부(DELAY_1), 위상 검출부(PD_1) 및 전원 전압 제어부(330_1)를 구비할 수 있다. 지연부(DELAY_1)는 수신된 클럭 신호(CLK)를 지연시켜 출력한다. 예를 들어, 지연부(DELAY_1)는 직렬 연결된 복수의 인버터들, 즉 인버터 체인으로 구현할 수 있다. 위상 검출부(PD_1)는 지연부(DELAY_1)의 출력 신호와 기준 신호(CLK_RD)의 위상을 비교한다. 전원 전압 제어부(330_1)는 위상 검출부(PD_1)의 출력 신호에 응답하여 지연부(DELAY_1)에 인가되는 전원 전압을 제어한다. 즉, 지연부(DELAY_1)가 인버터 체인으로 구현되는 경우, 전원 전압 제어부(330_1)는 상기 인버터 체인을 구성하는 각각의 인버터에 인가되는 전원 전압을 제어함으로서 클럭 신호(CLK)의 지연 정도를 제어한다.
전원 전압 제어부(330_1)는 위상 검출부(PD_1)의 출력 신호에 응답하여 제어 신호(CON_1)를 출력하는 제어부(CONT_1) 및 제어 신호(CON_1)가 게이트에 인가되고 제 1 단에 외부 전원 전압(VDD)이 인가되며 제 2 단이 지연부(DELAY_1)에 연결되는 트랜지스터(TR_1)를 구비할 수 있다. 즉, 전원 전압 제어부(330_1)는 제어부(CONT_1)에서 출력하는 제어 신호(CON_1)에 응답하여 지연부(DELAY_1)에 인가되는 전원 전압의 전압 레벨을 조절한다.
제 1 메모리 칩(ME_1)은 클럭 신호(CLK)를 입력받아 지연부(DELAY_1)로 출력하는 제 1 버퍼(370_1) 및 기준 신호(CLK_RD)를 입력받아 위상 검출부(PD_1)로 출력하는 제 2 버퍼(380_1)를 구비할 수 있다. 제 1 버퍼(370_1)와 제 2 버퍼(380_1)는 입력되는 신호의 지연량이 동일한 것이 바람직하다.
상기와 같은 동작을 통하여 제 1 메모리 칩(ME_1)에서 클럭 신호(CLK)의 지연 정도를 전달 메모리 칩(ME_T)에서 클럭 신호(CLK)의 지연 정도와 유사하게 할 수 있다. 따라서, 제 1 메모리 칩(ME_1)은 제 1 메모리 칩(ME_1)의 고유한 프로세스 변화량을 상기 기준이 되는 프로세스 변화량과 유사한 값으로 변경한다. 상기 변경된 프로세스 변화량을 지시하는 소정의 값을 레지스터(미도시)에 저장할 수 있다. 외부에서 명령이 인가되는 경우, 상기 변경된 프로세스 변화량을 가지도록 상기 레지스터에 저장된 값을 이용하여 내부 전원 전압을 제어함으로서 상기 인가된 명령을 수행하게 된다.
이상에서는 제 1 메모리 칩(ME_1)의 구성에 대하여 설명하였다. 제 2 메모리 칩(ME_2) 또는 제 3 메모리 칩(ME_3)도 지연부(DELAY_2, DELAY_3), 위상 검출부(PD_2, PD_3) 및 전원 전압 제어부(330_2, 330_3)를 구비한다. 제 2 메모리 칩(ME_2) 또는 제 3 메모리 칩(ME_3)의 지연부(DELAY_2, DELAY_3), 위상 검출부(PD_2, PD_3) 및 전원 전압 제어부(330_2, 330_3)는 제 1 메모리 칩(ME_1)의 지연부(DELAY_1), 위상 검출부(PD_1) 및 전원 전압 제어부(330_1)와 유사하게 구현되고 동작하므로 이하에서 상세한 설명은 생략한다.
도 4는 본 발명의 다른 실시예에 따른 멀티 칩 패키지 메모리(400)의 단면도이다.
도 4를 참조하면, 멀티 칩 패키지 메모리(400)는 전달 메모리 칩(ME_T) 및 제 1 내지 제 3 메모리 칩(ME_1, ME_2, ME_3)을 구비할 수 있다. 다만, 이전의 실시예와 마찬가지로 다른 개수의 메모리 칩을 구비하는 경우에도 본 발명과 동일하게 구현함으로서 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
전달 메모리 칩(ME_T)은 기준 전류원(I_T) 및 기준 저항성 소자(430_T)를 구비할 수 있다. 기준 전류원(I_T)은 외부 전원 전압(VDD)과 연결되어 기준 저항성 소자(430_T)로 전류를 공급한다. 기준 저항성 소자(430_T)는 접지 전압(VSS)과 기준 전류원(I_T)사이에 연결된다. 기준 저항성 소자(430_T)는 게이트 및 제 1 단에 접지 전압(VSS)이 인가되고 제 2 단이 기준 전류원(I_T)과 연결되는 PMOS 트랜지스터(P_T)로 구현할 수 있다. 상기와 같은 PMOS 트랜지스터(P_T)는 항상 전달 컨덕턴스 성분의 역수(1/gm)의 크기를 가지는 저항으로 생각할 수 있다. 따라서, 기준 신호(V_REF)는 기준 저항성 소자(430_T)의 전압 레벨, 즉 트랜지스터(P_T)에 전류가 흐르면서 발생하는 전압의 전압 레벨을 가진다.
기준 전류원(I_T)은 멀티 칩 패키지 메모리(400)의 동작 주파수에 따라 다른 레벨의 전류를 공급한다. 즉, 기준 전류원(I_T)은 멀티 칩 패키지 메모리(400)의 동작 주파수가 저주파인 경우에 멀티 칩 패키지 메모리(400)의 동작 주파수가 고주파인 경우보다 더 작은 레벨의 전류를 공급한다. 멀티 칩 패키지 메모리(400)의 동작 주파수가 저주파인 경우, 멀티 칩 패키지 메모리(400)에서 소모되는 전력 소모를 작게하기 위하여 기준 전류원(I_T)이 공급하는 전류의 레벨을 작게하므로, 기준 신호(V_REF)의 전압레벨도 작아진다. 또한, 멀티 칩 패키지 메모리(400)의 동작 주파수가 고주파인 경우 기준 전류원(I_T)이 공급하는 전류의 레벨을 크게하므로, 기준 신호(V_REF)의 전압레벨도 커진다.
제 1 메모리 칩(ME_1)은 전류원(I_1), 저항성 소자(430_1), 비교기(450_1) 및 제어부(CONT_1)를 구비할 수 있다. 전류원(I_1)은 외부 전원 전압(VDD)과 연결 되고 저항성 소자(430_1)에 전류를 공급한다. 저항성 소자(430_1)는 접지 전압(VSS)과 전류원(I_1) 사이에 연결된다. 저항성 소자(430_1)는 게이트 및 제 1 단에 접지 전압(VSS)이 인가되고 제 2 단이 전류원(I_1)과 연결되는 PMOS 트랜지스터(P_1)로 구현할 수 있다. 앞서 설명한 바와 같이 PMOS 트랜지스터(P_1)는 항상 전달 컨덕턴스 성분의 역수(1/gm)의 크기를 가지는 저항으로 생각할 수 있다. 따라서, 저항성 소자(430_1)의 전압 레벨(V_1)은 트랜지스터(P_1)의 특성, 즉, 트랜지스터(P_1)의 전달 컨덕턴스 성분(gm)에 따라 다른 전압레벨을 가지게 된다. 비교기(450_1)는 저항성 소자(430_1)의 전압 레벨(V_1)과 기준 신호(V_REF)의 전압 레벨을 비교하고, 제어부(450_1)는 비교기(450_1)의 출력 신호에 응답하여 전류원(I_1)을 제어한다.
상기와 같은 동작을 통하여 제 1 메모리 칩(ME_1)에서 트랜지스터(P_1)에 흐르는 전류의 크기를 전달 메모리 칩(ME_T)에서 트랜지스터(P_T)에 흐르는 전류의 크기와 유사하게 할 수 있다. 따라서, 제 1 메모리 칩(ME_1)은 제 1 메모리 칩(ME_1)의 고유한 프로세스 변화량을 상기 기준이 되는 프로세스 변화량과 유사한 값으로 변경한다. 상기 변경된 프로세스 변화량을 지시하는 소정의 값을 레지스터(미도시)에 저장할 수 있다. 외부에서 명령이 인가되는 경우, 상기 변경된 프로세스 변화량을 가지도록 상기 레지스터에 저장된 값을 이용하여 내부 전원 전압을 제어함으로서 상기 인가된 명령을 수행하게 된다.
이상에서는 제 1 메모리 칩(ME_1)의 구성에 대하여 설명하였다. 제 2 메모리 칩(ME_2) 또는 제 3 메모리 칩(ME_3)도 전류원(I_2, I_3), 저항성 소자(430_2, 430_3), 비교기(450_2, 450_3) 및 제어부(CONT_2, CONT_3)를 구비한다. 제 2 메모리 칩(ME_2) 또는 제 3 메모리 칩(ME_3)의 전류원(I_2, I_3), 저항성 소자(430_2, 430_3), 비교기(450_2, 450_3) 및 제어부(CONT_2, CONT_3)는 제 1 메모리 칩(ME_1)의 전류원(I_1), 저항성 소자(430_1), 비교기(450_1) 및 제어부(CONT_1)와 유사하게 구현되고 동작하므로 이하에서 상세한 설명은 생략한다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 메모리(500)의 단면도이다.
도 4 및 도 5를 참조하면, 도 5의 멀티 칩 패키지 메모리(500)는 도 4의 멀티 칩 패키지 메모리(400)와 기준 저항성 소자(530_T) 및 저항성 소자(530_1, 530_2, 530_3)를 제외하고 나머지는 동일하다. 따라서, 이하에서는 기준 저항성 소자(530_T) 및 저항성 소자(530_1, 530_2, 530_3)에 대하여만 설명한다.
도 5와 같이 기준 저항성 소자(530_T) 및 저항성 소자(530_1, 530_2, 530_3)는 NMOS 트랜지스터를 이용하여 구현할 수 있다. 즉, 기준 저항성 소자(530_T)는 게이트 및 제 1 단이 전류원(I_T)과 연결되고 제 2 단에 접지 전압(VSS)이 인가되는 NMOS 트랜지스터(N_T)로 구현할 수 있다. 또한, 저항성 소자(530_1, 530_2, 530_3)도 게이트 및 제 1 단이 전류원(I_1, I_2, I_3)과 연결되고 제 2 단에 접지 전압(VSS)이 인가되는 NMOS 트랜지스터(N_1, N_2, N_3)로 구현할 수 있다.
도 6은 본 발명의 실시예에 따라 프로세스 변화량을 제어한 후 리드 동작을 수행하는 경우의 신호 및 데이터 파형도이다.
도 1의 경우와 마찬가지로 제 1 리드 명령(RD0)은 적층된 메모리 칩들 중 제 1 메모리 칩에 인가되는 리드 명령이고, 제 2 리드 명령(RD1)은 적층된 메모리 칩들 중 제 2 메모리 칩에 인가되는 리드 명령이며, 제 3 리드 명령(RD2)은 적층된 메모리 칩들 중 제 3 메모리 칩에 인가되는 리드 명령이라고 가정한다.
도 1 및 도 6을 참조하면, 종래와 동일하게 본 발명에서도 상기 제 1 메모리 칩의 프로세스 변화량은 9 [ns]이다. 즉, 본 발명에서 기준이 되는 프로세스 변화량을 9 [ns]로 한 경우이다. 그러나, 상기 제 2 메모리 칩 및 상기 제 3 메모리 칩의 프로세스 변화량을 변경되었다. 종래 상기 제 2 메모리 칩의 프로세스 변화량은 11 [ns]였으나, 본 발명의 실시예에 따라 초기화를 수행한 결과 10 [ns]로 프로세스 변화량이 변경되었다. 즉, 도 6의 경우에는 최소 프로세스 변화량은 8 [ns]이고 최대 프로세스 변화량은 10 [ns]이다.
도 1의 종래 기술에서는 t2 시점에서 제 2 리드 명령(RD1)에 따라 제 2 FIFO에 저장된 데이터(RD1_DATA)를 리드하고자 하는 경우 정상적으로 데이터를 리드하지 못하였다. 그러나, 본 발명의 실시예에 따라 프로세스 변화량을 제어한 경우, 제 2 메모리 칩의 프로세스 변화량이 종래보다 감소하여, t2 시점에서 제 2 리드 명령(RD1)에 따라 제 2 FIFO(FIFO_2)에 저장된 데이터(RD1_DATA)를 정상적으로 리드할 수 있게 되었다.
비록, 각각의 메모리 칩의 프로세스 변화량이 기준이 되는 프로세스 변화량(9 [ns])과 완전히 동일하도록 제어하지는 못했지만, 종래보다 멀티 칩 패키지 메모리가 오동작을 일으킬 확률이 매우 감소하였음을 알 수 있다. 또한, 각각의 메모리 칩의 프로세스 변화량을 상기 기준이 되는 프로세스 변화량으로 보다 근접하 게 변경할수록 멀티 칩 패키지 메모리가 오동작을 일으킬 확률이 감소할 수 있음을 알 수 있다.
이상에서 설명한 각각의 메모리 칩의 프로세스 변화량 제어는 상기 멀티 메모리 칩이 초기화 동작을 하는 동안에 수행되거나 또는 상기 멀티 메모리 칩이 동작하는 동안에 주기적으로 수행될 수도 있다. 예를 들어, 각각의 메모리 칩이 DRAM 인 경우, 각각의 메모리 칩은 리프레쉬(refresh) 동작을 수행하는데, 상기 리프레쉬 동작을 수행하는 경우마다 상기 프로세스 변화량을 변경할 수 있다. 즉, 초기화 단계에서 뿐만 아니라 상기 멀티 메모리 칩이 동작하는 동안에도 주기적으로 상기와 같이 프로세스 변화량을 변경함으로서, 각각의 메모리 칩들 사이의 온도 변화가 생겼을 경우에도 주기적으로 온도 변화에 따른 프로세스 변화량을 보상할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 의하여 리드 동작을 수행하는 경우 신호 및 데이터 파형도이다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 멀티 칩 패키지 메모리의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 멀티 칩 패키지 메모리의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 메모리의 단면도이다.
도 6은 본 발명의 실시예에 따라 프로세스 변화량을 제어한 후 리드 동작을 수행하는 경우의 신호 및 데이터 파형도이다.

Claims (20)

  1. 클럭 신호와 설정된 기준 프로세스 변화량과 관련되는 기준 지연 클럭 신호를 발생하는 인터페이스 칩; 및
    수직 연결 경로를 통하여 상기 인터페이스 칩과 전기적으로 연결되고, 상기 수직 연결 경로를 통하여 상기 클럭 신호와 상기 기준 지연 클럭 신호를 수신하는 스택된 다수개의 메모리 칩들을 구비하고,
    상기 스택된 다수개의 메모리 칩들 각각은 프로세스 변화량에 의해 특성화되고, 상기 기준 지연 클럭 신호와 관련된 상기 프로세스 변화량을 보상하고,
    상기 인터페이스 칩은 상기 기준 프로세스 변화량과 동일한 프로세스 변화량을 갖는 전달 메모리 칩이고,
    상기 전달 메모리 칩은 상기 클럭 신호를 지연시키는 기준 지연부를 포함하고, 상기 스택된 다수개의 메모리 칩들로 보내지는 상기 기준 지연 클럭 신호를 출력으로 제공하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  2. 제1항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 클럭 신호와 상기 기준 지연 클럭 신호와 관련되는 내부 전원 전압을 발생하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  3. 제2항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 클럭 신호와 상기 내부 전원 전압을 수신하고 대응하는 지연 클럭 신호를 발생하는 지연부;
    상기 기준 지연 클럭 신호의 위상과 상기 지연된 클럭 신호의 위상을 비교하고, 위상차 신호를 발생하는 위상 검출부; 및
    상기 위상차 신호에 응답하여 상기 내부 전원 전압을 제어하는 전원 전압 제어부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  4. 제3항에 있어서, 상기 전원 전압 제어부는,
    상기 위상차 신호에 응답하여 제어 신호를 발생하는 제어부; 및
    상기 제어 신호가 게이트에 인가되고 제 1 단에 외부 전원 전압이 인가되며 제 2 단이 상기 지연부와 연결되는 트랜지스터를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  5. 제4항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 클럭 신호를 수신하고, 상기 지연부로 클럭 신호로서 버퍼된 클럭 신호를 제공하는 제 1 버퍼; 및
    상기 기준 지연 클럭 신호를 수신하고, 상기 위상 검출부로 상기 기준 지연 클럭 신호로서 버퍼된 기준 지연 클럭 신호를 제공하는 제 2 버퍼를 더 구비하고,
    상기 제1 및 제2 버퍼는 동일한 지연 특성을 갖는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  6. 제1항에 있어서, 상기 기준 지연부는,
    상기 멀티 칩 패키지 메모리의 동작 주파수가 낮아지면 상기 클럭 신호로 보다 큰 지연 특성을 주는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  7. 클럭 신호를 수신하고, 설정된 기준 프로세스 변화량과 관련하여 상기 클럭 신호로부터 기준 지연 클럭 신호를 발생하는 인터페이스 칩; 및
    수직 연결 경로를 통하여 상기 인터페이스 칩과 전기적으로 연결되고, 상기 수직 연결 경로를 통하여 상기 클럭 신호와 상기 기준 지연 클럭 신호를 수신하는 스택된 다수개의 메모리 칩들을 구비하고,
    상기 스택된 다수개의 메모리 칩들 각각은
    상기 클럭 신호를 수신하고 해당하는 지연 클럭 신호를 발생하는 지연부; 및
    상기 기준 지연 클럭 신호의 위상과 상기 지연 클럭 신호의 위상을 비교하고, 위상차 신호를 발생하는 위상 검출부를 구비하고,
    상기 스택된 다수개의 메모리 칩들 각각은 프로세스 변화량에 의해 특성화되고, 상기 위상차 신호에 응답하여 상기 프로세스 변화량을 보상하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  8. 제7항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 지연부의 전원 전압의 전압 레벨을 제어하기 위하여 상기 위상차에 관련하여 내부 전원 전압을 발생하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  9. 제8항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 위상차 신호에 응답하여 제어 신호를 발생하고, 상기 제어 신호에 응답하여 외부 전원 전압으로부터 상기 지연부의 전원 전압을 제공하는 제어부를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  10. 제7항에 있어서, 상기 인터페이스 칩은,
    상기 클럭 신호를 지연시키고, 상기 스택된 다수개의 메모리 칩들로 보내지는 상기 기준 지연 클럭 신호를 출력으로 제공하는 기준 지연부를 포함하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  11. 제7항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각은,
    상기 클럭 신호를 수신하고, 상기 지연부로 클럭 신호로서 버퍼된 클럭 신호를 제공하는 제 1 버퍼; 및
    상기 기준 지연 클럭 신호를 수신하고, 상기 위상 검출부로 상기 기준 지연 클럭 신호로서 버퍼된 기준 지연 클럭 신호를 제공하는 제 2 버퍼를 더 구비하고,
    상기 제1 및 제2 버퍼는 동일한 지연 특성을 갖는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  12. 수직 연결 경로를 통하여 인터페이스 칩과 전기적으로 연결되는 스택된 다수개의 메모리 칩들의 프로세스 변화량을 제어하는 방법에 있어서,
    상기 인터페이스 칩에, 클럭 신호를 수신하고 설정된 기준 프로세스 변화량과 관련하여 상기 클럭 신호로부터 기준 지연 클럭 신호를 발생하는 단계; 및
    상기 스택된 다수개의 메모리 칩들에서, 상기 수직 경로를 통하여 상기 클럭 신호와 상시 기준 지연 클럭 신호를 수신하는 단계를 구비하고,
    프로세스 변화량에 의해 특성화되는 상기 스택된 다수개의 메모리 칩들 각각에서는
    상기 클럭 신호를 수신하고 해당하는 지연 클럭 신호를 발생하는 단계;
    상기 기준 지연 클럭 신호의 위상과 상기 지연 클럭 신호의 위상을 비교하고, 위상차 신호를 발생하는 단계; 및
    상기 위상차 신호에 응답하여 상기 프로세스 변화량을 보상하는 단계를 구비하는 것을 특징으로 하는 프로세스 변화량 제어 방법.
  13. 제12항에 있어서, 상기 스택된 다수개의 메모리 칩들 각각에서 상기 프로세스 변화량 제어 방법은,
    상기 지연 클럭 신호 발생을 위한 전원 전압의 전압 레벨을 제어하기 위하여 상기 위상차에 응갑하여 외부 전원 전압으로부터 내부 전원 전압을 발생하는 단계를 더 구비하는 것을 특징으로 하는 프로세스 변화량 제어 방법.
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