CN1612346A - 多芯片封装型存储器*** - Google Patents

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Abstract

公开一种多芯片封装型存储器***(30)，它包括设置在具有内部总线(31)的封装中的存储器***中，并从封装外部和/或在封装内访问的多种类型的存储器集成电路(11、12、13)，和设置在封装中的存储器***(30)中，并且当从封装外部收到存储器***内的数据传送的指令时，控制将在存储器***内执行的数据传送的完成，以致位于第一存储器集成电路的地址的存储器单元的数据被读出，并且读出的数据被写入位于第二存储器集成电路的地址的存储器单元中的控制集成电路(15)。

Description

多芯片封装型存储器***
技术领域
本发明涉及用于计算机***的存储器***，尤其涉及多芯片封装(Multi-Chip-Package；MCP)型存储器***，并且适用于需要便携式设备中存储器的小型化的领域。
背景技术
一般来说，在***的中央处理器(CPU)的控制下，访问与计算机***连接的存储器集成电路(存储器LSI)和输入/输出(I/O)装置。但是，如果在进行***总线的整个管理的时候，CPU通过***总线，执行数据的传输和接收，那么CPU的负载被增大。从而按照惯例，使用DMA(直接存储器存取)模式，有效进行存储器LSI，或者存储器LSI和输入/输出装置之间的数据传送，减小CPU的负载。
图15和16表示了当在常规的计算机***中，通过使用DMA模式，在两个存储器LSI之间进行数据传送时的***结构和操作。
当进行DMA传送时，***总线90不是由CPU(未示出)控制，而是由DMA控制器91控制。根据来自DMA控制器91的指令(芯片选择信号/CS，允许读出信号/RE，允许写入信号/WE，地址总线(Address Bus)上的地址数据(A0～Ai))，数据从存储器***100中的传送起始存储器被读出到***总线90上的数据总线(D0-Dj)上，数据被临时保存在DMA控制器91中的数据缓冲器中，数据被写入存储器***100中的传送目的地存储器中。同时，由于CPU没有数据传送的工作，并且能够执行另一工作，因此能够提高作为整个***的CPU的处理效率。
但是，在DMA传送的执行过程中，由于通过***总线90执行数据读出/写入操作，因此在和待传送的数据项的数目对应的周期数的一段时间内，***总线90被数据读出/写入操作占用，整个***的效率被降低。
如上所述，由于在与待传送的数据项的数目对应的周期数的一段时间内，***总线90被数据读出/写入操作占用，因此常规的计算机***存在整个***的效率被降低的问题。
注意，在日本专利申请KOKAI公开No.2001-243173中的数据处理设备中，公开了提供控制两个RAM之间的高速传送的DMA控制器的要点。
图17表示了另一种常规计算机***的结构例子。附图标记101表示CPU，附图标记90表示由地址总线、数据总线和控制信号总线形成的***总线，附图标记92表示存储器集电电路(LSI)，例如动态存储器(动态随机存取存储器；DRAM)，附图标记100A表示存储器***。
存储器***100A具有NOR型快速存储器93，静态型存储器(静态随机存取存储器；SRAM)94，和NAND型快速存储器95。包括***起动时所需的控制程序在内的***起动程序通常保存在NOR型快速存储器93中，并且在***起动时，CPU 101读取并执行***起动程序。
***起动程序保存在NOR型快速存储器93中的原因在于，由于NOR型快速存储器93中的随机存取读出速率约为60ns～70ns，该随机存取读出速率相当高，因此即使在从NOR型快速存储器93读出的同时，执行程序代码，整个计算机***的速度性能也不会受影响。
另一方面，在NAND型快速存储器95中，和NOR型快速存储器93相比，随机存取读出速率较低，写入/擦除操作和串行读出操作较快。此外，由于存储器单元(memory cell)面积较小，能够实现价格更低的位成本。NAND快速存储器95的应用适合于记录诸如在某种程度上频繁更新，并且连续进行其读取的图像或音频数据之类的文件。
考虑到快速存储器的这种特性，近年来，在便携式电话机等的***中，NOR型快速存储器被用于记录程序，NAND型快速存储器被用于记录诸如图像或音频数据之类的文件。未来，预期当整个***的用于记录诸如图像或音频数据之类文件的应用中的位容量增大时，就容量来说，记录文件的快速存储器将在非易失性存储器中占主导地位。
根据上述背景，从***一方来说，通过只把适合于记录文件的NAND型快速存储器用作供计算机***之用的快速存储器，使存储器封装面积变小，此外，降低整个***的位成本的要求已变得更强烈。
另一方面，一直要求使用于强烈要求其装置小型化的计算机***，例如便携式终端等的存储器***小型化，近年来，已开始使用多芯片封装(Multi Chip Package；MCP)型存储器***，其中在单一封装中容纳多个存储器LSI芯片。在这种MCP型存储器***中，可预期的是可恰当地实现***起动程序的处理，并且试图确保足够的文件记录容量和降低位成本。
如上所述，用于常规计算机***的存储器***存在如果分别使用保存***起动程序的NOR型快速存储器和记录文件的另一快速存储器，那么存储器封装面积被增大，整个***的位成本增加的问题。
注意在日本专利申请KOKAI公开No.5-299616中，公开一种把快速存储器和RAM封装到一个封装中的技术。此外，在日本专利申请KOKAI公开No.6-4410中公开一种技术，其中提供一个EEPROM和与EEPROM具有相同容量的一个RAM，把EEPROM的数据转移到RAM，相对于RAM，进行通常的数据读取和写入，只有当RAM中的数据被改变时，数据才被写入EEPROM中。此外，在日本专利申请KOKAI公开No.11-353229中公开一种技术，其中在***起动时，保存在快速存储器中的程序被读出并被写入RAM。
发明内容
根据本发明的一个方面，提供一种多芯片封装型存储器***，包括：
均具有存储器单元的多种类型的存储器集成电路，所述多种类型的存储器集成电路设置在封装在具有包括本地数据总线，本地地址总线和本地控制总线的内部总线的封装中的存储器***中，并且共同与内部总线连接，从封装外部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作，和/或在封装内部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作；和
设置于封装在封装中的存储器***中的控制集成电路，当从封装外部收到存储器***内数据传送的指令时，控制将在存储器***内执行的数据传送的完成，以致位于从多种类型的存储器集成电路中的第一可读存储器集成电路的开始地址直到终止地址的连续地址的存储器单元的数据被读出，读出的数据被写入位于从多种类型的存储器集成电路中的第二可写存储器集成电路的开始地址直到终止地址的连续地址的存储器单元中。
根据本发明的另一方面，提供一种计算机***，包括：
多芯片封装型存储器***，所述多芯片封装型存储器***包括均具有存储器单元的多种类型的存储器集成电路，所述多种类型的存储器集成电路设置在封装在具有包括本地数据总线，本地地址总线和本地控制总线的内部总线的封装中的存储器***中，并且共同与内部总线连接，从封装外部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作，和/或在封装内部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作；和设置于封装在封装中的存储器***中的控制集成电路，当从封装外部收到存储器***内数据传送的指令时，控制将在存储器***内执行的数据传送的完成，以致位于从多种类型的存储器集成电路中的第一可读存储器集成电路的开始地址直到终止地址的连续地址的存储器单元的数据被读出，读出的数据被写入位于从多种类型的存储器集成电路中的第二可写存储器集成电路的开始地址直到终止地址的连续地址的存储器单元中；
与多芯片封装型存储器***连接的***总线；和
通过***总线，向多芯片封装型存储器***的控制集成电路，提供存储器***内的数据传送的指令的中央处理器。
根据本发明的另一方面，提供一种多芯片封装型存储器***，包括：
封装在封装中的一个非易失性存储器集成电路和一个易失性存储器集成电路，非易失性存储器集成电路包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存***起动程序，易失性存储器集成电路具有高于非易失性存储器集成电路的随机存取操作速度；
形成于封装中，并且包括共同与非易失性存储器集成电路和易失性存储器集成电路连接的地址总线和数据总线的内部总线；和
控制数据传送，以致在***起动时，从非易失性存储器集成电路读出***起动程序，并且读出的数据通过数据总线，被传送给并被写入易失性存储器集成电路中的控制电路单元。
根据本发明的另一方面，提供一种计算机***，包括：
多芯片封装型存储器***，所述多芯片封装型存储器***包括封装在封装中的一个非易失性存储器集成电路和一个易失性存储器集成电路，所述封装具有包括地址总线和数据总线的内部总线，其中非易失性存储器集成电路包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存***起动程序，易失性存储器集成电路具有高于非易失性存储器集成电路的随机存取操作速度；和安装在非易失性存储器集成电路或易失性存储器集成电路中，并控制数据传送，以致在***起动时，从非易失性存储器集成电路读出起动程序，并且读出的数据通过数据总线，被传送给并被写入易失性存储器集成电路中的控制电路单元；
与多芯片封装型存储器***连接的***总线；和
通过***总线，与作为外部存储器的多芯片封装型存储器***的控制集成电路连接，并借助控制电路单元，控制数据传送，以致起动程序被写入易失性存储器集成电路中的中央处理器。
根据本发明的另一方面，提供一种计算机***，包括：
多芯片封装型存储器***，所述多芯片封装型存储器***包括封装在封装中的一个非易失性存储器集成电路和一个易失性存储器集成电路，所述封装具有包括地址总线和数据总线的内部总线，其中非易失性存储器集成电路包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存***起动程序，易失性存储器集成电路具有高于非易失性存储器集成电路的随机存取操作速度；和安装在不同于非易失性存储器集成电路和易失性存储器集成电路的集成电路中，并封装在封装中，与内部总线连接的控制电路单元；
与多芯片封装型存储器***连接的***总线；和
通过***总线，与作为外部存储器的多芯片封装型存储器***的控制集成电路连接，并借助控制电路单元，控制数据传送，以致起动程序被写入易失性存储器集成电路中的中央处理器。
附图说明
图1是示意表示根据本发明第一实施例的多芯片封装型存储器***的封装例子的截面图。
图2表示计算机***的曲线结构，图1中所示的存储器***作为外部存储器的一部分与所述计算机***连接。
图3是示意表示图2的计算机***的结构的方框图。
图4是表示在图3中所示的计算机***中的存储器LSI之间执行数据传送的情况下的控制的流程图。
图5是表示和根据本发明第一实施例的存储器***的信号引脚规范相关的第一具体例子的方框图。
图6是表示和根据本发明第一实施例的存储器***的信号引脚规范相关的第一具体例子的方框图。
图7是表示和根据本发明第一实施例的存储器***的信号引脚规范相关的第三具体例子的方框图。
图8是表示计算机***的一部分的方框图，根据本发明第四实施例的存储器***作为外部存储器的一部分与该计算机***连接。
图9是示意表示其中根据本发明第五实施例的MCP型存储器***作为计算机***的外部存储器的一部分被连接的状态的方框图。
图10是示意表示具有叠层结构的MCP型存储器***的截面图，所述叠层结构是图9的MCP型存储器***的一个封装例子。
图11是表示和根据本发明第五实施例的MCP型存储器***的信号引脚规范相关的一个具体例子的方框图。
图12是示意表示根据本发明第六实施例的MCP型存储器***的方框图。
图13是示意表示具有叠层结构的MCP型存储器***的截面图，所述叠层结构是图12的MCP型存储器***的一个封装例子。
图14是表示和根据本发明第八实施例的MCP型存储器***的信号引脚规范相关的一个具体例子的方框图。
图15是表示在常规的计算机***中，通过使用DMA模式，在两个存储器LSI之间进行数据传送的情况下，计算机***的结构例子的方框图。
图16是表示其中在图15的计算机***中，通过使用DMA模式，在两个存储器LSI之间进行数据传送的操作例子的计时图。
图17是表示另一常规计算机***的一种结构例子的方框图。
具体实施方式
(第一实施例)
图1是示意表示根据本发明第一实施例的MCP型存储器***30的封装例子的截面图。图2表示计算机***的曲线结构，图1中所示的MCP型存储器***30作为外部存储器与所述计算机***连接。图3是示意表示图2中所示的计算机***的结构的方框图。
图1中，在封装基体(substrate)41上，在其上表面和下表面上，分别形成布线图案42，通过通孔布线43，连接其中的一些布线图案42。在封装基体41的下表面上，形成外部连接端子(例如，球栅阵列)44。在本实施例中，以布线图案42的一部分的形式，形成前面提及的包括本地地址总线311，本地数据总线312和本地控制总线313的内部总线31(图3)。借助粘结剂45和隔离物46，多个LSI芯片(下面缩写为LSI)堆叠在封装基体41上。本实施例中，一种以上类型的存储器LSI 11、LSI 12和LSI 13，以及控制LSI 15包括在多个LSI中。借助键合引线47，通过相应的焊点，存储器LSI 11、LSI 12和LSI 13，和控制LSI 15与封装基体的上表面上的布线图案42连接，并用树脂48密封。根据这种结构，构成整体尺寸小并且薄的具有叠层结构的多芯片封装型存储器***30(堆叠MCP)。
注意，在本实施例中，一种类型以上的存储器LSI 11、LSI 12和LSI 13包括静态存储器(静态随机存取存储器：SRAM)，伪SRAM(伪SRAM：PSRAM)，可被整体擦除的NOR快速存储器(flashmemory)和NAND快速存储器，和具有控制器的NAND快速存储器。另外，可以包括动态存储器(动态随机存取存储器：DRAM)，低功率同步型动态存储器(同步DRAM：SDRAM)，和只读存储器(只读存储器：ROM)。
在图2和3中所示的计算机***中，CPU 21、通用存储器LSI(A)22、LSI(B)23(图3中未示出)，图1中所示的MCP型存储器***30和其它(未示出)与***总线20连接。上述***总线20包括数据总线，地址总线和控制信号总线。
MCP型存储器***30具有本地地址总线311，本地数据总线312和本地控制信号总线313，作为与***总线20连接的内部总线31。一种类型以上的存储器LSI 11、LSI 12和LSI 13，以及具有预定控制功能的控制LSI 15与这些内部总线连接。
通过从封装外部或者控制LSI 15访问MCP型存储器***30中的一种类型以上的存储器LSI 11、LSI 12和LSI 13中的一个存储器LSI，可实现读取、写入和擦除操作中的一个预定操作。这种情况下，借助一种类型以上的存储器LSI 11、LSI 12和LSI 13具有的接口规范，可从封装外部或者控制LSI 15访问。这里，读/写时，执行对SRAM或PSRAM的访问，读/写/擦除时，执行对NOR快速存储器或NAND快速存储器的访问。
控制LSI 15包括控制电路151和数据缓冲器152，并与存储器***之外的***总线20的控制信号总线连接。控制LSI 15具有控制对存储器***20中的每个存储器LSI 11、LSI 12和LSI 13的访问，以及两个存储器LSI之间的操作数据传送的功能。例如，当从封装外部收到存储器***中的两个存储器LSI之间的数据传送的指令时，控制LSI 15控制要执行的传送操作。该功能是一种控制功能，以致当从封装外部收到存储器***中的数据传送指令时，在存储器***内执行数据传送操作，其中借助第一可读存储器LSI具有的接口规范，读出从上述一种类型以上的存储器LSI 11、LSI 12和LSI 13中的第一可读(即，可读访问)存储器LSI的起始地址直到其终止地址的连续地址上的存储器单元的数据，并借助第二可写存储器LSI具的接口规范，把读出的数据写入从第二可写(即，可写访问)存储器LSI的起始地址直到其终止地址的连续地址上的存储器单元中。
换句话说，上述数据传送执行控制功能是一种控制功能，以致根据存储器***中，存储器LSI之间的数据传送的指令关于传送起始存储器，传送起始存储器的读取起始地址，传送起始存储器的读取终止地址，传送目的地存储器，传送目的地存储器的写入起始地址，和传送目的地存储器的写入终止地址的指定，执行存储器***中，存储器LSI之间的数据传送操作，而不管可读传送起始存储器和可写传送目的地存储器是什么类型。
注意，在图2和3中所示的计算机***中，当CPU 21关于MCP型存储器***30的控制LSI 15，提供存储器***中的存储器LSI之间的数据传送的指令时，CPU 21和DMA控制器(未示出)的控制不同于常规DMA控制，在常规DMA控制中，执行存储器LSI之间的数据传送(存储器***外的存储器LSI间的数据传送)。
即，在图3中所示的计算机***中，作为在执行存储器LSI之间的数据传送的情况下的控制，根据图4中所示的流程图，可分别使用DMA控制，以致按照和现有技术相同的方式实现独立LSI之间的数据传送，或者使用存储器***内的存储器LSI之间的数据传送的控制。
这种情况下，(1)当作为数据传送对象的两个存储器LSI包括在MCP型存储器***30中时，向控制LSI 15提供存储器***中的存储器LSI之间的数据传送的指令，所述指令用于执行存储器***30中的存储器LSI之间的数据传送。具体地说，传送起始存储器，传送起始存储器的读取开始地址，传送起始存储器的读取终止地址，传送目的地存储器，传送目的地存储器的写入开始地址，和传送目的地存储器的写入终止地址由存储器***中的存储器LSI间的数据传送的指令指定。因此，在包括计时规范等的存储器***所共有的标准控制下，执行存储器***30内的存储器LSI之间的数据传送操作，而不管随机读取传送起始存储器和随机写入传送目的地存储器是什么类型。
(2)当作为数据传送对象的两个存储器LSI中，只有一个包含在MCP型存储器***30中时，如同在常规DMA控制(存储器***外的存储器LSI间的数据传送)中一样，执行LSI之间的数据传送。即，不管包括在MCP型存储器***30中的存储器LSI 11、LSI 12和LSI 13是传送起始存储器，还是传送目的地存储器，在DMA控制器的控制下，以独立存储器LSI的形式，访问存储器LSI，并执行存储器LSI之间的数据传送操作。
如上所述，由于根据本实施例的MCP型存储器***30具有这样的结构，其中一种类型以上的存储器LSI 11、LSI 12和LSI 13，以及具有预定功能的控制LSI 15共同与内部总线31连接，因此由于MCP型存储器***30被连接成计算机***的外部存储器，能够实现下面列举的操作。
(a)能够按照和直接访问独立存储器LSI(A)、LSI(B)22的情况相同的方式，直接访问存储器***30中的存储器LSI 11、LSI12和LSI 13。
(b)当进行包括在MCP型存储器***30中的存储器LSI间的数据传送时，从计算机***一方，传递传送起始存储器，传送起始存储器的传送开始地址和传送终止地址，传送目的地存储器，传送目的地存储器的传送开始地址和传送终止地址等的操作所需的信息可被用作不依赖于存储器LSI 11、LSI 12和LSI 13的类型的公共接口。
(c)在从计算机***一方收到预定信息之后，所有操作由存储器***30中的控制电路151控制，并利用存储器***30的内部总线31，执行诸如控制传送起始存储器的读取，以及传送目的地存储器的写入之类的操作。
由于在存储器LSI之间的数据传送的执行中，计算机***的***总线20未被占用，因此能够减少CPU 21的负载，此外，由于即使在数据传送的执行过程中，通过使用***总线20，CPU 21能够执行另一工作，因此能够大大提高整个***的性能。
注意，如后所述，当使访问存储器***30中的独立存储器LSI 11、LSI 12和LSI 13的接口为存储器***30所共有时，由于能够不是通过独立存储器LSI 11、LSI 12和LSI 13分别具有的接口，而是通过公共接口，访问存储器LSI 11、LSI 12和LSI 13任意之一，因此能够简化计算机***一方的控制。
即，在目前的标准NAND快速存储器中，通过使用8位的I/O引脚作为外部接口，按照时分方式输入和输出地址信息，写数据信息和读数据信息。此外，一般来说，由于在输出的读数据中包括奇偶校验位，因此如果输出的读数据原样不变，那么不能获得读信息，在对其应用ECC(误差检验与校正)之后，能够获得读信息。从而，在一般的NAND快速存储器***中，使用专用于包括ECC处理和其它处理在内的处理的输入/输出控制LSI(未示出)。由于在根据本实施例的MCP型存储器***30中的控制LSI 15中包含这样的输入/输出控制LSI，因此可从封装的外部，借助公共的标准接口，操纵NAND快速存储器。
(和第一实施例中的存储器***的信号引脚规范相关的第一具体例子)
图5是表示与根据第一实施例的MCP型存储器***，更具体地说，与其信号引脚规范相关的第一具体例子的方框图。在该MCP型存储器***30a中，RAM芯片1和ROM芯片1被表示成一种类型以上的存储器LSI 11和LSI 12，控制 & 数据缓冲器芯片被表示成控制LSI 15。
为了使如上所述的控制LSI 15的控制成为可能，在本地地址总线311和各个存储器LSI 11和LSI 12的地址输入端之间，分别***第一地址总线门(地址控制)51。此外，在本地数据总线312和各个存储器LSI 11和LSI 12的数据输入端/输出端之间，分别***第一数据总线门(I/O控制)52。此外，在本地地址总线311和外部地址总线(地址)之间***第二地址总线门(地址控制)53，在本地数据总线312和外部数据总线之间***第二数据总线门(I/O控制)54。上述各个地址总线门51和53，及各个数据总线门52和54由在控制LSI15中的控制电路产生的控制信号控制打开和关闭。本地控制信号总线313通过控制LSI 15，而不通过总线门，与外部控制信号总线(控制信号)连接。
即，在图5中所示的MCP型存储器***30a中，作为其基本结构，各个存储器LSI 11和LSI 12通过本地地址总线311，本地数据总线312和本地控制信号总线313相互连接。从而，第一地址总线门51被***从本地地址总线311分叉的地址总线支路中，以便对应于各个存储器LSI 11和LSI 12。第二地址总线门53被***本地地址总线311和外部地址总线之间。此外，第一数据总线门52被***从本地数据总线312分叉的数据总线支路中，以便对应于各个存储器LSI 11和LSI12。另外，第二数据总线门54被***本地数据总线312和外部地址总线之间。
(第二实施例)
在上述第一实施例中，描述了其中通过MCP型存储器***30中的各个存储器LSI 11、LSI 12和LSI 13具有的接口规范(I/O数据信号引脚，地址信号引脚，和控制信号引脚及控制方法)，实现读、写和擦除访问操作的例子。
但是，从计算机***的观点来看，与其通过MCP型存储器***中的各个存储器LSI 11、LSI 12和LSI 13分别具有的接口规范实现访问，如果能够通过存储器***具有的公共I/O数据信号引脚，地址信号引脚，和控制信号引脚，进行访问，那么更易于构成该计算机***。这种情况下，存储器***中的控制LSI 15必定需要把从存储器***外部接收的指令转换成存储器***30中的各个存储器LSI 11、LSI12和LSI 13的接口规范，并根据各个存储器LSI 11、LSI 12和LSI 13的类型，访问各个存储器LSI 11、LSI 12和LSI 13并获得接口规范的控制功能。
根据第二实施例的MCP型存储器***具有基本上与图1-3中所示的MCP型存储器***相同的结构。但是，控制LSI 15具有通过存储器***共有的标准接口规范，访问一种类型以上的存储器LSI 11、LSI 12和LSI 13中的一个存储器LSI，并执行读、写和擦除操作中的某一预定操作的功能。
根据这种功能，借助存储器***共有的包括计时规范等的接口规范，可在存储器***内执行存储器LSI之间的数据传送操作。即，控制LSI 15从封装的外部，接收在存储器***中的存储器LSI间的数据传送的指令，从而从一种类型以上的存储器LSI 11、LSI 12和LSI 13中的第一可读存储器LSI的开始地址直到终止地址的连续地址上的存储器单元的数据可被读出，读出的数据可被写入从第二可写存储器LSI的开始地址直到终止地址的连续地址上的存储器单元中。换句话说，除了存储器***中存储器LSI间的数据传送的指令之外，传送起始存储器，传送起始存储器的读取开始地址，传送起始存储器的读取终止地址，传送目的地存储器，传送目的地存储器的写入起始地址，和传送目的地存储器的写入终止地址被指定，从而执行存储器***中的存储器LSI间的数据传送操作，而不管可读传送起始存储器和可写传送目的地存储器是什么类型。
(第三实施例)
在上述第二实施例中，说明了其中在访问存储器***中的存储器LSI时，通过公共标准接口进行所述访问的例子。
但是，在实际的现有应用中，计算机***一方配备用于各种ROM和RAM的接口，从而***能够直接与各个ROM和RAM连接。
在本发明的第三实施例中，***被配置成能够和上述第一实施例及第二实施例任意之一对应，因此，能够提供在配置***的转变期间，更灵活，更易于使用的存储器***。
即，在第三实施例中，控制LSI具有通过存储器具有的接口规范，执行对MCP型存储器***中的一种类型以上的存储器LSI 11、LSI 12和LSI 13中的某一存储器LSI的访问操作的第一功能，和通过存储器***30共有的接口规范，执行对一种类型以上的存储器LSI 11、LSI12和LSI 13中的某一存储器LSI的访问操作，并执行读、写和擦除操作中的预定操作的第二功能。因此，能够通过存储器LSI 11、LSI 12和LSI 13具有的接口，从封装的外部或者从控制LSI 15访问MCP型存储器***中的存储器LSI 11、LSI 12和LSI 13，并执行读、写和擦除操作中的预定操作。此外，能够通过存储器***共有的接口，访问MCP存储器***中的存储器LSI 11、LSI 12和LSI 13，并执行读、写和擦除操作中的预定操作。
(和第一到第三实施例中的信号引脚规范相关的另一具体例子)
图5表示与MCP型存储器***和MCP型存储器***外部之间的信号引脚规范相关，更具体地说，与I/O数据信号引脚和地址信号引脚的规范相关的第一具体例子，由于通过为存储器***30a中的所有存储器LSI共有的I/O和地址信号引脚，得到接口，因此存在简化***，减少引脚数目等方面的优点。
但是，在目前的情况下，各种存储器LSI的接口规范未被统一。由于不同的存储器LSI分别规定了特殊的规范，因此可能存在难以通过为存储器***30a中的所有存储器LSI共有的标准I/O数据信号引脚和地址信号引脚，实现信号输入/输出的情况。
这种情况下，如图6中所示，在存储器***，最好设置专用于从存储器***外部直接访问存储器LSI 11、LSI 12和LSI 13的I/O数据信号引脚，作为信号接口。或者，如图7中所示，在存储器***，最好设置均专用于从存储器***外部直接访问存储器LSI 11、LSI 12和LSI 13的地址信号引脚和I/O数据信号引脚，作为信号接口。由于提供了具有灵活性的这种结构，能够配置包括不能按照公共接口规范控制的存储器LSI的存储器***。
图6是表示与根据第一实施例的MCP型存储器***的信号引脚规范相关的第二具体例子的方框图。
图6中所示的MCP型存储器***30b不同于上面参考图5说明的第一具体例子的MCP型存储器***30a，因为增加一个ROM芯片2，作为存储器LSI 13。还增加了如下所述的电路。和图5中所示的第一具体例子相同的部分用相同的附图标记表示。
(1)作为封装的内部总线31(图3)，还设置了在一种类型以上的存储器LSI中的某一特定存储器LSI(本实施例中的ROM芯片2)和存储器***外部之间传送和接收数据的本地数据子总线314。本地数据子总线314与本地数据总线312连接。
(2)本实施例中，通过某些特定存储器LSI具有的接口规范，能够从封装外部直接访问一种类型以上的存储器LSI中的一些特定存储器LSI(本实施例中的ROM芯片2)，从而读出数据，并且通过本地数据子总线314，一些特定的存储器LSI能够向存储器***外部传送数据，并接收来自存储器***外部的数据。
(3)控制LSI 15b具有通过存储器***共有的标准接口规范，访问一种类型以上的存储器LSI中，除某些特定存储器LSI(本实施例中的ROM芯片2)之外的存储器LSI中的某一存储器LSI，并执行读、写和擦除操作中的预定操作的功能。
(4)为了能够从存储器***外部访问ROM芯片2，在本地数据总线314和专用I/O数据信号引脚(I/O ROM 2)之间***第三数据总线门(I/O控制)55。第三数据总线门55由在控制LSI 15中的控制电路产生的控制信号控制打开和关闭。
图7是表示与根据第一实施例的MCP型存储器***的信号引脚规范相关的第三具体例子的方框图。
图7中所示的MCP型存储器***30c与上面参考图5说明的第一具体例子的不同在于作为存储器LSI 13的一部分，增加了ROM芯片2。还增加了如下所述的电路。和图5中所示的第一具体例子相同的部分由相同的附图标记表示。
(1)作为封装的内部总线31(图3)，还设置了在一种类型以上的存储器LSI中的某些特定存储器LSI(本实施例中的ROM芯片2)和存储器***外部之间传送和接收数据的本地数据子总线314，和前述ROM芯片2通过其从存储器***外部接收地址数据的本地地址子总线315。
前述本地数据子总线314与存储器***内的本地数据总线312连接，前述本地地址子总线315与存储器***内的本地地址总线311连接。
(2)一种类型以上的存储器LSI中的某些特定存储器LSI(本实施例中的ROM芯片2)能够通过所述某些特定存储器LSI具有的接口规范，直接从封装外部被访问，从而读取数据。即，所述某些特定存储器LSI(本实施例中的ROM芯片2)能够通过本地地址子总线315，从存储器***外部接收地址数据，并通过本地数据子总线314，向存储器外部传送数据，和接收来自存储器外部的数据。
(3)控制LSI 15c具有通过存储器***共有的标准接口规范，访问一种类型以上的存储器LSI中，除某些特定存储器LSI(本实施例中的ROM芯片2)之外的存储器LSI中的某一存储器LSI，并执行读、写和擦除操作中的预定操作的功能。
(4)为了能够从存储器***外部访问ROM芯片2，在本地地址总线315和专用地址数据信号引脚(地址ROM 2)之间***第三地址总线门(地址控制)56，在本地数据总线314和专用I/O数据信号引脚(I/O ROM 2)之间***第三数据总线门(I/O控制)55。第三地址总线门56和第三数据总线门55由在控制LSI 15c中的控制电路产生的控制信号控制打开和关闭。
(5)为了能够在从存储器***外部访问ROM芯片2的时段内，访问其它存储器LSI，***把与ROM芯片2连接的本地地址子总线315和与其它存储器LSI连接的本地地址总线311分开的第四地址总线门(地址控制)57，和把与ROM芯片2连接的本地数据子总线314和与其它存储器LSI连接的本地数据总线312分开的第四数据总线门(I/O控制)58。第四地址总线门57和第四数据总线门58由在控制LSI 15c中的控制电路产生的控制信号控制打开和关闭。
(第四实施例)
在上面描述的图6和7中所示的具体例子中，设置了专用于存储器***中的一种类型以上的存储器LSI中的ROM芯片2的本地地址子总线和本地数据子总线。但是，在本发明的第四实施例中，将说明其中设置专用于ROM芯片1的本地地址子总线和本地数据子总线的例子。
图8是表示根据第四实施例的MCP型存储器***作为外部存储器的一部分，与其连接的计算机***的一部分的方框图。
图8中所示的MCP型存储器***30d与上面参考图5说明的第一具体例子的不同之处在于下述几点。和图5中所示的第一具体例子相同的部分用相同的附图标记表示。
(1)作为封装的内部总线，还设置了在一种类型以上的存储器LSI中的某些特定存储器LSI(本实施例中的RAM芯片1)和存储器***外部之间传送和接收数据的本地数据子总线314，和前述RAM芯片1通过其从存储器***外部接收地址数据的本地地址子总线315。
前述本地数据子总线314与存储器***内的本地数据总线312连接，前述本地地址子总线315与存储器***内的本地地址总线311连接。
(2)一种类型以上的存储器LSI中的某些特定存储器LSI(本实施例中的RAM芯片1)能够通过所述某些特定存储器LSI具有的接口规范，直接从封装外部被访问，并且能够关于所述某些特定存储器LSI，进行读写操作。即，所述某些特定存储器LSI能够通过本地地址子总线315，从存储器***外部接收地址数据，并通过本地数据子总线314，向存储器外部传送数据，和接收来自存储器外部的数据。
(3)控制LSI 15d具有通过存储器***共有的标准接口规范，访问一种类型以上的存储器LSI中，除某些特定存储器LSI(本实施例中的RAM芯片1)之外的存储器LSI中的某一存储器LSI，并执行读、写和擦除操作中的预定操作的功能。
(4)为了能够在从存储器***外部访问RAM芯片1的时段内，访问其它存储器LSI，***把本地地址总线311及与RAM芯片1连接的本地地址子总线315和与其它存储器LSI连接的本地地址总线311分开的第四地址总线门(地址控制)57，和把本地数据总线312及与RAM芯片1连接的本地数据子总线314和与其它存储器LSI连接的本地数据总线312分开的第四数据总线门(I/O控制)58。第四地址总线门57和第四数据总线门58由在控制LSI 15d中的控制电路产生的控制信号控制打开和关闭。
根据图8中所示的计算机***，通过静止图像的连续拍摄而获得的大容量图像数据，运动图像的大容量图像数据等可在拍摄的同时，以高速数据传送速率记录到MCP型存储器***30d中。这种情况下，首先，通过高速把图像数据写入RAM芯片1中，临时保存图像数据。这种情况下，最好使用具有目前的最大可能容量，并且能够实现高速输入/输出传送速率的双倍数据速率(DDR)SDRAM，根据直接内存总线规范的DRAM和XDR DRAM等作为RAM芯片1。随后，根据存储器***中存储器LSI之间数据传送的指令，保存在上述RAM芯片1中的图像数据被传送给并保存在NAND快速存储器(例如，ROM芯片1)中，以便把文件记录在存储器***中。
在进行上述操作时，在把图像数据写入RAM芯片1的过程中，位于存储器***之外的***总线(地址总线和数据总线)被占用。但是，由于在执行存储器***中的LSI之间的数据传送中，***总线未被占用，因此减少了***的负载。此外，由于图像数据被写入存储器***中的NAND快速存储器中的时段越大于图像数据被写入RAM芯片1中的时段，因此，***负载减少的效果较高。
根据上述第一到第四实施例中的多芯片封装型存储器***，当通过连接为存储器***的外部存储器，使用多芯片封装型存储器***时，在存储器***的存储器集成电路间的数据传送的执行过程中，***总线的负载被减小，即使在存储器***中的存储器集成电路间的数据传送的执行过程中，CPU能够使用***总线，执行另一工作，从而能够显著提高整个计算机***的效率。
(第五实施例)
图9是示意表示其中根据本发明第五实施例的MCP型存储器***被连接成计算机***的外部存储器的一部分的状况的方框图。
图9中，在存储器***30A，一种类型以上的存储器LSI 11A、12A和13A，以及控制LSI 15A被封装在一个封装中。在上述一种类型以上的存储器LSI 11A、12A和13A中，存储器LSI 11A是非易失性存储器LSI，存储器LSI 12A是易失性存储器LSI。即，作为上述一种类型以上的存储器LSI 11A、12A和13A，包括至少一个非易失性存储器LSI和其随机存取操作速率高于非易失性存储器LSI的一个易失性存储器。
上述存储器LSI 11A(非易失性存储器LSI)是电可擦/可重写只读存储器(EEPROM)。存储器LSI 11A是可成批擦除快速存储器中除NOR型快速存储器之外的快速存储器之一，即，NAND型快速存储器，AND型快速存储器，和多值NOR型快速存储器。存储器LSI 11A保存起动计算机***所需的***起动程序(包括初始设置程序)。在本实施例中，如图9中所示，NAND型快速存储器被用作存储器LSI11A。
另外，为易失性存储器LSI的存储器LSI 12A是诸如SRAM和DRAM之类大容量，高性能RAM之一。SRAM还包括伪SRAM(伪SRAM：PSRAM)，DRAM包括同步动态存储器(同步DRAM；SDRAM)。本实施例中，如图9中所示，SRAM被用作存储器LSI 12A。
在同一封装中，连同用作存储器LSI 11A的NAND型快速存储器，用作存储器LSI 12A的SRAM，用作存储器LSI 13A的ROM一起，封装一个控制LSI 15A。
在上述封装中，设置包括地址总线311，数据总线312和控制总线313的内部总线31，地址总线311是本地地址总线，数据总线312是本地数据总线，控制总线313是本地控制总线，上述各个LSI 11A、12A、13A和15A都与内部总线31连接。随后，内部总线31与计算机***的***总线20连接。存储器***30A被用作计算机***的外部存储器。CPU 21、通用存储器(未示出)等也与***总线20连接。
可从封装外部或者从控制LSI 15A分别访问各个存储器LSI11A、12A和13A，以便进行读、写和擦除操作。这种情况下，可通过存储器LSI 11A、12A和13A具有的接口规范，进行访问。
在控制LSI 15A中，内装用于控制的一个控制电路单元，以致在***起动时，***起动程序被读出存储器LSI(NAND型快速存储器)11A，例如打开电源时，使***复位时，以及引导计算机***时，并且通过数据总线312，***起动程序被传送给并被写入存储器LSI(SRAM)12A。控制电路单元具有控制电路151A和数据缓冲器152A，控制电路151A从存储器LSI(NAND型快速存储器)11A读出***起动程序，并通过数据总线312，将其写入数据缓冲器152A中。此外，控制电路单元读出数据缓冲器152A中的数据，并再次通过数据总线312，把数据传送给存储器LSI(SRAM)12A。
***起动时，CPU 21启动控制LSI 15A的控制电路15A，在受控制电路151A的控制，CPU 21从存储器LSI(NAND型快速存储器)11A读出***起动程序，并通过数据总线312，把***起动程序传送给并写入存储器LSI(SRAM)12A之后，CPU 21通过访问存储器LSI(SRAM)12A，执行***起动程序。
注意，作为控制电路151A的传送***起动程序的操作的触发信号，假定来自CPU 21的指令是所述触发信号。或者，***起动时产生的加电-复位信号被输入控制电路151A，加电-复位信号可以是所述触发信号。
图10是示意表示图9的MCP型存储器***的一个封装例子的截面图。
图10中，在封装基体41上，在其上表面和下表面上，分别形成布线图案42，通过通孔布线43，连接其中的一些布线图案42。在封装基体41的下表面上，形成外部连接端子(例如，球栅阵列)44。本实施例中，以布线图案42的一部分的形式，形成前面提及的包括本地地址总线311，本地数据总线312和本地控制总线313的内部总线31(图9)。借助粘结剂45和隔离物46，多个LSI芯片堆叠在封装基体41上。本实施例中，一种以上类型的存储器LSI 11A、LSI 12A和LSI 13A，以及控制LSI 15A包括在多个LSI中。借助键合引线47，通过相应的焊点，存储器LSI 11A、LSI 12A和LSI 13A，及控制LSI15A与封装基体的上表面上的布线图案42连接，并用树脂48密封。根据这种结构，构成整体尺寸小并且薄的具有叠层结构的多芯片封装型存储器***30A(堆叠MCP)。
在***起动时，在控制LSI 15A的控制下，具有上述结构的图9的计算机***读取事先保存在存储器LSI(NAND型快速存储器)11A中的***起动程序，并把***起动程序传送给并写入存储器LSI(SRAM)12A中。此时，在***起动程序正被读出存储器LSI(NAND型快速存储器)11A的时候，当以和计时规范对应的循环时间，向存储器LSI(SRAM)12A提供写入地址的同时，***起动程序被写入存储器LSI(SRAM)12A中。
这种情况下，不进行其中把传送数据从MCP型存储器***30A内部的存储区取到MCP型存储器***30A外部的存储区上，并再次把传送数据写入位于MCP型存储器***30A内部的RAM中的操作，而是直接在MCP型存储器***30A内进行这种操作，于是，能够以极高的速度实现数据传送。另外，由于直接在MCP型存储器***30的内部，进行数据传送，而不考虑***起动程序保存在最初随机存取缓慢的存储器LSI(NAND型快速存储器)中的事实，因此不会发生其中***起动程序被连续读出并被传送给存储器LSI(SRAM)12A的操作的速度被降低的问题。
在如上所述，把程序文件保存在***起动时，随机存取快速的存储器LSI(SRAM)12A中之后，从存储器LSI(SRAM)12A读出程序代码，并执行程序。因此，由于存储器LSI(SRAM)12A可被用作高速缓冲存储器(除非***电源被关闭)，并且能够实现高速操作，因此这是便利的。
如上所述，在本实施例中，使用位成本方面有利的存储器LSI(NAND型快速存储器)11A，并且***起动程序被保存在存储器LSI(NAND型快速存储器)11A中。于是，不需要把***起动程序保存在惯常使用的位成本较高的NOR型快速存储器中。由于即使不使用保存***起动程序的NOR型快速存储器也已足够，因此显著降低位成本。此外，通过把多个存储器LSI 11A、12A和13A，以及控制LSI15A的芯片封装在MCP型存储器***30A中，因此可使封装体积变小，这大大有助于整个计算机***的小型化，从而可用作诸如便携式电话机之类小型设备中的组件。注意，当代替NAND型快速存储器，使用AND型快速存储器或多值NOR型快速存储器作为存储器LSI11A时，能够获得和使用NAND型快速存储器相同的效果。
此外，在使用如上所述的MCP型存储器***30A的计算机***中，在***起动时，通过利用把数据从NAND型快速存储器LSI 11A复制到SRAM LSI 12的功能，不仅在***起动时，而且在一般操作时，都能够在MCP型存储器***30A内部的地址范围上，执行把数据从NAND型快速存储器复制到SRAM。此外，可向MCP型存储器***30A的控制电路单元，提供执行MCP型存储器***30A中的存储器LSI之间的数据传送操作的功能。
由于如上配置的MCP型存储器***，和常规的直接存储器存取(直接存储器存取；DMA)相比，***效率被显著提高的操作成为可能。即，在常规DMA操作中，不存在关于CPU的负载。但是，由于通过***总线20进行存储器之间的数据写入/读取，在DMA的执行过程中，***总线20被占用。与之相反，就利用根据本实施例的MCP型存储器***30A的计算机***中的DMA操作来说，由于可通过内部总线31执行数据复制操作，因此无需使用***总线20。
(和根据第五实施例的存储器***的信号引脚规范相关的具体例子)
图11是表示与根据本发明的第五实施例的MCP型存储器***的信号引脚规范相关的具体例子的方框图。
该MCP型存储器***30Aa包括存储器LSI(NAND型快速存储器)11A，存储器LSI(SRAM)12A和存储器LSI(ROM)13A，并包括作为控制LSI 15A的控制 & 数据缓冲器。
存储器LSI 11A、12A和13A及控制LSI 15A通过本地地址总线311，本地数据总线312和本地控制信号总线313相互连接。对应于各个LSI 11A、12A、13A和15A，第一地址总线门(地址控制)51被***从本地地址总线311分叉的地址总线支路中。第二地址总线门(地址控制)53被***本地地址总线311和外部地址总线之间。此外，对应于各个LSI 11A、12A、13A和15A，第一数据总线门(I/O控制，即，输入/输出控制电路)52被***从本地数据总线312分叉的数据总线支路中。另外，第二数据总线门(I/O控制)54被***本地数据总线312和外部数据总线之间。
在上述结构中，各个地址总线门51和53，及各个数据总线门52和54由在控制LSI 15A中的控制电路产生的控制信号控制打开和关闭，从而如上所述的控制LSI 15A的控制是可能的。
(第六实施例)
图12示意表示根据本发明第六实施例的MCP型存储器***30B。
虽然在根据第五实施例的MCP型存储器***30A中，控制电路单元被安装在控制LSI 15A中，不过在这种MCP型存储器***30B中，控制电路单元被安装在存储器LSI(NAND型快速存储器)11B中。这种情况下，它可被配置成以致NAND型快速存储器LSI 11B自己检测打开电源的时间，并启动控制电路单元。注意，代替安装在存储器LSI(NAND型快速存储器)11B中，控制电路单元可被安装在存储器LSI(SRAM)12B中。
图13是示意表示具有叠层结构的MCP型存储器***的截面图，所述叠层结构是图12的MCP型存储器***30B的一个封装例子。
这种MCP型存储器***30B与根据上面参考图10说明的第五实施例的MCP型存储器***30A的不同之处在于没有设置控制LSI15A，LSI 11A、12A和13A被改变成LSI 11B、12B和13B。和根据图10中所示的第五实施例的MCP型存储器***30A相同的部分用相同的附图标记表示，并省略对它们的说明。
(第七实施例)
在上面参考图9说明的第五实施例中，说明了其中通过MCP型存储器***30A中的各个存储器LSI 11A、12A和13A具有的特殊接口规范(I/O数据信号引脚，地址信号引脚，和控制信号引脚及控制方法)，执行访问操作的例子。
但是，在存储器LSI(NAND型快速存储器)11A的I/O接口规范和存储器LSI(SRAM)12A的I/O接口规范彼此不同的情况下，难以通过内部总线31连接存储器LSI(NAND型快速存储器)11A和存储器LSI(SRAM)12A，并通过控制存储器LSI的相应控制信号引脚，在从存储器LSI(NAND型快速存储器)11A读取数据的时候，直接把数据写入存储器LSI(SRAM)12A。
另外，在计算机***中，与其通过MCP型存储器***30A中的各个存储器LSI 11A、12A和13A具有的接口规范访问各个存储器LSI11A、12A和13A，如果能够通过MCP型存储器***30A具有的公共I/O数据信号引脚，地址信号引脚，和控制信号引脚，访问各个存储器LSI 11A、12A和13A，那么更易于构成该计算机***。这种情况下，MCP型存储器***中的控制LSI 15必定需要把从存储器***外部接收的指令转换成MCP型存储器***30A中的各个存储器LSI11A、12A和13A具有的接口规范，并根据各个存储器LSI 11A、12A和13A的类型，访问各个存储器LSI 11A、12A和13A的控制功能。
根据第七实施例的MCP型存储器***具有基本上与图9中所示的MCP型存储器***30A相同的结构。但是，控制LSI 15A具有通过MCP型存储器***共有的标准接口规范，访问一种类型以上的存储器LSI 11A、12A和13A中的一个存储器LSI，并执行读、写和擦除操作中的某一预定操作的功能。即，除了如上所述，在***起动时，把程序文件从LSI(NAND型快速存储器)11A传送给存储器LSI(SRAM)12A的传送控制之外，控制LSI 15A的控制电路单元还执行访问控制，其中通过MCP型存储器***共有的标准接口规范，分别访问存储器LSI 11A、12A和13A，并执行读、写和擦除操作中的某一预定操作(换句话说，吸收各个存储器LSI 11A、12A和13A的I/O接口之间的差异的功能)。
根据如上所述的控制LSI 15A的控制电路单元，借助存储器***共有的包括计时规范等的接口规范，可在存储器***内执行存储器LSI之间的数据传送。即，当控制LSI 15A从封装外部，收到在存储器***中的数据传送的指令，和所需指示时，从一种类型以上的存储器LSI 11A、12A和13A中的第一随机读取存储器LSI的开始地址直到终止地址的连续地址上的数据可被读出，读出的数据可被写入从第二随机写入存储器LSI的开始地址直到终止地址的连续地址上的存储器单元中。换句话说，除了存储器***中存储器LSI间的数据传送的指令之外，传送起始存储器，传送起始存储器的读取开始地址，传送起始存储器的读取终止地址，传送目的地存储器，传送目的地存储器的写入起始地址，和传送目的地存储器的写入终止地址被指定，从而执行存储器***中的存储器LSI间的数据传送操作，而不管可读传送起始存储器和可写传送目的地存储器是什么类型。
注意代替被安装在控制LSI 15A中，上述控制电路可被安装在存储器LSI(SRAM)12A或LSI(NAND型快速存储器)11A中。
(与根据第八实施例的信号引脚规范相关的具体例子)
在目前的情况下，由于各种存储器LSI的接口规范未被统一，并且特定的规范分别适用于不同的存储器LSI，因此可能存在不能或难以通过为MCP型存储器***中的所有存储器LSI共有的标准I/O数据信号引脚和地址信号引脚，实现信号输入/输出的情况。
这种情况下，如图14中所示，最好设置专用于从存储器***外部直接访问某一特定存储器LSI，例如存储器LSI(NAND型快速存储器)11A的I/O数据信号引脚，作为信号接口。由于提供了具有灵活性的这种结构，能够配置甚至包括不能按照公共接口规范控制的存储器LSI的MCP型存储器***。
图14是表示与根据本发明第八实施例的MCP型存储器***30Ab的信号引脚规范相关的具体例子的方框图。
图14中所示的MCP型存储器***30Ab在下述几点，不同于与图11中所示的，根据第五实施例的MCP型存储器***30Aa的信号引脚规范相关的具体例子。
(1)作为封装的内部总线31，增加了在存储器LSI(NAND型快速存储器)11A和存储器***外部之间传送和接收数据的本地数据子总线314，本地数据子总线314与本地数据总线312连接。
(2)通过存储器LSI(NAND型快速存储器)11A具有的接口，存储器LSI(NAND型快速存储器)11A能够实现直接从封装外部的访问操作(本实施例中的读取)，并且通过上述本地数据子总线314，存储器LSI(NAND型快速存储器)11A能够向存储器***外部传送数据，并接收来自存储器***外部的数据。
(3)为了能够从存储器***外部访问存储器LSI(NAND型快速存储器)11A，在本地数据总线312和本地数据子总线314之间***第三数据总线门(I/O控制)55。第三数据总线门55由在控制LSI15Ab中的控制电路产生的控制信号控制打开和关闭。
(4)控制LSI 15Ab具有通过存储器***共有的标准接口规范，对除存储器LSI(NAND型快速存储器)11A之外的存储器LSI 12A和13A执行预定的访问操作的功能。
(第九实施例)
目前的标准NAND型快速存储器通过使用8个I/O引脚作为外部接口，按照时分方式输入和输出地址信息，写入数据信息，和读取数据信息。此外，由于在NAND型快速存储器的读取数据中，通常包括奇偶校验位，因此输出给存储器***外部的输出数据不能被原样使用，除非对输出数据应用误差检验与校正(ECC)处理，否则不能获得正确的数据。从而，在一般的NAND型快速存储器***中，NAND型快速存储器与具有ECC处理程序的处理器连接。或者，借助具有对来自NAND型快速存储器的输出进行ECC处理的功能的输入/输出控制LSI，NAND型快速存储器被安装在***中。
在根据本发明第九实施例的MCP型存储器***中，除了如上所述在***起动时，把程序文件从NAND型快速存储器转移到RAM的功能之外，还向参考图9，根据第五实施例的MCP型存储器***30A的控制电路单元提供对来自NAND型快速存储器的输出数据进行ECC处理的功能。注意，上述控制电路单元可安装在SRAM或NAND型快速存储器中。
在使用这种MCP型存储器***作为外部存储器的计算机***中，按照和根据第五实施例的MCP型存储器***30A相同的方式，在***起动时，可把程序文件从NAND型快速存储器传送到RAM，此外，可对来自NAND型快速存储器的输出数据进行ECC处理。
(第十实施例)
作为最新的NAND型快速存储器，已提出了具有引导块读取功能的NAND型快速存储器。打开电源时，这种NAND型快速存储器自动读出NAND型快速存储器中，称为引导块的特定块中的数据，同时由于与被保持的标准NAND型快速存储器相同的接口的缘故，保持可交换性。对引导块的读取数据，在NAND型快速存储器中完成ECC处理。此外，仅仅通过切换操作控制信号(反复对控制信号施加高电平/低电平)(Ready Enable)，就能从8个I/O线路，顺序输出引导块中的数据。
在根据本发明第十实施例的MCP型存储器***中，相对于参考图9，根据第五实施例的MCP型存储器***30A，(1)具有上面描述的引导块读取功能的NAND型快速存储器被用作存储器LSI(NAND型快速存储器)11A，(2)控制电路单元被改变，以便具有从存储器LSI(NAND型快速存储器)11A中的引导块读出***起动程序，并在***起动时，通过内部总线31，把***起动程序传送给并写入存储器LSI(SRAM)12A的功能。
在利用这种MCP型存储器***作为外部存储器的计算机***中，按照和根据第五实施例的MCP型存储器***30A相同的方式，在***起动时，程序文件可从存储器LSI(NAND型快速存储器)11A被传送给存储器LSI(SRAM)12A。
在上述第五到第十实施例的MCP型存储器***中，***起动程序事先保存在NAND型快速存储器中，***起动程序从上述快速存储器被传送给RAM。但是，代替保存在NAND型快速存储器中，***起动程序也可保存在AND型快速存储器或多值NOR型快速存储器中。此外，根据需要，NOR型快速存储器可被封装在同一MCP中。

Claims (16)

1、一种多芯片封装型存储器***，其特征在于包括：
每个均具有存储器单元的多种类型的存储器集成电路(11、12、13)，所述多种类型的存储器集成电路设置在封装在具有包括本地数据总线(312)、本地地址总线(311)和本地控制总线(313)的内部总线(31)的封装(30)中的存储器***中，并且共同与内部总线连接，从封装外部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作，和/或在封装内访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作；和
设置于封装在封装(30)中的存储器***中的控制集成电路(15)，当从封装外部收到存储器***内数据传送的指令时，控制将在存储器***内执行的数据传送的执行，以致位于从多种类型的存储器集成电路(11、12、13)中的第一可读存储器集成电路的开始地址直到该第一可读存储器集成电路的终止地址的连续地址的存储器单元的数据被读出，读出的数据被写入位于从多种类型的存储器集成电路中的第二可写存储器集成电路的开始地址直到该第二可写存储器集成电路终止地址的连续地址的存储器单元中。
2、按照权利要求1所述的多芯片封装存储器***，其特征在于：
封装(30b)还包括与存储器***内的本地数据总线(312)连接的本地数据子总线(314)，以便在多种类型的存储器集成电路中的任意存储器集成电路和存储器***外部之间传送数据，
通过任意存储器集成电路具有的接口规范，直接从封装外部访问存储器集成电路(11、12、13)中的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作，所述任意存储器集成电路通过本地数据子总线，执行任意存储器集成电路和存储器***外部之间的数据传送，和
控制集成电路(15)通过存储器***共有的标准接口规范，访问存储器集成电路中除所述任意存储器集成电路之外的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作。
3、按照权利要求1所述的多芯片封装型存储器***，其特征在于：
封装(30c)还包括与存储器***内的本地数据总线(312)连接的本地数据子总线(314)，以便在多种类型的存储器集成电路中的任意存储器集成电路和存储器***外部之间传送数据，
封装(30c)还包括与存储器***内的本地地址总线(311)连接的本地地址子总线(315)，以便从存储器***外部接收要输入到所述任意存储器集成电路的地址数据，
通过任意存储器集成电路具有的接口规范，直接从封装外部访问存储器集成电路(11、12、13)中的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作，当所述任意存储器集成电路通过本地地址子总线，从存储器***外部接收地址数据时，所述任意存储器集成电路通过本地数据子总线，执行任意存储器集成电路和存储器***外部之间的数据传送，和
控制集成电路(15)通过存储器***共有的标准接口规范，访问存储器集成电路中除所述任意存储器集成电路之外的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作。
4、按照权利要求1所述的多芯片封装型存储器***，其特征在于控制集成电路(15)根据数据传送指令关于传送起始存储器，传送起始存储器的读取开始地址，传送起始存储器的读取终止地址，传送目的地存储器，传送目的地存储器的写入开始地址，和传送目的地存储器的写入终止地址的指定，通过存储器***共有的标准规范，控制将在存储器***内的存储器集成电路之间执行的数据传送的执行。
5、按照权利要求4所述的多芯片封装型存储器***，其特征在于：
封装还包括与存储器***内的本地数据总线(312)连接的本地数据子总线(314)，以便在多种类型的存储器集成电路中的任意存储器集成电路和存储器***外部之间传送数据，
通过任意存储器集成电路具有的接口规范，直接从封装外部访问存储器集成电路(11、12、13)中的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作，并且所述任意存储器集成电路通过本地数据子总线，执行任意存储器集成电路和存储器***外部之间的数据传送，和
控制集成电路(15)通过存储器***共有的标准接口规范，访问存储器集成电路中除所述任意存储器集成电路之外的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作。
6、按照权利要求4所述的多芯片封装型存储器***，其特征在于：
封装还包括与存储器***内的本地数据总线(312)连接的本地数据子总线(314)，以便在多种类型的存储器集成电路中的任意存储器集成电路和存储器***外部之间传送数据，
封装还包括与存储器***内的本地地址总线(311)连接的本地地址子总线(315)，以便从存储器***外部接收要输入到所述任意存储器集成电路的地址数据，
通过任意存储器集成电路具有的接口规范，直接从封装外部访问存储器集成电路(11、12、13)中的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作，并且当所述任意存储器集成电路通过本地地址子总线，从存储器***外部接收地址数据时，所述任意存储器集成电路通过本地数据子总线，执行任意存储器集成电路和存储器***外部之间的数据传送，和
控制集成电路(15)通过存储器***共有的标准接口规范，访问存储器集成电路中除所述任意存储器集成电路之外的任意存储器集成电路，从而执行读、写和擦除操作中的某一预定操作。
7、按照权利要求1所述的多芯片封装型存储器***，其特征在于控制集成电路的控制电路具有专用于NAND型快速存储器的、校正NAND型快速存储器的误差的输入/输出控制功能。
8、一种计算机***，其特征在于包括：
多芯片封装型存储器***(30)，所述多芯片封装型存储器***包括每个均具有存储器单元的多种类型的存储器集成电路(11、12、13)，所述多种类型的存储器集成电路设置在封装在具有包括本地数据总线(312)、本地地址总线(311)和本地控制总线(313)的内部总线(31)的封装中的存储器***中，并且共同与内部总线(31)连接，从封装外部访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作，和/或在封装内访问所述多种类型的存储器集成电路，以便实现读、写和擦除操作中的某一预定操作；和设置于封装在封装中的存储器***(30)中的控制集成电路(15)，当从封装外部收到存储器***内数据传送的指令时，控制将在存储器***内执行的数据传送的执行，以致位于从多种类型的存储器集成电路中的第一可读存储器集成电路的开始地址直到该第一可读存储器集成电路的终止地址的连续地址的存储器单元的数据被读出，读出的数据被写入位于从多种类型的存储器集成电路中的第二可写存储器集成电路的开始地址直到该第二可写存储器集成电路的终止地址的连续地址的存储器单元中；
与多芯片封装型存储器***(30)连接的***总线(20)；和
配置为通过***总线，向多芯片封装型存储器***的控制集成电路，提供存储器***内的数据传送的指令的中央处理器(21)。
9、一种多芯片封装型存储器***，包括：
封装在封装(30A)中的一个非易失性存储器集成电路(11A)和一个易失性存储器集成电路(12A)，所述非易失性存储器集成电路(11A)包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存***起动程序，易失性存储器集成电路(12A)具有高于非易失性存储器集成电路的随机存取操作速度；
形成于封装中，并且包括共同与非易失性存储器集成电路和易失性存储器集成电路连接的地址总线和数据总线的内部总线(31)；和
控制数据传送，以致在***起动时，从非易失性存储器集成电路读出***起动程序，并且读出的数据通过数据总线，被传送给并被写入易失性存储器集成电路中的控制电路单元(15A)。
10、按照权利要求9所述的多芯片封装型存储器***，其特征在于：
控制电路单元(15A)包括控制电路(151A)和数据缓冲器(152A)，控制电路控制数据传送，以致在***起动时，从非易失性存储器集成电路读出***起动程序，读出的数据通过数据缓冲器被写入易失性存储器集成电路。
11、按照权利要求9所述的多芯片封装型存储器***，其特征在于控制电路单元(15A)内置于非易失性存储器集成电路或易失性存储器集成电路中。
12、按照权利要求9所述的多芯片封装型存储器***，其特征在于控制电路单元(15A)内置于除非易失性存储器集成电路和易失性存储器集成电路之外的集成电路中，并且控制电路单元(15A)封装在封装中，并与内部总线连接。
13、按照权利要求11所述的多芯片封装型存储器***，其特征在于当从封装外部收到存储器***内数据传送的指令时，控制电路单元控制将在存储器***内执行的数据传送的执行，以致位于从非易失性存储器集成电路的开始地址直到终止地址的连续地址的存储器单元的数据被读出，并且读出的数据被写入位于从易失性存储器集成电路的开始地址直到终止地址的连续地址的存储器单元中。
14、按照权利要求12所述的多芯片封装型存储器***，其特征在于当从封装外部收到存储器***内数据传送的指令时，控制电路单元控制将在存储器***内执行的数据传送的执行，以致位于从非易失性存储器集成电路的开始地址直到终止地址的连续地址的存储器单元的数据被读出，并且读出的数据被写入位于从易失性存储器集成电路的开始地址直到终止地址的连续地址的存储器单元中。
15、一种计算机***，其特征在于包括：
多芯片封装型存储器***(30B)，所述多芯片封装型存储器***包括封装在封装中的一个非易失性存储器集成电路(11B)和一个易失性存储器集成电路(12B)，所述封装具有包括地址总线和数据总线的内部总线，其中非易失性存储器集成电路(11B)包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存起动程序，易失性存储器集成电路(12B)具有高于非易失性存储器集成电路的随机存取操作速度；和内置于非易失性存储器集成电路(11B)或易失性存储器集成电路(12B)中，并控制数据传送，以致在***起动时，从非易失性存储器集成电路读出起动程序，并且读出的数据通过数据总线被传送给并被写入易失性存储器集成电路中的控制电路单元；
与多芯片封装型存储器***连接的***总线(20)；和
通过***总线与作为外部存储器的多芯片封装型存储器***的控制集成电路连接，并借助控制电路单元控制已被写入非易失性存储器集成电路中的起动程序的数据传送的中央处理器(21)。
16、一种计算机***，其特征在于包括：
多芯片封装型存储器***(30A)，所述多芯片封装型存储器***包括封装在封装中的一个非易失性存储器集成电路(11A)和一个易失性存储器集成电路(12A)，所述封装具有包括地址总线和数据总线的内部总线，其中非易失性存储器集成电路包括除NOR型快速存储器之外的电可擦/可重写快速存储器，并被配置成保存起动程序，易失性存储器集成电路具有高于非易失性存储器集成电路的随机存取操作速度；和内置于不同于非易失性存储器集成电路和易失性存储器集成电路的集成电路中，并封装在封装中，且与内部总线连接的控制电路单元(151A)；
与多芯片封装型存储器***连接的***总线(20)；和
通过***总线与作为外部存储器的多芯片封装型存储器***的控制集成电路连接，并借助控制电路单元控制已被写入非易失性存储器集成电路中的起动程序的数据传送的中央处理器(21)。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226765A (zh) * 2006-11-21 2008-07-23 三星电子株式会社 多芯片封装快闪存储器器件以及从中读取状态数据的方法
CN104317750A (zh) * 2014-10-23 2015-01-28 山西达鑫核科技有限公司 一种可自主堆叠连接的存储介质结构
CN108509363A (zh) * 2018-03-21 2018-09-07 上海西莓电子科技有限责任公司 一种基于开放***总线扩展功能的芯片架构
CN111177065A (zh) * 2018-11-12 2020-05-19 深圳市中兴微电子技术有限公司 一种多芯片互联方法和装置
CN116955241A (zh) * 2023-09-21 2023-10-27 杭州智灵瞳人工智能有限公司 兼容多类型存储介质的存储芯片

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101236464B1 (ko) 2004-01-30 2013-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR100695890B1 (ko) * 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
JP4955990B2 (ja) * 2005-12-14 2012-06-20 株式会社東芝 不揮発性半導体記憶装置
WO2007138991A1 (en) * 2006-05-25 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7898880B2 (en) * 2006-09-12 2011-03-01 Mtekvision Co., Ltd. Dual port memory device, memory device and method of operating the dual port memory device
KR100843280B1 (ko) * 2006-12-07 2008-07-04 삼성전자주식회사 메모리 시스템 및 그것의 데이터 전송 방법
WO2008074185A1 (en) * 2006-12-19 2008-06-26 Intel Corporation Integrated circuit package and its manufacturing method, memory system
US7724568B2 (en) * 2008-02-29 2010-05-25 Silicon Storage Technology, Inc. Memory device having read cache
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
CN103389963B (zh) * 2012-05-09 2016-08-31 北京兆易创新科技股份有限公司 一种嵌入式***控制器
JP5692179B2 (ja) * 2012-07-24 2015-04-01 カシオ計算機株式会社 システムｌｓｉ及びプログラム消去方法
CN104598402B (zh) * 2014-12-30 2017-11-10 北京兆易创新科技股份有限公司 一种闪存控制器和闪存控制器的控制方法
US9952784B2 (en) * 2015-03-11 2018-04-24 Sandisk Technologies Llc Multichip dual write
KR20170132483A (ko) * 2016-05-24 2017-12-04 삼성전자주식회사 메모리 장치의 구동 방법
JP6815277B2 (ja) 2017-05-24 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
US11542152B2 (en) * 2019-07-29 2023-01-03 Stmicroelectronics, Inc. Semiconductor package with flexible interconnect
CN114615425B (zh) * 2020-12-21 2024-04-16 深圳市瑞立视多媒体科技有限公司 双目usb相机的控制方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3981415A (en) * 1975-10-29 1976-09-21 E. I. Du Pont De Nemours And Company Dispenser with expansible member and contracting fabric
US4482516A (en) * 1982-09-10 1984-11-13 W. L. Gore & Associates, Inc. Process for producing a high strength porous polytetrafluoroethylene product having a coarse microstructure
US4834755A (en) * 1983-04-04 1989-05-30 Pfizer Hospital Products Group, Inc. Triaxially-braided fabric prosthesis
JPS604410A (ja) * 1983-06-22 1985-01-10 Mitsubishi Electric Corp 自動車用空気調和装置
US4637396A (en) * 1984-10-26 1987-01-20 Cook, Incorporated Balloon catheter
US4704130A (en) * 1985-10-18 1987-11-03 Mitral Medical, International, Inc. Biocompatible microporous polymeric materials and methods of making same
JPS6414655A (en) * 1987-07-08 1989-01-18 Fujitsu Ltd Data transfer device
US6015430A (en) * 1987-12-08 2000-01-18 Wall; William H. Expandable stent having a fabric liner
US5207700A (en) * 1988-08-08 1993-05-04 Scimed Life Systems, Inc. Polyimide balloon catheter and method of forming a balloon therefor
US4952357A (en) * 1988-08-08 1990-08-28 Scimed Life Systems, Inc. Method of making a polyimide balloon catheter
JPH02224048A (ja) * 1988-11-22 1990-09-06 Nec Corp 情報処理装置
JP2545981B2 (ja) * 1989-05-09 1996-10-23 東レ株式会社 バルーン付カテーテル
US5042985A (en) * 1989-05-11 1991-08-27 Advanced Cardiovascular Systems, Inc. Dilatation catheter suitable for peripheral arteries
CA2020958C (en) * 1989-07-11 2005-01-11 Daniel L. Kacian Nucleic acid sequence amplification methods
US5290306A (en) * 1989-11-29 1994-03-01 Cordis Corporation Puncture resistant balloon catheter
US4998421A (en) * 1990-06-28 1991-03-12 E. I. Du Pont De Nemours And Company Process for elastic stitchbonded fabric
CA2094597C (en) * 1990-11-09 2003-12-16 Ronald Sahatjian Balloon for medical catheter
JPH04367957A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp マイクロコンピュータ
JPH05192408A (ja) * 1991-09-06 1993-08-03 C R Bard Inc 膨張バルーン製造方法
US5270088A (en) * 1992-03-18 1993-12-14 Minnesota Mining And Manufacturing Company Graphic package incorporating a dual function separating layer
JP2985496B2 (ja) * 1992-03-31 1999-11-29 日本電気株式会社 Ｄｍａ転送方式
JPH05299616A (ja) 1992-04-16 1993-11-12 Hitachi Ltd 半導体記憶装置
US5540711A (en) * 1992-06-02 1996-07-30 General Surgical Innovations, Inc. Apparatus and method for developing an anatomic space for laparoscopic procedures with laparoscopic visualization
JP3172262B2 (ja) 1992-06-23 2001-06-04 三洋電機株式会社 電子機器
AU8012394A (en) * 1993-10-01 1995-05-01 Emory University Self-expanding intraluminal composite prosthesis
DE69433627T2 (de) * 1994-01-06 2005-02-03 Scimed Life Systems, Inc., Maple Grove Ballonkatheter mit thermoplastischem polyimide-ballon
US5505719A (en) * 1994-06-30 1996-04-09 Mcneil-Ppc, Inc. Multilayered absorbent structures
US5470314A (en) * 1994-07-22 1995-11-28 Walinsky; Paul Perfusion balloon catheter with differential compliance
US5554120A (en) * 1994-07-25 1996-09-10 Advanced Cardiovascular Systems, Inc. Polymer blends for use in making medical devices including catheters and balloons for dilatation catheters
US5549552A (en) * 1995-03-02 1996-08-27 Scimed Life Systems, Inc. Balloon dilation catheter with improved pushability, trackability and crossability
NL1000106C2 (nl) * 1995-04-10 1996-10-11 Cordis Europ Balloncatheter met gelobde ballon en werkwijze voor het vervaardigen daarvan.
US5647848A (en) * 1995-06-07 1997-07-15 Meadox Medicals, Inc. High strength low compliance composite balloon for balloon catheters
US5752934A (en) * 1995-09-18 1998-05-19 W. L. Gore & Associates, Inc. Balloon catheter device
US6746425B1 (en) * 1996-06-14 2004-06-08 Futuremed Interventional Medical balloon
US6186978B1 (en) * 1996-08-07 2001-02-13 Target Therapeutics, Inc. Braid reinforced infusion catheter with inflatable membrane
US6306154B1 (en) * 1997-06-18 2001-10-23 Bhk Holding Hemostatic system for body cavities
US5938697A (en) * 1998-03-04 1999-08-17 Scimed Life Systems, Inc. Stent having variable properties
US6706051B2 (en) * 1998-04-08 2004-03-16 Bhk Holding, Ltd. Hemostatic system for body cavities
US7018392B2 (en) * 1998-04-08 2006-03-28 Arthrocare Corporation Hemostatic system for body cavities
JPH11353229A (ja) 1998-06-05 1999-12-24 Canon Inc メモリ制御装置およびメモリ制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体
US6374141B1 (en) * 1999-10-08 2002-04-16 Microhelix, Inc. Multi-lead bioelectrical stimulus cable
KR100383774B1 (ko) * 2000-01-26 2003-05-12 삼성전자주식회사 공통 인터페이스 방식의 메모리 장치들을 구비한 시스템
JP3422308B2 (ja) 2000-03-02 2003-06-30 日本電気株式会社 データ処理装置
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6721840B1 (en) * 2000-08-18 2004-04-13 Triscend Corporation Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory
GB0030794D0 (en) * 2000-12-16 2001-01-31 Hudson John O Medical device and use thereof
US20020161388A1 (en) * 2001-02-27 2002-10-31 Samuels Sam L. Elastomeric balloon support fabric
JP4722305B2 (ja) * 2001-02-27 2011-07-13 富士通セミコンダクター株式会社 メモリシステム
GB0123422D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Improved memory controller
JP3864092B2 (ja) * 2002-01-10 2006-12-27 東京瓦斯株式会社 難燃性物質分解バーナ
US20050123701A1 (en) * 2003-12-03 2005-06-09 Ingram James E.Jr. Elongated structural member having a plastic sleeve and a filler composite material

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101226765A (zh) * 2006-11-21 2008-07-23 三星电子株式会社 多芯片封装快闪存储器器件以及从中读取状态数据的方法
CN104317750A (zh) * 2014-10-23 2015-01-28 山西达鑫核科技有限公司 一种可自主堆叠连接的存储介质结构
CN108509363A (zh) * 2018-03-21 2018-09-07 上海西莓电子科技有限责任公司 一种基于开放***总线扩展功能的芯片架构
CN111177065A (zh) * 2018-11-12 2020-05-19 深圳市中兴微电子技术有限公司 一种多芯片互联方法和装置
CN116955241A (zh) * 2023-09-21 2023-10-27 杭州智灵瞳人工智能有限公司 兼容多类型存储介质的存储芯片
CN116955241B (zh) * 2023-09-21 2024-01-05 杭州智灵瞳人工智能有限公司 兼容多类型存储介质的存储芯片

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