CN1248335A

CN1248335A - 闪速存储器***

Info

Publication number: CN1248335A
Application number: CN98802740A
Authority: CN
Inventors: 柿沼裕二; 北川浩也; 嶌田辉男
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1997-12-22
Filing date: 1998-12-08
Publication date: 2000-03-22
Anticipated expiration: 2018-12-08
Also published as: CN1249586C; US6591329B1; JP4251379B1; WO1999032977A1

Abstract

本发明的闪速存储器***具有管理主计算机与闪速存储器的数据传送的存储器管理器,上述存储器管理器把能够从主计算机访问闪速存储器的逻辑地址与作为闪速存储器的实际地址的物理地址相互进行交换,而且作为代码在上述闪速存储器中保存有内部信息的变化,在复位以后根据上述代码的信息把内部状态复原为复位前的状态。由此,能够实现可以减小写入/读出时间的延迟,可以比较简单地进行写入动作,可以以高速进行动作,可以适宜地进行不良扇区和不良比特等的管理的闪速存储器***。

Description

闪速存储器***

技术领域

本发明涉及非易失性存储器的闪速存储器，更详细地讲涉及具有用于适当地管理闪速存储器的管理***的闪速存储器***。

技术背景

作为计算机***使用的存储媒体，当前正在使用硬盘，软盘等磁记录媒体。其中大容量而且可以高速动作的硬盘由于能够存储大量的数据因而位于***的中心记录媒体的位置。

然而，硬盘的制作工艺复杂，难以谋求小型，轻量化和低成本化，为了使结构部分进行工作需要比较大的消耗功率，特别是在便携设备等的应用方面存在问题。

作为硬盘以外的存储媒体，已知作为非易失性的存储元件的闪速存储器。闪速存储器不需要用于维持存储的电源，能够小型，轻量化。

闪速存储器其构造上访问次数具有10¹⁰左右的有限的物理寿命。因而，为了长期间比较安全地稳定地使用闪速存储器，需要检测寿命完结的存储元件和发生了不良的位置，回避这些元件和位置，保存数据。进而，在闪速存储器的情况下，在已经存储着数据的位置不能够上写新的数据。从而，在要存储新的数据的情况下，要清除暂时存储的内容后写入数据。然而，可消除单位不是以一个个的存储单元(比特)单位，而是例如以4k字节和8K字节这样的块单位进行。因此，通常需要从消除块暂时使要改写的数据以外的部分避开以后，消除数据，然后再次加入新的数据进行写入。

在特开平2-292798号公报中，记述着以提高向闪速存储器的写入/读出速度和管理不良单元等为目的的闪速EEprom***。这里记录着的闪速EEprom***通过采用超高速缓冲存储器谋求提高访问时间。然而，依赖于超高速缓冲存储器的访问时间的缩短其自身具有界限，因而为了进一步提高对闪速存储器的写入/读出速度，需要使闪速存储器***总体的动作速度提高。

另外，在上述公报中为了管理不良单元等，使得在冗余部分中具有ECC等的信息和交换比特，交换扇区的信息等，仅用该冗余部分的信息进行不良扇区等的管理。然而，由于仅用冗余部分进行不良扇区等的管理，因此必须加大该冗余部分的存储容量，压缩存储实际数据的区域。进而，在该***中由于仅用冗余部分进行不良扇区等的管理，因此在实际数据的读出之前，要读出上述冗余数据，进行存储在存储器内的数据的是否适宜的判断以及修复等，因而成为大幅度延迟访问时间的原因。

闪速存储器***虽然是非易失性存储器，但是在开启电源时和复位时，其控制器为了把握闪速存储器的内容和状态，需要读出闪速存储器的内容特别是上述冗余数据。然而，如上所述，闪速存储器的读出速度由于比通常的RAM等缓慢，因此为了把握所有的数据需要很长的时间，其结果，成为上升缓慢的***。

这种上升的延迟，例如对于数字照相机等那样需要从开启电源后立即成为能够使用的状态的***来讲是致命的问题，因此希望能够更高速地上升的闪速存储器***。

发明的公开

本发明的目的在于实现能够加速开启电源时和复位后的上升速度，减少写入/读出时间的延迟，能够比较简单地进行写入动作，能够进行高速动作，能够适宜地进行不良扇区和不良比特等的管理的闪速存储器***。

本发明者们反复进行了提高向闪速存储器的写入/读出速度的研究，其结果，提出了地址变换表。形成在S-RAM等能够高速访问的存储媒体上的地址变换表把从主计算机一侧指定的逻辑地址和作为闪速存储器的实际地址的物理地址之间建立关系，将它们相互进行变换。

该地址变换表还规定在每个作为闪速存储器的最小消除单位的块中，上述地址分别处理为逻辑块地址，物理块地址。这样，通过在每个对应于最小消除单位的块进行地址变换，使得写入动作中的闪速存储器的管理特别容易，能够高速地进行写入动作。

另外，上述逻辑地址的区域和物理地址的区域大小不同，把逻辑地址的区域设定为小于物理地址的区域。通过这样设定，能够把两者之差的区域灵活地利用为预备区域。即，把该预备区域作为使用待机状态的队列(Queue)，与不良块进行交换，或者在写入动作时替代为写入了数据的区域。由此能够进一步提高动作速度。

进而，在上述地址变换表的基础上，作为表示闪速存储器上各物理块的状态的数据，还设置至少具有表示其块是否良好，有无不良扇区以及是否正在使用的数据的块状态表。通过设置该块状态表，能够不访问一个个动作速度比较迟缓的闪速存储器，而迅速地把握闪速存储器内的各块的状态，能够容易地进行不良块，不良扇区的管理，进一步提高动作速度。

而这些地址变换表，块状态表，队列(Queue)等内部信息通常形成在能够高速访问的存储媒体(S-RAM)上。然而，由于这样的存储媒体是易失性的，因此在电源切断和复位时或者消失或者失去了可靠性。因而，需要使其保存数据即上述的内部信息存储在作为非易失性的存储媒体的闪速存储器上。而且，在开启电源时和复位时访问闪速存储器，把地址变换表，块状态表，队列(Queue)等内部信息根据存储的数据复原为以前的状态。

但是，这样的内部信息由于在每次进行向闪速存储器的写入/读出动作等时发生变化，把它们一个个地进行保存需要巨大的存储区域。另外，在每次写入/读出等时进行这样的操作，用于保存的时间越长，就越消耗多余的时间，其结果动作速度迟缓。进而，如果在开启电源时和复位时访问闪速存储器的所有区域，把地址变换表，块状态表，队列(Queue)等内部信息进行复原，则进一步需要很长的时间，从而构成上升非常迟缓的***。

因此，如果把这些内部信息一起进行保存，立即读出则将很便利。另外，如果保存的内容也只是保存初始值+增量记录，即仅初始值保存全部数据，其后产生的变化仅保存其变化部分的数据(增量记录)，则数据容量将减少，访问时间也能够大幅度缩短，另外，通过一起记录表示在该时刻在增量记录中产生的故障的位置和大小的纠错码数据，则能够极大地提高数据的可靠性。而且，在开启电源时和复位时能够使用这些数据复原为以前的状态。

即，上述目的通过以下的结构实现。

(1)一种闪速存储器***，

具有管理主计算机与闪速存储器的数据传送的存储器管理器，

上述存储器管理器把从上述主计算机能够访问闪速存储器的逻辑地址与作为闪速存储器的实际地址的物理地址相互进行变换，

而且，作为增量记录把内部信息的变化保存在上述闪速存储器中，

复位后使用上述增量记录的信息把内部状态复原为复位前的状态。

(2)上述(1)中的闪速存储器***，其中

上述增量记录为了进行复位后的内部信息的恢复，顺序存储作为显示内部信息相对于初始值的其后变化的数据。

(3)上述(1)或(2)中的闪速存储器***，其中

上述增量记录具有纠错码数据。

(4)上述(1)～(3)的任一项中的闪速存储器***，其中

上述增量记录连续地写入到预定的存储区中。

(5)上述(1)～(4)的任一项中的闪速存储器***，其中

上述存储器管理器把上述逻辑地址区的大小设定为小于作为闪速存储器的实际地址的物理地址区的大小，

而且，在物理地址区不与逻辑地址区对应的剩余区域中具有上述增量记录。

(6)上述(1)～(5)的任一项中的闪速存储器***，其中

上述存储器管理器在每个对应于闪速存储器的最小消除单位分割的块中处理上述物理地址以及逻辑地址。

(7)上述(1)～(6)的任一项中的闪速存储器***，其中

上述存储器管理器具有用于把逻辑块地址与物理块地址相互进行变换的地址变换表，

而且在上述增量记录中具有该地址变换表及其变化的信息。

(8)上述(1)～(7)的任一项中的闪速存储器***，其中

上述存储器管理器还具有块状态表，

该块状态表具有表示闪速存储器上的上述各物理块的状态的数据，至少表示块是否良好，有无不良扇区以及是否正在使用的数据，

而且在上述增量记录中具有该块状态表及其变化的信息。

(9)上述(5)～(8)的任一项中的闪速存储器***，其中

上述存储器管理器在上述物理地址区不与逻辑地址区对应的剩余区域中具有使用待机状态的队列，

而且在上述增量记录中具有该队列的信息。

(10)上述(1)～(9)的任一项中的闪速存储器***，其中

上述存储器管理器在向闪速存储器写入数据时，在队列内的预定块中写入新的数据，

把该数据作为写入预定目标的逻辑块地址，把写入预定目标的块作为队列。

(11)上述(1)～(10)的任一项中的闪速存储器***，其中

上述存储器管理器在具有更新了写入预定目标的块的数据以外的数据的情况下，

在来自主计算机的预定量的数据的传送结束以后，

从写入预定目标的块向写入了新的数据的队列内的预定块传送原来的数据。

(12)上述(1)～(11)的任一项中的闪速存储器***，其中

上述存储器管理器在物理地址区内的任意的块中发生故障时，与上述队列内的任意的块进行交换。

(13)上述(1)～(12)的任一项中的闪速存储器***，其中

该***是IC芯片。

(14)上述(1)～(13)的任一项中的闪速存储器***，其中

上述***是与闪速存储器一体化的卡片形状的外部存储***。

附图的简单说明

图1是示出本发明的闪速存储器***的基本结构的框图。

图2是示出本发明闪速存储器***的基本结构的框图，示出从闪速存储器再现内部信息的状况。

图3是示出闪速存储器内部的逻辑地址区的大小和物理地址区的大小的示意图。

图4是示出地址变换表的一结构例的示意图。

图5是示出对于闪速存储器内的物理地址区分配逻辑地址的示意图，示出对应于逻辑地址区的物理地址区。

图6是示出剩余区域分散配置在物理地址区中的状态的示意图。

图7示意地示出队列(Queue)的状况。

图8是示出块状态表一结构例的示意图。

图9是示出把闪速存储器***应用到存储器卡中的例子的结构框图。

图10是示出闪速存储器的实际数据区，冗余数据区的状况的示意图，示出了在实际数据区的一个扇区中存在不良位置的状况。

图11是复位时的动作，是示出了形成块状态表的状况的示意图。

图12是复位时的动作，是示出了在闪速存储器中把地址变换表，块状态表，队列的原始数据记录为增量记录的状况的示意图。

图13是写入时的动作，是示出了在闪速存储器中把变更了的地址变换表，块状态表，队列的数据记录为增量记录的状况的示意图。

图14是示出了用于把从闪速存储器读出的消除图形反转的反转器的示意图。

图15是示出了用于得到生成多项式的除法器的结构例的示意图。

图16示出了用于得到生成多项式的计算式的一例。

图17是示出了把通过生成多项式处理的数据序列分割为任意大小的状况的示意图。

图18是示出了在表示内部信息的变化部分的数据上加入用生成多项式得到的多余数据的状况的示意图。

用于实施发明的最佳形态

本发明的闪速存储器***例如如图1所示，具有管理主计算机1与闪速存储器5的数据传送的存储器管理器3。该存储器管理器3把能够从上述主计算机1访问的闪速存储器5的逻辑地址与作为闪速存储器5的实际地址的物理地址相互进行变换，而且把相对于初始值的内部信息的变化作为增量记录保存在上述闪速存储器中。而且，例如如图2所示，在复位以后根据上述增量记录的信息把内部信息复原为复位前的状态。

不是把内部信息的数据全部进行记录，而是仅把作为初始值的原始内部信息的数据和其以后变化部分的信息记录为增量记录，能够在较小的存储区域记录全部的内部信息。而且，即使在开启电源时和复位等时产生了内部数据丢失，也能够根据该信息复原内部信息，同时能够缩短对存储器的访问时间，进行高速动作。

作为增量记录被记录的内部信息没有特别的限定，例如可以举出伴随着向闪速存储器的写入/读出动作的设定内容及其变化，有关不良块，代替块，不良扇区，代替扇区等的信息及其变化等。这些数据是在把逻辑地址与物理地址建立关系，进行向存储器的写入/读出动作方面所需要的数据，或者是修复存储器和数据的不良部分所需要的数据。这些数据如后述那样在向闪速存储器进行操作时随时间进行变化。

该内部信息通常保存在S-RAM，D-RAM等能够比较高速地进行访问的易失性的存储媒体中。从而，在电源切断状态和复位时这些数据或者消失或者失去可靠性。因此，通过把这些数据存储在作为非易失性的存储媒体的闪速存储器中，在电源切断时和复位时也保留这些数据，恢复时通过读出这些数据，可以复原为以前的状态。

增量记录最好连续地记录在闪速存储器上的预定区域中。通过连续地进行记录，能够把增量记录中需要的存储容量抑制为最小限度。另外，被记录的数据长度最好调整为除去初始数据以外的预定长度。增加记录中作为初始值记录原始的内部信息数据，接着，在内部信息中每次发生变更时记录其变更部分。在通常的动作中，内部信息中发生了变更的位置由于仅是一部分，因此记录其部分即可。而且，在从这些数据复原时，可以在上述原始的数据上加入同样的变更进行。

另外，增量记录最好具有ECC(纠错码)数据。通过保存有ECC数据，在增量记录自身发生了故障的情况下，能够把握其位置和大小，能够将其进行修复，或者因具体情况而废弃。

ECC数据是汉明码的一种。理想的是作为循环码的BCH码，RS码等。这些代码能够用以G(x)提供的生成多项式容易地获得(通过使用移位寄存器等和应用把它们软件化了的程序而获得)。根据ECC数据，能够确定出错的位置和大小，由此能够大幅度地提高增量记录的可靠性。

在增量记录上当然要添加ECC数据，然而，通常如果在闪速存储器5的实际数据区中记录增量记录，则通过闪速存储器接口ECC数据自动地添加到冗余区的部分中。然而，如后所述增量记录自身是把上述变化部分的数据与ECC数据组合起来的。因而，冗余区的数据预先取为消除图形(111…)。即，变化部分的数据+ECC数据由于成为用生成多项式切割的值，因此写入到通常的冗余区的ECC数据作为消除图形(111…)，由此即使在通常***中也没有问题地进行动作。

增量记录通常在上述内部信息每次发生变更时顺序进行记录。而且，在电源切断后和复位后读出该数据复原内部信息。通常，在开启电源后和复位后，作为存储器管理器的控制单元的微处理器通过硬件和软件上的设定，进行增量记录的复原操作。

复位有开启电源等时从硬件(电源监视IC，复位开关等)自动地提供的硬复位，通过软件的操作提供的软复位等，任一种均可。

主计算机1只要是具有微处理器以及该微处理器的周边元件和键盘，通信口，扩展总线，监视器等输入输出装置，能够与硬盘等内部、外部的存储媒体进行连接，作为计算机(个人计算机)能够完成必要的动作(无论一般用途，特定用途)即可，而不论其形态、样态如何。

存储器管理器3管理主计算机1与闪速存储器5的数据传送。即，调整从主计算机1传送来的数据和从闪速存储器5送出的数据的传送速度，或者把从主计算机1指定的用于读出/写入的逻辑块地址数据变换为物理地址数据。

另外，理想的是如图3所示，把能够从上述主计算机1访问闪速存储器的逻辑地址区的大小Ln设定为小于作为闪速存储器的实际地址的物理地址区的大小Pn，而且物理地址区中不与逻辑地址区相对应的剩余区域5a构成上述队列。在从该队列取出的块的一个中具有上述内部信息和上述增量记录。

另外，存储器管理器3理想的是使用形成在从控制单元等可参照的存储媒体上的地址变换表，把从主计算机1提供给闪速存储器5的逻辑地址变换为作为闪速存储器5的实际地址的物理地址，或者进行其逆变换。

闪速存储器5是非易失性存储器，可以视为EEPROM的一种。即，能够随时进行数据的读出，然而数据的写入通常在数据消除后仅能够进行一次，不能够进行数据的改写。从而，在进行数据的写入动作之前必须伴随用于消除存储着的数据的动作(除去初始状态)。消除数据的情况下，在闪速存储器中，其构造上成为一起消除预定的存储区。在本发明中理想地使用的NAND型闪速存储器中，能够消除的最小区域通常是上述8个或者16个最小存储单位(一个扇区+冗余部分)，即，4k字节或者8k字节(除去冗余部分)。

从而，存储器管理器3理想的是在每个对应于该最小消除单位的块中处理逻辑地址，物理地址。在每个块中处理闪速存储器，能够高效地管理闪速存储器。这种情况下，增量记录成为存储在该每个块中所规定的内部信息。

闪速存储器5为了确保预定的存储容量，最好构成为集合了多个闪速存储器元件(IC)的存储器阵列。

本发明的***理想的是还具有总线接口2和闪速存储器接口4(参照图1)。

总线接口2是用于与主计算机1连接的总线，例如可以举出SCSI、IDE等外部连接用总线和以这些总线为基准的PCMCIA等的PC卡接口等。其中，作为理想的形态，在把本发明的闪速存储器***应用到PC卡中的情况下，使用PC卡接口。从而，总线接口2是以这些规格、标准为基准可以适宜地与主计算机连接的接口。另外，该总线接口2从主计算机1一侧观看的情况下，只要是能够把闪速存储器5与硬盘同等地进行处理即可，能够直接使用已有的OS、应用软件等。

闪速存储器接口4自动控制或者优化向闪速存储器5的写入/读出。即，自动地进行伴随消除作业的向闪速存储器5的写入动作，或者连续地自动地进行从某个地址到某个地址的读出动作等。闪速存储器接口4例如能够通过闪速存储器序列发生器等那样的具有运算功能的控制元件和各种寄存器，用于存储动作顺序的存储元件等构成。

另外，本发明的闪速存储器***理想的是具有用于把逻辑块地址和物理块地址相互进行变换的地址变换表。

物理地址当然通常与逻辑地址是1对1相互对应的，而这些对应关系最好在每个块中规定。即，两者分别在每个块中处理，对于其起始地址，规定为物理块地址和逻辑块地址。而且，其后的偏移值规定为物理地址以及逻辑地址。另外，各个块使用地址变换表，进行从逻辑块地址到物理块地址或者从物理块地址到逻辑块地址的变换。

图4是示出地址变换表31的结构例的示意图。地址变换表31对应于闪速存储器5内的最小消除单位(最小消除块)形成。

地址变换表31例如在图4所示的例中，在一个块内的上端配置逻辑块地址，在下端配置物理块地址(图中在编号的起始标注#号表示)，使得对于某个特定的逻辑块地址，通过能够以1对1与任意的物理块地址建立关系。即，相对应的逻辑块地址和物理块地址配置在预定的块内。而且，规定在主计算机1一侧开放的可访问的存储区的最大逻辑块地址Nh和具有对应大小的物理块地址。

这里所谓逻辑块地址如上所述是从主计算机1访问特定的存储器内的存储单位时所指定的地址编号，指把地址分割为对应于上述最小消除单位大小的每个块而得到的起始地址。所谓物理块地址是闪速存储器上的实际的地址编号，指最小消除单位的起始地址。

如上所述，在地址变换表31中，对于作为实际存储区的物理地址的最大区的物理地址区，进行设定使得能够从主计算机访问的逻辑地址区较小。即，使得能够进行保存(存储)那样较小地设定上述增量记录等。另外，不与该逻辑块地址对应的物理块地址的剩余区域的一部分可以作为队列(Queue)。

例如，如图5所示，闪速存储器5中，在主计算机1一侧开放的物理块区对应于逻辑块地址成为至其最大值Nh的范围。另外，作为剩余区域5a(图中用斜线表示)，存在于在与逻辑块地址的最大值Nh对应的物理块地址上加1的地址Nh+1开始，到物理块地址的最大值Nmax为止的区域。而且，在该区域中具有增量记录和队列(Queue)。

另外，剩余区域5a如图5所示，并不需要连续地存在于物理地址区的最后部分，也可以存在于最前部分上，例如，如图6所示，还可以孤立地分散在物理地址区内。把剩余区域分散的结果，在图示例中逻辑地址区的最大值与物理地址区的最大值成为相同的位置。剩余区域的分散状态通常通过反复地用后述的不良块和写入动作时的队列(Queue)进行置换操作形成。另外，图6中在块中记载的数字与图5的情况不同表示逻辑块地址。这样，具有队列(Queue)的剩余区域5a由于不与逻辑块地址对应，因此成为不能够从主计算机一侧进行识别。

虽然是根据地址变换表31把逻辑块地址与物理块地址之间建立关系，但两者的对应关系不一定必须成为从小的地址数开始的顺序，也可以以任意的地址彼此之间进行对应。即，形成预定区域的两者的块地址之间可以是以1对1建立关系。从而，能够不使用地址变换表而使用函数等。

队列(Queue)通常在初始状态下从上述剩余区域中的若干个地址开始顺序形成(但是除去不良位置等)。另外，该队列(Queue)最好在闪速存储器5的每个最小消除单位(块)中进行处理。通过在每个最小存储单位处理队列(Queue)，能够得到高效的存储器控制***。在对应于逻辑地址区的物理地址区内发生了不良位置的情况下，与队列(Queue)进行置换，而这些操作也在各块中进行。闪速存储器5的写入动作虽然需要各块的消除动作，但通过在每个作为最小消除单位的块管理闪速存储器5，能够高效地进行这些操作。

队列(Queue)50最好由指针控制。指针例如如图7所示，进行控制使得构成队列(Queue)50的各块(以下称为要素)的数目成为预定的范围。即，在图示例中在块上部标注着成为要素的块的顺序，在该顺序中的预定位置处存在着取出指针OP(图示例中是2)和取入指针IP(n-2)。而且，在每次进行队列(Queue)50的取出，取入时移动指针。即

(取入指针IP的位置)-(取出指针OP的位置)＝要素数。

另外，队列(Queue)自身可以登录在管理表等中进行管理。

剩余区域中有时存在着作为不良块被永久废弃，不能够用作为增量记录和队列(Queue)的块等。该剩余区域最好为整个物理地址区的1～5％，更理想的是2～3％左右。

本发明的闪速存储器***还可以具有块状态表32，该块状态表具有表示闪速存储器上的各物理块的状态的数据，至少包括表示块是否良好，有无不良扇区以及是否正在使用的数据。通过具有块状态表32，能够在表上迅速地把握各物理块的状态，能够迅速地进行队列(Queue)的形成，能够在存储器的读出和写入之前或者与其无关地进行适当的存储器管理。

块状态表32例如如图8所示那样构成。在图示例中，在一个块内的上段具有物理块地址(图中编号的起始标注#号表示)，下段配置状态值，使得具有对应于各个物理块地址的状态值。而且，规定与直到闪速存储器5内可访问存储区的最大物理块地址为止相对应的状态值。

状态值是表示物理决地址的状态的值，例如，作为初始状态写入FF，然后，根据块地址的状态，值发生变化。作为用状态值能够表现的数据，至少是表示块是否良好，有无不良扇区以及其块是否正在使用的数据。另外，除此以外，还可以是表示有关上述增量记录的信息，块良好的程度以及有关安全的数据等的数据。作为数据的表现形式，没有特别的限制，可以以特定的数据长度例如一个字节的代码进行表现，也可以通过使特定数据长度的各比特具有权值进行表现。

通过具有块状态表32，能够迅速地把握各逻辑块的状态。从而，在构筑地址变换表31时，参考块状态表，能够排除增量记录，队列(Queue)要素等把逻辑块地址分配到物理块地址中，还能够迅速地检测具有不良扇区或者成为不良块等的块，并且将它们排除。即，能够不访问闪速存储器而把握各扇区和块的状态，格外地提高处理速度。

实施例

下面示出实施例，更具体地说明本发明。

作为实施例，以图9所示的装置中的动作为例进行说明。图9是示出闪速存储器***一实施例的框图。图示例的闪速存储器***具有与主计算机连接的PC卡总线2a，与该PC卡总线2a连接的缓冲器控制单元35内的缓冲器A36和缓冲器B37(该例中以一体进行表示，然而也可以分别存在)。另外，上述PC卡总线2a上，连接着PCMCIA块38和ATA块39。上述缓冲器控制单元35内的缓冲器A36和缓冲器B37中，连接着作为闪速存储器接口4的闪速序列发生器41和ECC控制单元42(该例中以一体进行表示，然而也可以分别存在)。在该闪速序列发生器41等上连接着闪速存储器5的存储器阵列。

另外，控制单元34连接上述缓冲器控制单元35，PCMCIA块38，ATA块39，闪速序列发生器41，将它们综合地进行控制。该控制单元34上，连接着能够直接访问的ROM、RAM，使得存储控制算法和运算所必需的数据。另外，地址变换表31和块状态表32通常形成在上述RAM上。

PC卡总线2a是用于连接称为PC卡的卡片形状的扩展***(例如，SCSI接口单元，MODEM单元，存储器卡等)的总线***，在该例中通过PCMCIA标准的规定的卡片插槽可以连接PC卡。这样的PC卡特别理想地应用在膝上型计算机等的便携设备以及从这些接口传送信息的***中。

缓冲器控制单元35以及缓冲器A36、缓冲器B37在进行主计算机1一侧与闪速存储器5一侧的数据传送速度等的调整的同时把两者之间的数据传送进行中继。即，主计算机1一侧的数据传送速度和定时与闪速存储器5一侧的数据传送速度和定时分别不同。因而，在数据中继装置3中具有存储预定大小的数据的两个缓冲器A36、B37，在把一方的缓冲器A(B)作为数据写入一侧时，把另一方的缓冲器B(A)作为数据读出一侧。而且，缓冲器控制单元35如果检测出作为数据写入一侧的一方的缓冲器A(B)装满了预定长度的数据，而且作为数据读出一侧的另一方的缓冲器B(A)的数据已经被读出，则把两者进行交换，把装满了数据的一方的缓冲器A(B)作为数据读出一侧，把已经读出了数据的另一方的缓冲器B(A)作为数据读入一侧。

这样，在两个缓冲器中交互地写入数据的同时，从装满了数据的缓冲器交互地读出数据，由此，即使主计算机一侧与闪速存储器一侧中的数据传送速度不同，也能够对应于各自的速度和定时交换数据。这种情况下，由于数据传送速度快的一侧必须成为待机状态，因此作为总体的数据传送速度由数据传送速度慢的一侧支配。另外，缓冲器内的数据被读出以后，如FIFO存储器那样成为空闲，而如果能够检测出装满了新的数据的状态，则也可以进行改写。

作为在两个缓冲器中能够写入/读出的数据长度，没有特别的限制，而理想的是作为一个扇区部分的数据的512字节，或者是在该长度的数据上加入预定的冗余数据的大小。

PCMCIA块38起到适宜地与上述PC卡总线2a连接的PC卡总线接口作用。即，PC卡总线2a的控制***(未图示)存储着用于识别连接了PC卡的必要的数据和为进行识别所必需的数据等，能够自动地进行必要的操作。

ATA块39的工作寄存器收容从主计算机提供作为柱面，磁头，扇区等的数据的CHS地址，或者反之把它们提供给主计算机一侧，具有用于变换为主计算机一侧的逻辑地址的数据等。由此，主计算机1能够把闪速存储器***犹如硬盘一样进行处理。

闪速存储器5在该例中构成为集合了多个存储器元件的存储器阵列，能够确保必要的存储容量。其它的结构与上述结构例相同，在相同的结构上标注相同的符号并且省略说明。

这样，图示例的闪速存储器***收容在PC卡内，能够与SCSI标准的硬盘同样地进行处理。作为PC卡通过装卸自由地与主计算机连接，能够以小型、轻量的卡自由地移动、保存比较大容量的数据。而且，由于能够与可识别的硬盘一样处理现有的软件，因此还能够灵活地运用现有的软件，处理也很容易。

[初始设定]

在初始状态，数据中继装置的控制单元34对闪速存储器5内的各扇区进行评价(是否能够正常地进行写入/读出，在写入的数据内容中有无异常等)，将其作为块单位的评价内容生成块状态表32。

例如，如图10所示，假设在具有预定大小的实际数据存储部分51和冗余数据存储部分52的闪速存储器的物理块地址#0003上存在异常。控制单元例如如图11所示，按照物理块地址顺序进行评价，在S-RAM上的状态表形成区的预定位置，不存在异常的情况下写入初始值(图示例中是“FF”)，在检测出了异常的情况下写入表示其内容的状态值(图示例中是“OF”)。这样，制作块状态表32。

接着，控制单元对于闪速存储器5进行与逻辑块地址相当的临时编号。这时，根据块状态表32的信息，从编号的对象中把不良块排除在外。

控制单元从所得到的数据在S-RAM上的地址变换表形成区，状态表形成区上形成地址变换表31以及块状态表32。这时，如果发现逻辑块地址是“FFFF”，即成为消除图形的块，则视为队列(Queue)等的要素，登录在队列表50中。另外，还检查该队列(Queue)的要素内的数据是否全部为“FFFF”，即是否成为消除图形。

如果根据这一系列的操作，形成地址变换表，块状态表和队列(Queue)，则如图12所示，把它们作为原始的数据保存在闪速存储器的预定区域中。作为被保存的数据的大小，例如，在具有512个物理块的闪速存储器的情况下，如果地址变换表为1000字节，块状态表512字节，队列为18字节，则总计成为1530字节。

[读出时的动作]

作为读出时的动作，首先控制单元34借助上述缓冲器A36(或者B37)等接收来自主计算机1的地址数据。这时，从主计算机发送来的地址数据如果是LBA方式，则通过使用下述公式(I)的作业，进行向逻辑块地址以及偏移值的变换。

即，如果把从主计算机发送来的逻辑地址记为LBAs，则逻辑块地址LBA用下式求出

LBA＝LBAs/k (I)

k＝最小消除单位内的扇区数(8或16)

余数m成为表示块内的扇区位置的偏移值。

另外，从主计算机发送来的数据是CHS方式的情况下，通过以下的计算式(II)变换为LBA方式的数据。另外，这种变换功能如ATA块等那样，可以独立地设计为具有用于把CHS方式的数据变换为LBA方式的数据的专用功能的块。

LBA＝(C×HpC+H)×SpH+S-1(II)

这里，C：柱面号，H：磁头号，S：扇区号，HpC：磁头/柱面，SpH：扇区/磁头。

所得到的逻辑块地址使用地址变换表31变换为物理块地址，在其上加入偏移值成为物理地址数据。

在读出动作中，通常自动地进行从闪速存储器5的读出和向主计算机1的传送。即，如果控制单元34设定希望读出的存储区的地址，则闪速存储器接口4例如闪速序列发生器41自动地读出其存储区的数据。缓冲器控制单元35与闪速存储器5一侧和主计算机1一侧的传送速度相吻合顺序地送出被传送来的数据。

ATA块39如果有来自控制单元34的数据传送的指令则解除占线状态，向主计算机1通知数据传送开始。这样，控制单元34在进行了地址变换作业以后，通过进行预定的设定操作，从用于数据传送的操作解放出来，能够先一步地进行下一个地址变换作业。另外，数据变换作业如上所述能够高速地处理，因此通常在数据传送过程中结束。由此，格外地提高数据传送速度。

写入时的动作

作为写入时的动作，至地址变换为止的动作与上述读出时的动作相同。接着，如图13所示那样，进行地址变换，进行向闪速存储器5上的预定地址的写入动作。

闪速存储器5如上所述不能够改写。从而，在写入动作中伴随着块单位的消除动作。这种情况下，暂时把写入预定的块内的数据读出以后将其消除，也能够写入新的数据。然而，在该方法中由于在写入之前伴随着读出动作，因而访问速度迟缓。

因此，最好是灵活地运用剩余区域中的队列(Queue)。即，从队列的起始取出要素，暂时把新的数据写入该块内的预定的位置(用偏移值指定)，作为交换预定块。而且，把原本作为写入目标的块的逻辑块地址作为消除预定地址。

另外，在交换预定块的冗余部分中，写入消除预定块的块地址和状态值。这时，地址变换表的逻辑块也必须进行改写。由此，从上述队列(Queue)取出来的块成为具有写入后的数据的新的逻辑块地址。

而且，最好在所有的或者预定量的数据传送结束的时刻，把上述消除预定块的剩余数据传送到交换预定块内，把消除预定块消除。由此，伴随着写入的读出动作以及消除动作在进行全部数据传送后进行，外观上，对于主计算机一侧的PC，使得早期完成写入数据的接收，提高写入时的动作速度。另外，至进行所有数据的改写的操作保存在历史保持表等中，顺利地进行使用了队列(Queue)的写入操作。

这样，地址变换表，块状态表和队列(Queue)等中发生了变更。该被变更部分的数据如图13所示，加写在增量记录的记录区5d的原始数据上。

这些数据，例如，如果是地址变换表则由于物理块地址值发生了变更因而其位置(2字节)和大小(2字节)的数据被最小限度地变更。块状态表由于判定块是否良好的信息通常不需要改写，而表示有无数据的数据中产生了变更，因而其位置(2字节)和大小(2字节)的数据被最小限度地变更。队列(Queue)由于取出1个要素，取入1个另外的要素，因此指针值移动，其大小(2字节)、取出指针OP(2字节)与取入指针IP(2字节)的数据被最小限度地变更。这些数据在该例中成为总计11字节。由于上述初始值的数据是1530字节，因此变换部分的数据极少。

增量记录被记录在闪速存储器上的实际数据区中。增量记录所记录的实际数据区的大小通常是256字节(1/2扇区)或者512字节(1个扇区)，作为对应该实际数据区的冗余数据区，具有8字节或者16字节。在该冗余区中，通常写入ECC数据等。

增量记录的生成过程如前所示，从地址变换表，块状态表，队列(Queue)等，制作其变化部分例如11字节部分的数据。以下，举出具体例子说明向闪速存储器记录增量记录的方法。

闪速存储器消除后的图形是111……11。这是通过消除操作，从作为闪速存储器的存储单元的浮栅抽出负电荷的状态，是所谓的正的带电存储单元的读出值。例如，将该值读出，如图14所示那样通过反转器(反相器)61，能够成为000……00，能够作出“0”连续的图形。

这里，考虑通过用于制作ECC数据而使用的多项式G(x)，把预定的数据进行除法运算的情况。例如，在3比特的校正BCH码的生成多项式的情况下，成为

G(x)＝X⁴⁰+X³⁹+X³⁷+X³³+X³²+X³⁰

+X²⁹+X²⁷+X²⁶+X²⁵+X²³

+X¹⁹+X¹⁷+X¹³+X¹²+X¹⁰

+X⁸+X⁶+X⁴+X³+X²+1

如果把这样的生成多项式表示为逻辑式或者装置，则成为例如图15所示那样的除法器。该除法器由移位寄存器(延迟元件)71和异或电路(EXOR)72构成，除法器的输入侧73经过上述反转器被输入闪速存储器的读出值。

现在，假设把闪速存储器的读出值(000……00)顺序地输入到除法器中。这种情况下，其商当然是0。另外，所生成的余数也成为000……00，例如连续40个比特的0。该余数的图形是重要的，如果40个比特全部为0，则没有错误不必进行校正。然而，若在余数的40个比特中即使存在一个1的情况下，也存在着错误，需要进行校正。

图16作为计算式示出了除法器运算的状况。从图中可知，000……00的重复图形即使在任一个阶段停止除法运算，其余数(R)也成为000……00。该余数000……00的图形在如图17那样分割到各区域的情况下，A中，B中，C中都重复同样的除法结果。

例如，考虑上述区域A的要素数为16字节或32字节部分的0比特图形连续的情况，上述的内部信息的变化部分的大小例如是11字节，是收容在区域A中的大小。

因此，与图15所示的例子相同，如果用上述生成多项式G(x)把该变化部分的数据11个字节进行除法运算，作为余数可以得到5个字节部分的数据。如图18所示，如果把该剩余的数据83在上述变化部分的数据81之后与000……00的数据82置换并添加则成为全部16字节长度的数据。从而，把这些数据作为一个单位，在每次产生了变化的数据时，可以逐个地，顺序地置换000……00的预定区域(A，B，C等)。这样制作增量记录。

即，把剩余的数据(5字节)添加到变化部分的数据(11字节)后面的目的是当存在着与由除法运算得到的余数相同位置，相同大小的0或者1的图形时，它们的“异或”成为000……00，用生成多项式G(x)进行除法运算的结果，制作出分割图形。

由于增量记录总是用生成多项式分割，因此例如即使置换为图17的区域A的000……00，除法结果余数仍成为000……00，不发生变化。该操作同样地顺序置换到区域B，区域C……，总体的除法结果，即余数的图形仍成为000……00，不发生变化。

这样，即使在实际数据区上存在着多个增量记录，也是沿着ECC编码/译码的计算(由生成多项式G(x)进行的除法运算)的数据配列。这是由于在与通常的数据同样读出的同时，遵守通常的ECC编码规则，因此能够进行强有力的保护。

用于使用生成多项式处理内部数据的作业还能够是图15所示那样作为除法器用硬件进行处理。然而，地址变换表和块状态表以及队列(Queue)等由控制单元(微处理器)进行。因此，理想的是由把这些数据综合地进行管理的控制单元进行的运算(软件)操作求出。

这样的运算例如由上述缓冲器控制单元进行数据传送动作而不需要控制单元的直接操作，而在自动的运行期间充分地进行。例如，缓冲器控制单元的16个扇区的数据传送需要6ms左右，另外，上述闪速存储器的消除动作需要3～10ms左右。与此相对，制作出1字节的增量记录的时间最迟是800μs左右。从而，即使控制单元制作增量记录，也能够毫不逊色地进行高速数据写入操作。

另外，在增量记录的生成过程中，不限定于上述生成多项式G(x)，也能够使用不同的数学公式。还有，增量记录的方法不限定于BCH码，也可以使用具有相同功能的RS码等。

另外，在上述例中为了容易地进行说明，例示了000……00连续的图形，然而也能够不用反转器等进行处理，直接以111……11的图形进行处理。

另外，在上述例中作为内部信息以地址变换表，块状态状态表，队列(Queue)等为例进行了说明，然而作为增量记录可记录的数据不限定于这些信息，根据存储器管理器的构成形态以及所处理的数据，还能够记录各种信息，并且再现这些信息。

另外，本发明的闪速存储器***的使用范围除去膝上型计算机等计算机***以外，还能够应用在便携通信设备，数字照相机等多媒体***等处理各种数据的领域中。

发明的效果

如上所述，如果依据本发明，则能够实现减少写入/读出时间的延迟，能够比较简单地进行写入动作，能够以高速进行动作，能够适当地进行不良扇区和不良比特等的管理的闪速存储器***。

Claims

1.一种闪速存储器***，其特征在于：

2.如权利要求1中记述的闪速存储器***，特征在于：

3.如权利要求1或2中记述的闪速存储器***，特征在于：

上述增量记录具有纠错码数据。

4.如权利要求1～3的任一项中记述的闪速存储器***，特征在于：

上述增量记录连续地写入到预定的存储区中。

5.如权利要求1～4的任一项中记述的闪速存储器***，特征在于：

6.如权利要求1～5的任一项中记述的闪速存储器***，特征在于：

7.如权利要求1～6的任一项中记述的闪速存储器***，特征在于：

而且在上述增量记录中具有该地址变换表及其变化的信息。

8.如权利要求1～7的任一项中记述的闪速存储器***，特征在于：

上述存储器管理器还具有块状态表，

该块状态表是表示闪速存储器上的上述各物理块的状态的数据，

至少具有表示块是否良好，有无不良扇区以及是否正在使用的数据，

而且在上述增量记录中具有该块状态表及其变化的信息。

9.如权利要求5～8的任一项中记述的闪速存储器***，特征在于：

而且在上述增量记录中具有该队列的信息。

10.如权利要求1～9的任一项中记述的闪速存储器***，特征在于：

11.如权利要求1～10的任一项中记述的闪速存储器***，特征在于：

在来自主计算机的预定量的数据的传送结束以后，

12.如权利要求1～11的任一项中记述的闪速存储器***，特征在于：

13.如权利要求1～12的任一项中记述的闪速存储器***，特征在于：

该***是IC芯片。

14.如权利要求1～13的任一项中记述的闪速存储器***，特征在于：

上述***是与闪速存储器一体化的卡片形状的外部存储***。