CN101226765A - 多芯片封装快闪存储器器件以及从中读取状态数据的方法 - Google Patents

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Abstract

一种用于从包括多个存储器芯片的多芯片存储器器件中读取状态数据的方法，所述方法包括：向多个存储器芯片提供请求输出状态数据的命令；以及通过多芯片存储器器件的多个通道接受多个存储器芯片的状态数据。所述状态数据的读取方法有助于缩短用于接受多芯片存储器器件的状态数据的等待时间，提高操作速度。

Description

多芯片封装快闪存储器器件以及从中读取状态数据的方法
优先权声明
本专利申请请求于2006年11月21日提交的韩国专利申请No.2006-115387的优先权，其全文在此引用作为参考。
技术领域
在此公开的示例实施例涉及快闪存储器器件，更具体地，涉及多芯片快闪存储器器件以及从中读取状态数据的方法。
背景技术
近年来，易失性及非易失性存储器的应用领域已经迅速扩展到移动装置，例如MP3播放器、个人多媒体播放器(PMP)、移动电话、笔记本计算机、个人数字助理(PDA)等等。那些移动装置可能需要具有大的存储容量的存储单元，以提供各种功能(如播放电影)。因此，已经有许多涉及这些需求的研究，其中一些即使在今天也仍在进行。那些成果之一包括可以将多个存储器器件构造在单个封装中的多芯片封装的方案。多芯片封装通过将同种类的存储器芯片堆叠在一个板上，可以显著地减少给定存储器容量的封装大小。通常，包括在多芯片封装中的多个存储器芯片可以共享输入/输出总线和控制引脚。但是存储器芯片可以独立地进行它们各自的编程或擦除操作。为了那些操作，对于存储器控制器而言，需要其单独地管理存储器芯片并使外部***或主机能将它们识别为单个器件。
最近，快闪存储器器件可以在其中嵌入用于执行编程和擦除操作序列的存储器控制器。在这些快闪存储器器件中，当从外部***输入命令和编程数据时，可以自动执行系列操作，直到包括对数据的写入和验证操作的编程操作完成为止。在编程和擦除操作中，可以从操作的开始到结束输出就绪/忙信号(Rn/B)，以禁止对存储器进行访问。但是，在多个快闪存储器芯片被嵌入在单个封装中的多芯片快闪存储器器件中，所有的存储器芯片可以不全部同时执行编程或擦除操作。因此，响应于由存储器芯片分别识别的命令，存储器芯片可以在不同的点提供就绪/忙信号给外部主机。换句话说，存储器芯片的就绪/忙信号可以通过以时分模式提供的命令来以时分模式输出。通常，存储器芯片输出就绪/忙信号到输入/输出(I/O)引脚，所述I/O引脚可被用作输入/输出端子。
图1是时序图，简要地示出了在通用多芯片快闪存储器器件中就绪/忙信号Rn/B的输出图形。参考图1，通用多芯片快闪存储器器件以如上所述的时分模式输出就绪/忙信号Rn/B。用于输出就绪/忙信号Rn/B的命令在不同的点被提供给每个存储器芯片。
如果存储大容量的数据，多芯片快闪存储器器件可以以交叉(interleave)模式操作，在该模式中，所有存储器芯片对向其提供的数据连续地进行编程操作。在这种情况下，为了检查编程操作的状态，主机或存储器控制器也许会频繁地从每个存储器芯片请求就绪/忙信号Rn/B。在这样的以时分模式输出就绪/忙信号Rn/B的通用多芯片快闪存储器器件中，那些频繁的请求可以利用由每个存储器芯片唯一识别的命令来提供。即，用于请求就绪/忙信号的命令可以被分配成一个存储器芯片识别一个请求就绪/忙信号Rn/B的命令，而其它的存储器芯片不能识别该命令。主机或存储器控制器可以向存储器芯片提供用于请求就绪/忙信号Rn/B的命令，然后可以接收预定时钟周期的就绪/忙信号Rn/B。如果需要从所有存储器芯片请求就绪/忙信号Rn/B，可以在存储器芯片上独立地执行这些操作。接着，在输入所述命令给存储器芯片并确认从每个存储器芯片中输出的就绪/忙信号Rn/B的状态后，主机或存储器控制器可以终止对存储器芯片的状态检查操作。如果对存储器芯片的就绪/忙状态的状态检查操作终止，则主机(或存储器控制器)可以选择一存储器芯片进行编程，并提供编程数据(如，待编程的数据)给选定的存储器芯片。根据时分模式的就绪/忙信号Rn/B的输出图形，就绪/忙信号Rn/B可以被分配给一数据比特，所述数据比特通过输入/输出引脚I/O<n-1:0>中的一个被输出，所述引脚由输出使能(或读使能)信号nRE的切换(toggling)操作来控制。例如，在一个时钟周期中输出的n比特数据中的I/O<1>可以被分配给就绪/忙信号Rn/B。因此，为了将所有存储器芯片的就绪/忙状态提供给主机，也许需要主机或存储器控制器在不同的点施加相应的命令到每个存储器芯片，并在不同的点获得就绪/忙信号Rn/B。然而，对于对大量数据的编程操作(如，在多芯片快闪存储器器件中的交叉编程操作)而言，主机或存储器控制器也许需要频繁地向多芯片快闪存储器器件中包括的所有存储器芯片请求就绪/忙信号Rn/B。那些频繁的请求以及对就绪/忙信号Rn/B的输出会消耗相当多的时间。此外，如果不能在短时间内找出存储器芯片的内部操作状态，快速的交叉编程操作也许更难以实现。用于确认多芯片快闪存储器器件的就绪/忙信号Rn/B的更长的等待时间会降低存储器***的操作速度。
在现有技术中公开了用于在多芯片快闪存储器器件中控制就绪/忙信号Rn/B的输出的技术。但是现有技术没有提出能够缩短从多个存储器芯片中的每一个提供就绪/忙信号Rn/B的等待时间的技术。减少就绪/忙信号Rn/B的输出等待时间可以提高多芯片快闪存储器器件中交叉操作的效率和数据速度。
发明内容
示例实施例要为从多芯片存储器器件中输出(或读取)状态数据提供缩短的时间。
至少一个示例实施例提供一种从包括多个存储器芯片的多芯片存储器器件中读取状态数据的方法，所述方法包括：提供命令，以向多个存储器芯片中的每一个芯片请求状态数据的输出；以及通过多芯片存储器器件的不同通道，接受多个存储器芯片中的每一个芯片的状态数据。
在至少一个示例实施例中，所述多个存储器芯片可共享多芯片存储器器件的通道。
在至少一个示例实施例中，所述多个存储器芯片可通过多个通道并行地输出状态数据。
在至少一个示例实施例中，所述状态数据可以是就绪/忙信号。
在至少一个示例实施例中，所述多个存储器芯片中的每一个芯片可以并行地输出状态数据。
在至少一个示例实施例中，所述多个存储器芯片通过输入/输出引脚来输出状态数据，所述引脚可电连接到所述通道。
在至少一个示例实施例中，当通过多芯片存储器器件的不同通道接收多个存储器芯片的状态数据时，该状态数据可以与输出使能信号同步地输出。
在至少一个示例实施例中，所述通道可以是多芯片存储器器件的内部数据总线。
根据示例实施例，一种从包括多个存储器芯片的多芯片存储器器件中读取状态数据的方法也可以包括：设置通过多芯片存储器器件的不同的通道来输出多个存储器芯片的状态数据；提供命令以向多个存储器芯片请求状态数据的输出；以及同时通过不同的通道来接受状态数据。
在至少一个示例实施例中，当设置通过多芯片存储器器件的不同通道来输出多个存储器芯片的状态数据时，通过其输出状态数据的通道可以通过接合选项(bonding options)来选择。
在至少一个示例实施例中，当设置通过多芯片存储器器件的不同的通道来输出多个存储器芯片的状态数据时，通过其输出状态数据的通道可以通过熔丝编程来选择。
至少一个示例实施例提供一种多芯片存储器器件，其可包括：总线线路；存储器控制器，电连接到所述总线线路；以及多个存储器芯片，在所述多个存储器芯片中所述总线线路分别电连接到输入/输出引脚，所述引脚可响应于状态请求信号输出状态信号给所述总线线路的不同线路。
在至少一个示例实施例中，将所述状态请求命令通过总线线路提供给多个存储器芯片。
在至少一个示例实施例中，每个存储器芯片可包括：控制器，用于响应于状态请求命令生成状态信号；输出缓冲器，用于实时存储状态信号；以及一装置，其被配置成用于提供引脚分配信息，该引脚分配信息用于指定从其输出状态信号到输出缓冲器的输入/输出引脚。所述引脚分配信息可使存储器芯片输出状态信号给不同的输入/输出引脚。
在至少一个示例实施例中，提供所述引脚分配信息的装置通过熔丝编程进行设置。
在至少一个示例实施例中，提供所述引脚分配信息的装置通过每个存储器芯片的接合选项来进行设置。
在至少一个示例实施例中，在所述多个存储器芯片中包括的控制器中的每一个同时响应于状态请求命令输出状态信号。
在至少一个示例实施例中，在多个存储器芯片中包括的控制器通过不同的输入/输出引脚来输出状态信号。
在至少一个示例实施例中，将通过不同的输入/输出引脚输出的状态信号通过总线线路提供给所述存储器控制器。
在至少一个示例实施例中，所述状态信号可以是就绪/忙信号。
在至少一个示例实施例中，所述多个存储器芯片可以是快闪存储器器件。
在所述多芯片快闪存储器器件中，一次(one-time)命令提供(provision)使得可以同时读取所有存储器芯片的就绪/忙状态。因此，缩短了用于确认就绪/忙状态的时间，提高了多芯片快闪存储器器件的操作速度。
通过参考本说明书和附图的剩余部分，可以实现对此处的示例实施例的本质和优点的进一步了解。
附图说明
通过参考附图详细地描述示例实施例，示例实施例的上述以及其它特征和优点将变得更显而易见。所述附图是用来描述示例实施例的，而不应该被解释为限制所述权利要求的预期范围。除非明确注明，所述附图不应被认为是按比例绘制。
将参考下面的示图描述非限制性和非穷举的示例实施例，除非另外指明，否则各图中的相同的附图标记指代相同的部分。在所述图中：
图1是时序图，简要地示出了在传统多芯片快闪存储器器件中的就绪/忙信号的输出图形。
图2是示出根据至少一个示例实施例的多芯片快闪存储器器件的框图。
图3是示出图2所示的每个存储器芯片的内部结构的示例框图。
图4是时序图，示出了在根据至少一个示例实施例的多芯片快闪存储器器件中的就绪/忙信号的输出图形。
图5示出了到存储器芯片的就绪/忙信号的示例分配图形。
图6是时序图，示出了根据至少一个示例实施例的多芯片快闪存储器器件的交叉编程操作。
图7是示出根据至少一个示例实施例的包括多芯片快闪存储器器件的***的框图。
具体实施方式
在此公开了具体的示例实施例。然而，在此公开的特定结构和功能细节仅仅是代表性的，用于描述示例实施例。然而，示例实施例可以以许多替代形式体现，而不应被解释为仅仅限制于在此所述的实施例。
因此，虽然示例实施例能够具有各种修改和替换形式，但是仍在附图中以举例的方式示出了其实施例，并且将在这里对其进行详细地描述。然而，应该理解的是，没有意图将示例实施例限制为公开的具体形式，相反地，示例实施例将覆盖属于示例实施例范围内的所有修改、等价物和替换物。在整个对附图的描述中，类似的编号指代类似的元件。
将会理解，尽管可以在这里使用术语第一、第二等等来描述不同的元素，但这些元素不应该受限于这些术语。这些术语仅仅用于区分一个元素与另一个元素。例如，第一元素可以被称作第二元素，并且类似地，第二元素也可以被称作第一元素，而不会脱离示例实施例的范围。正如在这里使用的，术语“和/或”包括一个或多个相关列出项的任意一个及其全部组合。
将会理解，当元件被称为“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到另一元件，或者可以存在居间的元件。与此相反，当元件被称为是“直接连接”或“直接耦合”到另一个元件时，不会存在居间的元件。其它用于描述元件之间关系的词语应该以相似的方式进行解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”等等)。
在这里使用的术语仅仅用于描述具体实施例的目的，并且不意图限制示例实施例。正如在这里使用的，除非上下文清楚地指示其它含义，否则单数形式的“一”、“一个”等意图也包括复数形式。将会进一步理解，当在这里使用时，术语“包括”和/或“包含”指示所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
还应注意，在一些可替换的实现方式中，提到的功能/动作可以以附图中提到的顺序以外的顺序发生。例如，取决于所涉及的功能/动作，连续示出的两个图实际上可以基本同时地执行，或者有时可以以相反顺序执行。下面将参考附图更详细地描述示例实施例。然而，示例实施例可以以不同的形式体现，而不应被解释为限制于在此所述的实施例。相反地，提供这些实施例是为了使本公开内容全面和完整，并且将示例实施例的范围充分传达给本领域技术人员。在整个附图中相似的附图标记表示相似的单元。
图2是示出根据至少一个示例实施例的多芯片快闪存储器器件10的框图。参考图2，多芯片快闪存储器器件能够通过仅输入一次请求就绪/忙信号Rn/B的命令就获得所有存储器芯片的就绪/忙信号Rn/B的状态。为此，多芯片快闪存储器器件10具有由存储器芯片20、30和40(20～40)共享的输入/输出总线50。所述多芯片快闪存储器器件10可响应于请求就绪/忙信号Rn/B的单个命令，同时将所有存储器芯片的就绪/忙信号Rn/B提供给存储器控制器60或主机。
存储器芯片20～40可以全部同时从主机或存储器控制器60接收状态请求命令。通常，可以请求输出就绪/忙信号Rn/B的状态请求命令可以与控制信号CNTL(如，写使能信号nWE)同步地同时施加给存储器芯片的输入缓冲器。响应于状态请求命令，存储器芯片可以同时将它们的就绪/忙状态传送给被唯一分配给它们的输入/输出引脚I/O<x>。存储器芯片也可以将就绪/忙状态发送到分别分配给每个芯片的其它不同的输入/输出引脚。因此，即使在共享输入/输出总线50的多芯片存储器器件中，也可以通过检测来自于被分配给存储器芯片的输入/输出引脚的电压电平，来提供来自于所有存储器芯片的就绪/忙信号Rn/B中的每一个。可以向每个存储器芯片提供可用于就绪/忙信号Rn/B的输入/输出引脚I/O<x>的分配信息。如图2所示，第一芯片(芯片1)20的输入/输出引脚(数目为n)之一可以被分配为其就绪/忙信号Rn/B的输出引脚。在这种情况下，可用要求第二芯片(芯片2)30通过没有被分配给第一芯片20或其它芯片的输入/输出引脚来输出其就绪/忙信号Rn/B。因此，可以为存储器芯片20～40的每一个唯一地分配用于就绪/忙信号Rn/B的输入/输出引脚。
输入/输出总线50可以电连接到存储器芯片的输入/输出引脚。因此，可以借助于输入/输出总线50，将请求输出就绪/忙信号Rn/B的命令同时施加到所有存储器芯片。此外，可以响应于请求输出就绪/忙信号Rn/B的命令，将可以从存储器芯片同时输出的就绪/忙信号Rn/B通过输入/输出总线50的不同线路传送到存储器控制器60。
存储器控制器60可以响应于从主机提供的写或擦除命令来选择存储器芯片20～40中的每一个。存储器控制器60可以使多芯片快闪存储器器件10能够利用在写命令之后提供的数据编程选定存储器芯片的单元阵列区域。此处，尽管存储器控制器60被示为在结构上独立于多芯片快闪存储器器件10，但是其也可以包括在多芯片快闪存储器器件10中。
根据至少一个示例实施例，所述多芯片快闪存储器器件能够在交叉编程操作期间于短时间内输出就绪/忙信号Rn/B。所述多芯片快闪存储器器件可能会遇到这样一种情况，其中所有存储器芯片在存储大量数据的情况下继续它们的编程操作。为了这些连续的编程操作，存储器控制器60会频繁地将对就绪/忙信号的状态请求命令同时施加给多个存储器芯片，以便确定多芯片快闪存储器器件10的内部条件的状态。并且，存储器控制器60能够通过不同的输入/输出引脚同时从多个存储器芯片接受就绪/忙信号Rn/B。因此，通过在短时间内确定存储器芯片的当前操作状态，可以快速地将编程数据提供给准备好执行写操作的存储器芯片。该操作特征使得允许显著地缩短用于确认就绪/忙信号Rn/B的状态的等待时间。
图3是示出图2所示的每个存储器芯片的内部结构的框图。参考图3，可以向包括在示例实施例的多芯片快闪存储器器件中的存储器芯片20～40中的每一个提供用于输出就绪/忙信号Rn/B的输入/输出引脚I/O<x>的分配信息。关于输入/输出引脚I/O<x>的分配信息通常通过耦合或熔丝选项进行设置，但示例实施例不需要共享上述限制。
单元阵列(cell array)100存储可从存储器控制器60传送来的编程数据W_Data。在读操作期间，单元阵列100可以响应于可以由存储器控制器60提供的地址从存储区域输出读出数据R_Data。
输出缓冲器110可以通过输入/输出引脚I/O<n-1:0>从存储器芯片(如，20)向外部输出单元阵列100的读出数据R_Data。输出缓冲器110将在存储器芯片中内部生成的内部就绪/忙信号INT_Rn/B输出到其特定的输入/输出引脚I/O<x>，所述引脚被唯一地分配给存储器芯片20。在此期间，可以向输出缓冲器110提供来自Rn/B引脚选择部分160的输入/输出引脚I/O<x>的分配信息。输出缓冲器110可以实时存储在存储器芯片20的编程操作期间或之后从控制器150提供的内部就绪/忙信号INT_Rn/B。即，在输出缓冲器110中没有读出数据R_Data的情况下，输出缓冲器110可以存储内部就绪/忙信号INT_Rn/B的逻辑值(高或低)。在输出缓冲器110中存储的内部就绪/忙信号INT_Rn/B的逻辑值可以响应于输出使能信号nRE输出到外部，以作为就绪/忙信号Rn/B。
输入缓冲器120可以暂时地存储提供给芯片20的输入数据。该输入数据可以是命令、地址或编程数据W_Data。可以将输入数据提供给与其相对应的芯片元件。地址寄存器130可以锁存通过输入缓冲器120提供的地址，并将该地址提供给解码器170。命令寄存器140可以从输入缓冲器120接收命令并将该命令传送给控制器150，以便依照该命令执行操作。
控制器150可以响应于命令或控制信号(未示出)进行操作，以控制存储器芯片的内部操作。具体来说，控制器150可以在编程或擦除操作期间生成内部就绪/忙信号INT_Rn/B。可由控制器150生成的内部就绪/忙信号INT_Rn/B可以通过输出缓冲器110提供到外部，并且可以指示存储器芯片20正在忙于执行编程或擦除操作。该就绪/忙信号Rn/B可以在存储其逻辑值的寄存器中进行设置，并且在该寄存器中存储的逻辑值可以输出给为存储器芯片20准备的就绪/忙引脚。但是，为了在多芯片快闪存储器器件中实现低成本和操作便利，可以将来自多个存储器芯片的多个就绪/忙信号Rn/B输出到输入/输出引脚。因此，从控制器150生成的内部就绪/忙信号INT_Rn/B可以经由输出缓冲器110通过多个输入/输出引脚中的一个引脚输出到外部。
Rn/B引脚选择部分160可以将输入/输出引脚I/O<x>的分配信息提供给从其输出就绪/忙信号Rn/B的输出缓冲器110。如果I/O<1>被分配为输出与存储器芯片20相对应的就绪/忙信号Rn/B的输入/输出引脚，则Rn/B引脚选择部分160可以将该分配信息提供给输出缓冲器110以选择输入/输出引脚I/O<1>。此处，Rn/B引脚选择部分160可以通过熔丝编程方案来实现。或者，Rn/B引脚选择部分160可以通过接合选项来设置。但是也可以有供替换的方法以用于设置Rn/B引脚选择部分160。例如，Rn/B引脚选择部分160也可以实现为在上电时通过从主机或存储器控制器60提供的配置数据进行设置的寄存器。
解码器170可操作用于解码可以被锁存在地址寄存器130中的地址Add，并且可以提供单元阵列100的选择信号。
如上所述，存储器芯片20～40中的每一个能够响应于来自主机或存储器控制器60的命令，将内部就绪/忙状态同时输出到不同的输入/输出引脚。所述命令可以被所有存储器芯片20～40识别。因此，一次命令输入可以使多芯片快闪存储器器件的所有存储器芯片能够同时输出它们的就绪/忙状态。响应于从主机或存储器控制器60输入的一次命令，根据至少一个示例实施例的多芯片快闪存储器器件可以在短时间内输出编程或擦除操作的当前状态。
图4是时序图，示出了在根据至少一个示例实施例的多芯片快闪存储器器件中的就绪/忙信号Rn/B的输出图形。参考图4，响应于一次输入命令G0h，根据至少一个示例实施例的多芯片快闪存储器器件可以将所有存储器芯片20～40的就绪/忙信号Rn/B同时输出到每个为其分配的输入/输出引脚。
为了检查每个存储器芯片的编程或擦除操作的当前状态，主机或存储器控制器60可以与写使能信号nWE同步地将可以向存储器芯片请求就绪/忙信号Rn/B的状态请求命令G0h输入到多芯片快闪存储器器件。借助于输入/输出总线50，可以将状态请求命令G0h同时输入到存储器芯片20～40。可被包括在每个存储器芯片20～40中的控制器150可以识别对就绪/忙信号Rn/B的请求命令G0h。存储器芯片20～40各自的控制器150可以向其相应的输出缓冲器110提供带有关于当前操作状态的信息的内部就绪/忙信号Rn/B。可以通过Rn/B引脚选择部分160将提供给输出缓冲器110的内部就绪/忙信号Rn/B传输给多个输入/输出引脚中分配给该内部就绪/忙信号Rn/B的输入/输出引脚I/O<x>。
同样，如图4中所示，可以响应于输出使能信号nRE的切换操作，将可保持在输出缓冲器110中的存储器芯片的就绪/忙信号Rn/B从那里输出。具体来说，可以响应于输出使能信号nRE的上升沿，将与存储器芯片的就绪/忙信号Rn/B相对应的状态数据SD_0、SD_1、……、和SD_k(SD_1～SD_k)输出到存储器芯片中为其分配的输入/输出引脚I/O<x>。在此，输出使能信号nRE的切换次数可以取决于存储器芯片的控制模式。在本实施例中，首先输出给输入/输出引脚的8比特就绪/忙信号Rn/B可以与下述配置相对应，在所述配置中，包括在多芯片快闪存储器器件中的存储器芯片的数目为8，并且输入/输出引脚I/O<7:0>的数目是8。在这种情况下，可以通过输出使能信号nRE的一次切换操作输出到输入/输出引脚的8个数据比特中的每一个可以与一个存储器芯片的就绪/忙信号相对应。此外，这些就绪/忙信号Rn/B可以被提供给主机或存储器控制器60，并且可以响应于输出使能信号nRE的切换操作而继续在预定时间被输出。
根据如图4中所示的就绪/忙信号Rn/B的输出图形，多芯片快闪存储器器件能够基于一次输入请求命令G0h同时检查所有存储器芯片的内部操作状态。此外，通过利用可以响应于一次状态请求命令输出到不同输入/输出引脚的就绪/忙信号Rn/B，存储器控制器60或主机可以在短时间内获得多芯片快闪存储器器件的状态。在对大量数据的编程操作期间，存储器控制器60或主机能够通过同时确定多个存储器芯片的内部操作状态，以更快的速度选择准备好被编程的存储器芯片。因为存储器控制器60或主机能够以更快的速度检查存储器芯片的内部状态、选择一个存储器芯片并且对所选择的存储器芯片进行编程操作，所以用于接收就绪/忙信号Rn/B的等待时间可以被缩短。
图5是示出如图4所示的多芯片快闪存储器器件的就绪/忙信号的状态数据SD_0～SD_k到输入/输出引脚的分配的例子。参考图5，示出了分配存储器芯片20～40(芯片1～芯片8)中的输入/输出引脚I/O<7:0>的就绪/忙信号Rn/B到输入/输出引脚I/O<x>的分配。
芯片1可以通过Rn/B引脚选择部分160将就绪/忙信号Rn/B输出到可以分配给它的输入/输出引脚I/O<0>。芯片1可以响应于输出使能信号nRE通过输入/输出引脚I/O<0>输出就绪/忙信号Rn/B。剩余的输入/输出引脚I/O<7:1>可以保持在高阻抗(High-Z)状态。在每个存储器芯片中，除了用于就绪/忙信号Rn/B的输入/输出引脚以外，剩下的输入/输出引脚可以均被置于高阻抗状态。这可以防止存储器芯片通过分配给另一芯片的引脚输出就绪/忙信号Rn/B。例如，输入/输出引脚I/O<4>可被用作用于芯片5的就绪/忙信号Rn/B的输出终端。因此除了芯片5以外的每个存储器芯片可以将输入/输出引脚I/O<4>维持在高阻抗状态，这可以使芯片5的就绪/忙信号Rn/B以正常电平输出。可以通过其输出芯片2到芯片7的就绪/忙信号Rn/B的输入/输出引脚的分配模式可以如图5所示的以顺序排列的形式来进行配置。应该注意到，如图5所示的特定引脚赋值仅仅是一个例子，其它的排列也是可以的。总之，根据至少一个示例实施例，不同的输入/输出引脚I/O<x>可以分配给不同的存储器芯片，这可以允许在外部将来自于不同的存储器芯片的各个就绪/忙信号Rn/B相互区分开来。
根据至少一个示例实施例，将不同存储器芯片的就绪/忙信号Rn/B分配给不同的输入/输出引脚I/O<x>可以允许多芯片快闪存储器器件同时确定所有存储器芯片的内部操作状态。
图6是时序图，示出了根据至少一个示例实施例的多芯片快闪存储器器件的交叉编程操作，以作为输出就绪/忙信号Rn/B的方法。参考图6，主机或存储器控制器60利用就绪/忙信号Rn/B的该输出图形，可以以更快的速度检查存储器芯片的内部操作状态。而且，主机或存储器控制器60通过检测已经被编程的存储器芯片能够迅速地将编程数据提供给可写存储器芯片。由于该操作，即使在存储器芯片可以被连续编程的交叉编程操作期间，主机或存储器控制器也能够以更快的速度找到可编程存储器芯片。因为编程数据可被迅速地提供给完成编程的存储器芯片，所以可以缩短连续编程操作之间的时间间隔。因此，根据至少一个示例实施例，就绪/忙信号Rn/B的输出方法在提高对大量的连续提供的数据进行编程的交叉编程操作的速度方面是有用的。
图7是示出根据至少一个示例实施例包括多芯片快闪存储器器件的***的框图。参考图7，根据至少一个示例实施例的多芯片快闪存储器器件210可被嵌入在例如移动装置或台式计算机的***中。根据至少一个示例实施例的***可包括中央处理单元(CPU)230、随机访问存储器(RAM)240、输入键盘250、存储器控制器220以及快闪存储器器件210，所有这些可电连接到总线270。可以以与如上所述的多芯片快闪存储器器件实质相同的特征来构成快闪存储器器件210。所述多芯片快闪存储器器件210可以通过存储器控制器220存储可以通过键盘250输入并且可以由CPU 230处理的数据。在此，多芯片快闪存储器器件210和存储器控制器220被示例为相互独立，然而所述存储器控制器220可包括在多芯片快闪存储器器件210中。如果如图7中所示的***是移动***，则可以进一步提供电池(未示出)以提供***的驱动电压。尽管未示出，如图7中所示的***可进一步包括应用芯片组或照相机图像处理器。
根据多芯片快闪存储器器件的至少一个示例实施例，因为只要一次命令输入就可以使得能够同时提供所有存储器芯片的内部操作状态，因此具有更快的速度，从而多芯片快闪存储器器件的操作速度可以被改进。
上面公开的主题被认为是示例性的而不是限制性的，所附的权利要求书意图覆盖落入示例实施例的实际的精神和范围内的所有修改、改进和其它实施例。因此，在法律允许的最大程度上，示例实施例的范围由下面的权利要求和其等价物的可允许的最宽泛解释来确定，并且不应被前述的详细说明约束或限制。
因此，尽管已经描述了示例实施例，但是显而易见地，示例实施例可以在许多方面进行改变。这样的改变不应被认为脱离了示例实施例的精神和范围，并且对本领域技术人员显而易见的，所有这些修改将被认为是包括在下述权利要求书的范围内。

Claims (19)

1.一种从包括多个存储器芯片的多芯片存储器器件读取状态数据的方法，所述方法包括：
向所述多个存储器芯片中的每一个芯片提供请求输出状态数据的命令；以及
通过所述多芯片存储器器件的多个通道接受所述多个存储器芯片中的每一个芯片的状态数据。
2.如权利要求1所述的方法，其中所述多个存储器芯片共享所述多芯片存储器器件的所述通道。
3.如权利要求2所述的方法，其中所述多个存储器芯片通过所述多个通道并行地输出所述状态数据。
4.如权利要求1所述的方法，其中所述状态数据是就绪/忙信号。
5.如权利要求1所述的方法，其中所述多个存储器芯片并行地输出所述状态数据。
6.如权利要求1所述的方法，其中所述多个存储器芯片通过电连接到所述通道的输入/输出引脚来输出所述状态数据。
7.如权利要求1所述的方法，其中当通过所述多芯片存储器器件的所述多个通道接受所述多个存储器芯片的状态数据时，响应于输出使能信号输出所述状态数据。
8.如权利要求1所述的方法，其中所述通道是所述多芯片存储器器件的内部数据总线。
9.一种从包括多个存储器芯片的多芯片存储器器件读取状态数据的方法，包括：
设置所述多个存储器芯片，以通过所述多芯片存储器器件的不同通道来输出状态数据；
向所述多个存储器芯片提供请求输出状态数据的命令；以及
通过所述不同通道来并行接受该状态数据。
10.如权利要求9所述的方法，其中通过其输出所述状态数据的所述通道通过下述中的一种来进行选择：
接合选项、熔丝编程或这两者的组合。
11.一种多芯片存储器器件，包括：
具有多个线路的数据总线；
存储器控制器，电连接到所述数据总线线路；以及
多个存储器芯片，每个具有输入/输出引脚；
其中所述数据总线线路中的每一个电连接到所述多个存储器芯片的输入/输出引脚，并且
其中所述输入/输出引脚响应于状态请求信号输出状态信号到所述总线线路的不同线路。
12.如权利要求11所述的多芯片存储器器件，其中，将所述状态请求命令通过所述数据总线线路提供给所述多个存储器芯片。
13.如权利要求11所述的多芯片存储器器件，其中每个存储器芯片包括：
控制器，用于响应于所述状态请求命令生成状态信号；
输出缓冲器，用于存储该状态信号；以及
一组件，被配置成指定从其输出该状态信号给所述输出缓冲器的输入/输出引脚；
其中所述组件使所述多个存储器芯片中的每一个芯片能够将状态信号输出至不同的输入/输出引脚。
14.如权利要求13所述的多芯片存储器器件，其中所述从其输出状态信号的输入/输出引脚利用下述中的一种来进行指定：
熔丝编程、接合选项或这两者的组合。
15.如权利要求13所述的多芯片存储器器件，其中在所述多个存储器芯片中包括的控制器每个响应于状态请求命令并行输出状态信号。
16.如权利要求15所述的多芯片存储器器件，其中在所述多个存储器芯片中包括的控制器通过不同的输入/输出引脚来输出状态信号。
17.如权利要求16所述的多芯片存储器器件，其中将通过不同的输入/输出引脚输出的状态信号经由数据总线线路提供给存储器控制器。
18.如权利要求11所述的多芯片存储器器件，其中所述状态信号是就绪/忙信号。
19.如权利要求11所述的多芯片存储器器件，其中所述多个存储器芯片是快闪存储器器件。
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