CN1265396C - 控制器大容量存储器混装型半导体集成电路器件及测试法 - Google Patents

控制器大容量存储器混装型半导体集成电路器件及测试法 Download PDF

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Abstract

本发明揭示一种控制器大容量存储器混装型半导体集成电路器件及其测试和使用方法。该器件在半导体芯片(100)内至少具有作为主存储单元的大容量存储器(1)、对外部与(1)的数据输入输出进行控制的控制器(2)、能改写数据的存储单元(34)、将按(34)中自测试序列对(1)进行自测试求得的数据存到缓冲存储器(22)的电路和按(34)所写自冗余序列对与(22)所存故障地址对应的不合格部分进行自保护处理的电路。

Description

控制器大容量存储器混装型半导体 集成电路器件及测试法
技术领域
本发明涉及将主存储单元和使在该主存储单元中写入的数据传送到外部的CPU集成在一块芯片上、或者将主存储单元和进行按该主存储单元中所写入数据的运算等的CPU集成在一块芯片上的半导体集成电路器件及其测试方法。
背景技术
以面向个人计算机(尤其与多媒体技术相适应的LSI产品作为中心，LSI产品的高速化有惊人的发展。
图7表示面向个人计算机的LSI产品的示意图。
如图7所示，在电路板601的上面装有：设置多个兆位级动态型RAM603，从而达到兆字节(MB)级存储容量的主存储单元605，和将多个动态型RAM603汇总在一起进行控制的控制器607。
在这种LSI产品的场合，从主存储单元605来的数据传送，实现从100MB/秒到最大300MB/秒的速率。
而且，近几年一直出现设置专用动态型RAM和对其进行控制的专用控制器，并通过在电路板上设置的专用总线连接它们，使数据传送速率提高到最大500MB/秒取得成功的特殊LSI产品。
图8表示面向个人计算机的特殊LSI产品的示意图。
如图8所示，在电路板701的上面装有：设置多个兆位级专用动态型RAM703，从而达到MB级存储容量的主存储单元705、包括将专用动态型RAM703汇总在一起进行控制的专用控制器707，和使专用动态型RAM703和专用控制器707相互连接的专用总线709。
这样，现在的面向个人计算机的LSI产品，在电路板的上面连接控制器和存储器并且通常做成外装型。
然而，可以预见今后估计为1千兆字节(GB)/秒以上的数据传送，用现在的外装型会出现极限，难以实现。作为这方面的一个对策，考虑将控制器和存储器相互集成在一块芯片内，达到例如总线长度的减小等，使1GB/秒以上的数据传送能够实现。
图9表示将控制器和存储器相互集成在一块芯片内的LSI产品的示意图。
如图9所示，在半导体芯片801内，设置集成动态型RAM单元并具有MB级存储容量的主存储单元803，和控制该主存储单元803的控制器805。通过在半导体芯片801内形成的内部总线807使主存储单元803和控制器805相互连接。
然而，将图9所示的控制器和存储器相互集成在一块芯片上的LSI产品(下面，称为控制器大容量存储器混装型半导体集成电路器件，或者混装型集成电路器件)，现在还在探索中，关于其测试方法/方式，至今还没有明确论述。
这里，将混装型集成电路器件的测试方法/方式中成为悬案的事项开列于下：
(1)因为混装型集成电路器件的动作进行非常高速(尤其是主存储单元快得出奇)，且大量数据的传送，所以对此不能明确外部测试器的硬件是否能跟踪。
即使假设硬件方面能够跟踪，作为逻辑系列电路的控制器和作为存储器系列电路的存储单元，设计思想也相互不同。可以预想，开发适应这种设计思想，产生同时满足双方的测试图形的软件是困难的。即使假设能开发产生同时满足双方的测试图形的软件，要使与年年改进的制造工艺相一致，就必须对软件进行修改。在制造工艺的改进程度方面，逻辑系列电路和存储器系列电路不同。因此，在将它们混装在同一芯片内的器件中，对软件的修改也非常困难。
在引进这种硬件和软件中，包含开发费用在内，需要很大的设备投资。
(2)即使引进这种硬件和软件，也因通过控制器进行混装型集成电路器件的输入输出，所以不能从外部直接进行主存储单元的测试。因此，不能明确是否能充分满足对主存储单元的测试。
(3)为了即使通过控制器也能充分满足对主存储单元的测试，严格地设定了清零条件。于是，有可能经常产生无用的不合格品、使成品率劣化。
(4)为了能从外部直接测试主存储单元，虽然也考虑到预先准备测试图形，但在MB级的主存储单元中，必须有大量的测试焊点，有可能使芯片尺寸不必要地增大。
(5)因主存储单元具有MB级的存储容量，所以主存储单元的测试时间(特别是冗余操作所需的时间)增大，生产能力变差，这使生产效率恶化。
关于生产效率，虽然能用在生产线上备齐多个冗余设备(激光烧断器)的方法解决，但冗余设备的台数等的设备投资增加。
发明内容
本发明鉴于前述各点，其第一个目的是提供能使控制器大容量存储器混装型半导体集成电路器件的成品率、生产效率和设备投资等全部总费用减少的控制器大容量存储器混装型半导体集成电路器件及其测试方法。
第二个目的是提供达到前述第一个目的的控制器大容量存储器混装型半导体集成电路器件的有效的使用方法。
第三个目的是提供即使修改自测试序列的软件，也不改变电路和制造工艺，完成按修改后的软件的自测试的半导体集成电路器件。
第四个目的是提供在逻辑系列电路和存储器系列电路中能使测试序列相互独立，而且即使修改自测试序列的软件，也不改变电路和制造工艺，完成按修改后的软件的自测试的半导体集成电路器件的测试方法。
本发明的大容量存储电路混装型半导体集成电路器件，包括：
设置在半导体器件内、具有冗余电路的主存储电路；
设置在所述半导体器件内、至少对从所述半导体器件外向所述主存储电路的数据输入和从所述主存储电路向所述半导体器件外的数据输出进行控制的控制电路；
设置在所述半导体器件内、对写入的自测试序列可进行改写的存储电路；以及
设置在所述半导体器件内、并按在所述可进行改写的存储电路中写入的自测试序列对所述主存储电路进行自测试的自测试电路，
所述主存储电路、所述控制电路、所述可进行改写的存储电路以及所述自测试电路，相互通过总线连接或者直接连接。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述自测试电路具备测试用地址发生电路、数据发生电路、数据比较电路、可改写数据的存储电路以及其它的存储电路，按写入自测试电路的所述可改写数据的存储电路中的自测试序列，对所述主存储电路部分进行自测试，根据由所述数据比较电路获得的判定信息，将求得的所述主存储电路部分的故障地址存储在与所述主存储电路部分不同的其它的存储电路，所述测试用地址发生电路、数据发生电路、数据比较电路、所述可改写数据的存储电路，相互通过总线连接或者直接连接。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述自测试电路还具备自保护电路，所述自保护电路为了对具有冗余电路的主存储电路的冗余电路和所述主存储电路的故障地址电路部分进行置换而具备可改写存储自保护序列的数据的存储电路，所述自保护电路根据写入在所述存储电路中的自保护序列进行自保护处理即将所述主存储电路的故障置换地址置换成冗余电路的行、列的冗余地址。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述自保护电路包含可电气方式地进行数据的改写的元件。
最好，大容量存储电路混装型半导体集成电路器件中，所述自保护电路具有故障地址寄存器、比较电路，由所述比较电路比较写入所述冗余电路的地址置换用存储电路中的数据与写入所述故障地址寄存器中的数据，当两者不一致时，将置换用地址再次改写入可所述可电气方式地进行数据改写的地址置换用存储电路中。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，按照所述自保护序列中所包含的置换序列，以包含多行或者多列的块单元进行对所述主存储电路的不合格部分的所述冗余电路的置换。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，在所述主存储电路的自测试中，将所述故障地址随时存储到所述其它的存储电路中。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述控制电路包含中央处理电路(CPU)，所述置换用地址是按照所述自保护序列中所包含的置换序列并由所述中央处理电路所决定的。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述控制电路包含中央处理电路(CPU)，所述自测试电路与从所述中央处理电路输出的内部时钟信号同步地进行动作。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，所述其它的存储电路是所述中央处理电路的缓冲存储器。
最好，在上述的大容量存储电路混装型半导体集成电路器件中，在擦除了所写入的所述自测试序列、所述自保护序列之后，所述可改写数据的存储电路被用作为半导体集成电路装置的工作存储器。
本发明的大容量存储电路混装型半导体集成电路器件的测试方法是利用外部测试器至少对控制电路、存储电路、其它的存储电路以及自测试电路进行测试，其中，所述控制电路至少对具有冗余电路的主存储电路的数据输入以及从所述主存储电路的数据输出进行控制，所述存储电路能够进行与所述主存储电路不同的数据的改写，所述其它的存储电路与所述主存储电路不同，所述自测试电路对所述主存储电路进行自测试，
在利用所述外部测试器进行测试结束之后，从该外部测试器向所述可改写数据的存储电路写入自测试序列，按照该写入的自测试序列，由所述自测试电路对所述主存储电路进行自测试，
当所述主存储电路中存在不合格部分时，将利用该自测试求得的所述主存储电路的故障地址存储到所述其它的存储电路中。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，当所述主存储电路中存在不合格部分时，从所述外部测试器向所述可进行数据改写的存储电路写入自保护序列，根据该写入的自保护序列，向所述冗余电路的地址置换用存储电路电气方式地写入基于所述其它的存储电路中所存储的所述主存储电路的故障地址的置换用地址，对所述主存储电路的不合格部分进行自保护处理。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，所述地址置换用存储电路能够电气方式地进行数据的改写，当所述自保护处理失败时，再次改写所述地址置换用存储电路中所写入的置换用地址。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，所述自保护处理是否失败是通过比较写入所述地址置换用存储电路中的数据与写入所述故障地址寄存器中的数据并根据两者是否一致来进行判断的。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，对所述主存储电路的不合格部分的所述冗余电路进行的置换，是按照所述自保护序列中所包含的置换序列、以包含多行或者多列的块单元进行的。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，在所述主存储电路的自测试中，将所述故障地址随时存储到所述其它的存储电路中。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，所述控制电路包含中央处理电路(CPU)，所述置换用地址是按照所述自保护序列中所包含的置换序列由所述中央处理电路所决定的。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，所述控制电路包含中央处理电路(CPU)，所述自测试电路与从所述中央处理电路输出的内部时钟信号同步地进行动作。
最好，在上述的大容量存储电路混装半导体集成电路器件的测试方法中，作为所述其它的存储电路，是采用所述中央处理电路的缓冲存储器。
本发明的大容量存储电路混装型半导体集成电路器件的测试方法中，所述大容量存储电路混装型半导体集成电路器件至少具备：
设置在半导体器件内并且具有冗余电路的主存储电路；
控制电路，设置在所述半导体器件内、至少对从所述半导体器件外向所述主存储电路的数据输入和从所述主存储电路向所述半导体器件外的数据输出进行控制；
设置在所述半导体器件内并且能够进行与所述主存储电路不同的数据的改写的存储电路；
设置在所述半导体器件内并且与所述主存储电路不同的其它的存储电路；
自测试电路，设置在所述半导体器件内，根据写入在所述可进行数据改写的存储电路中的自测试序列对所述主存储电路进行自测试，将利用该自测试求得的所述主存储电路的故障地址存储到所述其它的存储电路中；以及
自保护电路，设置在所述半导体器件内，按照写入所述可进行数据的改写的存储电路中的自保护序列，向所述冗余电路的地址置换用存储电路以电气方式写入基于存储在所述其它的存储电路中的所述主存储电路的故障地址的置换用地址，并对所述主存储电路的不合格部分进行自保护处理，其特征在于，
当擦除这里写入的所述自测试序列以及所述自保护序列之后，将所述可进行数据改写的存储电路用作为半导体集成电路器件的工作存储器。
附图说明
图1表示与本发明的一实施例相关的控制器大容量存储器混装型半导体集成电路器件的方框图。
图2表示较图1更详细的方框图。
图3表示测试工序流程的流程图。
图4表示测试工序流程的流程图。
图5表示测试工序流程的流程图。
图6表示测试工序流程的流程图。
图7表示面向个人计算机的LSI产品的示意图。
图8为面向个人计算机的特殊LSI产品的概略示意图。
图9为将控制器和存储器相互集成在一块芯片内的LSI产品的概略示意图。
具体实施方式
下面，参照附图对与本发明的一实施例相关的控制器大容量存储器混装型半导体集成电路器件进行说明。
图1表示与本发明的一实施例相关的控制器大容量存储器混装型半导体集成电路器件的方框图。
如图1所示，与本实施例相关的集成电路器件，可粗分为三个方框。第一个是作为具有MB级容量的主存储单元的大容量存储器1，另一个是至少对从芯片100外向大容量存储器1的数据输入和从大容量存储器1向芯片100外的数据输出进行控制的控制器2，再一个是用于对大容量存储器1进行自测试和自保护处理的内部自测试器3。通过内部总线4将这三块相互或者直接地连接。此外，设置外部压焊点群5作为芯片100外和芯片100内的接点。
大容量存储器1包括将存储器单元配置成行列状的存储器单元阵列10、包含对存储器单元阵列10的行进行选择的行译码器等的行系列电路12、包含对存储器单元阵列10的列进行选择的列译码器等的列系列电路14、包含对数据进行输入/输出的数据缓冲电路等的输入输出系列电路(I/O)16，和包含用于对故障单元进行保护处理的备用存储器单元、备用的译码器以及用于地址转换的熔丝电路等的冗余电路18。
用动态型的单元构成集成于存储器单元阵列10的存储器单元，用逻辑电路的组合构成行系列控制电路12、列系列控制电路14和对数据进行输入输出的数据缓冲存储电路等。
与存储器单元阵列10相同，用动态型的存储器单元构成冗余电路18的备用存储器单元，用与行系列控制电路12和列系列控制电路14相同，也用逻辑电路的组合构成预备译码器。此外，冗余电路18的熔丝电路，虽然在通常的存储器中使用激光烧断熔丝，但在与本实施例相关的器件的熔丝电路中，为实现内部自冗余，用能以电气的方式擦除/写入数据的电可擦可编程ROM(EEPROM)构成。特别用快速EEPROM构成。
控制器2包括进行与外部的数据交换和内部的操作控制等的中央处理器电路(CPU)20、和暂时保存处理中数据的缓冲存储器(BUF.M)22。
基本上用逻辑电路的组合构成CPU20，用锁存器电路等静态存储器构成缓冲存储器22。
内部自测试电路3包括对内部自测试进行控制/执行的内部自测试控制电路(CONT：T)30，对内部自冗余进行控制/实行的内部自冗余控制电路(CONT.R)32，存储测试控制电路30进行控制/实行的测试序列、冗余控制电路32进行控制/实行的冗余序列等的内部自测试用存储器(EEPROM)34，和对来自内部自测试用存储器34的数据与来自大容量存储器1输出的数据进行比较并对测试结果进行判定的数据比较电路(COMP.)36。
与CPU20相同，也用逻辑电路的组合分别构成测试控制电路30、冗余控制电路32和数据比较电路36，而内部自测试存储器34与缓冲存储器22不同，用能以电气方式擦除/写入数据的EEPROM、(特别是快速EEPROM)构成。
接着，对与本发明实施例相关的控制器大容量存储器混装型半导体集成电路器件的测试方法进行说明。
图3至图6分别表示测试工序流程的流程图。
在与本实施例相关的集成电路器件的测试方法中，包含利用与芯片100连接的外部测试器进行的测试和利用设置在芯片100内的内部自测试器3进行的测试的两个工序。
图1中表示芯片100和外部测试器200相互连接的状态。
如图1所示，外部测试器200包括与芯片100连接的测试头50和测试装置主机50。该主机50按测试序列通过测试头50将应该输入的测试模式输入到芯片100中，并通过测试头50接收对应于所输入测试模式的芯片100的应答结果，再将该应答结果与期待值进行比较，判断其好坏。
将这种外部测试器200连接到芯片100上，使用所接外部测试器200分别对控制器2的部分和内部自测试器3进行测试。
首先，使用外部测试器200对控制器2进行测试(图3所示的步骤1)。对控制器2的测试分成CPU20和缓冲存储器22、分别进行。在测试中虽然有多个项目，但基本上是直流特性测试、交流特性测试(动态特性测试)和功能测试三种，并分别对这些项目进行测试。
接着，使用外部测试器200对内部自测试器3进行测试(图3所示的步骤2)。对内部自测试器3的测试也分成控制电路30、32、比较电路36和内部自测试存储器34，分别进行。关于内部自测试器3的测试，也就前述三种主要的项目进行。
接着，使用外部测试器200、对控制器2和内部自测试器3是通过(合格)还是故障(不合格)进行判断(图3所示的步骤3)。只要控制器2和内部自测试器3中的任一项在测试中通过(是)，就转移到接着的内部自测试工序。另一方面，只要控制器2和内部自测试器3中的任一项在测试中都故障(否)，则将该芯片100判断/确定成“不合格品”，并使测试结束，芯片100不进行下一内部自测试工序。
接着，对内部自测试工序进行说明。
内部自测试工序粗分成两个工序。一个是大容量存储器1的不合格单元判定工序，另一个是不合格单元保护处理工序。此外，不合格单元判定工序和不合格单元保护处理工序，分别分成在内部自测试用存储器34中写入测试序列或者冗余序列的工序，和执行所写入测试序列或者冗余序列的工序。
图2表示较图1更详细的方框图。
在内部自测试工序中，使用外部测试器200作为应该写入数据的信息源。通过测试头50、从外部测试器200将应该写入的数据输入到芯片100内，并将输入的数据按顺序写入内部自测试用存储器34中。
首先，CPU20接收从外部测试器200输出的写入开始信号，并使向内部自测试用存储器34写入数据的操作开始(图3所示的步骤4)。然后，继续由外部测试器200将测试序列TSEQ输入到芯片100内，并且通过CPU20将输入的测试序列TSEQ写入内部自测试用存储器34中(图3所示的步骤5)。在测试序列TSEQ中，包含测试用输入数据模式和地址生成模式等测试中需要的信息。
接着，CPU20接着从外部测试器200输出的写入结束信号，并使数据的写入动作结束(图3所示的步骤6)。
接着，转移到执行内部自测试。
作为内部自测试的项目，主要有大容量存储器1的交流特性测试(动态特性测试)和大容量存储器1的功能测试两种。然后，从形成存储器单元阵列10的数量膨大的存储器单元中，确定不合格单元。
首先，CPU20输出内部自测试开始信号TSS，并按测试序列TSEQ使内部自测试开始(图3所示的步骤7)。将测试开始信号TSS提供给内部自测试控制电路30等中。具体如图3所示，将测试开始信号TSS输入到设置在测试控制电路30中的定时生成/控制电路301中。该定时生成/控制电路301与从CPU20输出的内部时钟信号CLK同步运转。
定时生成/控制电路301响应从CPU20输出的测试开始信号TSS，分别输出地址生成开始信号AGS、数据生成开始信号TDIN和用于控制大容量存储器1的测试用控制信号群等。在测试用控制信号群中，包含对应于行地址触发信号(RAS)、列地址触发信号(CAS)和允写信号(WE)等常规运转时所用存储器操作控制信号的操作控制信号和测试方式信号等。
接着，将输入数据模式DIN输入到大容量存储器1(图3所示的步骤8)。数据生成电路305响应数据生成开始信号TDIN，按存储器34中存储的输入数据模式生成输入数据模式DIN。
下面，对输入数据模式DIN的输入动作的一例进行说明。
将输入数据模式DIN分别提供给数据比较电路36和输入输出系列电路16中。将输入数据模式DIN输入到输入输出系列电路16的选择器401中。
选择器401在测试方式信号TMODE1指定测试方式，并且定为写入方式时，将输入数据模式DIN提供给数据缓冲器403。
地址生成电路303响应地址生成开始信号AGS，按存储器34中存储的地址生成模式输出测试地址信号。在从地址生成电路303输出的测试地址信号中，对应于行地址的测试行地址信号TADR输入到行系列电路12的选择器405中，对应于列地址的测试列地址信号TADC输入到列系列电路14的选择器407中。
选择器405在测试方式信号TMODE2指定测试方式时，将测试行地址信号TADR提供给行地址缓冲器409。同样，选择器407在测试方式信号TMODE3指定测试方式时，将测试列地址信号TADC提供给列地址缓冲器411。
数据缓冲器403响应与测试用控制信号群中的允写信号(WE)相当的信号TWE、和与列地址触发信号(CAS)相当的信号TCAS，在写入方式/读出方式中，选择写入方式并通过读写数据线、将输入用测试图形、TPT1提供给存储器单元阵列10。
行地址缓冲器407响与测试用控制信号群中的行地址触发信号(RAS)相当的信号TRAS，并将测试行地址信号提供给行译码器(R/D)413。行译码器413对提供的测试行地址信号进行译码，并驱动应该驱动的字线。
另一方面，列地址缓冲器411响前述的信号TCAS，并将测试列地址信号提供给列译码器(C/D)415。列译码器415对提供的测试列地址信号进行译码，并选择应该选择的列选择线。
这样，从数量膨大的存储器单元中，选择所驱动的字线与连接所选择列选择线位线(未图示)相交的单元，并在该单元输入输入数据模式DIN后，写入基于输入数据模式DIN的数据。
基于输入数据模式DIN的数据写入一结束，为了调查写入的数据的状态，接着就从大容量存储器1中读出写入的数据(图3所示的步骤9)。为了读出写入的数据，进行前述的行选择和列选择后选择存储器单元，进而分别对前述的信号TWE和前述的信号TCAS进行控制，使数据缓冲电路403为读出方式。由此，从所选择的存储器单元中读出数据。将从存储器单元中读出的数据DOUT提供给数据比较电路36。
为了判断读出的数据DOUT是否正常，在比较电路36中对输入数据模式DIN和读出的数据DOUT进行比较(图3所示的步骤10)。对应于比较结果，比较电路36输出表示正常的“通过”及表示异常的“故障”的判定信号P/F。
将判定信号P/F分别提供给定时生成/控制电路301和监视线450。将监视线450连接到外部焊点上。虽然监视线450未必需要，但设置监视线450并将判定信号P/F输出到外部，能从芯片100的外部了解内部自测试中的合格及不合格的状态。
此外，分别将测试地址信号TADR、TADC提供给选择器405、409，同时提供给内部总线4的内部数据线，并且通过内部数据线、送到缓冲存储器22中。
接着，根据比较电路36中的比较结果，判断读出的数据DOUT是否正常(图4所示的步骤11)。
如果异常(“否”)，则定时生成/控制电路301应答成表示“故障”的判定信号P/F信号，例如以“H”电平作为信号F，送到缓冲存储器22中。接收到“H”电平的信号F的缓冲存储器22将送来的测试地址信号TADR、TADC作为故障地址加以保持(图4所示的步骤12)。
另一方面，如果正常“是”，则定时生成/控制电路301应答表示“通过”的判定信号P/F信号，例如以“L”电平作为信号P。这时缓冲存储器22不保持送来的测试地址信号TADR、TADC。
这种测试动作重复进行到例如全部存储器单元的测试结束为止(图4所示的步骤13)。在这种内部自测试中，将故障地址随时保持/存储在缓冲存储器22中。
如果全部的存储器单元的测试结束(“是”)，接着就调查是否有故障地址(图4所示的步骤14)。如果没有故障地址(“否”)，则将这种芯片100判断/确定为“合格品”，并结束测试，不进行下面的保护处理工序。
在有故障地址的场合(“是”)，转移到利用冗余电路18的保护处理工序。
首先，CPU20开始从外部测试器200向内部自测试用存储器34的数据写入操作(图4所示的步骤15)。然后，利用外部测试器200继续将冗余序列输入到芯片100，并通过CPU20将输入的冗余序列写入到内部自测试用存储器34(图4所示的步骤16)。在冗余序列中包含冗余电路18的控制处理序列、对冗余行和冗余列的置换序列等保护处理中需要的信息。
接着，CPU20接收从外部测试器200输出的写入结束信号，使数据的写入操作结束(图4所示的步骤17)。
接着，转移到内部自冗余的执行。
CPU20使按冗余序列进行的内部自冗余处理开始(图4所示的步骤18)。
首先，按照冗余序列中包含的置换序列，根据在缓冲存储器中保持的故障地址，检查用冗余单元阵列501的冗余行和冗余列，是否能保护芯片100(图4所示的步骤19)。利用例如CPU20具有的运算功能，进行这种检查。
在这种检查中，作为判断成“不能保护”的例子，有应该保护的行、列数超过冗余单元阵列501中具备的冗余行、冗余列数等。
并且，如图5所示的步骤20那样，当判断成“不能保护”(“否”)时，将这种芯片100判断/确定为“不合格品”，并结束测试，不进行下面的不合格单元置换工序。
当判断成“能保护”(“是”)时，按照保持在缓冲存储器22中的故障地址和在内部自测试用存储器34中写入的置换序列，利用CPU20确定不合格单元的替换用地址信息(图5所示的步骤21)。所确定的替换用地址信息、暂时保存在缓冲存储器22中。
接着，按冗余序列中包含的控制处理序列，CPU20使保护用定时生成/控制电路32起动(图5所示的步骤22)。
接着，按CPU20的指令，由保护用定时生成/控制电路32，将在缓冲存储器22中暂时保存的替换用地址信息、写入地址转换用EEPROM503中(图5所示的步骤23)。
这种冗余处理操作重复进行到地址转换用EEPROM503全部写入替换用地址信息为止(图5所示的步骤24)。
如果地址转换用EEPROM503全部写入替换用地址信息(“是”)，则利用比较电路对在EEPROM503中写入的数据和在故障地址寄存器中写入的数据进行比较(如图6所示的步骤25)。在这里，故障地址寄存器和比较电路分别是包含在保护用定时生成/控制电路32中。
如图6所示的步骤26那样，如果比较的结果为EEPROM503中写入的数据和故障地址寄存器中写入的数据完全一致(“是”)，则判断为故障地址的置换成功。然后，再次进行前述内部自测试(图6所示的步骤27)。根据再次内部自测试，判断保护处理后的大容量存储器1是否正常(图6所示的步骤28)。如果正常(“是”)，则将这种芯片100判断/确定为“合格品”，并结束测试。
相反，如果不正确(“否”)，则将这种芯片100判断/确定为“不合格品”，并结束测试。
如果图6所示的步骤26的比较结果为EEPROM503中写入的数据和在故障地址寄存器中写入的数据不完全一致(“否”)，则判断成故障地址置换失败的可能性大。这时，如图6所示的步骤29那样，判断EEPROM503的写入次数是否达到规定的次数，并在没有达到规定次数时，将替换用地址信息从EEPROM503中擦除(图6所示的步骤30)后，返回图5所示的步骤22，并再次将替换用地址信息重写到EEPROM503中。
当达到规定次数时(“是”)，虽然可以判断成不合格品，但再次进行前述内部自测试(图6所示的步骤27)。这是因为即使EEPROM503中很少写入的数据和故障地址寄存器中写入的数据不完全一致，往往也是合格品。尽管这样找出的合格品不多，也能谋得合格品率的提高。
以上，对与本发明实施例相关的控制器大容量存储器混装型半导体集成电路器件进行了说明。与该实施例相关的器件，也能例如是如下的变形。
首先，也可以分别将控制/执行内部自测试器3中的内部自测试的内部自测试控制电路30(CONT.T)、控制/执行内部自冗余处理的内部自冗余控制电路32(CONT.R)和判定测试结果的数据比较电路(COMP.)36综合在CPU20中。
内部自测试用测试图形、能任意编制，以便做成一般匹配板、检验板和能单独尽量检测故障态的测试图形。然后，将任意编制的测试图形写入存储器34，按写入的前述测试图形能对大容量存储器1进行自测试。
此外，也可以不分别进行对存储器34的测试序列写入和冗余序列写入，而同时将此二序列写入存储器34。
在与前述实施例相关的控制器大容量存储器混装型半导体集成电路器件中，借助于将内部自测试器3和作为主存储单元的大容量存储器1设置在同一块芯片上，跟踪主存储单元速度高得出奇且大量的数据传送。
因分别测试例如作为逻辑系列电路的控制器2、内部自测试器3和作为存储器系列电路的大容量存储器1，逻辑系列电路和存储器系列电路能相互独立地开发生成测试图形的程序(测试序列)，并且这种开发比开发同时满足双方的测试的程序更加简单。
借助于将测试序列和冗余序列预先存储在能改写的内部自测试用存储器34中，能改变测试序列。因此，能灵活适应不断改善的制造工艺所对应的软件(测试序列)的修改。
此外，当前作为内部自测试电路、已知的有BIST(Built-In Self Test：内装自测试)电路，但它与前述实施例相关器件的优点的差别在于，实施例的器件能灵活适应前述不断改善的制造工艺的软件的修改。BIST电路为ROM，软件不从BIST的电路设计阶段和制造工艺阶段开始修改是不可能的。因此，在BIST电路中不能灵活适应软件的修改。
在与前述实施例相关的器件中，因逻辑系列电路和存储器***电路的测试序列能相互独立，比修改同时满足双方测试的程序，软件的修改更加简单。而且，逻辑系列电路和存储器系列电路中，测试序列相互独立，所以能分别听取逻辑系列电路设计人员及其制造工艺技术人员的要求，以及存储器系列电路设计人员及其制造工艺技术人员的要求，能在忠实地反应各种要求的同时，修改软件。
因不通过控制器2而直接进行作为主存储单元的大容量存储器1的测试，所以能充分满足主存储单元的测试精度。而且，在主存储单元的测试中，可以不考虑控制器2介入部分的误差。能放宽该部分清零条件，减少常出现无用不合格品的可能性。因此，能抑制成品率的劣化。当然也不必要预先准备测试焊点，以便能从外部直接测试主存储单元。
此外，在与前述实施例相关的控制器大容量存储器混装型半导体集成电路器件中，具有内部自冗余功能。为此，在主存储单元具有MB级存储容量时，能抑制在冗余处理作业中尤为需要的时间增长。也就是说，与使用激光烧断器一个一个地烧断数量膨大的熔丝的场合相比，前述内部自冗余能在很短的时间使冗余处理作业结束。当然，也因不要激光烧断器等冗余设备，所以能抑制设备投资。
在具有熔丝烧断制冗余电路的器件中，产生烧断错误时，不能修复，但在与前述实施例相关的器件中具有EEPROM制冗余电路，所以在产生程序错误(与烧断错误相当)时，借助于重写数据，修复成为可能。因此，比采用熔丝烧断制，能更进一步提高完全合格品率。
利用这些优点，在前述实施例中揭示的控制器大容量存储器混装型半导体集成电路器件中，能降低其成品率、生产效率和设备投资等全部的总费用。
在前述实施例中揭示的控制器大容量存储器混装型半导体集成电路器件中，具有能改写的内部自测试用存储器34，如果在擦除写入的测试序列和冗余序列后，将它作为半导体集成电路器件的工作存储器使用，设置该存储器34就不浪费，能有效利用存储器34。
此外，如果用含有多行或多列的块单元进行主存储单元不合格部分对前述冗余存储部的置换，则能进一步缩短冗余处理作业所要的时间。
此外，本发明如在以往技术部分所述的那样，是面向个人计算机之类的“板上机”电路“片上机”化的过程中完成的。
然而，由前述实施例相关的器件揭示的结构，例如将能改写的内部自测试用存储器34设置在芯片上，在该存储器34中写入对主存储单元进行测试的自测试序列，并按写入的自测试序列对主存储单元进行测试，也能用于现在的单片微计算机等之中。
这样，由前述实施例相关的器件揭示的结构用于单片微计算机中时，也能获得与前述实施例相同的效果，即也能在CPU等的逻辑系列电路和主存储单元(存储器系列电路)中，使测试序列相互独立；即使修改自测试序列的软件，也不改变电路和制造工艺等，完成按已修改软件进行的自测试等。
控制器大容量存储器混装型半导体集成电路器件的CPU和单片微计算机的CPU有相互对应的结构。然而，这两种CPU之间很不相同，其中一个例子是，控制器大容量存储器混装型半导体集成电路器件的CPU，其主要功能是将主存储单元中存储的数据高速传送到外部，与此相反，单片微计算机的CPU，其主要功能是按主存储单元中存储的数据(程序)进行运算。
如前述说明那样，采用本发明，则可分别提供能使成品率、生产效率和设备投资等所需全部总费用降低的控制器大容量存储器混装型半导体集成电路器件及其测试方法和该器件的有效使用方法。
此外，能分别提供即使修改自测试序列的软件，也不改变电路和制造工艺，完成按已修改软件进行的自测试的半导体集成电路器件，以及逻辑系列电路和存储器系列电路中能使测试序列相互独立，并且即使修改自测试序列的软件，也不改变电路和制造工艺，完成按已修改软件进行的自测试的半导体集成电路器件测试方法。

Claims (21)

1.一种半导体集成电路器件，其特征在于，包括：
设置在半导体器件内的主存储电路；
设置在所述半导体器件内、至少对从所述半导体器件外向所述主存储电路的数据输入和从所述主存储电路向所述半导体器件外的数据输出进行控制的控制电路；
设置在所述半导体器件内、对写入的自测试序列可进行改写的存储电路；以及
设置在所述半导体器件内、并按在所述可进行改写的存储电路中写入的自测试序列对所述主存储电路进行自测试的自测试电路，
其中，所述自测试电路和所述主存储电路通过控制信号线连接，
所述主存储电路、所述控制电路以及所述自测试电路通过数据信号线和地址信号线相互连接。
2.如权利要求1所述的半导体集成电路器件，其特征在于，
所述自测试电路具备测试用地址发生电路、数据发生电路、数据比较电路、可改写数据的存储电路以及其它的存储电路，
按写入自测试电路的所述可改写数据的存储电路中的自测试序列，对所述主存储电路部分进行自测试，根据由所述数据比较电路获得的判定信息，将求得的所述主存储电路部分的故障地址存储在与所述主存储电路部分不同的其它的存储电路。
3.如权利要求2所述的半导体集成电路器件，其特征在于，
所述自测试电路还具备自保护电路，所述自保护电路为了对具有冗余电路的主存储电路的冗余电路和所述主存储电路的故障地址电路部分进行置换而具备可改写存储自保护序列的数据的存储电路，
所述自保护电路根据写入在所述存储电路中的自保护序列进行自保护处理即将所述主存储电路的故障置换地址置换成冗余电路的行、列的冗余地址。
4.如权利要求3所述的半导体集成电路器件，其特征在于，
所述自保护电路包含可电气方式地进行数据的改写的元件。
5.如权利要求4所述的半导体集成电路器件，其特征在于，
所述自保护电路具有故障地址寄存器、比较电路，
由所述比较电路比较写入所述冗余电路的地址置换用存储电路中的数据与写入所述故障地址寄存器中的数据，当两者不一致时，将置换用地址再次改写入可所述可电气方式地进行数据改写的地址置换用存储电路中。
6.如权利要求3所述的半导体集成电路器件，其特征在于，
按照所述自保护序列中所包含的置换序列，以包含多行或者多列的块单元进行对所述主存储电路的不合格部分的所述冗余电路的置换。
7.如权利要求2所述的半导体集成电路器件，其特征在于，
在所述主存储电路的自测试中，将所述故障地址随时存储到所述其它的存储电路中。
8.如权利要求5所述的半导体集成电路器件，其特征在于，
所述控制电路包含中央处理电路(CPU)，所述置换用地址是按照所述自保护序列中所包含的置换序列并由所述中央处理电路所决定的。
9.如权利要求1所述的半导体集成电路器件，其特征在于，
所述控制电路包含中央处理电路(CPU)，所述自测试电路与从所述中央处理电路输出的内部时钟信号同步地进行动作。
10.如权利要求8或9所述的半导体集成电路器件，其特征在于，
所述其它的存储电路是所述中央处理电路的缓冲存储器。
11.如权利要求3所述的半导体集成电路器件，其特征在于，
在擦除了所写入的所述自测试序列、所述自保护序列之后，所述可改写数据的存储电路被用作为半导体集成电路装置的工作存储器。
12.一种半导体集成电路器件的测试方法，其特征在于，
利用外部测试器至少对控制电路、存储电路、其它的存储电路以及自测试电路进行测试，其中，所述控制电路至少对具有冗余电路的主存储电路的数据输入以及从所述主存储电路的数据输出进行控制，所述存储电路能够进行与所述主存储电路不同的数据的改写，所述其它的存储电路与所述主存储电路不同，所述自测试电路对所述主存储电路进行自测试，
在利用所述外部测试器进行测试结束之后，从该外部测试器向所述可改写数据的存储电路写入自测试序列，按照该写入的自测试序列，由所述自测试电路对所述主存储电路进行自测试，
当所述主存储电路中存在不合格部分时，将利用该自测试求得的所述主存储电路的故障地址存储到所述其它的存储电路中。
13.如权利要求12所述的半导体集成电路器件的测试方法，其特征在于，
当所述主存储电路中存在不合格部分时，从所述外部测试器向所述可进行数据改写的存储电路写入自保护序列，根据该写入的自保护序列，向所述冗余电路的地址置换用存储电路电气方式地写入基于所述其它的存储电路中所存储的所述主存储电路的故障地址的置换用地址，对所述主存储电路的不合格部分进行自保护处理。
14.如权利要求13所述的半导体集成电路器件的测试方法，其特征在于，
所述地址置换用存储电路能够电气方式地进行数据的改写，当所述自保护处理失败时，再次改写所述地址置换用存储电路中所写入的置换用地址。
15.如权利要求14所述的半导体集成电路器件的测试方法，其特征在于，
所述自保护处理是否失败是通过比较写入所述地址置换用存储电路中的数据与写入所述故障地址寄存器中的数据并根据两者是否一致来进行判断的。
16.如权利要求12所述的半导体集成电路器件的测试方法，其特征在于，
对所述主存储电路的不合格部分的所述冗余电路进行的置换，是按照所述自保护序列中所包含的置换序列、以包含多行或者多列的块单元进行的。
17.如权利要求12所述的半导体集成电路器件的测试方法，其特征在于，
在所述主存储电路的自测试中，将所述故障地址随时存储到所述其它的存储电路中。
18.如权利要求12所述的半导体集成电路器件的测试方法，其特征在于，
所述控制电路包含中央处理电路(CPU)，所述置换用地址是按照所述自保护序列中所包含的置换序列由所述中央处理电路所决定的。
19.如权利要求12所述的半导体集成电路器件的测试方法，其特征在于，
所述控制电路包含中央处理电路(CPU)，所述自测试电路与从所述中央处理电路输出的内部时钟信号同步地进行动作。
20.如权利要求18或19所述的半导体集成电路器件的测试方法，其特征在于，
作为所述其它的存储电路，是采用所述中央处理电路的缓冲存储器。
21.如权利要求13所述的半导体集成电路器件的测试方法，其特征在于，
当擦除这里写入的所述自测试序列以及所述自保护序列之后，将所述可进行数据改写的存储电路用作为半导体集成电路器件的工作存储器。
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