CN1398431A - 半导体器件 - Google Patents

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增田正親
金本光一
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Abstract

在用一个树脂密封体密封多个半导体芯片时考虑到各个半导体芯片测试容易性的安装方法。也考虑对各种MCP、***LSI的应用。作成为这样的规格：采用使单一封装内的第1半导体芯片的一个信号输出端子和半导体器件的第1外部端子独立地进行内部连接，使第2半导体芯片的一个信号输入端子和上述半导体器件的第2外部端子独立地进行内部连接，使上述半导体器件的上述第1和第2外部端子在半导体器件的外部进行连接的办法完成上述信号输出端子和上述信号输入端子之间的连接。

Description

半导体器件
技术领域
本发明涉及存储器可扩展的MCP型半导体盘器件，和对收纳于MCP(多芯片封装)内的多个芯片实施了测试容易化对策的半导体器件。
背景技术
伴随着半导体器件向印刷电路板的高密度安装的永无止境的要求，半导体器件封装的小型化不断地前进。在近些年来，作为与芯片尺寸同等或稍微大一点的封装的总称的CSP(芯片尺寸封装)已被开发出了多种(CSP封装类型可以分类为现存封装的派生品)。这些封装对于便携终端等的小型化和轻重量化作出了很大的贡献。
与此同时，***设备所要求的存储器容量的大规模化的速度，由于比存储器集成度提高的速度还快，故作为压低存储器的安装面积以增加存储器容量的手段，人们提出了存储器的3维安装的方案。本专利申请人开发出了叠层有与1mm厚表面安装式封装TSOP相同外部尺寸但存储器容量倍增的LOC(芯片上引线)构造的DDP(双密度封装)技术(参看1999年6月18日公开的特开平11-163255号公报。该公报与1998年9月29日提出申请的美国专利申请第09/161725号对应)。在该申请中公开的128MDRAM·DDP是使LOC构造(64MDRAM)引线框架进行叠层并一揽子地封入到铸模中之后焊接上引线形成的构造。
使用闪速存储器来取代现有磁盘器件的半导体盘器件，由于没有像磁盘器件那样的机械性的可动部分，故不易发生因物理性的碰撞引起的误动作或者故障。此外，作为器件的尺寸小等的优点，还可以比现有磁盘器件更高速地进行数据的读/写存取。该半导体盘器件，以往，是作成为含有多个闪速存储器和对之进行控制的控制器的存储器板或存储器卡来实现的。在该情况下，多个闪速存储器可以分别作成为单独的LSI实现，此外，控制器也可以作成为1个LSI予以实现。
如上所述，为了应对半导体盘器件的部件个数多、难以小型化的问题，在1994年9月9日公开的特开平6-250799号公报中，公开了把闪速存储器单元、与外部装置之间的接口和控制器单元构成1个LSI的半导体盘器件。在该1个半导体芯片构成的半导体盘器件中设有扩展存储器接口，使得在要进一步扩展芯片内置的闪速存储器的用途的情况下，使用者可以根据需要把芯片单位的闪速存储器连接到外部来增设半导体盘器件的存储容量。
对此，在1999年3月30日公开的特开平11-86546号公报中，公开了这样的技术：把单独制造的逻辑芯片和存储器芯片并列地装载到1个封装内使之1个封装化的技术。
此外，在1999年1月26日公开的特开平11-19370号公报(与1999年11月30日申请的美国专利申请第09/450676号对应)中示出了MCP的一个构造例。
发明内容
本申请发明人等，对作为主要的适用对象产品适合于组装到各种便携信息终端(掌上PC、手持终端)、数字照相机等内的半导体盘器件进行了研究。所要求的技术规格，在安装面积、重量和功耗中都分别要求更小的产品。此外，控制器作为面向各种用途应对方法有多种品种，此外，作为安全保密对策，由于可以预料性能规格的更新频度高，故要缩短新的封装产品的开发周期，重视民用机器所共有的降低价格的问题。
在上述特开平6-250799号公报中公开的在单一的半导体芯片中构成半导体盘器件的所谓的***LSI化中，可以举出以下的问题：①由于需要开发新的工艺，此外，工艺工时也要增加，故招致成本增加，②当用同一工艺制造所有的构成单元时，与用专用工艺制造每一个单元的情况比较，存在着个别单元的性能降低的问题，③伴随着控制器规格的变更，要重新进行整个芯片的设计，对于降低开发成本、缩短开发周期是不利的，④由于平面配置各个构成单元，故作为单一芯片来说会变大。
此外，如在特开平11-86546号公报中所讲述的那样，把多个芯片并列配置起来汇总到一个封装内的LSI，同样，其安装面积，在根本不比各个芯片的面积的总和小的范围内，安装面积缩小停步不前。
(1)本发明的第1个目的在于提出适合于向可以携带的小型信息终端等中安装安装面积小，而且可以迅速地应对因控制器的规格变更等引起的机种变更的、缩短开发周期(周转期：从素材投入到产品上市为止所需要的时间。从着手开发到开发完毕所需要的天数)，而且压低开发成本的半导体盘器件的封装形态。
此外，本发明人等，在用MCP构成的半导体盘器件的方案中，研究了把存储器芯片和控制器芯片安装到一个封装内的产品的测试问题。现存的存储器和控制器(逻辑)个别地封装化、个别地实施测试、并安装到印制基板上边后连接起来在把该使用形态的2个芯片的组合作为一个封装而产品化的情况下，通常，存储器和控制器在印制基板上边的  布线’也要放到封装内部。然而，在产品上市前的测试中却会产生问题。在现存的存储器和控制器一起作为单一的封装进行测试的情况下，存储器用存储器测试仪进行测试，控制器则用逻辑测试仪进行测试。这些现存的测试环境，如上所述，当把存储器和控制器放入到一个封装内而且还进行内部连接的情况下，就不能与现有技术一样在同一条件下使用。归因于进行了内部连接，例如在用存储器测试仪进行存储器测试的情况下，由于归因于连接上控制器的影响(漏电流等)根本不会完全消失，故就不能用现有技术中现存的存储器测试环境实施同等的测试。对于控制器的测试情况也是同样的。就是说，即便是尽可能地降低内部连接的影响，或采用已经考虑到影响的解析，测试品质的恶化仍会纠缠不放地存在着。
此外，以下对存储器测试仪和逻辑测试仪的特性进行比较。在伴随着存储器大容量化的测试时间很长的情况下，存储器测试仪以同时测试多个存储器为基础，采用提高测试生产率的方式。另一方面，逻辑测试仪，虽然为了给被测试LSI加上大的测试图形要使用许多的信号端子，但是测试所需要的时间，与存储器测试时间比较起来一般地说要小2个数量级。由于这一特性，在逻辑测试仪的情况下，采用因被测试LSI的装载旋转快而提高生产率的方式。如果假定要开发这样特性不同的兼备两方测试仪功能的混合测试仪，则虽然可以使安装到该混合测试仪上的被测试(MCP)封装执行两种功能的测试，但是，结果却变成为在逻辑测试结束后，到存储器测试之前的长的时间，逻辑测试用的端子被闲置不用，结果是可以预料会有损于测试生产率。
为此，从效率良好地利用昂贵的测试***这一测试生产率的观点来看，人们认为个别地对MCP内的存储器芯片和逻辑芯片进行2度测试的方式是有力的。因此，可以预测结果就变成为要加上这样的修正：给存储器测试仪和被测试封装附加上切断因连接上控制器而产生的影响的功能，给逻辑测试仪和被测试封装附加上切断因连接存储器而产生的影响的功能。
于是
(2)本申请的第2个目的在于：提出可以效率良好地利用被构成为可以应对现有个别芯片的昂贵的测试***，压低开发新的测试环境的成本，缩短产品开发周期的MCP安装形态的方案。
(3)此外，还探究这样的情况：考虑了测试环境开发效率的上述(2)的解决手段，即便是可能进行组合的多个芯片的种别、内置的功能和封装形态发生了改变，是否仍可普遍地应用于所有的MCP。
(4)此外，在***LSI中，如果考虑多个LSI核心的测试环境开发的问题，则要探究是否可以同样地使用本发明。
当考察适合于面向各种便携信息终端、数字照相机等装入的半导体盘器件的实施形态时，特别是如果用①安装面积小，②造价便宜的观点进行评价，则在芯片面积为40mm2以上的情况下，人们估计比起***LSI化以形成1个芯片来，还是使存储器芯片和控制器芯片封装(3维安装化)到堆叠式封装内为好(参看nikkei microdevices 1999年8月号pp.40～pp.45)。
探讨使多个不同种类的芯片(存储器芯片和控制器芯片的组合等)进行3维安装以形成1个封装化的形态。通常，由于多个芯片的外形形状和电极焊盘配置不同，故形态与像DDP、堆叠存储器那样使同一形状、规格的多个芯片进行叠层的封装不同。考虑到归因于用现在广为使用的封装类型且可兼用现有设备而得以使造价下降这一点和安装面积的缩小效果高这一点，可以举出以下的2种形式。
①把第2半导体芯片叠层到LOC构造的半导体芯片上，4方向引线排列构造的TQFP(薄型四方扁平封装)型。
②以小型的BGA(球栅阵列)类型为基础的叠层芯片CSP(芯片尺寸封装)型。
CSP型虽然在安装面积的缩小效果上是优秀的，但是从产品设计等的开发期间短而且造价低的观点看，还是使用成本便宜的引线框架的TQFP型更好。
作为适合于组装到各种便携信息终端、数字照相机等内的半导体盘器件的封装形态，把现存的芯片组合起来封装化的产品设计等的开发周期短，归因于把多个芯片叠层到单一的引线框架内的构造使得造价低的TQFP型作为第1个解决方案，将在实施形态1中公开。至于半导体盘器件的存储器扩展，则要在封装内设置扩展端子。控制器与内置存储器同样，具备可以对连接到外部的扩展存储器进行存取的功能。
此外，作为本发明的第2个目的的已经组装到MCP内的多个芯片的测试容易化的对策，提案如下。
在实施形态1中，在构成半导体盘器件的封装内的控制器和闪速存储器之间不进行内部连接。这样一来，控制器芯片和闪速存储器芯片的各个电极焊盘就分别独立地与封装的外部端子进行连接。另外，电源或接地线有时候两个芯片都要连接到共通的外部端子上。在使用上述半导体盘器件时就要把它安装到电路板上边，并用电路板上边的布线把上述外部端子间连结起来。控制器则经由外部端子、和电路板上边的布线对闪速存储器进行存取。
归因于作成为这样的构成，本发明的封装内的闪速存储器和控制器，如果通过外部端子从封装外部来看，则分别独立地动作。因此，可以把本发明的封装安装到现有的为应对个别的芯片而开发的测试环境内，与个别芯片的情况下同样地，依次进行存储器测试和逻辑测试。倘采用本发明的方式，在存储器测试和逻辑测试的环境内，即便是不附加屏蔽别的芯片的影响的功能，也可以分别执行具有与现有技术同等的可靠性的测试。
使独立的测试成为可能的本发明的MCP的构成，并不限于实施形态1的闪速存储器和控制器(ASIC)的组合的MCP，在任意封装形态的任意多个芯片的组合的MPC中，都可以具有同样的效果地应用。
此外，作为本发明的变形例，也可以考虑用选择器选择以下模式的方式：采用在MCP内的多个芯片间的内部布线上边设置选择器，借助于外部端子向选择器输入测试模式信号的办法，切断多个芯片间的连接，用外部端子独立地测试每一个芯片的模式，和使多个芯片间进行内部连接使得可在封装内部进行芯片间的存取的模式。在该情况下，结果就变成为在封装内的内部布线上边或在控制器芯片内实质上具备借助于模式信号切换连接的开关功能的选择器。
提供一种封装，该封装保证把基于闪速存储器和控制器的组合的***程序内置于闪速存储器内，并使其***程序运行。
附图说明
图1是本发明的一个实施例的半导体盘器件的框图。
图2是将本发明的一个实施例的半导体盘器件的树脂密封体的上部除去后的状态的平面图。
图3是沿着图2所示的A-A’线的模式性的剖面图。
图4是沿着图2所示的B-B’线的模式性的剖面图。
图5是沿着图2所示的C-C’线的模式性的剖面图。
图6是分配给本发明的一个实施例的半导体盘器件的半导体封装的外部端子的信号配置例。
图7是把本发明的一个实施例的半导体盘器件安装到电路板上时的连接布线例。
图8是在本发明的实施形态1的半导体盘器件中具备的控制器的框图。
图9是在本发明的实施形态1的半导体盘器件中具备的闪速存储器的框图。
图10是在本发明的实施形态1的半导体盘器件中具备的64Mb闪速存储器的存储器映像图(memory mat)。
图11是把扩展存储器连接到本发明的实施形态1的半导体盘器件上的例子。
图12是考虑到在电路板上边连接本发明的实施形态2的半导体盘器件的连接容易性的向外部端子进行的信号分配的例子。
图13是实施本发明的堆叠式CSP的剖面图。
图14是使各个信号连往图13的CSP的外部端子的一个例子。
图15是在电路板上边连接图13的CSP的外部端子的例子。
图16a是实施本发明的引线框架型MCM的例子。
图16b是实施本发明的引线框架型MCM的另一个例子。
图16c是实施本发明的引线框架型MCM的再一个例子。
图17是用来说明多个芯片的独立端子1个封装化的说明图。
图18示出了使控制器和DRAM1个封装化的例子。
图19示出了使DRAM和闪速存储器1个封装化的例子。
图20是闪速存储器的存储单元的剖面图的例子。
图21是内置测试用选择器的半导体盘器件的框图。
图22是把测试用选择器内置于控制器芯片内的半导体盘器件的框图。
图23是MCP具备扩展存储器用扩展端子的实施例。
图24是在***LSI中构成本发明的半导体盘器件的框图。
图25是扩展存储器的叠层型封装的例子。
具体实施方式
以下，参看附图详细地说明本发明的实施形态(实施例)。另外，在用来说明发明的实施形态的全部附图中，对于那些具有同一功能的部分赋予同一标号而省略其重复的说明。
(实施形态1)
图1示出了本发明的用单一半导体封装构成的半导体盘器件100的框图。构成半导体盘器件100的存储器芯片20和控制器芯片30，在半导体封装10内不进行内部连接，把存储器芯片20和控制器芯片30的各个信号端子(以后，把多个电极焊盘归纳起来叫做电极焊盘21、22、31～34’)分别独立地连接到该半导体封装10所具有的外部端子群11～16(各个外部端子群虽然由多个外部端子构成，但是，以后归纳起来叫做外部端子’)上。就是说，控制器芯片30，使从外部主机输入输出地址/各种存取信号的电极焊盘31和输入输出数据/指令信号的电极焊盘32与上述半导体封装10连往主机的连接用外部端子11(主机接口)进行内部连接317、318，把用来向存储器输出地址/数据/指令各个信号，和用来输入来自存储器的数据信号的电极焊盘33与上述半导体封装10的外部端子12(存储器接口)进行内部连接，此外，使输入输出对存储器进行存取的存取控制信号的电极焊盘34与上述半导体封装10的存取控制信号用的外部端子13、16进行内部连接。此外，存储器芯片20，使用来输入来自控制器30的地址/数据/指令各个信号和用来向控制器30输出数据信号的电极焊盘21与上述半导体封装10的外部端子14进行内部连接，使在与控制器之间输入输出存取控制信号的电极焊盘22与上述半导体封装10的存取控制信号用的外部端子15进行内部连接。上述之外的每一个控制器芯片30、存储器芯片20，与需要和上述半导体封装10的外部进行连接以进行输入输出的信号、电源(Vcc)、接地线(Vss)等，适宜地与控制器芯片30、存储器芯片20的除此之外的电极焊盘以及上述半导体封装10的除此之外的外部端子进行内部连接。这时，接地线(Vss)、电源(Vcc)等的电极焊盘也可以考虑连往共通的外部端子或使一部分的信号连往外部端子或进行内部连接。
本发明的一个实施例的半导体封装10安装在母板150上，借助于电路板上边的存储器总线301和上述半导体封装10的外部端子12(存储器接口)、外部端子14进行外部连接，同样，借助于电路板150上边的控制总线302与上述半导体封装10的外部端子13和外部端子15进行外部连接，借助于此，就可以进行上述控制器30和上述存储器20的连接，就可以进行作为半导体盘器件的存取控制。
如上所述，采用作成为极力避免在内部把半导体封装10内的控制器芯片30和存储器芯片20连接起来的安装形态的办法，在借助于测试***从外部端子个别地分别对各个芯片执行测试时，就可以抑制来自别的芯片的影响，可以执行具有可靠性的测试。
此外，本发明的一个实施例的半导体盘器件100，为了使扩展存储器的存储容量成为可能，在外部设置把扩展存储器50连接起来的存储器扩展端子16，使得可以用控制器30进行存取。存储器扩展，在同一阶层(共通地供给地址、各种控制信号等的连接形态)上把同样地安装到母板150上边的扩展存储器50连接到把控制器30和内置存储器20连接起来的存储器总线301和控制总线302上。存取控制信号303的一部分也与控制器30和内置存储器20之间的输入输出共通地对扩展存储器50进行输入输出。扩展存储器专用存取控制信号304从控制器30通过存储器扩展端子16直接向扩展存储器50进行输入输出。究竟对内置存储器20还是控制器30进行存取由后边讲述的片选信号F_CEA_1～F_CEA_5中的究竟产生哪一个来决定。扩展存储器50，可以使与内置存储器20同一规格的存储器芯片或存储容量不同的存储器芯片作成为单一或多个封装后进行安装。
图2示出了本发明的一个实施例的在单一封装内构成半导体盘器件100的例子。图2是除去了本发明的一个实施例的半导体盘器件的树脂密封体上部后的状态的平面图，图3是沿着图2所示的A-A’线的模式性的剖面图，图4是沿着图2所示的B-B’线的模式性的剖面图，图5是沿着图2所示的C-C’线的模式性的剖面图。
如图2、图3、图4和图5所示，本实施形态的半导体盘器件100具有：在矩形形状的半导体衬底的主面30X上形成了多个电极焊盘4的控制器芯片30；在比该控制器芯片30的半导体衬底尺寸还大的矩形形状的半导体衬底的主面20X上形成了多个电极焊盘4的存储器芯片20；配置在上述控制器芯片30和上述存储器芯片20的外侧一边，由内部部分7A和外部部分7B构成，而且通过导电性的金属丝8把上述控制器芯片30和上述存储器芯片20的各个电极焊盘4与上述内部部分7A电连起来的多个引线7；支持上述存储器芯片20的支持引线6；对上述控制器芯片30和上述存储器芯片20、金属丝8以及引线7的内部部分7A进行树脂密封的树脂密封体9。
上述支持引线6，由配置在由一体化地形成上述多个引线7构成的引线群之间的悬空引线部分6A和配置在被引线7的内部部分7A的顶端围起来的中央空间部分上的半导体芯片支持引线部分(bus bar，汇流条)6B的引线构成。由上述多个引线7和上述支持引线6构成的引线框架，例如可以采用对由铁(Fe)-镍(Ni)系的合金或者铜(Cu)或铜系的合金构成的平板板材施行腐蚀加工或冲压加工形成规定的引线图形的办法制造。
与上述控制器芯片30的主面30X相反的一面(背面)，被载置到上述存储器芯片20的主面(表面)20X上边，在保持原状的状态下用粘接剂5把上述控制器芯片30的背面和上述存储器芯片20的主面20X固定起来构成半导体芯片叠层体。把上述半导体芯片支持引线6B固定到上述半导体芯片叠层体的上述半导体芯片20的主面20X上，支持上述半导体芯片叠层体。上述支持引线6B的上表面变得比金属丝8的顶部还低。
树脂密封体9的平面形状被形成为矩形形状，在本实施形态1中，例如，被形成为长方形。沿着该树脂密封体9的四边，排列多个引线的外部部分7B。引线的外部部分7B作为表面安装形状例如被形成为鸥翼状。
上述半导体封装10，由于在从上述控制器芯片30的主面30X到上述存储器芯片20的主面20X之间不存在薄片，故可以实现薄形化。此外，采用把上述半导体芯片支持引线6B粘接固定到上述存储器芯片20的主面20X上的办法，使上述支持引线6的厚度被金属丝8的环路高度抵消，由上述支持引线6产生的对树脂密封体9的厚度影响就不复存在。结果是可以实现使多个芯片叠层起来的上述半导体封装10的薄形化，可以用TSOP型构成。
另外，在实施例中，与控制器芯片30的面积比较起来存储器芯片20的面积这一方变大。在这样的情况下，由于大面积的芯片这一方弯曲强度减弱，故人们认为与其把两芯片的厚度作成为相同，还不如增厚大面积一侧的芯片的厚度。
为了用TSOP型构成以上堆叠型MCP，在用金属丝8把各个芯片的各个电极焊盘4和配置在四边上的引线7的内部引线7A连接起来的情况下，为了避免金属丝的邻接、交叉，就必须把多个芯片的电极焊盘的总配置数，与各边的引线数之比对应地分配给各个方向。在图2的例子中，把控制器芯片30的1边一侧的电极焊盘的配置，与其它的3边一侧的电极焊盘的配置比较起来形成得粗一些，使存储器芯片20的电极焊盘集中到对应的一边一侧，把两个芯片组合起来。借助于此，4边的电极焊盘数的比就变成为与引线数之比大体上相同，从而将消除连接金属丝的交叉。
图6标上了端子名地示出了如上所述进行了金属丝连接的图2所示的半导体封装10的外部端子(引线的外部部分7B)的信号配置例。
例如，VCC端子是控制器用电源电位端子，例如，为3.3伏(V)或5伏(V)。VCCf端子是存储器用电源电位端子，例如为3.3伏(V)。VSS端子是把电位固定到基准电位(例如0伏)上的基准电位端子。I/O0端子～I/O7端子与存储器芯片20的电极焊盘21连接，是向存储器输入地址/数据/指令的输入端子。F_DA(0)端子～F_DA(7)端子与控制器芯片30的电极焊盘33连接，是输入输出与存储器之间的地址/数据/指令的输入输出端子。F_CEA_1端子～F_CEA_5端子，在控制器选择封装内的存储器20的情况下，就从F_CEA_1端子输出片选信号1，在选择外部的扩展存储器50的情况下，就输出存储器片选信号2～5。在从F_OEA端子读出数据的情况下，就用控制器进行设定。F_RDY_1，F_RDY_2端子，在向存储器写入、擦除动作的情况下，用控制器进行设定。F_WEA端子用控制器设定存储器写入允许信号。F_SC_A1、F_SC_A2端子，用控制器设定串行时钟。F_CDEA端子，在存储器写入时，用控制器设定用于控制多路复用总线。F_RES端子用控制器设定RESET信号。表1示出了分配给各个外部端子的功能的一览表。
                                          表1
# 端子名 功能 # 端子名 功能
 1  Vss 接地 51  H_D(5) 数据5
 2  Vcc 电源 52  H_D(6) 数据6
 3  Vccf 接地(闪速) 53  H_D(11) 数据11
 4 /RES 复位 54  H_D(12) 数据12
 5  RDY∥Busy 忙/闲 55  H_D(13) 数据13
 6 /CDE 指令数据允许 56  Vss 接地
 7 /OE 输出允许 57  H_D(14) 数据14
 8  Vss 接地 58  H_D(7) 数据7
 9  I/O0 输入输出0 59  H_CE1 片选1
 10  I/O1 输入输出1 60  H_A(10) 地址10
 11  F_RDY_2 就绪(2个存储区用) 61  H_OE 输出允许
 12  I/O2 输入输出2 62  H_D(15) 数据15
 13  F_RES 复位 63  H_CE2 片选
 14  I/O3 输入输出3 64  H_IORD 读数据控制
 15  TEST1 诊断模式选择1 65  H_IOWR 写数据控制
 16  Vcc 电源 66  Vcc 电源
 17  Vccf 电源(闪速) 67  H_A(9) 地址9
 18  I/O4 输入输出4 68  H_A(8) 地址8
 19  I/O5 输入输出5 69  H_A(7) 地址7
 20  I/O6 输入输出6 70  H_A(6) 地址6
 21  I/O7 输入输出7 71  Vss 接地
 22  F_CEA_1 片选1 72  H_WE 写允许
 23  F_CEA_2 片选2 73  H_IREQ 中断请求
 24  Vcc 电源 74  CSEL 卡选
 25  SC 串行时钟输入1 75  TEST2 诊断模式选择2
 26  F_SC_A1 串行时钟输出1 76  H_RESET 复位
 27  /WE 写允许  77  WAIT 等待
 28  /CE 片选  78  H_A(5) 地址5
 29  Vss 接地  79  H_A(4) 地址4
 30  F_SC_A2 串行时钟输出2  80  H_A(3) 地址3
 31  Vss 接地  81  H_A(2) 地址2
 32  F_CEA_3 片选3  82  H_INPACK 输入响应
 33  F_CEA_4 片选4  83  H_REG 寄存器
 34  F_CEA_5 片选5  84  DASP 握手控制
 35  F_WEA 写允许  85  H_STSCHG 状态信号
 36  F_DA(7) 数据7  86  H_A(1) 地址1
 37  F_DA(6) 数据6  87  H_A(0) 地址0
 38  F_DA(5) 数据5  88  H_D(0) 数据0
 39  Vcc 电源  89  H_D(1) 数据1
 40  F_DA(4) 数据4  90  H_D(2) 数据2
 41  F_DA(3) 数据3  91  H_IOIS16  16位激活信号
 42  F_DA(2) 数据2  92  H_D(8) 数据8
 43  F_DA(1) 数据1  93  H_D(9) 数据9
 44  F_DA(0) 数据0  94  H_D(10) 数据10
 45  F_OEA 输出允许  95  Vcc 电源
 46  F_CDEA 指令数据允许  96  PORST 端口
 47  F_RDY_1 就绪信号  97  TEST3 诊断模式选择3
 48  Vcc 电源  98  TEST4 诊断模式选择4
 49  H_D(3) 数据3  99  XIN 晶振(IN)
 50  H_D(4) 数据4  100  XOUT 晶振(OUT)
图7，示出了如图6所示在把信号分配给半导体封装10的外部端子的实施形态1中，在把该半导体封装10安装到电路板上使用时，使用者必须在电路板上边用布线进行短路连接(在电路中电位不同的2点间用电阻极低的导体进行连接)的外部端子的组合例和电路板上边的布线例。就是说，例如已在控制器内进行了内部连接的引脚序号44的F_DA(0)端子和已在存储器内进行了内部连接的引脚序号9的I/O 0端子进行外部连接。此外，已和控制器进行了内部连接的引脚序号47的F_RDY_1端子和与存储器进行了内部连接的引脚序号5的RDY/Busy端子进行外部连接。其它的端子也如图7的组合所示进行外部连接，归因于此，就可以使本发明的半导体器件100作为半导体盘器件发挥作用。如果使电路板上边的外部连接布线如图7所示无交叉地进行布线，则可以在电路板上边用单一布线层进行短路连接。压低电路板上边的布线层的增加，对别的布线的干扰程度小。如上所述，人们认为给标上了尽量不使电路板上边布线产生交叉那样的顺序的外部端子分配信号是必要的。
图8示出了控制器30的框图的一个例子，图9示出了闪速存储器20的框图的一个例子。
图8所示的控制器的功能，与主机之间的接口以PCMCIA(个人计算机存储器卡国际协会)所规定的规格为标准，也支持存储器卡模式、I/O卡模式、和IDE(集成电路电子学)标准模式中的任何一种模式的动作。使用主机，用与存储器卡或I/O卡(PC卡)同样的存取方法，或者用有现有IDE标准的硬盘装置同样的接口，就可以进行对存储器进行存取。本控制器如图所示以16位CPU为核心处理器38，由主机接口控制单元35，数据传送控制单元36和存储器接口控制单元37构成。
在用PC卡规格对主机接口控制单元35进行存取的情况下，在CCR(卡构造寄存器)中具备记录可以从主机一侧参照的硬盘资源的各种属性信息CIS(卡信息构造)的寄存器，和各种卡标准规格。在从主机对半导体盘器件100进行存取的情况下，从主机经由主机连接用的外部端子(主机接口)11，发送例如以ATA规格(ANSI(美国标准协会)使作为硬盘的接口之一的IDE标准化后的规格)为标准的指令，在参照上述CIS确立了连接之后，执行数据的读写等。上述主机接口控制单元35，取入上述指令进行解释，暂时把表示存取的开头位置的地址、数据长度和传送过来的写入数据，存放到任务寄存器内。此外，在要读出数据的情况下，在先把从存储器读出来的数据暂时存放到任务寄存器内之后，再用以ATA规格为标准的指令送往主机。
存储器接口控制单元37，是根据在本半导体盘器件100中内置或扩展的存储器的固有特性构成接口的单元。使用由存储器固有所决定的存储器指令对存储器进行存取控制。如果存储器的规格变了，则仅仅变更本存储器接口控制单元17的规格。存储器接口控制单元37，判定由主机进行存取的地址究竟是与内置的(闪速)存储器对应还是与外部的扩展(闪速)存储器对应，以产生与相应的(闪速)存储器对应的片选信号。与此同时，来自主机的ATA标准指令，被变换成控制存储器的存储器指令，并通过外部端子12(存储器接口)被送往相应的(闪速)存储器，接收到片选信号的(闪速)存储器就变成为有效状态，在借助于来自存储器接口控制单元37的存储器指令设定动作模式进行存取控制。
<闪速存储器的整体构成>
借助于存储器接口控制单元37进行存取控制的例如闪速存储器20的整体性的构成示于图9。
存储器矩阵(存储器阵列)201阵列状地具有多个可电擦除可电写入的非易失性的存储单元晶体管。存储单元晶体管，例如如图20所示，其构成为具有在半导体衬底或存储器晶片SUB上形成的源极S和漏极D，在沟道区上中间存在着隧道氧化膜地形成浮置栅极FG，和中间存在着层间绝缘膜地重叠到浮置栅极上的控制栅极CG。控制栅极CG被连接到字线221上，漏极D则被连接到位线220上，源极S被连接到未画出来的源极线上。
外部输入输出端子I/O0～I/O7兼用做地址输入端子、数据输入端子、数据输出端子和指令输入端子。从外部输入输出端子I/O0～I/O7输入进来的X地址信号(扇区地址信号)通过多路复用器202被供往X地址缓冲器203。X地址译码器204对从X地址缓冲器203输出的内部互补地址信号进行译码以驱动字线221。
(在上述位线220的一端一侧，设有未画出来的读出锁存电路，在另一端则设有同样未画出来的数据锁存电路)。上述位线220根据从Y地址译码器206输出的选择信号用Y门阵列电路207进行选择。从外部输入输出端子I/O0～I/O7输入的Y地址信号被预置到Y地址计数器205内，以预置值为起点依次增值的地址信号被提供给上述Y地址译码器206。被Y门阵列电路207选中的位线220在数据输出动作时与输出缓冲器208的输入端子导通，在数据输入动作时，则通过数据控制电路209与输出缓冲器210的输出端子导通。在上述位线220上设有保持1个扇区的量的写入数据的数据寄存器215。写入数据从外部输入输出端子I/O0～I/O7每次8位地输入进来并存储到数据寄存器215内，在保持1个扇区的量的写入数据时，可以进行向由X地址指定的扇区内写入。
输出缓冲器208、输入缓冲器210和上述外部输入输出端子I/O0～I/O7之间的连接，可用上述多路复用器202进行控制。从输入输出端子I/O0～I/O7供给的指令，通过多路复用器202和输入缓冲器210被提供给模式控制电路211。上述数据控制电路209，除去从输入输出端子I/O0～I/O7供给的数据之外，还可以把遵循模式控制电路211的控制的逻辑值的数据供给存储器阵列201。
控制信号缓冲器212，作为存取控制信号供给片选信号CE、输出允许信号OE、写入允许信号WE、串行时钟信号SC、复位信号RES和指令允许信号CDE。模式控制电路211根据这些信号的状态对与外部之间的信号接口功能进行控制，此外，还根据指令代码控制内部动作。在对输入输出端子I/O0～I/O7的指令或数据输入的情况下，上述信号CDE被激活，如果是指令则进一步激活信号WE，如果是数据则使WE无效。如果是地址输入，则使上述信号CDE无效，而激活信号WE。借助于此，模式控制电路211就可以区别从外部输入输出端子I/O0～I/O7多路复用输入进来的指令、数据和地址。模式控制电路211可以在擦除或写入动作中激活忙闲信号RDY/Busy并把该状态通知外部。
内部电源电路213，产生写入、擦除验证、读出等的各种动作电源222，并供往上述X地址译码器204和存储单元阵列201。
上述模式控制电路211，按照存储器指令整体性地控制闪速存储器20。闪速存储器20的动作，基本上由存储器指令决定。分配给闪速存储器20的存储器指令，例如如表2所示，规定有读出、擦除、追加写入、改写、擦除验证、复位和状态寄存器读和清除等各种指令。
                                       表2
指令   总线周期   第1个总线周期   第2个总线周期   第3个总线周期   第4个总线周期
  操作数据模式in   操作数据模式in/out   操作数据模式in   操作数据模式in
读出   3   写OOH   写SA(1)   写SA(2)
擦除(单个扇区)   4   写2OH   写SA(1)   写SA(2)   写BOH
擦除(存储块)   4   写7FH   写BA(1)   写BA(2)   写BOH
追加写入   4   写1OH   写SA(1)   写SA(2)   写4OH
改写(先擦除)   4   写1FH   写SA(1)   写SA(2)   写4OH
追加写入(Control bytes)   4   写OFH   写SA(1)   写SA(2)   写4OH
擦除验证   4   写AOH   写SA(1)   写SA(2)   写AOH
复位   1   写FFH
读状态寄存器   2   写7OH   读SRD
清除状态寄存器   1   写5OH
SA(1)＝扇区地址(A0到A7)，SA(2)＝扇区地址(A8到A13)
BA(1)＝块地址(A3到A7)，BA(2)＝块地址(A8到A13)，{A0到A2的输入不要}
SRD＝状态寄存器数据
闪速存储器20，为了表示其内部状态具有状态寄存器214，其内容可以采用激活信号OE的办法从输入输出端子I/O0～I/O7读出。例如，根据追加写入指令，上述模式控制电路211进行数据写入的控制，写入结果可以验证。在出错的情况下，就进行规定次数的重试，在仍有错误的情况下，就把写入异常的标志置位到上述状态寄存器214内。控制器30在发出了追加写入指令后，就可以采用发出状态寄存器读指令的办法来确认数据写入是否已正常结束。
图8的存储器接口控制单元37，定义表示由主机指定的存取开头位置的盘地址(磁道序号、扇区序号等)和(闪速)存储器的存储器地址(块序号、扇区序号、芯片序号等)之间的对应关系，参照该对应关系，把由主机指定的盘地址变换成对应的(闪速)存储器的存储器地址。例如，图10示出了64M位闪速存储器的存储器映像图，1个扇区由512字节单位的数据字节和16字节的控制字节构成。存储器接口控制单元37，控制该存储器的1个扇区单位的顺序读/写存取。在数据写入模式的情况下，以512字节单位切出存放在数据缓冲器中的写入数据，通过存储器接口12、存储器总线301，以例如8位单位把它向闪速存储器传送。此外，在读出模式的情况下，则从闪速存储器以8位单位传送读出数据，把它写入到数据缓冲器39内。从闪速存储器20的状态寄存器214中读出来的内部状态，被写入到控制/状态寄存器内。然后，正常读出的数据缓冲器39的读出数据，通过主机接口11借助于主机接口控制单元35被送往主机。在写入模式中，也可以采用再次读出已写入到闪速存储器20内的数据，并与写入数据进行核对的办法，进行确认已正常地写入。在以上的闪速存储器20的读/写控制中，要发出上述的存储器指令(表2)、存取控制信号。存储器接口控制单元37，通过上述存储器接口12多路复用地发送接收存储器指令、地址和数据。
向作为附加到图10所示的每一个扇区上的冗余字节的控制字节中，写入1个扇区的数据区域的错误校正码(ECC)、可存储区/代替区/不合格区等的识别代码、逻辑地址、改写次数等的信息。各个扇区，都要进行在初始阶段或是否可随时进行存储的核查，给已产生了错误的扇区标上上述不合格区’的识别代码进行管理。在图10所示的闪速存储器中，保证合格扇区(指定为可存储区/代替区的扇区)至少要在16057(98％)以上。此外，产生了写入错误的存储单元可以用控制字节的存储单元代替。
图8的数据传送控制单元36在把从主机传送过来的写入数据存放到数据缓冲器39内之后，根据BCH代码(Bose-Chaudhuri-Hocquenghem code，博斯-乔赫里-霍克文黑姆代码)逻辑等，编制错误校正码ECC，向写入字节写入。存储器接口控制单元37，向存储器写入存放在数据缓冲器39内的写入数据和错误校正码ECC。此外，数据传送控制单元36在把从存储器读出来的读出数据存放到数据缓冲器39内之后，据之读出出来的控制字节内的上述错误校正码ECC，进行读出数据的订正处理。错误订正处理，例如对1个扇区512字节的数据的位错误进行订正一直到2位为止。
此外，在对存放在存储器内的信息要求特别的安全保密性的情况下，就要实施种种的加密处理。数据传送控制单元36对保持在数据缓冲器39内的写入数据进行加密处理以及对读出数据进行解密处理。作为可以使用的密码，在‘共通密钥’中，可以举‘MULTI2’或美国密码标准DES(数据加密标准)，在‘公开密钥’中，则可以举出RSA密码等。另外，也可以考虑对向主机送出的读出数据施行加密处理，对从主机接收到到的数据进行解密处理。
如上所述，采用把图8所示的控制器30分成功能块的办法，在与主机之间的接口规格变化的情况下，就可以仅仅变更主机接口控制对单元35的功能进行应对。此外，在存储器的规格变化的情况下同样，也可以仅仅变更存储器接口控制单元37的功能进行应对。
图11示出了在已把图7所示的本发明的半导体器件100安装到电路板上边的实施形态中进一步扩展(闪速)存储器的情况下的连接例子。扩展(闪速)存储器的I/O0～I/O7端子，与内置(闪速)存储器的I/O0～I/O7端子同样，在半导体器件100的外部(电路板上边)与控制器的F_DA(0)～F_DA(7)端子进行连接。在存储器总线中，内置(闪速)存储器和扩展存储器都在同一阶层(共通供给地址、数据、各种控制信号等的连接形态)进行连接。其它的存取控制信号，片选信号CE，则把控制器的输出端子F_CEA_1、F_CEA_2个别地分别连接到内置(闪速)存储器和扩展(闪速)存储器上。串行时钟SC也同样地分别个别地连接控制器的输出端子F_SC_A1、F_SC_A2。忙闲信号RDY/Busy也同样地分别个别地连接控制器的输出端子F_RDY_1、F_RDY_2。指令允许信号CDE、输出允许信号OE、和写入允许信号WE的连接，则共通地把控制器的信号端子、内置(闪速)存储器和扩展(闪速)存储器的各个信号端子连接起来。
因此，作为扩展(闪速)存储器用的存储器扩展端子(图1的外部端子16)，是片选信号CE、串行时钟信号SC、和忙闲信号RDY/Busy的各个外部端子的总称。
扩展存储器50的安装形态，例如如图25所示，在已把多个存储器芯片3维安装起来的封装的形态下安装到电路板上边。随着所要求的存储器容量的增大，可以考虑那些可靠性高的安装形态。半导体芯片51、52，例如构成64兆位的闪速存储器EEPROM。半导体芯片51、52，使各自的背面间彼此相向，在对于电极焊盘4的排列方向进行直交的方向上在使各自的位置错开的状态下中间存在着粘接剂层5地进行粘接固定。各个半导体芯片51、52中的每一个，都被支持引线6B支持，各个电极焊盘4和引线7中的每一个都用金属丝8进行电连，用树脂密封体9进行密封。
图11的扩展存储器50如上所述在由多芯片51、52构成的情况下，各个扩展存储器51、52，除去分别个别地连接与存储器芯片对应的存取控制信号(片选信号CE、串行时钟信号SC和忙闲信号RDY/Busy等)之外，还共通地连接到控制器30和内置存储器20之间的连接总线上。如上所述那样地进行处理，就可以构成把扩展存储器加到母板上边的半导体盘器件。
以上所说明的本发明的实施例的半导体器件100，在1个封装内内置有多个不同种类的半导体芯片，由于作为不同种类的半导体芯片，因而测试内容不一样，故在在对封装进行了组装后就必须对每一个半导体芯片进行彼此不同的测试，在测试中为了提高特定不合格部位的精度就必须避免起因于一方的半导体芯片的漏电流混入到另一方的半导体芯片的输入端子和输出端子上。作为为此目的的解决方案，可以考虑极力避免上述半导体器件100内的多个芯片间的内部连接，分别独立地连接到封装的外部端子上。只有接地Vss，可以采用作为最低限度公用，把各个芯片的电源Vcc作成为独立端子的办法，提高备用电流屏蔽的试验精度。
上述半导体器件100的测试，进行在存储器测试***中多个同时进行存储器测试的步骤和在逻辑测试***中高速地进行控制器的测试的步骤这2个阶段测试，效率是好的。这种做法可以利用个别的半导体芯片的测试环境，缩短半导体器件的开发的周转周期(TAT)的效果大。
(实施形态2)
图21是与图6所示的外部端子不同的另外的方案，示出了考虑到在半导体器件100的外部进行短路连接的容易性的外部端子排列方案。
从图6进行变更的想法，由于会缩短来自控制器芯片30的外部端子和来自存储器芯片20的外部端子的外部连接距离，故在可能的范围内把需要进行外部连接的端子相邻接地进行配置。
图6所示的实施形态1是把现存的控制器芯片和存储器芯片安装到1个封装内的例子。控制器芯片、存储器芯片的各个电极焊盘的配置，原来是以作成为个别的封装用的配置为主。示出的是这样的例子：即便是利用这样的现存的芯片，取决于对叠层后的多个芯片的水平方向的位置关系、电极焊盘的多少的变更、金属丝连接位置的研究，如图2所示，用金属丝把各个电极焊盘连接到引线上，也可以把外部端子配置在四边上。但是，也要考虑必须在电路板上边用布线把外部端子连接起来的使用者的负担。
图12只要进行使得每一个需要连接的控制器芯片和存储器芯片的的外部端子邻接配置那样地，例如，使控制器的电极焊盘的配置适合于MCP用途的设计，则使用者在电路板上边的短路连接就会变得容易起来。另外，由于在芯片上边的电极焊盘的配置存在着种种的制约，故人们认为为结果就变成为在可能的范围内实现连接对象的外部端子的邻接。
(实施例3)
图13示出了实施本发明的叠层化CSP的剖面图。与实施形态1同样，是例如把控制器芯片30和存储器芯片20收纳于1个封装内的例子，它是这样地形成的：用各个芯片的电极焊盘借助于金属丝114连接到布线层112的电极部分上，通过绝缘性衬底111的贯通孔116把外部端子115连接到该布线层112的焊区(land)部分117上。上述布线层112比起单层来大多数的情况下是多层。
本实施例的情况下也和实施例1同样，控制器芯片30和存储器芯片20的地址、数据、指令和存取控制信号的输入输出端子分别独立地连接到上述外部端子115上，基本上不进行内部连接。至于除此之外的信号、电源，也基本上分别独立地连接到输入输出端子115上。
图14是示出了使需要向图13的CSP的外部端子115进行外部连接的各个信号的CSP内部连接布线层内连接的情况的概念图的一个例子。信号名与图6所示的信号名是共通的。如图14所示，进行向外部端子连接的理由，在已把CSP安装到电路板上的情况下，在外部端子的排列中，向位于内部一侧的外部端子115进行的电路板上边的布线，具有这样的倾向：由于外部端子的布线节距越小则就越不得不提高布线密度而变得困难起来，所以要尽量选择内部一侧的邻接的外部端子，以决定在电路板上边进行外部连接的外部端子。
图15示出了对在图14中对向外部端子进行输出的对应的各个信号端子在电路板上边进行外部连接的例子。
(实施形态4)
在图16a～图16c所示的那种引线框架型MCM(多芯片组件)的安装形态中，倘采用本发明，就是说，采用使各个芯片独立地与外部端子进行连接而不进行内部连接的办法，也可以像在实施例1中所讲述的那样，把MCM内的芯片测试环境作成为与对袼褙的芯片所开发的测试环境相同的测试环境。图16a是使用电路基板的组件的例子，图16b是使用引线框架的组件的例子，图16c是使用电路基板和引线框架的组件的例子，161是第1LSI芯片，162是第2LSI芯片，163是树脂，164是金属丝，165是引线框架，166是厚膜电阻，167是芯片电容器。
(实施形态5)
若对从上边所说的实施形态到实施形态4所述的本发明的技术思想进行整理归纳，则对于使多个芯片1个封装化的对象同样可以适用。
例如，在图17所示的现有安装形态’中，人们认为只要对安装到母板或MCM电路基板上边实现了规定的功能的现存的多个芯片(假定在封装形态或裸芯片形态下进行安装)，提出了提高安装密度的要求，而且产品数量预计很大，就可以把形成了适当的集体的多个芯片收纳于1个封装内。特别是3维芯片安装，对于提高安装密度是有效的。
如上所述，在把多个芯片收纳于1个封装内的情况下，在本发明的情况下，其特征在于：独立地与封装的外部端子进行连接并引出到外部而尽可能地不把多个芯片间的连接拿到封装内去。借助于此，对封装内的各个芯片进行测试的环境，就可以在与把每一个芯片收纳于单一的封装内进行测试的环境非常接近的状况或在同一环境下进行测试。这样的测试具有可以不加变动地使用现存的测试环境的可能性高，可以保证测试可靠性的优点。此外，由于还可以削减在开发新的封装时的测试开发所花费的时间，故可以实现开发成本的降低，和开发期间的缩短。
如果假定把多个芯片间的一部分连接收纳于封装内，则在测试各个芯片的情况下只要不施行把上述一部分的连接的影响去掉的对策后再进行测试，就不可能保证测试可靠性。如上所述，作为把多个芯片间的一部分连接收纳于1封装内的情况，可以考虑为了进行高速处理必须缩短布线长度的情况等。
本发明的应用，不仅图7所示的电路板上边等直接连接起来使用的具有紧密连接芯片间(chipA，chipB){关系密切的芯片集体}，在虽然不直接进行连接，但被看作是为了实现某种功能所不可或缺的组合的芯片间(chipD，chipE){关系不密切的芯片的集体}中，也具有同样的效果。
此外，特别是上述关系不密切的芯片的集体的封装，由于变成了在封装内部连接独立的构成(可以认为电源或接地线是共通的)，故即便是在因例如1个芯片变成为不合格而不能使用的情况下只要其它的芯片是可用的，就可以在其它的芯片的功能的范围内使用封装。
(实施形态6)
图18示出了作为存储器使用DRAM，与执行图象处理的控制器组合起来的封装的例子。此外，图19示出了把DRAM和闪速存储器组合起来的封装的例子。人们认为这是一种在图形通信等需要大量的暂时存储存储器的移动电话用途等方面今后需求会增加的封装。
在上述不论哪一种中，都可以考虑本发明的独立端子的构成，预计会有同样的效果。
(实施形态7)
图21示出了为了收纳于半导体封装10内的多个芯片的测试容易化，在实施形态1中所公开的半导体盘器件100的另外的解决方案。本实施形态7的半导体盘器件100，在半导体封装10内设置测试模式切换外部端子17，从外部输入测试模式切换信号。在半导体封装10内的多个芯片20、30间进行内部连接，例如，在内部总线311、312之间的交点和内部总线33、314、315之间的交点上设置连接切换选择器61、62。
在根据从外部输入进来的测试模式切换信号，例如，指定控制器芯片30的测试模式的情况下，选择器61就通过内部总线311把控制器芯片30连接到外部端子12上，把内部总线312从连接切断。此外，选择器62，则把内部总线313、314连接起来把控制器芯片30连接到外部端子18上。
此外，在指定存储器芯片20的测试模式的情况下，选择器61就把外部端子12一侧的内部总线311和内部总线312连接起来，切断控制器一侧的内部总线311。选择器62把内部总线314、315连接起来，把存储器芯片20连接到外部端子18上，切断内部总线313。
借助于以上的测试模式切换，借助于连接到外部端子112、18上的测试***，就可以分别独立地测试控制器芯片30或存储器芯片20。这可以得到与在实施形态1中分别把各个芯片独立连接到外部端子上进行测试的情况相同的效果。
在把本实施形态的半导体盘器件100安装到母板上使用的情况下，向上述测试模式切换外部端子17输入通常模式的信号，根据该信号，选择器61把内部总线311、312连接起来，选择器62把内部总线313、314连接起来。控制器30，就可以在与内置存储器20同一阶层上对连接到外部端子12、18上的扩展存储器进行存取。
上述连接切换选择器61、62具备解读测试模式信号的译码器，借助于内置开关手段把要切断的内部总线一侧控制成高输出阻抗状态。另外，上述连接切换选择器61、62，也可以理解为配置到上述多个芯片20、30内的各个输出电路上的三态(3态)形式的输出电路。
把上述连接切换选择器61、62设置到半导体封装10内的场所，可以考虑例如组装到控制器芯片30内的输入输出端子部分内。如图22所示，连接到控制器芯片30内的连接切换选择器63、64，分别组装并连接到输入输出端子(电极焊盘)33、34上。输入输出端子33、34，由于要进行与外部端子之间的连接和与存储器芯片20之间的连接，故虽然预计电极焊盘数会增加，但是，却具有可以在控制器芯片30内内置连接切换选择器63、64的优点。连接切换选择器63、64的功能实质上与图21的连接切换选择器61、62的功能是一样的。但是，连接切换选择器63、64结果却变成为切换与控制器内部电路之间的连接。测试模式切换信号，共通地向控制器30的电极焊盘45输入。
在图2所示的实施例中，若举出与芯片A30和芯片B20相当的具体例，则可以考虑表3所示的组合。
     表3
芯片A 芯片B
 SRAM  FLASH
 SRAM  DRAM
控制器  FLASH
控制器  DRAM
此外，图21、图22所示的测试模式切换信号端子17没有必要是专用的外部端子，在借助于多个其它的信号的组合变成为测试模式切换信号的代用信号的情况下，也可以不设置测试模式切换信号端子17。
如上所述，倘把连接切换选择器61、62、63、64设置在封装10内。则与实施形态1所述的半导体盘器件100同样，可以在个别的测试环境下对每一个芯片进行测试。此外，不同点是本实施例的半导体盘器件100可以把多个芯片间的连接布线312、313、315取入到半导体封装10内。
(实施形态8)
图23示出了在上述实施形态1、7中说明的MCP型的半导体盘器件100的变形例。本实施形态的半导体盘器件100，控制器30选择内置存储器20，在控制器30和内置存储器20之间对要使之活性化的片选信号CE1的信号路径进行内部连接。此外，控制器30，通过外部端子19输出选择已安装到半导体盘器件100的外部上的扩展存储器51、52的片选信号CE2、CEn。控制器30存取存储器所需要的其它的所有的输入输出信号，都经由内部总线316，内部连接到内置存储器20上。此外，上述内部总线连接到扩展存储器接口41上，并通过母板上边的扩展存储器总线301，使得控制器30可以对扩展存储器51、52进行存取。另外，在图23的实施例中，虽然其它的所有的输入输出信号都可以经由内部总线316连接到内置存储器20上，但是，却可以考虑适当采取把其中的一部分的信号，如实施形态1的图1所示，向外部引出并经由外部连接进行与控制器30和内置存储器20之间的连接的做法。
本实施例和众所周知的例子特开平6-250799号公报’之间的不同在于：本实施例是以MCP形式构成的半导体盘器件，相对于此，众所周知的例子，是在1个芯片的LSI上边构成的半导体盘器件，以及本实施例的扩展存储器接口是使地址/数据/指令进行多路复用的接口。此外，如上所述，倘实施使一部分的信号向外部引出并经由接口进行与控制器30和内置存储器20之间的连接的做法，则扩展存储器接口41就将变成为扩展存储器51、52与内置存储器20的共通的接口，这与上述众所周知的例子的扩展存储器接口是扩展存储器专用接口这一点明确地不一样。
(实施形态9)
图24示出了在1个LSI上边放进控制器单元70和存储器单元80的半导体盘LSI 60的构成例。在这样的构成的LSI的测试中，人们认为，为了个别地、可靠性良好地实施各个单元的测试，也是以尽量避免单元间的内部连接的一方为好。为此，与实施形态1同样，要构成独立地把密封该LSI芯片的半导体封装10的外部端子12、13、14、15、16和各个单元70、80的输入输出部分73、74、81、82连接起来的半导体盘LSI 60。在把半导体盘LSI安装到电路板上边后，在电路板上边把外部端子连接起来构成半导体盘器件。控制器70通过外部端子(存储器接口)12、存储器总线301、外部端子14对存储器80进行存取。
本实施例和众所周知的例子特开平6-250799号公报’之间的不同在于：本实施例是通过半导体封装10的外部端子，借助于电路板上边的外部连接完成连接的规格，而不是在内部把在单一的LSI上边构成的控制器和存储器连接起来。这将使得存储器接口12变成为内置存储器20和扩展存储器50之间的共通的接口，与公知例的接口明确地不一样。
另外，如上所述，不仅使控制器单元70和存储器单元80之间的信号连接都变成为外部连接，在个别的单元的测试中，还可以考虑作成为通过外部端子仅仅把与别的单元之间的连接的影响大的信号在外部进行连接的办法，把其它的影响小的作成为内部连接的做法。
把以上所说明的本发明的若干实施形态归纳整理如下。
(形态1)一种在单一封装内含有第1半导体芯片和第2半导体芯片的半导体器件，其特征在于具备：
上述第1半导体芯片，上述第2半导体芯片，和设置在与上述封装的外部端子之间的信号的内部连接部分上，切换内部连接的选择器；
向上述选择器输入测试模式信号的测试模式输入外部端子；
上述选择器根据上述测试模式信号，使上述第1半导体芯片的各个输入输出端子与上述封装的各个外部端子独立地进行连接，切断上述第2半导体芯片的连接的第1测试模式；
上述选择器根据上述测试模式信号，使上述第2半导体芯片的各个输入输出端子与上述封装的各个外部端子独立地进行连接，切断上述第1半导体芯片的连接的第2测试模式；
上述选择器根据通常模式信号，使上述第1半导体芯片和第2半导体芯片进行内部连接的通常模式。
(形态2)根据形态1所述的半导体器件，其特征在于：上述选择器被组装到上述第1半导体芯片的输入输出端子部分内，上述第1半导体芯片的输入输出端子和上述第2半导体芯片的各个输入输出端子，以及上述第1半导体芯片的输入输出端子和上述封装的各个外部端子进行内部连接。
(形态3)根据形态1或形态2所述的半导体器件，其特征在于：上述测试模式信号可被多个其它的信号的组合代用，上述测试模式输入外部端子可以被多个其它的信号输入外部端子代用。
(形态4)一种在单一封装内含有第1半导体芯片和第2半导体芯片的半导体器件，其特征在于：
上述第1半导体芯片的各个信号电极焊盘和上述封装的第1外部端子群的各个端子在上述封装内分别一对一地进行连接；
上述第2半导体芯片的各个信号电极焊盘和上述封装的第2外部端子群的各个端子在上述封装内分别一对一地进行连接；
电源端子或接地端子中的任何一者共通地连接到上述第2半导体芯片和第2半导体芯片上。
(形态5)根据形态1或4所述的半导体器件，其特征在于：
上述第1半导体芯片被载置到上述第2半导体芯片的上边，而且，把上述第1半导体芯片的与电路形成面相反的一侧的面(背面)和上述第2半导体芯片的电路形成面粘接固定起来；
引线框架的支持部分粘接固定到上述第2半导体芯片的电路形成面上，并进行树脂密封。
(形态6)根据形态1到形态5中的任何一个形态所述的半导体器件，其特征在于：在独立地连接到上述第1半导体芯片和上述第2半导体芯片的各自的输入信号用的电极焊盘上的外部端子中，把连接到上述第1半导体芯片上的外部端子，和连接到上述第2半导体芯片上的外部端子的连接对象的外部端子间，至少一组作成为进行邻接的配置。
(形态7)一种半导体器件，其特征在于具备：
存储器芯片；
具有用来连接到主机上的多个输入输出端子的主机接口；
根据通过上述主机接口从上述主机接收到的存储器存取要求，对上述存储器芯片进行存取控制的控制器芯片；
上述控制器芯片对上述存储器芯片进行存取的信号与上述控制器芯片的各个输入输出端子独立地进行连接的第1多个外部端子；
借助于上述控制器对上述存储器芯片进行存取的信号与上述存储器芯片的各个输入输出端子独立地进行连接的第2多个外部端子，
借助于对上述第1外部端子和上述第2外部端子进行外部连接，变成为可以用上述控制器对上述存储器进行存取的规格。
(形态8)根据形态1所述的半导体器件，其特征在于：上述控制器芯片，还具备输入输出用来对连接到上述半导体器件的外部上的扩展存储器进行存取控制的存取控制信号的第3多个外部端子。
(形态9)根据形态7所述的半导体器件，其特征在于：在连接到上述控制器芯片和上述存储器芯片的各自的地址、数据输入输出用的电极焊盘上的外部端子中，把连接到上述控制器芯片上的外部端子，和连接到上述存储器芯片上的外部端子的连接对象的外部端子间，至少一组作成为进行邻接的配置。
(形态10)一种半导体盘器件，其特征在于：其构成为把具备
存储器芯片；
具有用来连接到主机上的多个输入输出端子的主机接口；
根据通过上述主机接口从上述主机接收到的存储器存取要求，对上述存储器芯片进行存取控制的控制器芯片；
上述控制器芯片对上述存储器芯片进行存取的信号与上述控制器芯片的各个输入输出端子一对一地进连接起来的第1多个外部端子；
借助于上述控制器对上述存储器芯片进行存取的信号与上述存储器芯片的各个输入输出端子一对一地进连接起来的第2多个外部端子的半导体器件安装到母板上，
用上述母板上边的布线分别把上述第1多个外部端子和上述第2多个外部端子连接起来。
(形态11)一种半导体器件，其特征在于具备这样的规格：在单一半导体芯片内具备控制单元和存储单元，
上述控制单元的1个信号输出和上述半导体芯片的第1外部端子独立地进行内部连接，
上述存储单元的1个信号输入和上述半导体芯片的第2外部端子独立地进行内部连接，
采用在上述半导体芯片的外部把上述半导体芯片的第1和第2外部端子连接起来的办法，完成上述控制单元的信号输出和上述存储单元的信号输入之间的连接。
(形态12)一种半导体器件，其特征在于：在单一的半导体芯片内具备控制单元和存储单元，
上述控制单元的输出信号A向上述存储器芯片进行输入的路径，由
把上述控制单元的输出部分和上述半导体芯片的第1外部端子连结起来的第1部分路径，
把上述半导体芯片的第1外部端子和上述存储器芯片的输入部分连结起来的第2部分路径，和
在上述半导体芯片的外部，把上述半导体芯片的第1外部端子和第2外部端子短路连接起来的第3部分路径构成。
(形态13)根据形态11或12所述的半导体器件，其特征在于：上述控制单元具备对来自主机的存取进行应答的接口功能，和把来自上述主机的存取变换成上述存储单元固有的存取以对上述存储单元进行存取控制的功能。
(形态14)根据形态1到13中的任何一个形态所述的半导体器件，其特征在于：上述第1半导体芯片是SRAM或控制器，上述第2半导体芯片是闪速存储器(一揽子擦除型EEPROM)或DRAM。
(形态15)根据形态4所述的半导体器件，其特征在于：上述第1或上述第2半导体芯片中的任何一者在测试做变成为不合格，就使之不发挥作用，仅仅使其余的半导体芯片发挥作用。
(形态16)一种半导体盘器件，其特征在于：由以下的部分构成：
在单一封装内含有存储器芯片，
具有用来连接到主机上的多个输入输出端子的主机接口，
根据通过上述主机接口从上述主机接收到的存储器存取要求，存取控制上述存储器芯片的控制器芯片，
具有上述控制器芯片用来存取控制外部的扩展存储器的多个输入输出端子的存储器接口的半导体器件；
安装上述半导体器件的母板；
用上述母板上边的布线，与上述半导体器件的存储器接口进行连接的扩展存储器。
(形态17)根据形态16所述的半导体盘器件，其特征在于：上述半导体器件的封装构造是把上述存储器芯片和上述控制器芯片叠层起来后进行树脂密封。
(形态18)根据形态16所述的半导体盘器件，其特征在于：上述扩展存储器在使多个存储器芯片进行叠层起来进行树脂密封后的形态下安装到上述母板上边。
倘采用本发明，在可以采用把多个半导体芯片收纳于单一封装内的办法，实现安装面积的缩小，同时，采用在可能的范围内排除封装内的多个芯片间的内部连接，使各个芯片的各个端子(电极焊盘)与封装的外部端子独立地进行连接的办法，在对封装内的各个芯片进行测试时，还可以排除来自被测试芯片以外的芯片的信号、漏电流等的影响，提供可以独立地测试各个芯片的环境。这可以采用在保持以个别芯片为被测试对象开发出来的现存的测试***的原状不变的状态下或者仅仅进行稍许订正的办法加以利用，若独立地对各个芯片进行测试则还可以保证测试的可靠性。其结果是，由于在新的测试***的开发中不再需要花费工时和费用，故可以压低产品的开发周期和造价。
此外，在封装内设置测试用选择器，借助于模式信号切换内部连接，独立地对各个芯片进行测试的方式，也与上述同样，可以使用应对个别芯片的测试***，具有同样的效果。但是，却需要这样的设计：把选择器配置到封装内的内部布线上边或配置到控制器芯片内等。

Claims (33)

1.一种半导体器件，在单一封装内含有：
存储器芯片，
具有用来连接到主机上的多个输入输出外部端子的第1接口，
具有对通过上述第1接口从上述主机接收到的存储器存取要求进行应答的功能，和根据上述存储器存取要求变换成上述存储器芯片固有的存取以对上述存储器芯片进行存取控制的功能的控制器芯片，
在上述封装的第1多个外部端子上设置用来使上述控制器芯片存取上述存储器芯片的信号接口，和
在上述封装的第2多个外部端子上设置用来存取上述存储器芯片的信号接口。
2.一种半导体器件，该半导体器件具备如下的构成：
第1半导体芯片在背面上形成有第1绝缘性粘接层，
在表面上形成了布线层和在背面上形成了与上述布线层电连的安装用外部端子的绝缘性衬底或绝缘性薄膜的表面上，中间存在着上述第1绝缘性粘接层地装载有上述第1半导体芯片，
第2半导体芯片在背面上形成有第2绝缘性粘接层，
在上述第1半导体芯片的电路形成面上边，中间存在着上述第2绝缘性粘接层地装载有第2半导体芯片，
上述第1半导体芯片和第2半导体芯片的电极焊盘和上述布线层的电极部分用金属丝进行连接，以及
用上述金属丝连接起来的各个连接部分和金属丝被树脂密封起来，
来自上述第1或第2半导体芯片的输出信号A被输出至上述半导体器件的第1外部端子，并把上述半导体器件的第2外部端子当作信号A的输入端子，上述第2外部端子被连往另一个半导体芯片的电极焊盘。
3.一种半导体器件，具有：
中间存在着绝缘性粘接层地进行彼此粘接以进行叠层的第1半导体芯片、第2半导体芯片和支持引线，
被配置在上述第1和第2半导体芯片的外侧一边，由内部部分和外部部分构成，而且上述第1和第2半导体芯片的各个电极焊盘和上述内部部分，通过导电性的金属丝电连起来的多个引线，
用树脂把上述第1和第2半导体芯片、金属丝以及引线的内部部分密封起来的树脂密封体，该半导体器件具备如下的构成：
来自上述第1或第2半导体芯片的输出信号A被输出至上述半导体器件的第1外部端子，并把上述半导体器件的第2外部端子当作信号A的输入端子，把上述第2外部端子连往另一个半导体芯片的电极焊盘。
4.一种半导体器件，具有：
被装载到电路基板或支持引线的上表面或下表面上的第1半导体芯片和第2半导体芯片，
被配置在上述第1和第2半导体芯片的外侧一边，由内部部分和外部部分构成，而且上述第1和第2半导体芯片的各个电极焊盘和上述内部部分，通过导电性的金属丝电连起来的多个引线，
用树脂把上述第1和第2半导体芯片、金属丝以及引线的内部部分密封起来的树脂密封体，该半导体器件具备如下的构成：
来自上述第1或第2半导体芯片的输出信号A被输出至上述半导体器件的第1外部端子，并把上述半导体器件的第2外部端子当作信号A的输入端子，把上述第2外部端子连往另一个半导体芯片的电极焊盘。
5.一种在单一封装内含有第1半导体芯片和第2半导体芯片的半导体器件，具备如下的规格：
上述第1半导体芯片的信号A输出端子和上述半导体器件的第1外部端子，在上述封装内进行内部连接而不再连接到其它端子，
上述第2半导体芯片的信号A输入端子和上述半导体器件的第2外部端子，在上述封装内进行内部连接而不再连接到其它端子，
采用在上述半导体器件的外部使上述半导体器件的上述第1和第2外部端子进行短路连接的办法，完成上述第1、第2半导体芯片间的信号A的连接。
6.一种半导体器件，在被安装到单一封装内的第1半导体芯片和第2半导体芯片中，
上述第1半导体芯片的输出信号A向上述第2半导体芯片进行输入的路径，由以下三部分路径构成：
把上述第1半导体芯片的输出端子和上述封装的第1外部端子连结起来的第1部分路径，
把上述封装的第2外部端子和上述第2半导体芯片的输入端子连结起来的第2部分路径，和
在上述封装的外部，把上述端子的第1外部端子和第2外部端子短路连结起来的第3部分路径。
7.根据权利要求2到6中的任何一项权利要求所述的半导体器件，上述第1半导体芯片是控制器芯片，上述第2半导体芯片是存储器芯片。
8.一种在单一封装内含有存储器芯片和对上述存储器芯片进行存取控制的控制器芯片的半导体器件，具备如下的构成：
上述控制器芯片在上述封装内把选择上述存储器芯片的信号连接起来，
输出上述控制器芯片选择位于上述封装外部的扩展存储器的信号的上述封装的第1外部端子，
输入输出用来使上述控制器芯片存取上述扩展存储器的地址/数据/指令信号和存取控制信号的第2外部端子，
在上述封装内部把用来使上述控制器芯片存取上述存储器芯片的地址/数据/指令信号，和存取控制信号连往上述存储器芯片或者把一部分信号共通地向上述第2外部端子输入输出，经由上述封装外部的连接和第3外部端子，把上述一部分信号连往上述存储器芯片。
9.根据权利要求8所述的半导体器件，上述控制器芯片经由上述封装的第2外部端子，多路复用地输入输出地址、数据和指令。
10.根据权利要求1、7或8所述的半导体器件，上述存储器芯片是闪速存储器。
11.根据权利要求1、7或8所述的半导体器件，上述存储器芯片是DRAM芯片或SRAM芯片。
12.根据权利要求7或8所述的半导体器件，上述控制器芯片具备对来自主机的存取进行应答的接口功能，和把来自上述主机的存取变换成上述存储器芯片固有的存取以对上述存储器芯片进行存取控制的接口功能。
13.根据权利要求1或12所述的半导体器件，上述控制器芯片，还具备给向上述存储器芯片的写入数据附加上错误校正码进行写入，以及在错误订正处理中使从上述存储器芯片中读出来的数据复原的功能。
14.根据权利要求1或12所述的半导体器件，上述控制器芯片还具备对要求安全保密性的写入数据实施加密处理向上述存储器芯片进行写入，以及使来自上述存储器芯片的读出数据进行解密处理的功能。
15.根据权利要求5或6所述的半导体器件，
上述第1半导体芯片，在矩形的半导体衬底的电路形成面(表面)上形成有多个电极焊盘，
上述第2半导体芯片，在比上述第1半导体芯片的半导体衬底还大的尺寸的矩形半导体衬底的电路形成面上形成有多个电极焊盘，
上述半导体器件具有：
配置在上述第1和第2半导体芯片的外侧一边，由内部部分和外部部分构成，而且上述第1和第2的各个半导体芯片的各个电极焊盘和上述内部部分，通过导电性金属丝电连起来的多个引线，
支持上述第2半导体芯片的支持引线，
把上述第1和第2半导体芯片、金属丝以及引线的内部部分进行树脂密封的树脂密封体。
16.根据权利要求15所述的半导体器件，其中，
上述第1半导体芯片载置到上述第2半导体芯片的上边，而且与上述第1半导体芯片的电路形成面相反的面(背面)与第2半导体芯片的电路形成面粘接固定起来，
上述支持引线，被粘接固定到上述第2半导体芯片的电路形成面上。
17.根据权利要求15或16所述的半导体器件，上述第2半导体芯片的厚度比上述第1半导体芯片的厚度还厚。
18.根据权利要求5或6所述的半导体器件，
上述第1半导体芯片在背面上形成有第1绝缘性粘接层，
中间存在着上述第1绝缘性粘接层地把上述第1半导体芯片装载到在表面上具有布线层和在背面上通过贯通孔与上述布线层电连的安装用外部端子的绝缘性基板上，
上述第2半导体芯片在背面上形成有第2绝缘性粘接层，
中间存在着第2绝缘性粘接层地把上述第2半导体芯片装载到上述第1半导体芯片的电路形成面上，
上述第1半导体芯片和上述第2半导体芯片的电极焊盘与上述布线层的电极部分，用金属丝电连起来，以及
上述第1半导体芯片、上述第2半导体芯片和上述金属丝被树脂密封起来。
19.根据权利要求5或6所述的半导体器件，
上述第1半导体芯片和上述第2半导体芯片被装载到电路基板或支持引线的上表面或下表面上，上述半导体器件具有：
被配置在上述第1和第2半导体芯片的外侧一边，由内部部分和外部部分构成，而且上述第1和第2半导体芯片的各个电极焊盘和上述内部部分，通过导电性的金属丝电连起来的多个引线，
把上述第1和第2半导体芯片、电路基板或支持引线、金属丝以及引线的内部部分密封起来的树脂密封体。
20.根据权利要求15或16所述的半导体器件，在上述第2半导体芯片的电路形成面上形成的多个电极焊盘是单列配置。
21.根据权利要求5或6或15到20中的任何一项权利要求所述的半导体器件，
上述第2半导体芯片是存储器芯片，
具有用来连接到主机上的第1多个输入输出外部端子的接口，
上述第1半导体芯片，是根据通过上述接口从上述主机接收到的存储器存取要求对上述存储器芯片进行存取控制的控制器芯片，
具备：
用来使上述控制器芯片存取上述存储器芯片的信号与上述控制器芯片的各个输入输出端子分别独立地进行内部连接的第2多个外部端子，
用来借助于上述控制器芯片存取上述存储器芯片的信号与上述存储器芯片的各个输入输出端子分别独立地进行内部连接的第3多个外部端子，
采用使上述第2多个外部端子和上述第3多个外部端子分别在电路板上边进行短路连接的办法，成为借助于上述控制器芯片存取上述存储器芯片的规格。
22.根据权利要求21所述的半导体器件，上述控制器芯片，还具备第3多个外部端子，用来输入输出对上述半导体器件的连接到外部的扩展存储器进行存取控制的存取控制信号。
23.根据权利要求21或22所述的半导体器件，上述控制器芯片，预先在上述存储器芯片内存储有在进行上述存储器芯片的存取控制时执行的程序。
24.根据权利要求21所述的半导体器件，在上述控制器芯片和上述存储器芯片的各自的地址、数据和存取控制信号的各个输入输出用电极焊盘上，分别一对一地连接的上述外部端子中，把连接到上述控制器芯片上的外部端子和连接到上述存储器芯片上的外部端子的至少一组的连接对象的外部端子间作成为彼此邻接的配置。
25.根据权利要求5、6或15到20中的任何一项权利要求所述的半导体器件，上述第1半导体芯片是DRAM芯片，上述第2半导体芯片是闪速存储器。
26.根据权利要求2到6或15到20中的任何一项权利要求所述的半导体器件，上述第1半导体芯片和上述第2半导体芯片的各个信号电极焊盘和上述封装的外部端子分别一对一地在上述封装内连接起来，
把输出来自上述第1或第2半导体芯片中的任何一方的半导体芯片的输出信号A的上述封装的第1外部端子，和输入上述信号A并连往另一个半导体芯片的电极焊盘的上述封装的第2外部端子的配置，定为在上述封装内邻接的位置。
27.根据权利要求2所述的半导体器件，上述第1和第2外部端子，是被配置在距上述绝缘性基板或上述绝缘性薄膜的中央部分近的位置上的邻接的那些外部端子。
28.一种在单一的封装内含有第1半导体芯片和第2半导体芯片的半导体器件，具备：
设置在上述第1半导体芯片，上述第2半导体芯片，和上述封装的外部端子之间的信号的内部连接部分上，切换内部连接的选择器；
向上述选择器输入测试模式信号的测试模式输入外部端子；
上述选择器根据上述测试模式信号，使上述第1半导体芯片的各个输入输出端子与上述封装的各个外部端子独立地进行连接，切断上述第2半导体芯片的连接的第1测试模式；
上述选择器根据上述测试模式信号，使上述第2半导体芯片的各个输入输出端子与上述封装的各个外部端子独立地进行连接，切断上述第1半导体芯片的连接的第2测试模式；
上述选择器根据通常模式信号，使上述第1半导体芯片和第2半导体芯片进行内部连接的通常模式。
29.一种在单一的封装内含有第1半导体芯片和第2半导体芯片的半导体器件，
上述第1半导体芯片的各个信号电极焊盘和上述封装的第1外部端子群的各个端子在上述封装内分别一对一地进行连接；
上述第2半导体芯片的各个信号电极焊盘和上述封装的第2外部端子群的各个端子在上述封装内分别一对一地进行连接；
电源端子或接地端子中的任何一者共通地连接到上述第2半导体芯片和第2半导体芯片上。
30.一种半导体器件，具备：
存储器芯片，
具有用来连接到主机上的多个输入输出外部端子的主机接口，
根据通过上述主机接口从上述主机接收到的存储器存取要求，对存储器芯片进行存取控制的控制器芯片，
上述控制器芯片存取上述存储器的信号与上述控制器芯片的各个输入输出端子独立地进行连接的第1多个外部端子，
借助于上述控制器对上述存储器芯片进行存取的信号与上述存储器芯片的各个输入输出端子独立地进行连接的第2多个外部端子，
采用使上述第1多个外部端子和上述第2多个外部端子分别进行外部连接的办法，成为由上述控制器对上述存储器进行存取的规格。
31.一种半导体盘器件，其构成为把具备
存储器芯片；
具有用来连接到主机上的多个输入输出外部端子的主机接口；
根据通过上述主机接口从上述主机接收到的存储器存取要求，对上述存储器芯片进行存取控制的控制器芯片；
上述控制器芯片对上述存储器芯片进行存取的信号与上述控制器芯片的各个输入输出端子一对一地进连接起来的第1多个外部端子；
借助于上述控制器对上述存储器芯片进行存取的信号与上述存储器芯片的各个输入输出端子一对一地进连接起来的第2多个外部端子的半导体器件安装到母板上，
用上述母板上边的布线分别把上述第1多个外部端子和上述第2多个外部端子连接起来。
32.一种半导体器件，具备如下的规格：
在单一半导体芯片内具备控制单元和存储单元，
上述控制单元的1个信号输出和上述半导体芯片的第1外部端子独立地进行内部连接，
上述存储单元的1个信号输入和上述半导体芯片的第2外部端子独立地进行内部连接，
采用在上述半导体芯片的外部把上述半导体芯片的第1和第2外部端子连接起来的办法，完成上述控制单元的信号输出和上述存储单元的信号输入之间的连接。
33.一种半导体盘器件，由以下的部分构成：
在单一封装内含有存储器芯片，
具有用来连接到主机上的多个输入输出外部端子的主机接口，
根据通过上述主机接口从上述主机接收到的存储器存取要求，存取控制上述存储器芯片的控制器芯片，
具有用来使上述控制器芯片存取控制外部的扩展存储器的多个输入输出外部端子的存储器接口的半导体器件；
安装上述半导体器件的母板；
用上述母板上边的布线，与上述半导体器件的存储器接口进行连接的扩展存储器。
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MY (1) MY124929A (zh)
TW (2) TW497199B (zh)
WO (1) WO2001065605A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322441C (zh) * 2003-10-30 2007-06-20 株式会社东芝 多芯片封装型存储器***
CN100472782C (zh) * 2003-03-12 2009-03-25 株式会社瑞萨科技 半导体器件
CN101304022B (zh) * 2007-05-08 2015-08-26 意法半导体股份有限公司 多芯片电子***
WO2019052243A1 (zh) * 2017-09-18 2019-03-21 华为技术有限公司 接口单元以及具有该接口单元的接口模块和芯片
CN110718242A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 包括操作为多个通道的多个裸片的半导体装置
US12026399B2 (en) 2018-07-13 2024-07-02 SK Hynix Inc. Semiconductor apparatus including a plurality of dies operating as a plurality of channels

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033436A (ja) * 2000-07-14 2002-01-31 Hitachi Ltd 半導体装置
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7006940B1 (en) * 2002-11-27 2006-02-28 Inapac Technology, Inc. Set up for a first integrated circuit chip to allow for testing of a co-packaged second integrated circuit chip
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US7404117B2 (en) * 2005-10-24 2008-07-22 Inapac Technology, Inc. Component testing and recovery
US7245141B2 (en) * 2002-11-27 2007-07-17 Inapac Technology, Inc. Shared bond pad for testing a memory within a packaged semiconductor device
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US6778436B2 (en) * 2001-10-10 2004-08-17 Fong Piau Apparatus and architecture for a compact flash memory controller
JP4005813B2 (ja) 2002-01-28 2007-11-14 株式会社東芝 半導体装置
US6617181B1 (en) * 2002-02-01 2003-09-09 Lsi Logic Corporation Flip chip testing
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US7180322B1 (en) 2002-04-16 2007-02-20 Transmeta Corporation Closed loop feedback control of integrated circuits
US7941675B2 (en) 2002-12-31 2011-05-10 Burr James B Adaptive power control
KR100458869B1 (ko) * 2002-04-17 2004-12-03 삼성전자주식회사 부착 방향이 자유로운 반도체 칩 패키지
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7673193B1 (en) 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
US7466160B2 (en) * 2002-11-27 2008-12-16 Inapac Technology, Inc. Shared memory bus architecture for system with processor and memory units
US7309999B2 (en) * 2002-11-27 2007-12-18 Inapac Technology, Inc. Electronic device having an interface supported testing mode
US7953990B2 (en) 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
US7228242B2 (en) * 2002-12-31 2007-06-05 Transmeta Corporation Adaptive power control based on pre package characterization of integrated circuits
KR100481184B1 (ko) * 2003-03-26 2005-04-07 삼성전자주식회사 반도체 메모리 집적회로
JP4190961B2 (ja) * 2003-06-26 2008-12-03 株式会社ルネサステクノロジ マルチチップモジュール
JP2005109086A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置
US6977433B2 (en) * 2003-10-28 2005-12-20 Seagate Technology Llc Multi function package
US7692477B1 (en) 2003-12-23 2010-04-06 Tien-Min Chen Precise control component for a substrate potential regulation circuit
US7012461B1 (en) 2003-12-23 2006-03-14 Transmeta Corporation Stabilization component for a substrate potential regulation circuit
US7129771B1 (en) 2003-12-23 2006-10-31 Transmeta Corporation Servo loop for well bias voltage source
US7649402B1 (en) 2003-12-23 2010-01-19 Tien-Min Chen Feedback-controlled body-bias voltage source
TWI237889B (en) * 2004-01-16 2005-08-11 Optimum Care Int Tech Inc Chip leadframe module
JP4343727B2 (ja) * 2004-02-13 2009-10-14 株式会社ルネサステクノロジ 半導体装置
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
KR100564621B1 (ko) 2004-04-08 2006-03-28 삼성전자주식회사 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
JP4455158B2 (ja) * 2004-05-20 2010-04-21 株式会社ルネサステクノロジ 半導体装置
US7562233B1 (en) 2004-06-22 2009-07-14 Transmeta Corporation Adaptive control of operating and body bias voltages
US7774625B1 (en) 2004-06-22 2010-08-10 Eric Chien-Li Sheng Adaptive voltage control by accessing information stored within and specific to a microprocessor
JP4752369B2 (ja) * 2004-08-24 2011-08-17 ソニー株式会社 半導体装置および基板
JP4003780B2 (ja) 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
US20060095622A1 (en) * 2004-10-28 2006-05-04 Spansion, Llc System and method for improved memory performance in a mobile device
KR100588337B1 (ko) 2005-02-11 2006-06-09 삼성전자주식회사 동일한 기능의 복수개 패드를 채용한 반도체 장치 및 이를이용한 멀티 칩 패키지
KR100699838B1 (ko) 2005-04-13 2007-03-27 삼성전자주식회사 롬 인터페이스 용 패드를 구비하는 반도체장치
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
US7602050B2 (en) * 2005-07-18 2009-10-13 Qualcomm Incorporated Integrated circuit packaging
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US7779311B2 (en) * 2005-10-24 2010-08-17 Rambus Inc. Testing and recovery in a multilayer device
JP4626490B2 (ja) * 2005-11-07 2011-02-09 ソニー株式会社 回路装置
US7631152B1 (en) * 2005-11-28 2009-12-08 Nvidia Corporation Determining memory flush states for selective heterogeneous memory flushes
US7443011B2 (en) * 2006-02-10 2008-10-28 Marvell International Technology Ltd. System and method for routing supply voltages or other signals between side-by-side die and a lead frame for system in a package (SIP) devices
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
JP2007335809A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体装置及び半導体装置の動作制御方法
US8949555B1 (en) 2007-08-30 2015-02-03 Virident Systems, Inc. Methods for sustained read and write performance with non-volatile memory
US8074022B2 (en) * 2006-09-28 2011-12-06 Virident Systems, Inc. Programmable heterogeneous memory controllers for main memory with different memory modules
US7761625B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Methods for main memory with non-volatile type memory modules, and related technologies
US7761623B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US9984012B2 (en) 2006-09-28 2018-05-29 Virident Systems, Llc Read writeable randomly accessible non-volatile memory modules
US7761624B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Systems and apparatus for main memory with non-volatile type memory modules, and related technologies
US8051253B2 (en) * 2006-09-28 2011-11-01 Virident Systems, Inc. Systems and apparatus with programmable memory control for heterogeneous main memory
US7761626B2 (en) * 2006-09-28 2010-07-20 Virident Systems, Inc. Methods for main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US20080082750A1 (en) * 2006-09-28 2008-04-03 Okin Kenneth A Methods of communicating to, memory modules in a memory channel
US20080079148A1 (en) * 2006-09-30 2008-04-03 Silicon Laboratories Inc. Package for mixed signal mcu with minimal pin count
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system
US8189328B2 (en) * 2006-10-23 2012-05-29 Virident Systems, Inc. Methods and apparatus of dual inline memory modules for flash memory
US7561027B2 (en) * 2006-10-26 2009-07-14 Hewlett-Packard Development Company, L.P. Sensing device
KR100850204B1 (ko) * 2006-11-04 2008-08-04 삼성전자주식회사 고속 반도체 메모리 장치를 테스트하기 위한 고주파 커맨드 신호 및 어드레스 신호 생성 방법 및 장치
KR100845527B1 (ko) * 2006-12-06 2008-07-10 삼성전자주식회사 메모리 장치 및 메모리 컨트롤러의 클럭 싸이클 제어방법
KR100843718B1 (ko) * 2007-01-25 2008-07-04 삼성전자주식회사 접착 물질에 기인된 보이드에 면역력을 가지는 반도체패키지들 및 그 형성방법들
KR100877609B1 (ko) * 2007-01-29 2009-01-09 삼성전자주식회사 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법
JP4469877B2 (ja) * 2007-07-12 2010-06-02 株式会社東芝 電子装置
US9921896B2 (en) 2007-08-30 2018-03-20 Virident Systems, Llc Shutdowns and data recovery to avoid read errors weak pages in a non-volatile memory system
US7898091B2 (en) * 2007-10-02 2011-03-01 Sandisk Corporation Multi-host interface controller with USB PHY/analog functions integrated in a single package
JP2009134573A (ja) * 2007-11-30 2009-06-18 Nec Corp マルチチップ半導体装置およびデータ転送方法
WO2009102821A2 (en) * 2008-02-12 2009-08-20 Virident Systems, Inc. Methods and apparatus for two-dimensional main memory
US8856464B2 (en) * 2008-02-12 2014-10-07 Virident Systems, Inc. Systems for two-dimensional main memory including memory modules with read-writeable non-volatile memory devices
US8307180B2 (en) 2008-02-28 2012-11-06 Nokia Corporation Extended utilization area for a memory device
US20110075387A1 (en) * 2008-05-21 2011-03-31 Homer Steven S Strain Measurement Chips For Printed Circuit Boards
US8745314B1 (en) 2008-06-24 2014-06-03 Virident Systems, Inc. Methods for a random read and read/write block accessible memory
US9513695B2 (en) 2008-06-24 2016-12-06 Virident Systems, Inc. Methods of managing power in network computer systems
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
JP2010185677A (ja) * 2009-02-10 2010-08-26 Toshiba Corp 電源電流の測定装置および測定方法
US8874824B2 (en) 2009-06-04 2014-10-28 Memory Technologies, LLC Apparatus and method to share host system RAM with mass storage memory RAM
JP5218319B2 (ja) * 2009-07-27 2013-06-26 富士通セミコンダクター株式会社 半導体基板
JP5581627B2 (ja) * 2009-08-05 2014-09-03 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2011129894A (ja) * 2009-11-18 2011-06-30 Toshiba Corp 半導体装置
EP2339475A1 (en) * 2009-12-07 2011-06-29 STMicroelectronics (Research & Development) Limited Inter-chip communication interface for a multi-chip package
EP2333673B1 (en) * 2009-12-07 2014-04-16 STMicroelectronics (Research & Development) Limited Signal sampling and transfer
EP2333830B1 (en) * 2009-12-07 2014-09-03 STMicroelectronics (Research & Development) Limited a package comprising a first and a second die coupled by a multiplexed bus
EP2339795B1 (en) * 2009-12-07 2013-08-14 STMicroelectronics (Research & Development) Limited Inter-chip communication interface for a multi-chip package
EP2339476B1 (en) * 2009-12-07 2012-08-15 STMicroelectronics (Research & Development) Limited Interface connecting dies in an IC package
EP2330514B1 (en) 2009-12-07 2018-12-05 STMicroelectronics (Research & Development) Limited An integrated circuit package
TW201134317A (en) * 2010-03-29 2011-10-01 Hon Hai Prec Ind Co Ltd Pins assignment for circuit board
TWI496161B (zh) * 2010-08-06 2015-08-11 Phison Electronics Corp 記憶體識別碼產生方法、管理方法、控制器與儲存系統
TW201225249A (en) 2010-12-08 2012-06-16 Ind Tech Res Inst Stacked structure and stacked method for three-dimensional integrated circuit
US8521937B2 (en) 2011-02-16 2013-08-27 Stmicroelectronics (Grenoble 2) Sas Method and apparatus for interfacing multiple dies with mapping to modify source identity
WO2012163100A1 (zh) * 2011-05-30 2012-12-06 深圳市江波龙电子有限公司 半导体芯片、存储设备
US9417998B2 (en) 2012-01-26 2016-08-16 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
KR20130092110A (ko) 2012-02-10 2013-08-20 삼성전자주식회사 임베디드 솔리드 스테이트 디스크 및 솔리드 스테이트 디스크
US9311226B2 (en) 2012-04-20 2016-04-12 Memory Technologies Llc Managing operational state data of a memory module using host memory in association with state change
KR102104060B1 (ko) 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
WO2015089488A1 (en) 2013-12-12 2015-06-18 Memory Technologies Llc Channel optimized storage modules
KR102219296B1 (ko) 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
TWI763070B (zh) * 2020-10-05 2022-05-01 新唐科技股份有限公司 半導體裝置及其控制方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513662A (ja) * 1991-07-03 1993-01-22 Nippondenso Co Ltd マルチチツプモジユール
JP2817486B2 (ja) * 1991-11-29 1998-10-30 日本電気株式会社 論理集積回路
JPH065386A (ja) 1992-06-19 1994-01-14 Kobe Steel Ltd 電子サイクロトロン共鳴装置
JPH06250799A (ja) * 1993-02-26 1994-09-09 Toshiba Corp 半導体ディスク装置およびその半導体ディスク装置を使用したコンピュータシステム
JPH06333848A (ja) 1993-05-27 1994-12-02 Hitachi Ltd プラズマ生成装置
TW354859B (en) * 1994-02-07 1999-03-21 Siemens Ag A storage unit of semiconductor assembled of multi-memory chips and its manufacturing method a semiconductor memory system is composed with several single memory chips or different designed memory units
JPH08316407A (ja) * 1995-05-15 1996-11-29 Nec Corp 複合形半導体パッケージの製造方法
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US5754567A (en) * 1996-10-15 1998-05-19 Micron Quantum Devices, Inc. Write reduction in flash memory systems through ECC usage
JPH10198608A (ja) * 1997-01-08 1998-07-31 Mitsubishi Electric Corp メモリカード
JPH10207726A (ja) * 1997-01-23 1998-08-07 Oki Electric Ind Co Ltd 半導体ディスク装置
JPH1119370A (ja) 1997-07-08 1999-01-26 Akiko Shinoda ミシン用折りたたみ式補助台
JP3938617B2 (ja) 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6119254A (en) * 1997-12-23 2000-09-12 Stmicroelectronics, N.V. Hardware tracing/logging for highly integrated embedded controller device
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
JP3813741B2 (ja) 1998-06-04 2006-08-23 尚久 後藤 プラズマ処理装置
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
JP3670853B2 (ja) * 1998-07-30 2005-07-13 三洋電機株式会社 半導体装置
US6307256B1 (en) * 1998-10-26 2001-10-23 Apack Technologies Inc. Semiconductor package with a stacked chip on a leadframe
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
US6291881B1 (en) * 1999-03-04 2001-09-18 United Microelectronics Corp. Dual silicon chip package
JP4164192B2 (ja) * 1999-05-12 2008-10-08 株式会社ルネサステクノロジ 半導体装置を搭載する記憶装置
JP3606124B2 (ja) * 1999-08-19 2005-01-05 セイコーエプソン株式会社 半導体集積回路装置及び電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100472782C (zh) * 2003-03-12 2009-03-25 株式会社瑞萨科技 半导体器件
CN1322441C (zh) * 2003-10-30 2007-06-20 株式会社东芝 多芯片封装型存储器***
CN101304022B (zh) * 2007-05-08 2015-08-26 意法半导体股份有限公司 多芯片电子***
WO2019052243A1 (zh) * 2017-09-18 2019-03-21 华为技术有限公司 接口单元以及具有该接口单元的接口模块和芯片
CN110718242A (zh) * 2018-07-13 2020-01-21 爱思开海力士有限公司 包括操作为多个通道的多个裸片的半导体装置
CN110718242B (zh) * 2018-07-13 2023-04-18 爱思开海力士有限公司 包括操作为多个通道的多个裸片的半导体装置
US12026399B2 (en) 2018-07-13 2024-07-02 SK Hynix Inc. Semiconductor apparatus including a plurality of dies operating as a plurality of channels

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