JP3141769B2 - 絶縁ゲート型サイリスタ及びその製造方法 - Google Patents
絶縁ゲート型サイリスタ及びその製造方法Info
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- JP3141769B2 JP3141769B2 JP08024973A JP2497396A JP3141769B2 JP 3141769 B2 JP3141769 B2 JP 3141769B2 JP 08024973 A JP08024973 A JP 08024973A JP 2497396 A JP2497396 A JP 2497396A JP 3141769 B2 JP3141769 B2 JP 3141769B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタ及びそ
の製造方法に関する。
グ素子として用いられる絶縁ゲート型サイリスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor （ＥＳＴ−１）が高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図４
１に、このＥＳＴの素子構造を示す。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor （ＥＳＴ−１）が高電圧領域ま
で電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図４
１に、このＥＳＴの素子構造を示す。
【０００３】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ベース領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極１０が設けら
れている。しかし、いずれもＺ方向の長さが有限で、そ
の外側で第一ｐベース領域４と第二ｐベース領域６は連
結され、さらにその外側にＬ字型にｐ+ ベース領域５が
形成されている。そしてｐ+ ベース領域５の表面に接触
するカソード電極１１は、ｎソース領域７の表面にも共
通に接触している。一方、ｐエミッタ層１の裏面には全
面にアノード電極１２が設けられている。
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ベース領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極１０が設けら
れている。しかし、いずれもＺ方向の長さが有限で、そ
の外側で第一ｐベース領域４と第二ｐベース領域６は連
結され、さらにその外側にＬ字型にｐ+ ベース領域５が
形成されている。そしてｐ+ ベース領域５の表面に接触
するカソード電極１１は、ｎソース領域７の表面にも共
通に接触している。一方、ｐエミッタ層１の裏面には全
面にアノード電極１２が設けられている。
【０００４】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一、第二ｐベース領域４、６およびｐ+ ベース領域５
よりなるｐｎｐトランジスタのベース電流として働き，
それによってこのｐｎｐトランジスタが動作する。正孔
は、ｐエミッタ層１から注入され，ｎバッファ層２、ｎ
ベース層３を通って一部第二ｐベース領域６へと流れ
る。そして，ｎエミッタ領域８の下をＺ方向に流れてカ
ソード電極１１へと抜けていくＩＧＢＴモードとなる。
電流がさらに増加すると、ｎエミッタ領域８と第二ｐベ
ース領域６間のｐｎ接合が順バイアスされ、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐベー
ス領域６およびｎエミッタ領域８からなるサイリスタ部
がラッチアップの状態になる。このＥＳＴをオフするに
は，ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下に下げ，このＭＯＳＦＥＴをオフする。そうする
ことにより、ｎエミッタ８はカソード電極１１から電位
的に切離され、サイリスタ動作が止まる。
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一、第二ｐベース領域４、６およびｐ+ ベース領域５
よりなるｐｎｐトランジスタのベース電流として働き，
それによってこのｐｎｐトランジスタが動作する。正孔
は、ｐエミッタ層１から注入され，ｎバッファ層２、ｎ
ベース層３を通って一部第二ｐベース領域６へと流れ
る。そして，ｎエミッタ領域８の下をＺ方向に流れてカ
ソード電極１１へと抜けていくＩＧＢＴモードとなる。
電流がさらに増加すると、ｎエミッタ領域８と第二ｐベ
ース領域６間のｐｎ接合が順バイアスされ、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐベー
ス領域６およびｎエミッタ領域８からなるサイリスタ部
がラッチアップの状態になる。このＥＳＴをオフするに
は，ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下に下げ，このＭＯＳＦＥＴをオフする。そうする
ことにより、ｎエミッタ８はカソード電極１１から電位
的に切離され、サイリスタ動作が止まる。
【０００５】図４２、４３は、Ｍ．Ｓ．Shekar氏らの発
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴである。特に図４３の改良型ＥＳＴ
は、図４１に示したＥＳＴと異なり、より低オン電圧化
を目指したものである。図４４はＬ．Leipold 氏らの発
明にかかるＵＳ．Patent No.4,502,070(Feb.26,1985)に
記載されたＦＥＴ制御サイリスタである。
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴである。特に図４３の改良型ＥＳＴ
は、図４１に示したＥＳＴと異なり、より低オン電圧化
を目指したものである。図４４はＬ．Leipold 氏らの発
明にかかるＵＳ．Patent No.4,502,070(Feb.26,1985)に
記載されたＦＥＴ制御サイリスタである。
【０００６】
【発明が解決しようとする課題】上記の説明からわかる
ように、図４１に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このことは、オフ時における電流集中を招き易く、ター
ンオフ時の破壊耐量が小さくなってしまう。
ように、図４１に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このことは、オフ時における電流集中を招き易く、ター
ンオフ時の破壊耐量が小さくなってしまう。
【０００７】図４２の素子の動作原理は図４１のＥＳＴ
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
い。
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
い。
【０００８】図４３に示した素子は、さらにオン電圧を
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図４４に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離して、上記課題の解決を図ってい
る。しかしながらｎエミッタ領域８、第二ｐベース領域
６の両方が電位的に浮いた状態となっているため、順方
向電圧印加時に空乏層が第二ｐベース領域６からは拡が
らず、改良型ＥＳＴに比べ耐圧特性が劣るという欠点が
ある。
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図４４に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離して、上記課題の解決を図ってい
る。しかしながらｎエミッタ領域８、第二ｐベース領域
６の両方が電位的に浮いた状態となっているため、順方
向電圧印加時に空乏層が第二ｐベース領域６からは拡が
らず、改良型ＥＳＴに比べ耐圧特性が劣るという欠点が
ある。
【０００９】以上の問題に鑑みて本発明の目的は、ター
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつ耐圧特
性の良好な絶縁ゲート型サイリスタを提供することにあ
る。
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつ耐圧特
性の良好な絶縁ゲート型サイリスタを提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型サイリスタは、高比抵抗の
第一導電型ベース層と、その第一導電型ベース層の一面
側の表面層に選択的に離れて形成された第一、第二の第
二導電型ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の表面、第一導電型ベース層の露出部および第
二の第二導電型ベース領域の表面上に絶縁膜を介して形
成されたゲート電極と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを備えたものにおいて、第二の第二
導電型ベース領域の表面全面が絶縁膜で覆われ、第一導
電型エミッタ領域の表面上に第一主電極と接続される抵
抗体を有するものとする。
めに、本発明の絶縁ゲート型サイリスタは、高比抵抗の
第一導電型ベース層と、その第一導電型ベース層の一面
側の表面層に選択的に離れて形成された第一、第二の第
二導電型ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の表面、第一導電型ベース層の露出部および第
二の第二導電型ベース領域の表面上に絶縁膜を介して形
成されたゲート電極と、第一の第二導電型ベース領域の
露出部と第一導電型ソース領域とに共通に接触する第一
主電極と、第一導電型ベース層の他面側に形成された第
二導電型エミッタ層と、その第二導電型エミッタ層に接
触する第二主電極とを備えたものにおいて、第二の第二
導電型ベース領域の表面全面が絶縁膜で覆われ、第一導
電型エミッタ領域の表面上に第一主電極と接続される抵
抗体を有するものとする。
【００１１】また、高比抵抗の第一導電型ベース層と、
その第一導電型ベース層の一面側の表面層に選択的に離
れて形成された第一、第二の第二導電型ベース領域と、
第一の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型ソース領域と、第二の第二導電型ベース
領域の表面層に形成された第一導電型エミッタ領域と、
第一導電型エミッタ領域と第一導電型ソース領域との間
の半導体層を第一、第二の第二導電型ベース領域より深
く掘り下げたトレンチと、そのトレンチ内にゲート絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えたものにおい
て、第一導電型エミッタ領域の表面上に第一主電極と接
続される抵抗体を有するものでもよい。
その第一導電型ベース層の一面側の表面層に選択的に離
れて形成された第一、第二の第二導電型ベース領域と、
第一の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型ソース領域と、第二の第二導電型ベース
領域の表面層に形成された第一導電型エミッタ領域と、
第一導電型エミッタ領域と第一導電型ソース領域との間
の半導体層を第一、第二の第二導電型ベース領域より深
く掘り下げたトレンチと、そのトレンチ内にゲート絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えたものにおい
て、第一導電型エミッタ領域の表面上に第一主電極と接
続される抵抗体を有するものでもよい。
【００１２】そのようにすれば、絶縁ゲートに電圧を印
加しゲート電極の直下に反転層が生じさせたとき、第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース層領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき第一導電型エミッタ領域全体から均
一に電子の注入がおこるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中がなく、破壊耐量が大き
くなる。
加しゲート電極の直下に反転層が生じさせたとき、第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース層領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき第一導電型エミッタ領域全体から均
一に電子の注入がおこるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中がなく、破壊耐量が大き
くなる。
【００１３】しかも第一導電型エミッタ領域がほぼ第一
主電極と同電位に保たれるので、オフ時のキャリアの掃
き出しが速やかに行われる。特に、このトレンチゲート
構造のものは、トレンチ側面に沿ってチャネル領域が形
成でき、セルピッチを大幅に低減できる。第一と第二の
第二導電型ベース領域が、互いに対向してほぼストライ
プ状であるか、または第一、第二の第二導電型ベース領
域、第一導電型ソース領域、第一導電型エミッタ領域の
少なくとも一つが、多角形、円形又は楕円形のいずれか
とするのがよい。
主電極と同電位に保たれるので、オフ時のキャリアの掃
き出しが速やかに行われる。特に、このトレンチゲート
構造のものは、トレンチ側面に沿ってチャネル領域が形
成でき、セルピッチを大幅に低減できる。第一と第二の
第二導電型ベース領域が、互いに対向してほぼストライ
プ状であるか、または第一、第二の第二導電型ベース領
域、第一導電型ソース領域、第一導電型エミッタ領域の
少なくとも一つが、多角形、円形又は楕円形のいずれか
とするのがよい。
【００１４】そのようにすれば、半導体基板の利用効率
が高められ、また電流の分布が均一化され、熱的なバラ
ンスもよくなる。そして、第二の第二導電型ベース領域
を囲むように、第一の第二導電型ベース領域およびその
表面層の第一導電型ソース領域が形成され、或いは、第
二の第二導電型ベース領域の周囲に、複数の第一の第二
導電型ベース領域およびその表面層の第一導電型ソース
領域が形成されているものがよい。
が高められ、また電流の分布が均一化され、熱的なバラ
ンスもよくなる。そして、第二の第二導電型ベース領域
を囲むように、第一の第二導電型ベース領域およびその
表面層の第一導電型ソース領域が形成され、或いは、第
二の第二導電型ベース領域の周囲に、複数の第一の第二
導電型ベース領域およびその表面層の第一導電型ソース
領域が形成されているものがよい。
【００１５】そのようにすれば、第一導電型エミッタ領
域からチャネル領域を通って第一導電型ソース領域に流
れる電流が分散され、電流集中することがない。第二の
第二導電型ベース領域表面上の絶縁膜を囲むようにほぼ
環状のゲート電極が設けられ、そのゲート電極を挟んだ
反対側に絶縁膜を介して第一主電極が設けられているも
のとする。
域からチャネル領域を通って第一導電型ソース領域に流
れる電流が分散され、電流集中することがない。第二の
第二導電型ベース領域表面上の絶縁膜を囲むようにほぼ
環状のゲート電極が設けられ、そのゲート電極を挟んだ
反対側に絶縁膜を介して第一主電極が設けられているも
のとする。
【００１６】そのようにすれば、ゲート電極の下の第一
導電型半導体層の表面層に蓄積層が形成され、オン電圧
が低くなる。また、表面層に第一導電型ソース領域が形
成されていない第一の第二導電型ベース領域を有するも
のとする。そのようにすれば、その部分がキャリアの引
き抜き孔として働くため、寄生サイリスタのラッチアッ
プ耐量が増し、可制御電流が増大する。
導電型半導体層の表面層に蓄積層が形成され、オン電圧
が低くなる。また、表面層に第一導電型ソース領域が形
成されていない第一の第二導電型ベース領域を有するも
のとする。そのようにすれば、その部分がキャリアの引
き抜き孔として働くため、寄生サイリスタのラッチアッ
プ耐量が増し、可制御電流が増大する。
【００１７】そして、表面層に第一導電型ソース領域が
形成されていない第一の第二導電型ベース領域上のゲー
ト電極の幅を、第一導電型ソース領域が形成されている
第一の第二導電型ベース領域上のゲート電極の幅より小
さいものとすれば、キャリアの引き抜き孔としてより有
効に働く。第一主電極と第一の第二導電型ベース領域お
よび第一導電型ソース領域との接触部の形状が、または
多角形、円形又は楕円形のいずれかであることがよい。
形成されていない第一の第二導電型ベース領域上のゲー
ト電極の幅を、第一導電型ソース領域が形成されている
第一の第二導電型ベース領域上のゲート電極の幅より小
さいものとすれば、キャリアの引き抜き孔としてより有
効に働く。第一主電極と第一の第二導電型ベース領域お
よび第一導電型ソース領域との接触部の形状が、または
多角形、円形又は楕円形のいずれかであることがよい。
【００１８】そのようにすれば、半導体基板の利用効率
が高められ、また電流の分布が均一化され、熱的なバラ
ンスもよくなる。また、第二の第二導電型ベース領域を
囲むように、一部を欠いた環状のゲート電極を有するユ
ニットが複数個形成され、そのゲート電極の切り欠け部
を通じて、隣接ユニットと連続する第一の第二導電型ベ
ース領域、第一導電型ソース領域およびカソード電極が
形成されているものとする。
が高められ、また電流の分布が均一化され、熱的なバラ
ンスもよくなる。また、第二の第二導電型ベース領域を
囲むように、一部を欠いた環状のゲート電極を有するユ
ニットが複数個形成され、そのゲート電極の切り欠け部
を通じて、隣接ユニットと連続する第一の第二導電型ベ
ース領域、第一導電型ソース領域およびカソード電極が
形成されているものとする。
【００１９】そのようにすれば、第一の第二導電型ベー
ス領域および第一導電型ソース領域の面積が広くでき、
オン電圧の低減が図れる。第一導電型ソース領域の表面
の第二の第二導電型ベース領域に近い部分が絶縁膜で覆
われ、第二の第二導電型ベース領域から遠い部分にカソ
ード電極が接触するものとする。
ス領域および第一導電型ソース領域の面積が広くでき、
オン電圧の低減が図れる。第一導電型ソース領域の表面
の第二の第二導電型ベース領域に近い部分が絶縁膜で覆
われ、第二の第二導電型ベース領域から遠い部分にカソ
ード電極が接触するものとする。
【００２０】そのようにすれば、第一導電型エミッタ領
域からゲート電極直下のチャネル領域を通って第一導電
型ソース領域に流れる電流が、第一導電型エミッタ領域
に近い部分には流れず、寄生サイリスタのラッチアップ
耐量が大きくなり、可制御電流が増大する。ゲート電極
の一方の端の下の第一導電型ソース領域の少なくとも一
部が、断続しているものとする。
域からゲート電極直下のチャネル領域を通って第一導電
型ソース領域に流れる電流が、第一導電型エミッタ領域
に近い部分には流れず、寄生サイリスタのラッチアップ
耐量が大きくなり、可制御電流が増大する。ゲート電極
の一方の端の下の第一導電型ソース領域の少なくとも一
部が、断続しているものとする。
【００２１】そのようにすれば、第一導電型ソース領域
のない第一の第二導電型ベース領域が、キャリアの引き
抜き孔として働き、寄生サイリスタがラッチアップ耐量
を増大させる。両端を二つの第一導電型ソース領域上に
置くゲート電極の幅が、両端を第一導電型ソース領域上
と第一導電型エミッタ領域上とに置くゲート電極の幅よ
り広いものとする。
のない第一の第二導電型ベース領域が、キャリアの引き
抜き孔として働き、寄生サイリスタがラッチアップ耐量
を増大させる。両端を二つの第一導電型ソース領域上に
置くゲート電極の幅が、両端を第一導電型ソース領域上
と第一導電型エミッタ領域上とに置くゲート電極の幅よ
り広いものとする。
【００２２】そのようにすれば、オン動作の初期に接合
型ＦＥＴ作用による抵抗を大きくせずに、オン時のチャ
ネル抵抗を低減できる。ゲート酸化膜の直下の第一導電
型ベース層の表面層の一部に、第一導電型ベース層より
不純物濃度の高い第一導電型補助領域を有するものとす
る。そのようにすれば、オン時のチャネル抵抗を低減す
るとともに、ターンオフ時の電流分散を促し、電流集中
を抑制する。
型ＦＥＴ作用による抵抗を大きくせずに、オン時のチャ
ネル抵抗を低減できる。ゲート酸化膜の直下の第一導電
型ベース層の表面層の一部に、第一導電型ベース層より
不純物濃度の高い第一導電型補助領域を有するものとす
る。そのようにすれば、オン時のチャネル抵抗を低減す
るとともに、ターンオフ時の電流分散を促し、電流集中
を抑制する。
【００２３】第二の第二導電型ベース領域の拡散深さ
が、第一の第一導電型ベース領域のそれより深く、第一
導電型エミッタ領域の拡散深さが、第一導電型ソース領
域のそれより深いものとする。そのようにすれば、サイ
リスタ部のｎｐｎトランジスタの電流増幅率が大きく、
オン電圧は小さくなる。
が、第一の第一導電型ベース領域のそれより深く、第一
導電型エミッタ領域の拡散深さが、第一導電型ソース領
域のそれより深いものとする。そのようにすれば、サイ
リスタ部のｎｐｎトランジスタの電流増幅率が大きく、
オン電圧は小さくなる。
【００２４】更に、ライフタイムキラーが局在化されて
いるものとする。そのようにすれば、キャリアのライフ
タイム分布を最適に制御でき、不要な部分にライフタイ
ムキラーが存在しないので、オン電圧の増大等の悪影響
が避けられる。高比抵抗の第一導電型ベース層と第一導
電型ベース層の他面側に形成された第二導電型エミッタ
層との間に、第一導電型ベース層より不純物濃度の高い
第一導電型バッファ層を有するものとする。
いるものとする。そのようにすれば、キャリアのライフ
タイム分布を最適に制御でき、不要な部分にライフタイ
ムキラーが存在しないので、オン電圧の増大等の悪影響
が避けられる。高比抵抗の第一導電型ベース層と第一導
電型ベース層の他面側に形成された第二導電型エミッタ
層との間に、第一導電型ベース層より不純物濃度の高い
第一導電型バッファ層を有するものとする。
【００２５】そのようにすれば、電圧印加時に空乏層を
第一導電型ベース層全体に拡げることができ、高耐圧素
子に適する構造となる。第二導電型エミッタ層の表面層
に、厚さの薄い第二導電型高不純物濃度層を有するもの
とする。そのようにすれば、第二主電極との接触抵抗を
下げることができる。
第一導電型ベース層全体に拡げることができ、高耐圧素
子に適する構造となる。第二導電型エミッタ層の表面層
に、厚さの薄い第二導電型高不純物濃度層を有するもの
とする。そのようにすれば、第二主電極との接触抵抗を
下げることができる。
【００２６】本発明の絶縁ゲート型サイリスタの製造方
法として、第二導電型エミッタ層の表面層に、イオン注
入法により厚さの薄い第二導電型高不純物濃度層を形成
するものとする。イオン注入法をとれば、表面層に極め
て厚さの薄い高不純物濃度層を容易に形成できる。
法として、第二導電型エミッタ層の表面層に、イオン注
入法により厚さの薄い第二導電型高不純物濃度層を形成
するものとする。イオン注入法をとれば、表面層に極め
て厚さの薄い高不純物濃度層を容易に形成できる。
【００２７】
【発明の実施の形態】上記の課題解決のため、ＥＳＴを
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆い、
第一導電型エミッタ領域の表面上に第一主電極と接続さ
れる抵抗体を設けた素子でもサイリスタモードに移行
し、オン電圧とターンオフ時間とのよいトレードオフ特
性を示すことを見いだした。更に、平面的なパターンに
ついても検討を重ねた。
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆い、
第一導電型エミッタ領域の表面上に第一主電極と接続さ
れる抵抗体を設けた素子でもサイリスタモードに移行
し、オン電圧とターンオフ時間とのよいトレードオフ特
性を示すことを見いだした。更に、平面的なパターンに
ついても検討を重ねた。
【００２８】その結果に基づき、第一、第二の第二導電
型ベース領域の配置としては、ストライプ状にして対向
させても、多角形、円形、楕円形としてもよい。特に第
二の第二導電型ベース領域を囲むように第一の第二導電
型ベース領域を配置すると、電流の集中が抑えられ、ト
レードオフ特性が向上する。第二の第二導電型ベース領
域の周囲に複数の第一の第二導電型ベース領域を配置す
ることもよい。ゲート電極をトレンチに埋め込んだ形の
トレンチゲート型とすることもできる。
型ベース領域の配置としては、ストライプ状にして対向
させても、多角形、円形、楕円形としてもよい。特に第
二の第二導電型ベース領域を囲むように第一の第二導電
型ベース領域を配置すると、電流の集中が抑えられ、ト
レードオフ特性が向上する。第二の第二導電型ベース領
域の周囲に複数の第一の第二導電型ベース領域を配置す
ることもよい。ゲート電極をトレンチに埋め込んだ形の
トレンチゲート型とすることもできる。
【００２９】電流の集中を防止するために、更に、ゲー
ト電極の幅を場所によって変える方法、第一導電型ベー
ス層表面に選択的な高濃度領域を形成する方法、ゲート
電極の端の下の第一導電型ソース領域を断続させる方法
や、第二の第二導電型ベース領域に近い部分の第一導電
型ソース領域の表面を絶縁膜で覆う方法、第一導電型ソ
ース領域を持たない第一の第二導電型ベース領域を設け
る方法などがある。
ト電極の幅を場所によって変える方法、第一導電型ベー
ス層表面に選択的な高濃度領域を形成する方法、ゲート
電極の端の下の第一導電型ソース領域を断続させる方法
や、第二の第二導電型ベース領域に近い部分の第一導電
型ソース領域の表面を絶縁膜で覆う方法、第一導電型ソ
ース領域を持たない第一の第二導電型ベース領域を設け
る方法などがある。
【００３０】第一、第二の第二導電型ベース領域の拡散
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図４１と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図４１と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
【００３１】〔実施例１〕図１は本発明の第一の実施例
（以下実施例１と記す）の絶縁ゲート型サイリスタの部
分断面図を示す。勿論この部分断面図は単位セルを表し
ているのであって、多数の単位セルが反転、繰り返しさ
れて半導体素子を構成している。図１に示した絶縁ゲー
ト型サイリスタの半導体基板部分の構造は、図４１のＥ
ＳＴと良く似ている。すなわち、高比抵抗のｎ型ベース
層３の一方の面側の表面層に互いに離れた第一ｐベース
領域４と第二ｐベース領域６が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、第一ｐベース
領域４の一部に第一ｐベース領域４より拡散深さの深い
ｐ+ ウェル領域５が形成されている。ｎ型ベース層３の
他方の面側には、ｎ+ バッファ層２を介してｐエミッタ
層１が形成されている。第一ｐベース領域４の表面層に
は、ｎソース領域７、第二ｐベース領域６の表面層には
ｎエミッタ領域８がそれぞれ選択的に形成されている。
そして、表面上には、図４１と同様に、ｎソース領域７
とｎエミッタ領域８とに挟まれた第一ｐベース領域４、
ｎベース層３、第二ｐベース領域６の表面上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、第一ｐ
ベース領域４およびｎソース領域７の表面上にカソード
電極１１が共通に接触するように接触孔が開けられてい
る。ｎエミッタ領域８の表面上の絶縁膜には窓開けがさ
れ、多結晶シリコン膜１３の抵抗体が接している。多結
晶シリコン膜１３は更にその上の絶縁膜１４に開けられ
た窓を通じてエミッタ電極１１と接続している。ｎエミ
ッタ領域８上の接触点とエミッタ電極１１との接触点と
の間の距離を離して、多結晶シリコン膜１３の抵抗を調
節することもできる。
（以下実施例１と記す）の絶縁ゲート型サイリスタの部
分断面図を示す。勿論この部分断面図は単位セルを表し
ているのであって、多数の単位セルが反転、繰り返しさ
れて半導体素子を構成している。図１に示した絶縁ゲー
ト型サイリスタの半導体基板部分の構造は、図４１のＥ
ＳＴと良く似ている。すなわち、高比抵抗のｎ型ベース
層３の一方の面側の表面層に互いに離れた第一ｐベース
領域４と第二ｐベース領域６が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、第一ｐベース
領域４の一部に第一ｐベース領域４より拡散深さの深い
ｐ+ ウェル領域５が形成されている。ｎ型ベース層３の
他方の面側には、ｎ+ バッファ層２を介してｐエミッタ
層１が形成されている。第一ｐベース領域４の表面層に
は、ｎソース領域７、第二ｐベース領域６の表面層には
ｎエミッタ領域８がそれぞれ選択的に形成されている。
そして、表面上には、図４１と同様に、ｎソース領域７
とｎエミッタ領域８とに挟まれた第一ｐベース領域４、
ｎベース層３、第二ｐベース領域６の表面上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、第一ｐ
ベース領域４およびｎソース領域７の表面上にカソード
電極１１が共通に接触するように接触孔が開けられてい
る。ｎエミッタ領域８の表面上の絶縁膜には窓開けがさ
れ、多結晶シリコン膜１３の抵抗体が接している。多結
晶シリコン膜１３は更にその上の絶縁膜１４に開けられ
た窓を通じてエミッタ電極１１と接続している。ｎエミ
ッタ領域８上の接触点とエミッタ電極１１との接触点と
の間の距離を離して、多結晶シリコン膜１３の抵抗を調
節することもできる。
【００３２】なお、図１の絶縁ゲート型サイリスタは、
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極１０等によっ
て、位置ぎめされて形成され、それぞれの横方向拡散に
より、間隔が決められている。カソード電極１１はＡｌ
合金のスパッタリングにより形成し、アノード電極１２
は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三
層をスパッタリングで堆積して形成している。また、ス
イッチング時間の短縮を図るためのキャリアのライフタ
イム制御はプロトンの照射を行って作製した。プロトン
照射は、ライフタイムキラーとなる結晶欠陥を局在化で
きる方法である。プロトン照射の条件としては、加速電
圧１０ＭｅＶ、ドーズ量１×１０11〜１×１０12ｃｍ-2
とし、照射後３５０〜３７５℃でアニールした。
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極１０等によっ
て、位置ぎめされて形成され、それぞれの横方向拡散に
より、間隔が決められている。カソード電極１１はＡｌ
合金のスパッタリングにより形成し、アノード電極１２
は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三
層をスパッタリングで堆積して形成している。また、ス
イッチング時間の短縮を図るためのキャリアのライフタ
イム制御はプロトンの照射を行って作製した。プロトン
照射は、ライフタイムキラーとなる結晶欠陥を局在化で
きる方法である。プロトン照射の条件としては、加速電
圧１０ＭｅＶ、ドーズ量１×１０11〜１×１０12ｃｍ-2
とし、照射後３５０〜３７５℃でアニールした。
【００３３】各部の寸法例としては、第一ｐベース領域
４の拡散深さは３μｍ、第二ｐベース領域６は１８μ
ｍ、ｎエミッタ領域８、ｎソース領域７の拡散深さはそ
れぞれ１０μｍ、０．４μｍである。ゲート電極の幅は
２５μｍ、ｎソース領域７の幅は４μｍ、セルピッチは
５５μｍである。これにより、サイリスタ部のｎｐｎト
ランジスタの電流増幅率が大きくなり、オン電圧は小さ
くなっている。但し、ｎエミッタ領域８の第一ｐベース
領域４に近い部分は、ｎソース領域７とほぼ同じ寸法に
なっている。これは、耐圧を考慮したものである。
４の拡散深さは３μｍ、第二ｐベース領域６は１８μ
ｍ、ｎエミッタ領域８、ｎソース領域７の拡散深さはそ
れぞれ１０μｍ、０．４μｍである。ゲート電極の幅は
２５μｍ、ｎソース領域７の幅は４μｍ、セルピッチは
５５μｍである。これにより、サイリスタ部のｎｐｎト
ランジスタの電流増幅率が大きくなり、オン電圧は小さ
くなっている。但し、ｎエミッタ領域８の第一ｐベース
領域４に近い部分は、ｎソース領域７とほぼ同じ寸法に
なっている。これは、耐圧を考慮したものである。
【００３４】図２は、図１のようなセルの複数個を含む
ＭＯＳＦＥＴのゲート電極１０の中央を通る水平断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。カソード電極１１、ゲート電極１０、多結晶シ
リコン膜１３およびそれらを隔てる絶縁膜１４が、いず
れもストライプ状に配置されている。但し、図の断面で
はカソード電極１１がストライプ状であるが、実際には
図１の断面図に見られるように、絶縁膜１４を介してゲ
ート電極１０の上にも延長されることが多い。
ＭＯＳＦＥＴのゲート電極１０の中央を通る水平断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。カソード電極１１、ゲート電極１０、多結晶シ
リコン膜１３およびそれらを隔てる絶縁膜１４が、いず
れもストライプ状に配置されている。但し、図の断面で
はカソード電極１１がストライプ状であるが、実際には
図１の断面図に見られるように、絶縁膜１４を介してゲ
ート電極１０の上にも延長されることが多い。
【００３５】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０に、ある値（しきい値）以上の正の電圧を
加えると、ゲート酸化膜９の下に反転層（一部蓄積層）
のチャネルが形成され、前記横型ＭＯＳＦＥＴがオンす
る。これにより、先ず電子がカソード電極１１→ｎソー
ス領域７→ＭＯＳＦＥＴのチャネルの経路を通ってｎベ
ース層３に供給される。この電子は、ｐｎｐトランジス
タ（ｐエミッタ層１／ｎ+ バッファ層２およびｎベース
層３／ｐベース領域４（ｐ+ ウェル領域５））のベース
電流として働き、よってこのｐｎｐトランジスタが動作
する。（この動作をＩＧＢＴモードと呼ぶ。） 正孔
が、ｐエミッタ層１から注入され、ｎ+ バッファ層２、
ｎベース層３を通り、第一ｐベース領域４へと流れる。
その際、第二ｐベース領域６はフローティングとなって
いるので、ｎベース層３を流れる正孔電流のために次第
に電位が上がってゆく。ｎエミッタ領域８は多結晶シリ
コン膜１３を介してカソード電極１１とほぼ等電位に保
たれるので、やがてｎエミッタ領域８から電子の注入が
生じ、ｐエミッタ層１、ｎ+ バッファ層２およびｎベー
ス層３、第二ｐベース領域６、ｎエミッタ領域８からな
るサイリスタ部が動作する。（この動作をサイリスタモ
ードと呼ぶ。）ターンオフ時には、ゲート電極１０の電
位を横型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯ
ＳＦＥＴをオフすることによって、ｎエミッタ領域８が
カソード電極１１から電気的に分離され、よってサイリ
スタ部の動作が止まる。
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０に、ある値（しきい値）以上の正の電圧を
加えると、ゲート酸化膜９の下に反転層（一部蓄積層）
のチャネルが形成され、前記横型ＭＯＳＦＥＴがオンす
る。これにより、先ず電子がカソード電極１１→ｎソー
ス領域７→ＭＯＳＦＥＴのチャネルの経路を通ってｎベ
ース層３に供給される。この電子は、ｐｎｐトランジス
タ（ｐエミッタ層１／ｎ+ バッファ層２およびｎベース
層３／ｐベース領域４（ｐ+ ウェル領域５））のベース
電流として働き、よってこのｐｎｐトランジスタが動作
する。（この動作をＩＧＢＴモードと呼ぶ。） 正孔
が、ｐエミッタ層１から注入され、ｎ+ バッファ層２、
ｎベース層３を通り、第一ｐベース領域４へと流れる。
その際、第二ｐベース領域６はフローティングとなって
いるので、ｎベース層３を流れる正孔電流のために次第
に電位が上がってゆく。ｎエミッタ領域８は多結晶シリ
コン膜１３を介してカソード電極１１とほぼ等電位に保
たれるので、やがてｎエミッタ領域８から電子の注入が
生じ、ｐエミッタ層１、ｎ+ バッファ層２およびｎベー
ス層３、第二ｐベース領域６、ｎエミッタ領域８からな
るサイリスタ部が動作する。（この動作をサイリスタモ
ードと呼ぶ。）ターンオフ時には、ゲート電極１０の電
位を横型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯ
ＳＦＥＴをオフすることによって、ｎエミッタ領域８が
カソード電極１１から電気的に分離され、よってサイリ
スタ部の動作が止まる。
【００３６】図１の絶縁ゲート型サイリスタと図４１の
ＥＳＴとの違いは、ｎエミッタ領域８の表面上にカソー
ド電極１１と接続される多結晶シリコン膜１３が接触し
ていることである。そのため、ｎエミッタ領域８は多結
晶シリコン膜１３を介してカソード電極１１とほぼ同電
位に保たれる。そうすると、ｎベース層３を流れる正孔
電流によって第二ｐベース領域６の電位が次第に上昇
し、ついに、ｎエミッタ領域８からの電子の注入を生じ
て、ｎエミッタ領域８、第二ｐベース領域６、ｎベース
層３およびｐエミッタ層１からなるサイリスタがオンす
る。従って、図４１に示した従来のＥＳＴのように第二
ｐベース領域内をＺ方向に流れる正孔電流は必要でな
く、速やかにＩＧＢＴモードからサイリスタモードに移
行できる。またｎエミッタ領域８全体から均一に電子の
注入が生じるのでオン電圧が低くなる。逆にターンオフ
時には電位差により、ｎエミッタ領域８と第二のｐベー
ス領域６の間のｐｎ接合の回復が均一に行われ、電流の
集中がなく、電流集中が回避されて、ＲＢＳＯＡが格段
に大きくなる。また、ｎエミッタ領域８が多結晶シリコ
ン膜１３の抵抗体を介してカソード電極１１と接触して
いるため、ターンオフ時に第二ｐベース領域６からの空
乏層が素早くのびるため、耐圧特性が良好で、かつキャ
リアの掃き出しも速くなるため、スイッチング特性も優
れている。
ＥＳＴとの違いは、ｎエミッタ領域８の表面上にカソー
ド電極１１と接続される多結晶シリコン膜１３が接触し
ていることである。そのため、ｎエミッタ領域８は多結
晶シリコン膜１３を介してカソード電極１１とほぼ同電
位に保たれる。そうすると、ｎベース層３を流れる正孔
電流によって第二ｐベース領域６の電位が次第に上昇
し、ついに、ｎエミッタ領域８からの電子の注入を生じ
て、ｎエミッタ領域８、第二ｐベース領域６、ｎベース
層３およびｐエミッタ層１からなるサイリスタがオンす
る。従って、図４１に示した従来のＥＳＴのように第二
ｐベース領域内をＺ方向に流れる正孔電流は必要でな
く、速やかにＩＧＢＴモードからサイリスタモードに移
行できる。またｎエミッタ領域８全体から均一に電子の
注入が生じるのでオン電圧が低くなる。逆にターンオフ
時には電位差により、ｎエミッタ領域８と第二のｐベー
ス領域６の間のｐｎ接合の回復が均一に行われ、電流の
集中がなく、電流集中が回避されて、ＲＢＳＯＡが格段
に大きくなる。また、ｎエミッタ領域８が多結晶シリコ
ン膜１３の抵抗体を介してカソード電極１１と接触して
いるため、ターンオフ時に第二ｐベース領域６からの空
乏層が素早くのびるため、耐圧特性が良好で、かつキャ
リアの掃き出しも速くなるため、スイッチング特性も優
れている。
【００３７】図４は、図１に示した実施例１の絶縁ゲー
ト型サイリスタと、比較例としての図４１に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図４２に示したＥＳＴ
（以下ＥＳＴ−２とする）、図４３に示したＥＳＴ（以
下ＥＳＴ−３とする）およびＩＧＢＴの逆バイアス安全
動作領域（ＲＢＳＯＡ）を、図５に示した測定回路を用
いて１２５℃で測定した結果である。横軸は、アノード
−カソード間電圧（ＶAK）、たて軸は、電流（ＩAK）で
ある。
ト型サイリスタと、比較例としての図４１に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図４２に示したＥＳＴ
（以下ＥＳＴ−２とする）、図４３に示したＥＳＴ（以
下ＥＳＴ−３とする）およびＩＧＢＴの逆バイアス安全
動作領域（ＲＢＳＯＡ）を、図５に示した測定回路を用
いて１２５℃で測定した結果である。横軸は、アノード
−カソード間電圧（ＶAK）、たて軸は、電流（ＩAK）で
ある。
【００３８】図５において、被測定素子２１は、並列接
続された１ｍＨのインダクタンス２２およびフリーホイ
ーリングダイオード２３を介して直流電源２４に接続さ
れ、被測定素子２１のゲートは、２０Ωの抵抗２５を介
してゲート電源２６に接続されている。図４に示した被
測定素子は、６００Ｖクラス素子として作製されたもの
で、比較例の素子も、先に述べた実施例１の絶縁ゲート
型サイリスタと同じ規格のエピタキシャルウェハを使用
して作製した。ＥＳＴ−２、ＥＳＴ−３のｎエミッタ領
域８の幅は共に２０μｍとした。また、チップサイズ
は、五素子とも、１ｃｍ2である。１００Ａ導通時の電
位降下で定義したオン電圧は、実施例１の絶縁ゲート型
サイリスタが０．９Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−２
が１．７Ｖ、ＥＳＴ−３が１．０ＶそしてＩＧＢＴが
２．３Ｖである。図４からもわかるように、本発明の実
施例の素子は、安全動作領域が、ＩＧＢＴに比べ２．５
倍、ＥＳＴ−１、３に比べ２倍と広く、大きな破壊耐量
をもっている。しかもオン電圧が他の素子に比べて低い
ことがわかる。ＥＳＴ−２に比べると、ほぼ同程度の破
壊耐量を示すが、しかしなおオン電圧が小さく、優位に
ある。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できているといえる。これは、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。
続された１ｍＨのインダクタンス２２およびフリーホイ
ーリングダイオード２３を介して直流電源２４に接続さ
れ、被測定素子２１のゲートは、２０Ωの抵抗２５を介
してゲート電源２６に接続されている。図４に示した被
測定素子は、６００Ｖクラス素子として作製されたもの
で、比較例の素子も、先に述べた実施例１の絶縁ゲート
型サイリスタと同じ規格のエピタキシャルウェハを使用
して作製した。ＥＳＴ−２、ＥＳＴ−３のｎエミッタ領
域８の幅は共に２０μｍとした。また、チップサイズ
は、五素子とも、１ｃｍ2である。１００Ａ導通時の電
位降下で定義したオン電圧は、実施例１の絶縁ゲート型
サイリスタが０．９Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−２
が１．７Ｖ、ＥＳＴ−３が１．０ＶそしてＩＧＢＴが
２．３Ｖである。図４からもわかるように、本発明の実
施例の素子は、安全動作領域が、ＩＧＢＴに比べ２．５
倍、ＥＳＴ−１、３に比べ２倍と広く、大きな破壊耐量
をもっている。しかもオン電圧が他の素子に比べて低い
ことがわかる。ＥＳＴ−２に比べると、ほぼ同程度の破
壊耐量を示すが、しかしなおオン電圧が小さく、優位に
ある。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できているといえる。これは、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。
【００３９】さらに、ｎエミッタ領域８がカソード電極
１１と接触しているため、耐圧が向上している。図８
は、上に述べた６００Ｖ素子素子のオン電圧とターンオ
フ時間とのトレードオフ特性の比較図である。横軸は、
オン電圧、たて軸は、ターンオフ時間である。オン電圧
は、１００Ａ・ｃｍ-2の電流導通時の２５℃における電
位降下で示す。また、ターンオフ時間は、１２５℃で測
定したものである。いずれの場合も、図１の構造で図２
のパターンの実施例１の素子は、ＥＳＴ、ＩＧＢＴに比
べて良いトレードオフ特性を示すことがわかる。
１１と接触しているため、耐圧が向上している。図８
は、上に述べた６００Ｖ素子素子のオン電圧とターンオ
フ時間とのトレードオフ特性の比較図である。横軸は、
オン電圧、たて軸は、ターンオフ時間である。オン電圧
は、１００Ａ・ｃｍ-2の電流導通時の２５℃における電
位降下で示す。また、ターンオフ時間は、１２５℃で測
定したものである。いずれの場合も、図１の構造で図２
のパターンの実施例１の素子は、ＥＳＴ、ＩＧＢＴに比
べて良いトレードオフ特性を示すことがわかる。
【００４０】他に電子線照射でライフタイム制御を行っ
た素子も試作したが、その素子はＥＳＴ、ＩＧＢＴに比
べて良いトレードオフ特性を示した。しかしその素子よ
りも実施例１の素子は、一層優れたオン電圧とターンオ
フ時間とのトレードオフ特性を示した。これは、アノー
ド電極１２側からのプロトン照射により、ｎ+ バッファ
層２付近にライフタイムキラーとなる結晶欠陥を局在化
させ、ライフタイムキラーの分布を最適化したため、不
必要な部分にライフタイムキラーを発生させることがな
くなり、不要なライフタイムキラーによるオン電圧の増
大が避けられる結果、ターンオフ時間は短く、かつオン
電圧の小さな絶縁ゲート型サイリスタが得られたと考え
られる。ヘリウムイオンの注入でライフタイム制御を行
った。ヘリウムイオンの注入のドーズ量もほぼ同程度で
ある。その素子は、プロトン照射で行った実施例１とほ
ぼ同じ特性であった。
た素子も試作したが、その素子はＥＳＴ、ＩＧＢＴに比
べて良いトレードオフ特性を示した。しかしその素子よ
りも実施例１の素子は、一層優れたオン電圧とターンオ
フ時間とのトレードオフ特性を示した。これは、アノー
ド電極１２側からのプロトン照射により、ｎ+ バッファ
層２付近にライフタイムキラーとなる結晶欠陥を局在化
させ、ライフタイムキラーの分布を最適化したため、不
必要な部分にライフタイムキラーを発生させることがな
くなり、不要なライフタイムキラーによるオン電圧の増
大が避けられる結果、ターンオフ時間は短く、かつオン
電圧の小さな絶縁ゲート型サイリスタが得られたと考え
られる。ヘリウムイオンの注入でライフタイム制御を行
った。ヘリウムイオンの注入のドーズ量もほぼ同程度で
ある。その素子は、プロトン照射で行った実施例１とほ
ぼ同じ特性であった。
【００４１】なお、この例では多結晶シリコン膜１３の
抵抗体の例を上げたが、アモルファスシリコン基膜やそ
の他の抵抗体でもよい。 〔実施例２〕図３は、本発明第二の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面での
水平断面図である。ゲート電極１０の網の中に共に絶縁
膜で絶縁された六角形のカソード電極１１と多結晶シリ
コン膜１３が配置されている。六角形の多結晶シリコン
膜１３の周りに六角環状の絶縁膜１４があり、その外側
をゲート電極１０が取り囲んでいる。ゲート電極１０の
反対側には、やはり絶縁膜１４に囲まれた六角形のカソ
ード電極１１がある。実際にはカソード電極１１は、絶
縁膜１４を介してゲート電極１０の上にも延長されるこ
とが多い。この実施例２の絶縁ゲート型サイリスタのシ
リコン基板表面の平面図を図６に示す。網状の第一ｐベ
ース領域４の中に、六角形のｎベース層３が配置され、
そのｎベース層３を取り囲むように六個のｎソース領域
７が配置されている。ｎベース層３の中には第二ｐベー
ス領域６と、更にその中にｎエミッタ領域８が形成され
ている。ｎソース領域７の中にはｐ+ ウェル領域５が形
成されている。図６のｎエミッタ領域７とｐ+ ウェル領
域５に図３のカソード電極１１が接触し、またｎウェル
領域８に多結晶シリコン膜１３が接触するように設けら
れている。
抵抗体の例を上げたが、アモルファスシリコン基膜やそ
の他の抵抗体でもよい。 〔実施例２〕図３は、本発明第二の実施例の絶縁ゲート
型サイリスタの、ゲート電極１０の中央を通る平面での
水平断面図である。ゲート電極１０の網の中に共に絶縁
膜で絶縁された六角形のカソード電極１１と多結晶シリ
コン膜１３が配置されている。六角形の多結晶シリコン
膜１３の周りに六角環状の絶縁膜１４があり、その外側
をゲート電極１０が取り囲んでいる。ゲート電極１０の
反対側には、やはり絶縁膜１４に囲まれた六角形のカソ
ード電極１１がある。実際にはカソード電極１１は、絶
縁膜１４を介してゲート電極１０の上にも延長されるこ
とが多い。この実施例２の絶縁ゲート型サイリスタのシ
リコン基板表面の平面図を図６に示す。網状の第一ｐベ
ース領域４の中に、六角形のｎベース層３が配置され、
そのｎベース層３を取り囲むように六個のｎソース領域
７が配置されている。ｎベース層３の中には第二ｐベー
ス領域６と、更にその中にｎエミッタ領域８が形成され
ている。ｎソース領域７の中にはｐ+ ウェル領域５が形
成されている。図６のｎエミッタ領域７とｐ+ ウェル領
域５に図３のカソード電極１１が接触し、またｎウェル
領域８に多結晶シリコン膜１３が接触するように設けら
れている。
【００４２】この実施例２の絶縁ゲート型サイリスタで
は、第二ｐベース領域６を囲むように第一ｐベース領域
４が形成されているので、サイリスタ部のｎエミッタ領
域８からの電流が周囲の第一ｐベース領域４に分散さ
れ、電流集中が起きない。従って、大きな破壊耐量をも
っているだけでなく、優れたスイッチング速度および高
い耐圧を示す。
は、第二ｐベース領域６を囲むように第一ｐベース領域
４が形成されているので、サイリスタ部のｎエミッタ領
域８からの電流が周囲の第一ｐベース領域４に分散さ
れ、電流集中が起きない。従って、大きな破壊耐量をも
っているだけでなく、優れたスイッチング速度および高
い耐圧を示す。
【００４３】〔実施例３〕図７は、本発明第三の実施例
の絶縁ゲート型サイリスタの、シリコン基板表面の平面
図である。ゲート電極１０の中央を通る平面での水平断
面図は図３と同様のものとなる。この絶縁ゲート型サイ
リスタは、ゲート電極１０に設けられた共に六角形の穴
を通じて第一ｐベース領域４およびその表面層の一部の
ｎソース領域７、第二ｐベース領域６およびその表面層
のｎエミッタ領域８が形成され、ゲート電極１０の側方
に堆積された絶縁膜１４に設けられた接触孔を通じて、
第一ｐベース領域４およびｎソース領域７の表面にカソ
ード電極１１が接触する。第二ｐベース領域６の表面上
は絶縁膜１４で覆われる。ｎエミッタ領域８の表面には
多結晶シリコン膜１３が接触する。この場合も実際には
カソード電極１１は、絶縁膜１４を介してゲート電極１
０の上にも延長されることが多い。製造方法は図１の実
施例１と同様である。この実施例でも、上述のような理
由で、大きな破壊耐量をもっているだけでなく、優れた
スイッチング速度および高い耐圧を示す。
の絶縁ゲート型サイリスタの、シリコン基板表面の平面
図である。ゲート電極１０の中央を通る平面での水平断
面図は図３と同様のものとなる。この絶縁ゲート型サイ
リスタは、ゲート電極１０に設けられた共に六角形の穴
を通じて第一ｐベース領域４およびその表面層の一部の
ｎソース領域７、第二ｐベース領域６およびその表面層
のｎエミッタ領域８が形成され、ゲート電極１０の側方
に堆積された絶縁膜１４に設けられた接触孔を通じて、
第一ｐベース領域４およびｎソース領域７の表面にカソ
ード電極１１が接触する。第二ｐベース領域６の表面上
は絶縁膜１４で覆われる。ｎエミッタ領域８の表面には
多結晶シリコン膜１３が接触する。この場合も実際には
カソード電極１１は、絶縁膜１４を介してゲート電極１
０の上にも延長されることが多い。製造方法は図１の実
施例１と同様である。この実施例でも、上述のような理
由で、大きな破壊耐量をもっているだけでなく、優れた
スイッチング速度および高い耐圧を示す。
【００４４】この実施例では、六角形の第二ｐベース領
域６の周りに、点線で示した六つの（それぞれ第一ｐベ
ース領域４をもつ）ユニットが配置されているが、勿
論、他の種々のパターン配置が考えられる。他の方形、
八角形、十二角形、円形、楕円形等のパターンのもの
も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレードオフ
特性を示した。
域６の周りに、点線で示した六つの（それぞれ第一ｐベ
ース領域４をもつ）ユニットが配置されているが、勿
論、他の種々のパターン配置が考えられる。他の方形、
八角形、十二角形、円形、楕円形等のパターンのもの
も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレードオフ
特性を示した。
【００４５】〔実施例４〕図９は本発明第三の実施例の
絶縁ゲート型サイリスタの、ゲート電極１０の中央を通
る平面での水平断面図である。この絶縁ゲート型サイリ
スタは、第二ｐベース領域６およびその表面層に形成さ
れたｎエミッタ領域８のパターンは六角形でありその表
面上の絶縁膜１４が六角形に示されている。第二ｐベー
ス領域６およびその表面層に形成されたｎエミッタ領域
８のパターンはゲート電極１０の下にあるので図には示
されていない。ｎエミッタ領域８の表面に接触している
多結晶シリコン膜１３が有る。六角形の多結晶シリコン
膜１３、その周りの六角形環状の絶縁膜１４を囲むよう
に六角形環状のゲート電極１０があり、更にゲート電極
１０の側面を覆う絶縁膜を介してカソード電極１１が屈
曲線状に見られる。カソード電極１１の下には、図示さ
れないがｎソース領域７と第一ｐベース領域４（および
ｐ+ ウェル領域５）がある。六角環状のゲート電極１０
はゲートランナ１６で接続されている。カソード電極１
１はゲート電極１０上に絶縁膜１４を介して延長されて
いるが図の断面では屈曲線状になっている。このよう
に、第二ｐベース領域６を取り囲むように第一ｐベース
領域４とその表面層のｎソース領域７とが設けられてい
れば、ターンオフ時の電流集中がなく、可制御電流が大
きく取れる。勿論、第二ｐベース領域６およびその表面
層に形成されたｎエミッタ領域８のパターンは六角形以
外の形でも良い。この実施例でも、上述のような理由
で、大きな破壊耐量をもっているだけでなく、優れたス
イッチング速度および高い耐圧を示す。
絶縁ゲート型サイリスタの、ゲート電極１０の中央を通
る平面での水平断面図である。この絶縁ゲート型サイリ
スタは、第二ｐベース領域６およびその表面層に形成さ
れたｎエミッタ領域８のパターンは六角形でありその表
面上の絶縁膜１４が六角形に示されている。第二ｐベー
ス領域６およびその表面層に形成されたｎエミッタ領域
８のパターンはゲート電極１０の下にあるので図には示
されていない。ｎエミッタ領域８の表面に接触している
多結晶シリコン膜１３が有る。六角形の多結晶シリコン
膜１３、その周りの六角形環状の絶縁膜１４を囲むよう
に六角形環状のゲート電極１０があり、更にゲート電極
１０の側面を覆う絶縁膜を介してカソード電極１１が屈
曲線状に見られる。カソード電極１１の下には、図示さ
れないがｎソース領域７と第一ｐベース領域４（および
ｐ+ ウェル領域５）がある。六角環状のゲート電極１０
はゲートランナ１６で接続されている。カソード電極１
１はゲート電極１０上に絶縁膜１４を介して延長されて
いるが図の断面では屈曲線状になっている。このよう
に、第二ｐベース領域６を取り囲むように第一ｐベース
領域４とその表面層のｎソース領域７とが設けられてい
れば、ターンオフ時の電流集中がなく、可制御電流が大
きく取れる。勿論、第二ｐベース領域６およびその表面
層に形成されたｎエミッタ領域８のパターンは六角形以
外の形でも良い。この実施例でも、上述のような理由
で、大きな破壊耐量をもっているだけでなく、優れたス
イッチング速度および高い耐圧を示す。
【００４６】〔実施例５〕更に図１０（ｂ）は本発明第
五の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０の中央を通る平面での水平断面図である。図１０
（ａ）はその絶縁ゲート型サイリスタのカソード電極１
１、絶縁膜１４およびゲート電極１０を除去した表面で
の拡散領域を示した図である。先ず、図１０（ａ）で
は、ｎベース層３の表面層に、ともに六角形の第二ｐベ
ース領域６およびその中のｎエミッタ領域８が形成され
ている。第二ｐベース領域６を囲むようにほぼ環状の第
一ｐベース領域４が形成され、その第一ｐベース領域４
の中にｎソース領域７とｐ+ ウェル領域５が形成されて
いる。第一ｐベース領域４とｎソース領域７とは、ゲー
ト電極１０をマスクの一部とした不純物の導入により形
成されたものである。第一ｐベース領域４の形状をほぼ
環状と呼んだのは、一部を欠いているからである。すな
わち、その欠けた部分を通じて、隣接するセルのｎベー
ス層３がつながっている。
五の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０の中央を通る平面での水平断面図である。図１０
（ａ）はその絶縁ゲート型サイリスタのカソード電極１
１、絶縁膜１４およびゲート電極１０を除去した表面で
の拡散領域を示した図である。先ず、図１０（ａ）で
は、ｎベース層３の表面層に、ともに六角形の第二ｐベ
ース領域６およびその中のｎエミッタ領域８が形成され
ている。第二ｐベース領域６を囲むようにほぼ環状の第
一ｐベース領域４が形成され、その第一ｐベース領域４
の中にｎソース領域７とｐ+ ウェル領域５が形成されて
いる。第一ｐベース領域４とｎソース領域７とは、ゲー
ト電極１０をマスクの一部とした不純物の導入により形
成されたものである。第一ｐベース領域４の形状をほぼ
環状と呼んだのは、一部を欠いているからである。すな
わち、その欠けた部分を通じて、隣接するセルのｎベー
ス層３がつながっている。
【００４７】図１０（ｂ）では、六角形の絶縁膜１４
と、それを取り囲むゲート電極１０およびゲート電極１
０の側部を覆う絶縁膜１４を介して屈曲線状のカソード
電極１１が見られる。六角形の絶縁膜１４は、第二ｐベ
ース領域６およびその中のｎエミッタ領域８の表面上に
ある。ゲート電極１０の両端は、ｎエミッタ領域８とｎ
ソース領域７の上にある。カソード電極１１は、ｎソー
ス領域７とｐ+ ウェル領域５との表面上に接触してい
る。六角形の絶縁膜１４を囲む部分を、点線のように区
切った六個のユニットセルからなると考えると、各ユニ
ットセルはほぼ六角環状のゲート電極１０とカソード電
極１１およびそれらの間を分離する絶縁膜１４とからな
る。ゲート電極１０の形状をほぼ六角環状と呼んだの
は、その二辺を欠いているからである。すなわち、その
欠けた部分を通じて、隣接するセルの第一ｐベース領域
４とｎソース領域７とがつながっている。カソード電極
１１はゲート電極１０上に絶縁膜１４を介して延長され
ているが、図の断面では屈曲線状になっているのであ
る。この構造は、基本パターンが六角形であり、最も密
に充填できるので、シリコン基板の利用効率が高い。ま
た、第一ｐベース領域４およびｎソース領域７の面積が
広くなるので、オン電圧が低くなる。これらの素子にお
いても、前記実施例１の絶縁ゲート型サイリスタと同様
に、ｎエミッタ領域８と第二ｐベース領域６間のｐｎ接
合が均一に逆回復プロセスに入ることと、第二ｐベース
領域６が正孔電流のバイパスになることにより、低いオ
ン電圧と、大きいＲＢＳＯＡが得られる。
と、それを取り囲むゲート電極１０およびゲート電極１
０の側部を覆う絶縁膜１４を介して屈曲線状のカソード
電極１１が見られる。六角形の絶縁膜１４は、第二ｐベ
ース領域６およびその中のｎエミッタ領域８の表面上に
ある。ゲート電極１０の両端は、ｎエミッタ領域８とｎ
ソース領域７の上にある。カソード電極１１は、ｎソー
ス領域７とｐ+ ウェル領域５との表面上に接触してい
る。六角形の絶縁膜１４を囲む部分を、点線のように区
切った六個のユニットセルからなると考えると、各ユニ
ットセルはほぼ六角環状のゲート電極１０とカソード電
極１１およびそれらの間を分離する絶縁膜１４とからな
る。ゲート電極１０の形状をほぼ六角環状と呼んだの
は、その二辺を欠いているからである。すなわち、その
欠けた部分を通じて、隣接するセルの第一ｐベース領域
４とｎソース領域７とがつながっている。カソード電極
１１はゲート電極１０上に絶縁膜１４を介して延長され
ているが、図の断面では屈曲線状になっているのであ
る。この構造は、基本パターンが六角形であり、最も密
に充填できるので、シリコン基板の利用効率が高い。ま
た、第一ｐベース領域４およびｎソース領域７の面積が
広くなるので、オン電圧が低くなる。これらの素子にお
いても、前記実施例１の絶縁ゲート型サイリスタと同様
に、ｎエミッタ領域８と第二ｐベース領域６間のｐｎ接
合が均一に逆回復プロセスに入ることと、第二ｐベース
領域６が正孔電流のバイパスになることにより、低いオ
ン電圧と、大きいＲＢＳＯＡが得られる。
【００４８】〔実施例６〕図１１は本発明の第六の実施
例（以下実施例６と記す）の絶縁ゲート型サイリスタの
部分断面図を示す。この例は、図１に示した実施例１の
絶縁ゲート型サイリスタの構造と良く似ている。異なっ
ているのは、ｐエミッタ層１の裏面側に更に高濃度のｐ
+ コンタクト層１０１が形成されている点である。ｎエ
ミッタ領域８の表面上に多結晶シリコン膜１３があるの
は、実施例１２と同じである。
例（以下実施例６と記す）の絶縁ゲート型サイリスタの
部分断面図を示す。この例は、図１に示した実施例１の
絶縁ゲート型サイリスタの構造と良く似ている。異なっ
ているのは、ｐエミッタ層１の裏面側に更に高濃度のｐ
+ コンタクト層１０１が形成されている点である。ｎエ
ミッタ領域８の表面上に多結晶シリコン膜１３があるの
は、実施例１２と同じである。
【００４９】このｐ+ アノード層１０１は、例えば、ほ
う素イオンの、加速電圧５０ｋＶ、ドーズ量５×１０15
ｃｍ-2のイオン注入によって形成される。この高濃度の
ｐ+アノード層１０１を設けることによって、アノード
電極１２との接触抵抗が低減され、オン電圧の格段に低
い絶縁ゲート型サイリスタが得られた。図１２に、実施
例５と、比較例として実施例１の絶縁ゲート型サイリス
タの６００Ｖクラス素子のオン電圧とターンオフ時間と
のトレードオフ特性を示す。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電位降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。本発明の実施例５の素子は、実施例１の絶縁ゲート
型サイリスタに比べて良いトレードオフ特性を示すこと
がわかる。
う素イオンの、加速電圧５０ｋＶ、ドーズ量５×１０15
ｃｍ-2のイオン注入によって形成される。この高濃度の
ｐ+アノード層１０１を設けることによって、アノード
電極１２との接触抵抗が低減され、オン電圧の格段に低
い絶縁ゲート型サイリスタが得られた。図１２に、実施
例５と、比較例として実施例１の絶縁ゲート型サイリス
タの６００Ｖクラス素子のオン電圧とターンオフ時間と
のトレードオフ特性を示す。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電位降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。本発明の実施例５の素子は、実施例１の絶縁ゲート
型サイリスタに比べて良いトレードオフ特性を示すこと
がわかる。
【００５０】実施例６の絶縁ゲート型サイリスタの平面
パターンは図２に示したストライプパターンであった
が、六角形その他のセル型パターンの素子も同様に製造
でき、同様な優れた特性を示した。 〔実施例７〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ+ バッファ層２を設けた
素子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。図１３は、エピタキシャルウ
ェハでなく、バルクシリコンウェハを用いて作製した本
発明第六の実施例の絶縁ゲート型サイリスタの部分断面
図である。すなわち、バルクシリコンウェハからなるｎ
ベース層３の一方の主面側の構造は図１の実施例１と同
じであるが、ｎベース層３の裏面側には、ｐエミッタ層
１が直接形成されているものである。ｎエミッタ領域８
の表面上には多結晶シリコン膜１３が形成されている。
パターンは図２に示したストライプパターンであった
が、六角形その他のセル型パターンの素子も同様に製造
でき、同様な優れた特性を示した。 〔実施例７〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ+ バッファ層２を設けた
素子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。図１３は、エピタキシャルウ
ェハでなく、バルクシリコンウェハを用いて作製した本
発明第六の実施例の絶縁ゲート型サイリスタの部分断面
図である。すなわち、バルクシリコンウェハからなるｎ
ベース層３の一方の主面側の構造は図１の実施例１と同
じであるが、ｎベース層３の裏面側には、ｐエミッタ層
１が直接形成されているものである。ｎエミッタ領域８
の表面上には多結晶シリコン膜１３が形成されている。
【００５１】図１４は、図１３の構造で図２のパターン
をもつ実施例６の絶縁ゲート型サイリスタ、ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも
２５００Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合ｎベース層３の
厚さは４４０μm であった。それ以外の寸法等は実施例
１の絶縁ゲート型サイリスタとほぼ同じである。五素子
のオン電圧はそれぞれ、１．１Ｖ、２．０Ｖ、２．２
Ｖ、１．４Ｖそして３．３Ｖである。エピタキシャルウ
ェハの６００Ｖ素子と同様に、バルクウェハを用いた２
５００Ｖ素子でも、本発明の実施例の絶縁ゲート型サイ
リスタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡ
が広く、しかもオン電圧が低い。これは、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。さらに、ｎエミッタ領域８がカソード電極１１と接
触しているため、他の素子に比べ耐圧が約１０％向上し
ている。
をもつ実施例６の絶縁ゲート型サイリスタ、ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも
２５００Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合ｎベース層３の
厚さは４４０μm であった。それ以外の寸法等は実施例
１の絶縁ゲート型サイリスタとほぼ同じである。五素子
のオン電圧はそれぞれ、１．１Ｖ、２．０Ｖ、２．２
Ｖ、１．４Ｖそして３．３Ｖである。エピタキシャルウ
ェハの６００Ｖ素子と同様に、バルクウェハを用いた２
５００Ｖ素子でも、本発明の実施例の絶縁ゲート型サイ
リスタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡ
が広く、しかもオン電圧が低い。これは、第二ｐベース
領域６とその表面層のｎエミッタ領域８とがストライプ
状に形成され、同じくストライプ状に形成された第一ｐ
ベース領域４とその表面層のｎソース領域７とが対向し
ている部分が長いため、電流の集中が生じないことによ
る。さらに、ｎエミッタ領域８がカソード電極１１と接
触しているため、他の素子に比べ耐圧が約１０％向上し
ている。
【００５２】すなわち、本発明の効果はｎベース層３の
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。
【００５３】図１５は、上に述べた各２５００Ｖ素子の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図１３の構造で図２のパターンの本発明の実施例の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図１３の構造で図２のパターンの本発明の実施例の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
【００５４】実施例７の絶縁ゲート型サイリスタのライ
フタイム制御はプロトン照射で行ったが、ヘリウムイオ
ンの注入で行った素子も試作した。その素子の逆バイア
ス安全動作領域（ＲＢＳＯＡ）、オン電圧とターンオフ
時間とのトレードオフ特性は、プロトン照射による実施
例７とほぼ同じであった。へリウムイオンの注入によっ
ても、局在化したライフタイムキラーを発生させること
ができることがわかる。
フタイム制御はプロトン照射で行ったが、ヘリウムイオ
ンの注入で行った素子も試作した。その素子の逆バイア
ス安全動作領域（ＲＢＳＯＡ）、オン電圧とターンオフ
時間とのトレードオフ特性は、プロトン照射による実施
例７とほぼ同じであった。へリウムイオンの注入によっ
ても、局在化したライフタイムキラーを発生させること
ができることがわかる。
【００５５】図６、７に示したような六角形や、他の方
形、八角形、十二角形、円形、楕円形パターンの２５０
０Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示した。 〔実施例８〕図１６は、本発明の第八の実施例の絶縁ゲ
ート型サイリスタの部分断面図である。図に示した断面
構造は、これまで実施例の絶縁ゲート型サイリスタと少
し異なるので、構造を説明する。高比抵抗のｎ型ベース
層３の一方の面側の表面層にトレンチ１７が設けられて
いる。そのトレンチ１７の両側に第一ｐベース領域４、
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層の一部にはｎソース領域７が、第二ｐベース領域
６の表面層にｎエミッタ領域８が形成されていて、トレ
ンチ１７の壁面に露出している。トレンチ１７の内部に
はゲート酸化膜９を介して多結晶シリコンからなるゲー
ト電極１０が充填されていてｎチャネル型ＭＯＳＦＥＴ
が構成されている。さらに、寄生サイリスタのラッチア
ップを防ぐ目的でｐ+ ウェル領域５が第一ｐベース領域
４の一部に形成されている。ｎソース領域７およびｐ+
ウェル領域５の表面上にカソード電極１１が接触してい
る。このトレンチ１７をもつ構造では通常のプレーナ型
よりラッチアップしにくいので、ｐ+ ウェル領域５は第
一ｐベース領域４より浅くてもよい。第二ｐベース領域
６の拡散深さは、第一ｐベース領域４のそれより深く形
成されている。他方の面側には、ｎ+ バッファ層２を介
してｐエミッタ層１が形成されている。特にこの例で
は、ｎエミッタ領域８の拡散深さは二段になっていて、
ｎソース領域７に近い部分はｎソース領域７と同じく、
遠い部分は、ｎソース領域７のそれより深く形成されて
いるが、かならずしもそうでなくてもよい。図１の実施
例１と同様にｎエミッタ領域８の表面上に、カソード電
極１１と接続される多結晶シリコン膜１３が形成されて
いる。ゲート電極１０の上面は、りんガラス（ＰＳＧ）
等の絶縁膜１４で覆われている。図ではカソード電極１
１が絶縁膜１４を介してｎエミッタ領域８の上にも延長
されている。キャリアのライフタイム制御はプロトン照
射で行った。
形、八角形、十二角形、円形、楕円形パターンの２５０
０Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示した。 〔実施例８〕図１６は、本発明の第八の実施例の絶縁ゲ
ート型サイリスタの部分断面図である。図に示した断面
構造は、これまで実施例の絶縁ゲート型サイリスタと少
し異なるので、構造を説明する。高比抵抗のｎ型ベース
層３の一方の面側の表面層にトレンチ１７が設けられて
いる。そのトレンチ１７の両側に第一ｐベース領域４、
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層の一部にはｎソース領域７が、第二ｐベース領域
６の表面層にｎエミッタ領域８が形成されていて、トレ
ンチ１７の壁面に露出している。トレンチ１７の内部に
はゲート酸化膜９を介して多結晶シリコンからなるゲー
ト電極１０が充填されていてｎチャネル型ＭＯＳＦＥＴ
が構成されている。さらに、寄生サイリスタのラッチア
ップを防ぐ目的でｐ+ ウェル領域５が第一ｐベース領域
４の一部に形成されている。ｎソース領域７およびｐ+
ウェル領域５の表面上にカソード電極１１が接触してい
る。このトレンチ１７をもつ構造では通常のプレーナ型
よりラッチアップしにくいので、ｐ+ ウェル領域５は第
一ｐベース領域４より浅くてもよい。第二ｐベース領域
６の拡散深さは、第一ｐベース領域４のそれより深く形
成されている。他方の面側には、ｎ+ バッファ層２を介
してｐエミッタ層１が形成されている。特にこの例で
は、ｎエミッタ領域８の拡散深さは二段になっていて、
ｎソース領域７に近い部分はｎソース領域７と同じく、
遠い部分は、ｎソース領域７のそれより深く形成されて
いるが、かならずしもそうでなくてもよい。図１の実施
例１と同様にｎエミッタ領域８の表面上に、カソード電
極１１と接続される多結晶シリコン膜１３が形成されて
いる。ゲート電極１０の上面は、りんガラス（ＰＳＧ）
等の絶縁膜１４で覆われている。図ではカソード電極１
１が絶縁膜１４を介してｎエミッタ領域８の上にも延長
されている。キャリアのライフタイム制御はプロトン照
射で行った。
【００５６】各部の寸法例としては、トレンチ１７の寸
法は幅１μｍ、深さ約８μｍである。第一ｐベース領域
４の拡散深さは３μｍ、第二ｐベース領域６は５μｍ、
ｎエミッタ領域８、ｎソース領域７の深さはそれぞれ２
μｍ、０．４μｍである。セルピッチは３．５μｍとし
た。図１７は、図１６のようなセルの複数個を含む絶縁
ゲート型サイリスタのシリコン表面の平面図で、いずれ
も図１６と共通の部分には同一の符号が付されている。
ｎエミッタ領域８、ｎソース領域７とｐ+ ウェル領域５
およびそれらを隔てるゲート電極１０が、いずれもスト
ライプ状に配置されている。９はゲート酸化膜である。
ｎソース領域７内の細線はカソード電極の接触部の端を
示し、ｎエミッタ領域８内の細線は多結晶シリコン膜の
接触部の端を示している。
法は幅１μｍ、深さ約８μｍである。第一ｐベース領域
４の拡散深さは３μｍ、第二ｐベース領域６は５μｍ、
ｎエミッタ領域８、ｎソース領域７の深さはそれぞれ２
μｍ、０．４μｍである。セルピッチは３．５μｍとし
た。図１７は、図１６のようなセルの複数個を含む絶縁
ゲート型サイリスタのシリコン表面の平面図で、いずれ
も図１６と共通の部分には同一の符号が付されている。
ｎエミッタ領域８、ｎソース領域７とｐ+ ウェル領域５
およびそれらを隔てるゲート電極１０が、いずれもスト
ライプ状に配置されている。９はゲート酸化膜である。
ｎソース領域７内の細線はカソード電極の接触部の端を
示し、ｎエミッタ領域８内の細線は多結晶シリコン膜の
接触部の端を示している。
【００５７】このように形成された絶縁ゲート型サイリ
スタの動作は、これまでの実施例と同じく、ゲート電極
１０への信号電圧の印加により、オンオフ動作させるも
のである。この絶縁ゲート型サイリスタも図４１のＥＳ
Ｔと違って、第二ｐベース領域６の表面は絶縁膜で覆わ
れ、ｎエミッタ領域８が表面上の多結晶シリコン膜１３
を介してカソード電極１１と同電位に保たれる。そのた
め、従来のＥＳＴのように第二ｐベース領域内をＺ方向
に流れる正孔電流は必要でなく、速やかにＩＧＢＴモー
ドからサイリスタモードに移行する。またｎエミッタ領
域８全体から均一に電子の注入が生じるのでオン電圧が
低くなる。逆にターンオフ時にはその電位差により、ｎ
エミッタ領域８と第二のｐベース領域６の間のｐｎ接合
の回復が均一に行われ、電流の集中がなく、電流集中が
回避されて、ＲＢＳＯＡが格段に大きくなる。
スタの動作は、これまでの実施例と同じく、ゲート電極
１０への信号電圧の印加により、オンオフ動作させるも
のである。この絶縁ゲート型サイリスタも図４１のＥＳ
Ｔと違って、第二ｐベース領域６の表面は絶縁膜で覆わ
れ、ｎエミッタ領域８が表面上の多結晶シリコン膜１３
を介してカソード電極１１と同電位に保たれる。そのた
め、従来のＥＳＴのように第二ｐベース領域内をＺ方向
に流れる正孔電流は必要でなく、速やかにＩＧＢＴモー
ドからサイリスタモードに移行する。またｎエミッタ領
域８全体から均一に電子の注入が生じるのでオン電圧が
低くなる。逆にターンオフ時にはその電位差により、ｎ
エミッタ領域８と第二のｐベース領域６の間のｐｎ接合
の回復が均一に行われ、電流の集中がなく、電流集中が
回避されて、ＲＢＳＯＡが格段に大きくなる。
【００５８】図１８は、図１６に示した実施例８の絶縁
ゲート型サイリスタと、比較例として前にも挙げたＥＳ
Ｔ−１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのＲＢ
ＳＯＡを、図５に示した測定回路を用いて１２５℃で測
定した結果である。横軸、縦軸は図４と同じである。図
からもわかるように、実施例７の素子は、安全動作領域
が、比較例の素子に比べて大きな破壊耐量をもってい
る。
ゲート型サイリスタと、比較例として前にも挙げたＥＳ
Ｔ−１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのＲＢ
ＳＯＡを、図５に示した測定回路を用いて１２５℃で測
定した結果である。横軸、縦軸は図４と同じである。図
からもわかるように、実施例７の素子は、安全動作領域
が、比較例の素子に比べて大きな破壊耐量をもってい
る。
【００５９】図１８に測定結果を示した被測定素子は、
６００Ｖ用素子として作製されたもので、実施例１の所
で記載した規格のエピタキシャルウェハを用いた。チッ
プサイズは、１ｃｍ2 である。１００Ａ・ｃｍ-2導通時
の電位降下で定義したオン電圧は、実施例１２の絶縁ゲ
ート型サイリスタが０．８Ｖである。図１８からもわか
るように、実施例８の素子は、安全動作領域が、ＩＧＢ
Ｔに比べ３倍、ＥＳＴ−１、３に比べ２．５倍と広く、
大きな破壊耐量をもっている。しかもオン電圧が他の素
子に比べて低いことがわかる。ＥＳＴ−２に比べても
１．２倍の破壊耐量を示す。すなわち、他の特性を劣化
させずに、オン電圧の低下が実現できているといえる。
６００Ｖ用素子として作製されたもので、実施例１の所
で記載した規格のエピタキシャルウェハを用いた。チッ
プサイズは、１ｃｍ2 である。１００Ａ・ｃｍ-2導通時
の電位降下で定義したオン電圧は、実施例１２の絶縁ゲ
ート型サイリスタが０．８Ｖである。図１８からもわか
るように、実施例８の素子は、安全動作領域が、ＩＧＢ
Ｔに比べ３倍、ＥＳＴ−１、３に比べ２．５倍と広く、
大きな破壊耐量をもっている。しかもオン電圧が他の素
子に比べて低いことがわかる。ＥＳＴ−２に比べても
１．２倍の破壊耐量を示す。すなわち、他の特性を劣化
させずに、オン電圧の低下が実現できているといえる。
【００６０】図１９は、上に述べた実施例８と比較例の
６００Ｖ素子のオン電圧とターンオフ時間とのトレード
オフ特性の比較図である。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電位降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。図１７のパターンの本発明の実施例８の素子は、比
較例の絶縁ゲート型サイリスタより一層良いトレードオ
フ特性を示すことがわかる。
６００Ｖ素子のオン電圧とターンオフ時間とのトレード
オフ特性の比較図である。横軸は、オン電圧、たて軸
は、ターンオフ時間である。オン電圧は、１００Ａ・ｃ
ｍ-2の電流導通時の２５℃における電位降下で示す。ま
た、ターンオフ時間は、１２５℃で測定したものであ
る。図１７のパターンの本発明の実施例８の素子は、比
較例の絶縁ゲート型サイリスタより一層良いトレードオ
フ特性を示すことがわかる。
【００６１】これは、第二ｐベース領域６とその表面層
のｎエミッタ領域８とがストライプ状に形成され、同じ
くストライプ状に形成された第一ｐベース領域４とその
表面層のｎソース領域７とが対向している部分が長いた
め、電流の集中が生じないことによる。また、トレンチ
型ゲート構造とすることによって、接合ＦＥＴ効果が小
さいこと、セルピッチの縮小によりチャネル密度が大き
く、ｐエミッタ層、ｎ + バッファ層２とｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタ部に直列接続している抵抗分が小さくなること
もあって、オン電圧の低減に寄与している。更にｎエミ
ッタ領域８が、多結晶シリコン膜１３を介してカソード
電極１１に接触していることによって耐圧特性が良好
で、しかもターンオフ時のキャリアの掃き出しが速く、
スイッチング速度が速くなったことによる。
のｎエミッタ領域８とがストライプ状に形成され、同じ
くストライプ状に形成された第一ｐベース領域４とその
表面層のｎソース領域７とが対向している部分が長いた
め、電流の集中が生じないことによる。また、トレンチ
型ゲート構造とすることによって、接合ＦＥＴ効果が小
さいこと、セルピッチの縮小によりチャネル密度が大き
く、ｐエミッタ層、ｎ + バッファ層２とｎベース層３、
第二ｐベース領域６およびｎエミッタ領域８からなるサ
イリスタ部に直列接続している抵抗分が小さくなること
もあって、オン電圧の低減に寄与している。更にｎエミ
ッタ領域８が、多結晶シリコン膜１３を介してカソード
電極１１に接触していることによって耐圧特性が良好
で、しかもターンオフ時のキャリアの掃き出しが速く、
スイッチング速度が速くなったことによる。
【００６２】また、アノード電極１２側からのプロトン
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
【００６３】〔実施例９〕図２０は、本発明第九の実施
例の絶縁ゲート型サイリスタのシリコン表面の平面図で
ある。ゲート酸化膜９を介してゲート電極１０が埋め込
まれたトレンチ１７が縦横に形成されている。ｎエミッ
タ領域８を囲む四方にトレンチ１７を介してｎソース領
域７があり、その内部にｐ+ ウェル領域５がある。ｎエ
ミッタ領域８の下層には第二ｐベース領域６が、またｎ
ソース領域７の下層には第一ｐベース領域があるが図で
は見られない。ｎソース領域７内の細線はカソード電極
の接触部の端を示し、ｎエミッタ領域８内の細線は多結
晶シリコン膜の接触部の端を示している。
例の絶縁ゲート型サイリスタのシリコン表面の平面図で
ある。ゲート酸化膜９を介してゲート電極１０が埋め込
まれたトレンチ１７が縦横に形成されている。ｎエミッ
タ領域８を囲む四方にトレンチ１７を介してｎソース領
域７があり、その内部にｐ+ ウェル領域５がある。ｎエ
ミッタ領域８の下層には第二ｐベース領域６が、またｎ
ソース領域７の下層には第一ｐベース領域があるが図で
は見られない。ｎソース領域７内の細線はカソード電極
の接触部の端を示し、ｎエミッタ領域８内の細線は多結
晶シリコン膜の接触部の端を示している。
【００６４】この実施例９の素子も、トレンチ構造とし
てセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないため、広い
ＲＢＳＯＡと低いオン電圧を持つ。
てセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないため、広い
ＲＢＳＯＡと低いオン電圧を持つ。
【００６５】〔実施例１０〕図２１は、本発明第十の実
施例の絶縁ゲート型サイリスタのシリコン表面の平面図
である。トレンチ１７にゲート酸化膜９を介して埋め込
まれた方形環状のゲート電極１０の内部にｎエミッタ領
域８があり、ゲート電極１０の外側にはｎソース領域７
が見られその外側にはｐ+ ウェル領域５が見られる。ｎ
エミッタ領域８の下層には第二ｐベース領域６が、また
ｎソース領域７の下層には第一ｐベース領域があるが図
では見られない。方形環状のゲート電極１０はシリコン
表面上の図示されない導体により接続されている。ｎソ
ース領域７内の細線はカソード電極の接触部の端を示
し、ｎエミッタ領域８内の細線は多結晶シリコン膜の接
触部の端を示している。
施例の絶縁ゲート型サイリスタのシリコン表面の平面図
である。トレンチ１７にゲート酸化膜９を介して埋め込
まれた方形環状のゲート電極１０の内部にｎエミッタ領
域８があり、ゲート電極１０の外側にはｎソース領域７
が見られその外側にはｐ+ ウェル領域５が見られる。ｎ
エミッタ領域８の下層には第二ｐベース領域６が、また
ｎソース領域７の下層には第一ｐベース領域があるが図
では見られない。方形環状のゲート電極１０はシリコン
表面上の図示されない導体により接続されている。ｎソ
ース領域７内の細線はカソード電極の接触部の端を示
し、ｎエミッタ領域８内の細線は多結晶シリコン膜の接
触部の端を示している。
【００６６】この実施例１０の素子も、トレンチ構造と
してセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないため、広い
ＲＢＳＯＡと低いオン電圧を持つ。
してセルピツチを縮小し、セル密度を大幅に高めたこと
と、第二ｐベース領域６とその表面層のｎエミッタ領域
８とが方形に形成され、その周囲に形成された第一ｐベ
ース領域４とその表面層のｎソース領域７とが対向して
いる部分が長いため、電流の集中が生じないため、広い
ＲＢＳＯＡと低いオン電圧を持つ。
【００６７】〔実施例１１〕エピタキシャルウェハでな
く、バルクシリコンウェハを用いて、図１６の実施例８
と類似の構造でｎ+ バッファ層のない本発明第十一の実
施例の絶縁ゲート型サイリスタを作製した。ｎエミッタ
領域の表面上には、カソード電極と接続される多結晶シ
リコン膜が形成されている図２２は、図１７のパターン
をもつ実施例１１の絶縁ゲート型サイリスタと比較例と
して前掲の、ＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３およ
びＩＧＢＴのいずれも２５００Ｖ素子の、１２５℃にお
けるＲＢＳＯＡを比較したものである。横軸、たて軸
は、それぞれアノード−カソード間電圧、電流である。
この場合ｎベース層３の厚さは４４０μｍであった。実
施例１０の絶縁ゲート型サイリスタのオン電圧は０．９
Ｖである。なお、キャリアのライフタイム制御はプロト
ン照射で行った。エピタキシャルウェハの６００Ｖ素子
と同様に、バルクウェハを用いた２５００Ｖ素子でも、
図からもわかるように、本発明の実施例１０の絶縁ゲー
ト型サイリスタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲ
ＢＳＯＡが広く、しかもオン電圧が低い。すなわち、本
発明の効果はｎベース層３の比抵抗、ｐｎｐワイドベー
ストランジスタの電流増幅率によらず、オン電圧の劣化
を全く伴わずにＲＢＳＯＡを大きくできるものである。
これを言い換えると、本発明は、素子の定格電圧、基板
の半導体結晶の製法によらず、オン電圧の低減、ＲＢＳ
ＯＡの向上に有効であるといえる。
く、バルクシリコンウェハを用いて、図１６の実施例８
と類似の構造でｎ+ バッファ層のない本発明第十一の実
施例の絶縁ゲート型サイリスタを作製した。ｎエミッタ
領域の表面上には、カソード電極と接続される多結晶シ
リコン膜が形成されている図２２は、図１７のパターン
をもつ実施例１１の絶縁ゲート型サイリスタと比較例と
して前掲の、ＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３およ
びＩＧＢＴのいずれも２５００Ｖ素子の、１２５℃にお
けるＲＢＳＯＡを比較したものである。横軸、たて軸
は、それぞれアノード−カソード間電圧、電流である。
この場合ｎベース層３の厚さは４４０μｍであった。実
施例１０の絶縁ゲート型サイリスタのオン電圧は０．９
Ｖである。なお、キャリアのライフタイム制御はプロト
ン照射で行った。エピタキシャルウェハの６００Ｖ素子
と同様に、バルクウェハを用いた２５００Ｖ素子でも、
図からもわかるように、本発明の実施例１０の絶縁ゲー
ト型サイリスタは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲ
ＢＳＯＡが広く、しかもオン電圧が低い。すなわち、本
発明の効果はｎベース層３の比抵抗、ｐｎｐワイドベー
ストランジスタの電流増幅率によらず、オン電圧の劣化
を全く伴わずにＲＢＳＯＡを大きくできるものである。
これを言い換えると、本発明は、素子の定格電圧、基板
の半導体結晶の製法によらず、オン電圧の低減、ＲＢＳ
ＯＡの向上に有効であるといえる。
【００６８】図２３に、この実施例１０の絶縁ゲート型
サイリスタと比較例の２５００Ｖ素子のオン電圧とター
ンオフ時間とのトレードオフ特性も示した。横軸は、オ
ン電圧、たて軸は、ターンオフ時間である。オン電圧
は、５０Ａ・ｃｍ-2の電流導通時の２５℃における電位
降下で示す。また、ターンオフ時間は、１２５℃で測定
したものである。上記実施例８と同じ理由で比較例のＥ
ＳＴ、ＩＧＢＴに比べて一層良いトレードオフ特性を示
す。
サイリスタと比較例の２５００Ｖ素子のオン電圧とター
ンオフ時間とのトレードオフ特性も示した。横軸は、オ
ン電圧、たて軸は、ターンオフ時間である。オン電圧
は、５０Ａ・ｃｍ-2の電流導通時の２５℃における電位
降下で示す。また、ターンオフ時間は、１２５℃で測定
したものである。上記実施例８と同じ理由で比較例のＥ
ＳＴ、ＩＧＢＴに比べて一層良いトレードオフ特性を示
す。
【００６９】方形、六角形、八角形、円形など他のパタ
ーンをもつ絶縁ゲート型サイリスタも、同様にＥＳＴ、
ＩＧＢＴに比べて良いトレードオフ特性を示した。 〔実施例１２〕図２４は、本発明の第十二の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０の中央を通る
面での水平断面図である。カソード電極１１、ゲート電
極１０、１０’、多結晶シリコン膜１３および絶縁膜１
４がいずれもストライプ状に配置されている。その下の
第一、第二ｐベース領域、ｎソース領域、ｎエミッタ領
域もストライプ状に配置されているということである。
この図では、両側にカソード電極１１と多結晶シリコン
膜１３とがあるゲート電極１０だけでなく、両側に共に
カソード電極１１があるゲート電極１０’がある。
ーンをもつ絶縁ゲート型サイリスタも、同様にＥＳＴ、
ＩＧＢＴに比べて良いトレードオフ特性を示した。 〔実施例１２〕図２４は、本発明の第十二の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０の中央を通る
面での水平断面図である。カソード電極１１、ゲート電
極１０、１０’、多結晶シリコン膜１３および絶縁膜１
４がいずれもストライプ状に配置されている。その下の
第一、第二ｐベース領域、ｎソース領域、ｎエミッタ領
域もストライプ状に配置されているということである。
この図では、両側にカソード電極１１と多結晶シリコン
膜１３とがあるゲート電極１０だけでなく、両側に共に
カソード電極１１があるゲート電極１０’がある。
【００７０】多結晶シリコン膜１３とカソード電極１１
とを結ぶ線Ａ−Ａ’に沿っての断面図を図２６（ａ）
に、カソード電極１１同士を結ぶ線Ｂ−Ｂ’に沿っての
断面図は図２６（ｂ）に示す。ｎエミッタ領域８の表面
上に多結晶シリコン膜１３が形成されている。ストライ
プ状のｎソース領域７の表面上にカソード電極１１が形
成されている。カソード電極１１と多結晶シリコン膜１
３との間のゲート電極１０は幅が狭く、カソード電極１
１同士の間のゲート電極１０’は幅が広い。例えば図２
６（ａ）のゲート電極１０は１５μｍ、図２６（ｂ）の
ゲート電極１０’は３０μｍである。
とを結ぶ線Ａ−Ａ’に沿っての断面図を図２６（ａ）
に、カソード電極１１同士を結ぶ線Ｂ−Ｂ’に沿っての
断面図は図２６（ｂ）に示す。ｎエミッタ領域８の表面
上に多結晶シリコン膜１３が形成されている。ストライ
プ状のｎソース領域７の表面上にカソード電極１１が形
成されている。カソード電極１１と多結晶シリコン膜１
３との間のゲート電極１０は幅が狭く、カソード電極１
１同士の間のゲート電極１０’は幅が広い。例えば図２
６（ａ）のゲート電極１０は１５μｍ、図２６（ｂ）の
ゲート電極１０’は３０μｍである。
【００７１】なお、図２４の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例１３〕図２５は、本発明第十三の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図である。六角形の多結晶シリコン膜１
３の周りに六角環状の絶縁膜１４があり、その外側にゲ
ート電極１０が広がっている。ゲート電極１０の反対側
には、絶縁膜１４を介して六角形のカソード電極１１が
配置されている。六角形の多結晶シリコン膜１３の周り
に、六つのやはり六角形のカソード電極１１が配置され
た形のパターンが繰り返されている。多結晶シリコン膜
１３の下にはｎエミッタ領域８と第二ｐベース領域６
が、カソード電極１１の下にはｎソース領域７と第一ｐ
ベース領域４があるということである。図の平面でのカ
ソード電極１１と多結晶シリコン膜１３との間のゲート
電極１０は幅が狭く、カソード電極１１同士の間のゲー
ト電極１０’は幅が広い。カソード電極１１と多結晶シ
リコン膜１３とを結ぶ線Ｃ−Ｃ’に沿っての断面図は図
２６（ａ）、カソード電極１１同士を結ぶ線Ｄ−Ｄ’に
沿っての断面図は図２６（ｂ）のようになる。
は、拡散領域形成のためのマスクを変えるだけでＩＧＢ
Ｔとほぼ同じ工程で製造できる。 〔実施例１３〕図２５は、本発明第十三の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図である。六角形の多結晶シリコン膜１
３の周りに六角環状の絶縁膜１４があり、その外側にゲ
ート電極１０が広がっている。ゲート電極１０の反対側
には、絶縁膜１４を介して六角形のカソード電極１１が
配置されている。六角形の多結晶シリコン膜１３の周り
に、六つのやはり六角形のカソード電極１１が配置され
た形のパターンが繰り返されている。多結晶シリコン膜
１３の下にはｎエミッタ領域８と第二ｐベース領域６
が、カソード電極１１の下にはｎソース領域７と第一ｐ
ベース領域４があるということである。図の平面でのカ
ソード電極１１と多結晶シリコン膜１３との間のゲート
電極１０は幅が狭く、カソード電極１１同士の間のゲー
ト電極１０’は幅が広い。カソード電極１１と多結晶シ
リコン膜１３とを結ぶ線Ｃ−Ｃ’に沿っての断面図は図
２６（ａ）、カソード電極１１同士を結ぶ線Ｄ−Ｄ’に
沿っての断面図は図２６（ｂ）のようになる。
【００７２】このように多角形のセル型のパターンの素
子においても、ｎエミッタ領域８とｎソース領域７との
間のｎベース領域３の距離が短く、ｎソース領域７とｎ
ソース領域７との間のｎベース領域３の距離が長い。図
２７は、図２５に示した実施例１３の絶縁ゲート型サイ
リスタと、比較例としてのＩＧＢＴおよびＥＳＴ−３の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時
の２５℃における電位降下で示す。また、ターンオフ時
間は、１２５℃で測定したものである。なお、ライフタ
イム制御をプロトン照射で行った。
子においても、ｎエミッタ領域８とｎソース領域７との
間のｎベース領域３の距離が短く、ｎソース領域７とｎ
ソース領域７との間のｎベース領域３の距離が長い。図
２７は、図２５に示した実施例１３の絶縁ゲート型サイ
リスタと、比較例としてのＩＧＢＴおよびＥＳＴ−３の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時
の２５℃における電位降下で示す。また、ターンオフ時
間は、１２５℃で測定したものである。なお、ライフタ
イム制御をプロトン照射で行った。
【００７３】図２７からもわかるように、実施例１３の
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
ｎエミッタ領域８とｎソース領域７との間のｎベース領
域３の距離が短いため、ＭＯＳＦＥＴ動作時の蓄積層の
抵抗が小さく、オン電圧が小さくなること、およびｎソ
ース領域７同士の間では、ｎベース領域３の距離が長い
ため、オン動作の初期に接合型ＦＥＴ（ＪＦＥＴ）効果
が無く、速やかにチャネル領域を通して電子が供給され
るためである。更にｎエミッタ領域８が、多結晶シリコ
ン膜１３を介してカソード電極１１に接触していること
によって耐圧特性が良好で、しかもターンオフ時のキャ
リアの掃き出しが速く、スイッチング速度が速くなるこ
とによる。従って、安全動作領域が広く、ターンオフ時
間の短い、可制御電流の大きな絶縁ゲート型サイリスタ
となる。
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
ｎエミッタ領域８とｎソース領域７との間のｎベース領
域３の距離が短いため、ＭＯＳＦＥＴ動作時の蓄積層の
抵抗が小さく、オン電圧が小さくなること、およびｎソ
ース領域７同士の間では、ｎベース領域３の距離が長い
ため、オン動作の初期に接合型ＦＥＴ（ＪＦＥＴ）効果
が無く、速やかにチャネル領域を通して電子が供給され
るためである。更にｎエミッタ領域８が、多結晶シリコ
ン膜１３を介してカソード電極１１に接触していること
によって耐圧特性が良好で、しかもターンオフ時のキャ
リアの掃き出しが速く、スイッチング速度が速くなるこ
とによる。従って、安全動作領域が広く、ターンオフ時
間の短い、可制御電流の大きな絶縁ゲート型サイリスタ
となる。
【００７４】また、アノード電極１２側からのプロトン
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
照射により、ｎ+ バッファ層２付近にライフタイムキラ
ーとなる結晶欠陥を局在化させ、ライフタイムキラーの
分布を最適化したため、不必要な部分にライフタイムキ
ラーを発生させることがない。そして、不要なライフタ
イムキラーによるオン電圧の増大が避けられるという効
果もあつたものと考えられる。
【００７５】ライフタイム制御をヘリウムイオンの注入
で行ったものは、プロトン照射で行った実施例１３とほ
ぼ同じ特性であった。 〔実施例１４〕実施例１３の絶縁ゲート型サイリスタ
は、ｐエミッタ層１とｎベース層３との間にｎ+ バッフ
ァ層２を設けた素子であったが、ｎ+ バッファ層２の無
い素子においても、本発明は適用できる。すなわち、バ
ルクシリコンウェハからなるｎベース層３の一方の主面
側の構造は図２６（ａ）、（ｂ）と同じであるが、ｎベ
ース層３の裏面側には、ｐエミッタ層が直接形成されて
いるものを試作した。ｎエミッタ領域８の表面上に多結
晶シリコン膜１３が形成されている。なお、ライフタイ
ム制御をプロトン照射で行った。これを第十四の実施例
とする。この場合ｎベース層３の厚さは４４０μm であ
った。
で行ったものは、プロトン照射で行った実施例１３とほ
ぼ同じ特性であった。 〔実施例１４〕実施例１３の絶縁ゲート型サイリスタ
は、ｐエミッタ層１とｎベース層３との間にｎ+ バッフ
ァ層２を設けた素子であったが、ｎ+ バッファ層２の無
い素子においても、本発明は適用できる。すなわち、バ
ルクシリコンウェハからなるｎベース層３の一方の主面
側の構造は図２６（ａ）、（ｂ）と同じであるが、ｎベ
ース層３の裏面側には、ｐエミッタ層が直接形成されて
いるものを試作した。ｎエミッタ領域８の表面上に多結
晶シリコン膜１３が形成されている。なお、ライフタイ
ム制御をプロトン照射で行った。これを第十四の実施例
とする。この場合ｎベース層３の厚さは４４０μm であ
った。
【００７６】実施例１４の２５００Ｖ素子の逆バイアス
安全動作領域（ＲＢＳＯＡ）を、図５に示した測定回路
を用いて１２５℃で測定した。その結果は、図１３の実
施例７の絶縁ゲート型サイリスタとほぼ同じであった。
また、５０Ａ・ｃｍ-2導通時の電位降下で定義したオン
電圧は、１．０Ｖであった。すなわち、エピタキシャル
ウェハの６００Ｖ素子と同様に、バルクウェハを用いた
素子でも、本発明の実施例の素子は、ＩＧＢＴやＥＳＴ
に比べ格段にＲＢＳＯＡが広く、大きな破壊耐量をも
ち、しかもオン電圧が低いことがわかる。
安全動作領域（ＲＢＳＯＡ）を、図５に示した測定回路
を用いて１２５℃で測定した。その結果は、図１３の実
施例７の絶縁ゲート型サイリスタとほぼ同じであった。
また、５０Ａ・ｃｍ-2導通時の電位降下で定義したオン
電圧は、１．０Ｖであった。すなわち、エピタキシャル
ウェハの６００Ｖ素子と同様に、バルクウェハを用いた
素子でも、本発明の実施例の素子は、ＩＧＢＴやＥＳＴ
に比べ格段にＲＢＳＯＡが広く、大きな破壊耐量をも
ち、しかもオン電圧が低いことがわかる。
【００７７】図２８は、図２５のパターンをもつ実施例
１４の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１４の素子
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示すことがわかる。従って、上記実施例１２と
おなじ理由で安全動作領域が広く、ターンオフ時間の短
い、可制御電流の大きな絶縁ゲート型サイリスタとな
る。
１４の絶縁ゲート型サイリスタと、比較例としてのＩＧ
ＢＴおよびＥＳＴ−３のいずれも２５００Ｖ素子の、オ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１４の素子
は、ＩＧＢＴおよびＥＳＴ−３に比べて良いトレードオ
フ特性を示すことがわかる。従って、上記実施例１２と
おなじ理由で安全動作領域が広く、ターンオフ時間の短
い、可制御電流の大きな絶縁ゲート型サイリスタとな
る。
【００７８】ヘリウムイオンの注入でライフタイム制御
を行ったものは、プロトン照射で行った実施例１４とほ
ぼ同じ特性であった。 〔実施例１５〕図２９は、本発明の第十五の実施例の絶
縁ゲート型サイリスタの部分断面図である。
を行ったものは、プロトン照射で行った実施例１４とほ
ぼ同じ特性であった。 〔実施例１５〕図２９は、本発明の第十五の実施例の絶
縁ゲート型サイリスタの部分断面図である。
【００７９】図の構造において、図１の実施例１の絶縁
ゲート型サイリスタと異なるのは、ゲート酸化膜９の下
のｎベース層３の表面層の一部に、ｎベース層３より高
不純物濃度のｎ+ 補助領域１８が形成されている点であ
る。この実施例１８の絶縁ゲート型サイリスタにおいて
も、第二ｐベース領域６およびｎエミッタ領域８の表面
上がいずれも絶縁膜１４で覆われ、第二ｐベース領域６
がカソード電極１１に接触していない。各部寸法の例と
しては、第二ｐベース領域６と第一ｐベース領域４との
間のｎベース層は約２０μｍであり、ｎ+ 補助領域１８
の表面不純物濃度は３×１０17ｃｍ-3、拡散深さは０．
４μｍ、幅は１０μｍである。
ゲート型サイリスタと異なるのは、ゲート酸化膜９の下
のｎベース層３の表面層の一部に、ｎベース層３より高
不純物濃度のｎ+ 補助領域１８が形成されている点であ
る。この実施例１８の絶縁ゲート型サイリスタにおいて
も、第二ｐベース領域６およびｎエミッタ領域８の表面
上がいずれも絶縁膜１４で覆われ、第二ｐベース領域６
がカソード電極１１に接触していない。各部寸法の例と
しては、第二ｐベース領域６と第一ｐベース領域４との
間のｎベース層は約２０μｍであり、ｎ+ 補助領域１８
の表面不純物濃度は３×１０17ｃｍ-3、拡散深さは０．
４μｍ、幅は１０μｍである。
【００８０】図３０は、図２９のようなセルの複数個を
含む素子の、ゲート電極１０を透視したシリコン基板表
面における部分平面図で、いずれも図２９と共通の部分
には同一の符号が付されている。ｎエミッタ領域８とｎ
ソース領域７とがともにストライプ状に配置されてい
る。そしてｎエミッタ領域８とｎソース領域７との間の
ｎベース層３の表面露出部に、やはりストライプ状のｎ
+ 補助領域１８が形成されている。ｎソース領域７同士
の間はｐ+ ウェル領域５である。ｎソース領域７の外側
に第一ｐベース領域、ｎエミッタ領域８の外側に第二ｐ
ベース領域があるが、図には示していない。ゲート電極
１０の端が点線で示されている。（薄いゲート酸化膜９
上のゲート電極１０の端であって、厚い絶縁膜１４上に
延長されたりしている部分を除く。） この実施例１５の絶縁ゲート型サイリスタでは、従来の
ＥＳＴのように第二ｐベース領域内をＺ方向に流れる正
孔電流は必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行する。またｎエミッタ領域８全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
逆にターンオフ時にはその電位差により、ｎエミッタ領
域８と第二のｐベース領域６の間のｐｎ接合の回復が均
一に行われ、電流の集中がなく、電流集中が回避され
て、ＲＢＳＯＡが格段に大きくなる。
含む素子の、ゲート電極１０を透視したシリコン基板表
面における部分平面図で、いずれも図２９と共通の部分
には同一の符号が付されている。ｎエミッタ領域８とｎ
ソース領域７とがともにストライプ状に配置されてい
る。そしてｎエミッタ領域８とｎソース領域７との間の
ｎベース層３の表面露出部に、やはりストライプ状のｎ
+ 補助領域１８が形成されている。ｎソース領域７同士
の間はｐ+ ウェル領域５である。ｎソース領域７の外側
に第一ｐベース領域、ｎエミッタ領域８の外側に第二ｐ
ベース領域があるが、図には示していない。ゲート電極
１０の端が点線で示されている。（薄いゲート酸化膜９
上のゲート電極１０の端であって、厚い絶縁膜１４上に
延長されたりしている部分を除く。） この実施例１５の絶縁ゲート型サイリスタでは、従来の
ＥＳＴのように第二ｐベース領域内をＺ方向に流れる正
孔電流は必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行する。またｎエミッタ領域８全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
逆にターンオフ時にはその電位差により、ｎエミッタ領
域８と第二のｐベース領域６の間のｐｎ接合の回復が均
一に行われ、電流の集中がなく、電流集中が回避され
て、ＲＢＳＯＡが格段に大きくなる。
【００８１】被測定素子は、１２００Ｖ用素子として作
製されたもので、比抵抗０．０２Ω・ｃｍ、厚さ４５０
μm のｐエミッタ層１の上にｎ+ バッファ層２として、
比抵抗０．０３Ω・ｃｍ、厚さ５μm のｎ型層、ｎベー
ス層３として、比抵抗８０Ω・ｃｍ、厚さ１１５μm の
ｎ型層をエピタキシャル成長させたウェハを用いた。ｎ
ソース領域７の幅は４μｍとした。また、チップサイズ
は、０．６４ｃｍ2 である。実施例１４の素子は、ｎ+
補助領域１８を形成しなかったものに比べ、最大可制御
電流が２倍になり、オン電圧も低くなった。これは、タ
ーンオフ時にゲート酸化膜下のｐチャネルが形成されに
くくなったことと、チャネル抵抗が低下することによ
る。
製されたもので、比抵抗０．０２Ω・ｃｍ、厚さ４５０
μm のｐエミッタ層１の上にｎ+ バッファ層２として、
比抵抗０．０３Ω・ｃｍ、厚さ５μm のｎ型層、ｎベー
ス層３として、比抵抗８０Ω・ｃｍ、厚さ１１５μm の
ｎ型層をエピタキシャル成長させたウェハを用いた。ｎ
ソース領域７の幅は４μｍとした。また、チップサイズ
は、０．６４ｃｍ2 である。実施例１４の素子は、ｎ+
補助領域１８を形成しなかったものに比べ、最大可制御
電流が２倍になり、オン電圧も低くなった。これは、タ
ーンオフ時にゲート酸化膜下のｐチャネルが形成されに
くくなったことと、チャネル抵抗が低下することによ
る。
【００８２】〔実施例１６〕また、パターンの違いによ
る差を調べた。図３１は、実施例１６の絶縁ゲート型サ
イリスタのゲート電極１０を透視したシリコン基板表面
における部分平面図である。この図に示したような六角
セル状の実施例１６の方が上記ストライプ状の実施例１
５より、最大可制御電流が大きく、またオン電圧は低い
ことがわかった。これは、ｐベース領域６とその表面層
のｎエミッタ領域８と、第一ｐベース領域４とその表面
層のｎソース領域７とが対向している部分すなわち総チ
ャネル長とＪＦＥＴ効果の違いによる。
る差を調べた。図３１は、実施例１６の絶縁ゲート型サ
イリスタのゲート電極１０を透視したシリコン基板表面
における部分平面図である。この図に示したような六角
セル状の実施例１６の方が上記ストライプ状の実施例１
５より、最大可制御電流が大きく、またオン電圧は低い
ことがわかった。これは、ｐベース領域６とその表面層
のｎエミッタ領域８と、第一ｐベース領域４とその表面
層のｎソース領域７とが対向している部分すなわち総チ
ャネル長とＪＦＥＴ効果の違いによる。
【００８３】他のパターンをもつ、第二ないし第六の実
施例のようなパターンの絶縁ゲート型サイリスタや、八
角形、十二角形、楕円形パターンのもの、またそれらと
同じパターンの２５００Ｖ素子も、同様にＥＳＴ、ＩＧ
ＢＴに比べて良いトレードオフ特性を示した。 〔実施例１７〕図３２は、本発明の第十七の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０を透視して見
たシリコン基板表面の部分平面図である。ゲート電極１
０の（薄いゲート酸化膜上の部分の）両端を細点線で示
してある。太線の第一ｐベース領域４と第二ｐベース領
域６とが互いに対向してストライプ状に形成されてい
る。第二ｐベース領域６内には、やはりストライプ状の
ｎエミッタ領域８が形成されている。一方、第一ｐベー
ス領域４内には、内部に短冊型の窓を持つストライプ状
のｎソース領域７が形成されている。ｎソース領域７内
部に短冊型の窓内はｐ+ ウェル領域５である。ｎソース
領域７とｐ+ ウェル領域５の表面に接触しているカソー
ド電極１１の両端が細線で示されている。ｎエミッタ領
域８上に接触する多結晶シリコン膜１３の両端も細線で
示されている。
施例のようなパターンの絶縁ゲート型サイリスタや、八
角形、十二角形、楕円形パターンのもの、またそれらと
同じパターンの２５００Ｖ素子も、同様にＥＳＴ、ＩＧ
ＢＴに比べて良いトレードオフ特性を示した。 〔実施例１７〕図３２は、本発明の第十七の実施例の絶
縁ゲート型サイリスタの、ゲート電極１０を透視して見
たシリコン基板表面の部分平面図である。ゲート電極１
０の（薄いゲート酸化膜上の部分の）両端を細点線で示
してある。太線の第一ｐベース領域４と第二ｐベース領
域６とが互いに対向してストライプ状に形成されてい
る。第二ｐベース領域６内には、やはりストライプ状の
ｎエミッタ領域８が形成されている。一方、第一ｐベー
ス領域４内には、内部に短冊型の窓を持つストライプ状
のｎソース領域７が形成されている。ｎソース領域７内
部に短冊型の窓内はｐ+ ウェル領域５である。ｎソース
領域７とｐ+ ウェル領域５の表面に接触しているカソー
ド電極１１の両端が細線で示されている。ｎエミッタ領
域８上に接触する多結晶シリコン膜１３の両端も細線で
示されている。
【００８４】図３２のＥ−Ｅ’線に沿った断面図を図３
４（ａ）に、Ｆ−Ｆ’線に沿った断面図を図３４（ｂ）
に示す。図３４（ａ）に示した断面構造では、ｎソース
領域７の表面上が絶縁膜で覆われていてカソード電極１
１が接触せず、図３４（ｂ）に示した断面構造では、ｎ
ソース領域７の表面上にカソード電極１１が接触してい
る。ｎエミッタ領域８の表面上には多結晶シリコン膜１
３が接触している。
４（ａ）に、Ｆ−Ｆ’線に沿った断面図を図３４（ｂ）
に示す。図３４（ａ）に示した断面構造では、ｎソース
領域７の表面上が絶縁膜で覆われていてカソード電極１
１が接触せず、図３４（ｂ）に示した断面構造では、ｎ
ソース領域７の表面上にカソード電極１１が接触してい
る。ｎエミッタ領域８の表面上には多結晶シリコン膜１
３が接触している。
【００８５】この実施例の素子の動作等については、次
の例の項で説明する。 〔実施例１８〕図３３は、本発明の第十八の実施例の絶
縁ゲート型サイリスタの半導体基板上のゲート電極１０
を透視して見たシリコン基板の平面図である。ゲート電
極１０の端を点線で示してある。太線で示された六角形
の第二ｐベース領域６の周りに、六つのやはり六角形の
第一ｐベース領域４が配置された形のパターンが繰り返
されている。第二ｐベース領域６内には六角形のｎエミ
ッタ領域８が、第一ｐベース領域４内にはほぼ六角環状
のｎソース領域７がある。ｎソース領域７の内側には三
つの突出部があり、その内部はｐ+ ウェル領域５となっ
ている。ｎエミッタ領域８内の細線は多結晶シリコン膜
１３の（接触部の）端であり、ｎソース領域７の内側の
細線はカソード電極１１の（接触部の）端を示してい
る。この図のｎエミッタ領域８とｎソース領域７とを結
ぶ線Ｇ−Ｇ’に沿った断面図は、図３４（ａ）とほぼ同
じとなり、またｎソース領域７同士を結ぶ線Ｈ−Ｈ’に
沿った断面図は図３４（ｂ）とほぼ同じになる。
の例の項で説明する。 〔実施例１８〕図３３は、本発明の第十八の実施例の絶
縁ゲート型サイリスタの半導体基板上のゲート電極１０
を透視して見たシリコン基板の平面図である。ゲート電
極１０の端を点線で示してある。太線で示された六角形
の第二ｐベース領域６の周りに、六つのやはり六角形の
第一ｐベース領域４が配置された形のパターンが繰り返
されている。第二ｐベース領域６内には六角形のｎエミ
ッタ領域８が、第一ｐベース領域４内にはほぼ六角環状
のｎソース領域７がある。ｎソース領域７の内側には三
つの突出部があり、その内部はｐ+ ウェル領域５となっ
ている。ｎエミッタ領域８内の細線は多結晶シリコン膜
１３の（接触部の）端であり、ｎソース領域７の内側の
細線はカソード電極１１の（接触部の）端を示してい
る。この図のｎエミッタ領域８とｎソース領域７とを結
ぶ線Ｇ−Ｇ’に沿った断面図は、図３４（ａ）とほぼ同
じとなり、またｎソース領域７同士を結ぶ線Ｈ−Ｈ’に
沿った断面図は図３４（ｂ）とほぼ同じになる。
【００８６】図３３のカソード電極１１と多結晶シリコ
ン膜１３とを結ぶＧ−Ｇ’線における断面（図３４
（ａ）と同じ）では、ｎソース領域７の表面上を絶縁膜
が覆っていて、カソード電極１１は接触していない。一
方、図３３のカソード電極１１とカソード電極１１とを
結ぶＨ−Ｈ’線における断面（図３４（ｂ）と同じ）で
は、実施例１の絶縁ゲート型サイリスタと同様に、第一
ｐベース領域４およびｎソース領域７の表面上に共通に
カソード電極１１が接触している。
ン膜１３とを結ぶＧ−Ｇ’線における断面（図３４
（ａ）と同じ）では、ｎソース領域７の表面上を絶縁膜
が覆っていて、カソード電極１１は接触していない。一
方、図３３のカソード電極１１とカソード電極１１とを
結ぶＨ−Ｈ’線における断面（図３４（ｂ）と同じ）で
は、実施例１の絶縁ゲート型サイリスタと同様に、第一
ｐベース領域４およびｎソース領域７の表面上に共通に
カソード電極１１が接触している。
【００８７】なお、図３３のパターンの絶縁ゲート型サ
イリスタは、拡散領域形成のためのマスクを変えるだけ
で絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とほ
ぼ同じ工程で製造できる。また、キャリアのライフタイ
ム制御のため、プロトンの照射を行った。プロトン照射
の条件としては、先に述べたと同様である。このように
形成された絶縁ゲート型サイリスタの動作は、図１の実
施例１と同様であり説明は省略する。この絶縁ゲート型
サイリスタは、第二ｐベース領域６の拡散深さが第一ｐ
ベース領域４のそれより深く形成されており、またｎエ
ミッタ領域８の拡散深さはｎソース領域７のそれより深
く形成されている。これにより、サイリスタ部のｎｐｎ
トランジスタの電流増幅率が大きくなり、オン電圧は小
さくなっている。但し、ｎエミッタ領域８の第一ｐベー
ス領域４に近い部分は、ｎソース領域７とほぼ同じ寸法
になっている。これは、耐圧を考慮したものである。
イリスタは、拡散領域形成のためのマスクを変えるだけ
で絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とほ
ぼ同じ工程で製造できる。また、キャリアのライフタイ
ム制御のため、プロトンの照射を行った。プロトン照射
の条件としては、先に述べたと同様である。このように
形成された絶縁ゲート型サイリスタの動作は、図１の実
施例１と同様であり説明は省略する。この絶縁ゲート型
サイリスタは、第二ｐベース領域６の拡散深さが第一ｐ
ベース領域４のそれより深く形成されており、またｎエ
ミッタ領域８の拡散深さはｎソース領域７のそれより深
く形成されている。これにより、サイリスタ部のｎｐｎ
トランジスタの電流増幅率が大きくなり、オン電圧は小
さくなっている。但し、ｎエミッタ領域８の第一ｐベー
ス領域４に近い部分は、ｎソース領域７とほぼ同じ寸法
になっている。これは、耐圧を考慮したものである。
【００８８】図３３のパターンの実施例１８の絶縁ゲー
ト型サイリスタは、図３４（ａ）に見られるように、ｎ
エミッタ領域８の表面上にカソード電極１１と接続され
た多結晶シリコン膜１３を有しているため、実施例１の
動作で説明したように、ｎエミッタ８、第二ｐベース領
域６、ｎベース層３およびｐエミッタ層１からなるサイ
リスタのオン、オフが均一に起こり、速いスイッチング
特性と、大きなＲＢＳＯＡを有する。更に、第二ｐベー
ス領域６およびｎエミッタ領域８に近い第一ｐベース領
域４の中のｎソース領域７の表面が絶縁膜１４で覆わ
れ、カソード電極１１に接触していないため、ターンオ
フ時に、サイリスタ部のｎエミッタ領域８からゲート電
極１０直下の反転層を通ってｎソース領域７に電流が流
れるが、この時、第二ｐベース領域６に近い部分のｎソ
ース領域７はカソード電極１１と短絡されていないの
で、ｎソース領域７、第一ｐベース領域４、ｎベース層
３およびｐエミッタ領域１からなる寄生サイリスタのラ
ッチアップは起き難い。従って、従来のように、ｎソー
ス領域７から電子が注入されてターンオフ時間が長くな
ることはなく、短いターンオフ時間が得られる。
ト型サイリスタは、図３４（ａ）に見られるように、ｎ
エミッタ領域８の表面上にカソード電極１１と接続され
た多結晶シリコン膜１３を有しているため、実施例１の
動作で説明したように、ｎエミッタ８、第二ｐベース領
域６、ｎベース層３およびｐエミッタ層１からなるサイ
リスタのオン、オフが均一に起こり、速いスイッチング
特性と、大きなＲＢＳＯＡを有する。更に、第二ｐベー
ス領域６およびｎエミッタ領域８に近い第一ｐベース領
域４の中のｎソース領域７の表面が絶縁膜１４で覆わ
れ、カソード電極１１に接触していないため、ターンオ
フ時に、サイリスタ部のｎエミッタ領域８からゲート電
極１０直下の反転層を通ってｎソース領域７に電流が流
れるが、この時、第二ｐベース領域６に近い部分のｎソ
ース領域７はカソード電極１１と短絡されていないの
で、ｎソース領域７、第一ｐベース領域４、ｎベース層
３およびｐエミッタ領域１からなる寄生サイリスタのラ
ッチアップは起き難い。従って、従来のように、ｎソー
ス領域７から電子が注入されてターンオフ時間が長くな
ることはなく、短いターンオフ時間が得られる。
【００８９】一方、図３４（ｂ）に見られるように、ｎ
ソース領域７同士が向き合っている部分では、ｎソース
領域７にカソード電極１１が接触しているが、第一ｐベ
ース領域４の下方には、高不純物濃度のｐ+ ウェル領域
５が設けられていて、この部分でのラッチアップを抑制
している。図３５は、図３３に示した実施例１８の絶縁
ゲート型サイリスタと、比較例としてのＩＧＢＴおよび
図４３に示したＥＳＴ−３のオン電圧とターンオフ時間
とのトレードオフ特性の比較図である。比較例としてＥ
ＳＴの中では、耐圧が低かったが、オン電圧とターンオ
フ時間とのトレードオフ特性のよかったＥＳＴ−３を取
り上げた。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時
の２５℃における電位降下で示す。また、ターンオフ時
間は、１２５℃で測定したものである。被測定素子は、
６００Ｖ用素子として作製されたもので、ｎソース領域
７の幅は４μｍとした。ＥＳＴ−３のｎエミッタ領域８
の幅は２０μｍとした。また、チップサイズは、全て、
１ｃｍ 2 である。なお、ライフタイム制御はプロトン照
射で行った。
ソース領域７同士が向き合っている部分では、ｎソース
領域７にカソード電極１１が接触しているが、第一ｐベ
ース領域４の下方には、高不純物濃度のｐ+ ウェル領域
５が設けられていて、この部分でのラッチアップを抑制
している。図３５は、図３３に示した実施例１８の絶縁
ゲート型サイリスタと、比較例としてのＩＧＢＴおよび
図４３に示したＥＳＴ−３のオン電圧とターンオフ時間
とのトレードオフ特性の比較図である。比較例としてＥ
ＳＴの中では、耐圧が低かったが、オン電圧とターンオ
フ時間とのトレードオフ特性のよかったＥＳＴ−３を取
り上げた。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時
の２５℃における電位降下で示す。また、ターンオフ時
間は、１２５℃で測定したものである。被測定素子は、
６００Ｖ用素子として作製されたもので、ｎソース領域
７の幅は４μｍとした。ＥＳＴ−３のｎエミッタ領域８
の幅は２０μｍとした。また、チップサイズは、全て、
１ｃｍ 2 である。なお、ライフタイム制御はプロトン照
射で行った。
【００９０】図３５からもわかるように、実施例１７の
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
上記のように、第二ｐベース領域６に近い部分のｎソー
ス領域７の表面を絶縁膜で覆って、寄生サイリスタのラ
ッチアップを抑制した効果である。更にｎエミッタ領域
８が、多結晶シリコン膜１３を介してカソード電極１１
に接触していることによって耐圧特性が良好で、しかも
ターンオフ時のキャリアの掃き出しが速く、スイッチン
グ速度が速くなる。また特に、プロトン照射によるライ
フタイム制御を行ったので、ライフタイムキラーとなる
結晶欠陥を局在化させ、ライフタイムキラーの分布を最
適化したため、不必要な部分にライフタイムキラーを発
生させることがなくなり、一層優れたオン電圧とターン
オフ時間とのトレードオフ特性になる。
絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥＳＴ−３
に比べて良いトレードオフ特性を示している。これは、
上記のように、第二ｐベース領域６に近い部分のｎソー
ス領域７の表面を絶縁膜で覆って、寄生サイリスタのラ
ッチアップを抑制した効果である。更にｎエミッタ領域
８が、多結晶シリコン膜１３を介してカソード電極１１
に接触していることによって耐圧特性が良好で、しかも
ターンオフ時のキャリアの掃き出しが速く、スイッチン
グ速度が速くなる。また特に、プロトン照射によるライ
フタイム制御を行ったので、ライフタイムキラーとなる
結晶欠陥を局在化させ、ライフタイムキラーの分布を最
適化したため、不必要な部分にライフタイムキラーを発
生させることがなくなり、一層優れたオン電圧とターン
オフ時間とのトレードオフ特性になる。
【００９１】図３３のパターンでプロトン照射によりラ
イフタイム制御を行った実施例１８の絶縁ゲート型サイ
リスタの逆バイアス安全動作領域（ＲＢＳＯＡ）を、図
５に示した測定回路を用いて１２５℃で測定した。１０
０Ａ導通時の電位降下で定義したオン電圧は、０．９Ｖ
である。その結果は、図１の第一の実施例の絶縁ゲート
型サイリスタとほぼ同じであった。すなわち、ＩＧＢＴ
やＥＳＴに比べ大きな破壊耐量をもち、しかもオン電圧
が低いことがわかる。これは、ｎエミッタ領域８および
第二ｐベース領域６を多角形にし、その周りを複数の第
一ｐベース領域４が取り囲むように形成したため、電流
の集中が生じないためである。
イフタイム制御を行った実施例１８の絶縁ゲート型サイ
リスタの逆バイアス安全動作領域（ＲＢＳＯＡ）を、図
５に示した測定回路を用いて１２５℃で測定した。１０
０Ａ導通時の電位降下で定義したオン電圧は、０．９Ｖ
である。その結果は、図１の第一の実施例の絶縁ゲート
型サイリスタとほぼ同じであった。すなわち、ＩＧＢＴ
やＥＳＴに比べ大きな破壊耐量をもち、しかもオン電圧
が低いことがわかる。これは、ｎエミッタ領域８および
第二ｐベース領域６を多角形にし、その周りを複数の第
一ｐベース領域４が取り囲むように形成したため、電流
の集中が生じないためである。
【００９２】ライフタイム制御をヘリウムイオンの注入
でも行ったが、プロトン照射で行った実施例１８とほぼ
同じ特性であった。 〔実施例１９〕図３４（ａ）、（ｂ）と同じ断面をもつ
実施例１８の絶縁ゲート型サイリスタは、ｐエミッタ層
１とｎベース層３との間にｎ+ バッファ層２を設けた素
子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。すなわち、バルクシリコンウ
ェハからなるｎベース層３の一方の主面側の構造は実施
例１８の図３４と同じであるが、ｎベース層３の裏面側
に、ｐエミッタ層１が直接形成されているものを試作し
た。ｎエミッタ領域８の表面上に多結晶シリコン膜１３
が形成されているこの場合ｎベース層３の厚さは４４０
μm であった。なお、ライフタイム制御をプロトン照射
で行った。
でも行ったが、プロトン照射で行った実施例１８とほぼ
同じ特性であった。 〔実施例１９〕図３４（ａ）、（ｂ）と同じ断面をもつ
実施例１８の絶縁ゲート型サイリスタは、ｐエミッタ層
１とｎベース層３との間にｎ+ バッファ層２を設けた素
子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。すなわち、バルクシリコンウ
ェハからなるｎベース層３の一方の主面側の構造は実施
例１８の図３４と同じであるが、ｎベース層３の裏面側
に、ｐエミッタ層１が直接形成されているものを試作し
た。ｎエミッタ領域８の表面上に多結晶シリコン膜１３
が形成されているこの場合ｎベース層３の厚さは４４０
μm であった。なお、ライフタイム制御をプロトン照射
で行った。
【００９３】図３６は、図３３のパターンをもつ本発明
第十九の実施例の絶縁ゲート型サイリスタと、比較例と
してのＩＧＢＴおよびＥＳＴ−３のいずれも２５００Ｖ
素子の、オン電圧とターンオフ時間とのトレードオフ特
性の比較図である。横軸は、オン電圧、たて軸は、ター
ンオフ時間である。オン電圧は、５０Ａ・ｃｍ-2の電流
導通時の２５℃における電位降下で示す。また、ターン
オフ時間は、１２５℃で測定したものである。実施例１
９の素子は、上記実施例１８と同じ理由でＩＧＢＴおよ
びＥＳＴ−３に比べて良いトレードオフ特性を示すこと
がわかる。
第十九の実施例の絶縁ゲート型サイリスタと、比較例と
してのＩＧＢＴおよびＥＳＴ−３のいずれも２５００Ｖ
素子の、オン電圧とターンオフ時間とのトレードオフ特
性の比較図である。横軸は、オン電圧、たて軸は、ター
ンオフ時間である。オン電圧は、５０Ａ・ｃｍ-2の電流
導通時の２５℃における電位降下で示す。また、ターン
オフ時間は、１２５℃で測定したものである。実施例１
９の素子は、上記実施例１８と同じ理由でＩＧＢＴおよ
びＥＳＴ−３に比べて良いトレードオフ特性を示すこと
がわかる。
【００９４】プロトン照射によりライフタイム制御を行
った実施例１９の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１３の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。また、５
０Ａ・ｃｍ-2導通時の電位降下で定義したオン電圧は、
１．１Ｖであった。
った実施例１９の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１３の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。また、５
０Ａ・ｃｍ-2導通時の電位降下で定義したオン電圧は、
１．１Ｖであった。
【００９５】すなわち、エピタキシャルウェハの６００
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行った絶縁ゲート型サイリスタも試作した
が、その特性はプロトン照射で行った実施例１９とほぼ
同じ特性であった。
Ｖ素子と同様に、バルクウェハを用いた素子でも、本発
明の実施例の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲ
ＢＳＯＡが広く、大きな破壊耐量をもち、しかもオン電
圧が低いことがわかる。ヘリウムイオンの注入でライフ
タイム制御を行った絶縁ゲート型サイリスタも試作した
が、その特性はプロトン照射で行った実施例１９とほぼ
同じ特性であった。
【００９６】〔実施例２０〕図３７は、本発明の第二十
の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０、絶縁膜１４およびカソード電極１１を透視して見た
半導体基板の部分平面図である。ゲート電極１０（の薄
いゲート酸化膜上の部分）の両端を細点線で、カソード
電極１１の両端を細線で示してある。ｎエミッタ領域８
の表面上に、カソード電極１１と接続される多結晶シリ
コン膜１３が形成されている。太線の第一ｐベース領域
４と第二ｐベース領域６とが互いに対向してストライプ
状に形成されている。第二ｐベース領域６内には、やは
りストライプ状のｎエミッタ領域８が形成されている。
一方、第一ｐベース領域４内には、ストライプ状と短冊
状のｎソース領域７が形成されている。
の実施例の絶縁ゲート型サイリスタの、ゲート電極１
０、絶縁膜１４およびカソード電極１１を透視して見た
半導体基板の部分平面図である。ゲート電極１０（の薄
いゲート酸化膜上の部分）の両端を細点線で、カソード
電極１１の両端を細線で示してある。ｎエミッタ領域８
の表面上に、カソード電極１１と接続される多結晶シリ
コン膜１３が形成されている。太線の第一ｐベース領域
４と第二ｐベース領域６とが互いに対向してストライプ
状に形成されている。第二ｐベース領域６内には、やは
りストライプ状のｎエミッタ領域８が形成されている。
一方、第一ｐベース領域４内には、ストライプ状と短冊
状のｎソース領域７が形成されている。
【００９７】図３８（ａ）は図３７のＩ−Ｉ’線におけ
る断面図、図３８（ｂ）はＪ−Ｊ’線における断面図で
ある。図３８（ｂ）に示した断面構造は、図１の実施例
１の絶縁ゲート型サイリスタとほぼ同じである。従っ
て、この部分での動作は、図１の実施例１と同じであ
る。一方、図３８（ａ）に示したＩ−Ｉ’線における断
面構造では、第一ｐベース領域４の表面層にｎソース領
域７が形成されていない。従ってこの断面では、ゲート
電極１０に電圧を印加した際に、カソード電極１１から
電子がｎベース層３に供給されず、また、ターンオフ時
には、キャリアの引き抜き孔として働くので、寄生サイ
リスタのラッチアップ耐量が増大する。従って、安全動
作領域が広く、ターンオフ時間の短い、可制御電流の大
きな絶縁ゲート型サイリスタとなる。
る断面図、図３８（ｂ）はＪ−Ｊ’線における断面図で
ある。図３８（ｂ）に示した断面構造は、図１の実施例
１の絶縁ゲート型サイリスタとほぼ同じである。従っ
て、この部分での動作は、図１の実施例１と同じであ
る。一方、図３８（ａ）に示したＩ−Ｉ’線における断
面構造では、第一ｐベース領域４の表面層にｎソース領
域７が形成されていない。従ってこの断面では、ゲート
電極１０に電圧を印加した際に、カソード電極１１から
電子がｎベース層３に供給されず、また、ターンオフ時
には、キャリアの引き抜き孔として働くので、寄生サイ
リスタのラッチアップ耐量が増大する。従って、安全動
作領域が広く、ターンオフ時間の短い、可制御電流の大
きな絶縁ゲート型サイリスタとなる。
【００９８】なお、この実施例２０の絶縁ゲート型サイ
リスタは、拡散領域形成のためのマスクを変えるだけで
ＩＧＢＴとほぼ同じ工程で製造できる。 〔実施例２１〕図３９は、本発明第二十一の実施例の絶
縁ゲート型サイリスタの半導体基板上の絶縁膜や電極を
除去した状態の表面の各拡散領域を示す図である。六角
形の第二のｐベース領域６の周りに、六つのやはり六角
形の第一ｐベース領域４が配置された形のパターンが繰
り返されている。第二ｐベース領域６の表面層には六角
形のｎエミッタ領域８が形成されているが、第一ｐベー
ス領域４の表面層には台形のｎソース領域７が形成され
ている。細線はカソード電極との接触部分を示す。第二
ｐベース領域６とｎエミッタ領域８の表面は絶縁膜で覆
われていて、カソード電極とは接触しない。図のＫ−
Ｋ’線に沿った断面図は、図３８（ａ）と同じものとな
り、Ｌ−Ｌ’線に沿った断面図は、図３８（ｂ）と同様
のものとなる。このように多角形のセル型のパターンの
素子においても、ｎソース領域７を分割した複数の領域
として、ターンオフ時間の短い絶縁ゲート型サイリスタ
とすることができる。
リスタは、拡散領域形成のためのマスクを変えるだけで
ＩＧＢＴとほぼ同じ工程で製造できる。 〔実施例２１〕図３９は、本発明第二十一の実施例の絶
縁ゲート型サイリスタの半導体基板上の絶縁膜や電極を
除去した状態の表面の各拡散領域を示す図である。六角
形の第二のｐベース領域６の周りに、六つのやはり六角
形の第一ｐベース領域４が配置された形のパターンが繰
り返されている。第二ｐベース領域６の表面層には六角
形のｎエミッタ領域８が形成されているが、第一ｐベー
ス領域４の表面層には台形のｎソース領域７が形成され
ている。細線はカソード電極との接触部分を示す。第二
ｐベース領域６とｎエミッタ領域８の表面は絶縁膜で覆
われていて、カソード電極とは接触しない。図のＫ−
Ｋ’線に沿った断面図は、図３８（ａ）と同じものとな
り、Ｌ−Ｌ’線に沿った断面図は、図３８（ｂ）と同様
のものとなる。このように多角形のセル型のパターンの
素子においても、ｎソース領域７を分割した複数の領域
として、ターンオフ時間の短い絶縁ゲート型サイリスタ
とすることができる。
【００９９】〔実施例２２〕図４０は、本発明の第二十
二の実施例の絶縁ゲート型サイリスタの絶縁ゲート型サ
イリスタのゲート電極１０を透視して見たシリコン基板
上の絶縁膜や電極を除去した表面の各拡散領域を示す図
である。六角形の第二のｐベース領域６の周りに、六つ
のやはり六角形の第一ｐベース領域４が配置された形の
パターンが繰り返されている。第一ｐベース領域４の表
面層には六角環状のｎソース領域７が、第二ｐベース領
域６の表面層には六角形のｎエミッタ領域８が形成され
ている。但し、内部にｎソース領域７の形成されていな
い第一ｐベース領域４が所々にある。六角環状のｎソー
ス領域７の内部はｐ+ ウェル領域５である。ゲート電極
１０の端を点線で示してある。ｎソース領域７内の細線
はカソード電極１１の接触部を示し、ｎエミッタ領域８
内の細線はカソード電極１１の接触部を示している。図
のＭ−Ｍ’線に沿った断面図は、図３８（ａ）と同じも
のとなり、Ｎ−Ｎ’線に沿った断面図は、図３８（ｂ）
と同じものとなる。
二の実施例の絶縁ゲート型サイリスタの絶縁ゲート型サ
イリスタのゲート電極１０を透視して見たシリコン基板
上の絶縁膜や電極を除去した表面の各拡散領域を示す図
である。六角形の第二のｐベース領域６の周りに、六つ
のやはり六角形の第一ｐベース領域４が配置された形の
パターンが繰り返されている。第一ｐベース領域４の表
面層には六角環状のｎソース領域７が、第二ｐベース領
域６の表面層には六角形のｎエミッタ領域８が形成され
ている。但し、内部にｎソース領域７の形成されていな
い第一ｐベース領域４が所々にある。六角環状のｎソー
ス領域７の内部はｐ+ ウェル領域５である。ゲート電極
１０の端を点線で示してある。ｎソース領域７内の細線
はカソード電極１１の接触部を示し、ｎエミッタ領域８
内の細線はカソード電極１１の接触部を示している。図
のＭ−Ｍ’線に沿った断面図は、図３８（ａ）と同じも
のとなり、Ｎ−Ｎ’線に沿った断面図は、図３８（ｂ）
と同じものとなる。
【０１００】なお、この実施例２１の絶縁ゲート型サイ
リスタは、拡散領域形成のためのマスクを変えるだけで
ＩＧＢＴとほぼ同じ工程で製造できる。これまでに使用
したと同様のエピタキシャルウェハを用い、ｎソース領
域７の幅は４μｍとした耐圧６００Ｖクラスの絶縁ゲー
ト型サイリスタを試作した。キャリアのライフタイム制
御は、プロトンの照射で行った。プロトン照射の条件と
しては、以前に述べたものと同様である。１００Ａ・ｃ
ｍ-2でのオン電圧は０．９Ｖであった。
リスタは、拡散領域形成のためのマスクを変えるだけで
ＩＧＢＴとほぼ同じ工程で製造できる。これまでに使用
したと同様のエピタキシャルウェハを用い、ｎソース領
域７の幅は４μｍとした耐圧６００Ｖクラスの絶縁ゲー
ト型サイリスタを試作した。キャリアのライフタイム制
御は、プロトンの照射で行った。プロトン照射の条件と
しては、以前に述べたものと同様である。１００Ａ・ｃ
ｍ-2でのオン電圧は０．９Ｖであった。
【０１０１】試作した素子の逆バイアス安全動作領域を
測定したところ、ＲＢＳＯＡが、ＩＧＢＴに比べ３倍、
ＥＳＴ−３に比べ２倍と広く、大きな破壊耐量をもって
いる。勿論この実施例２２の絶縁ゲート型サイリスタ
は、ｎエミッタ領域８の表面上にカソード電極１１と接
続された多結晶シリコン膜１３を有しているので、従来
のＥＳＴのように第二ｐベース領域をＺ方向に流れる正
孔電流が必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行する。またｎエミッタ領域８全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
逆にターンオフ時にはその電位差により、ｎエミッタ領
域８と第二のｐベース領域６の間のｐｎ接合の回復が均
一に行われ、電流の集中がないことによる。
測定したところ、ＲＢＳＯＡが、ＩＧＢＴに比べ３倍、
ＥＳＴ−３に比べ２倍と広く、大きな破壊耐量をもって
いる。勿論この実施例２２の絶縁ゲート型サイリスタ
は、ｎエミッタ領域８の表面上にカソード電極１１と接
続された多結晶シリコン膜１３を有しているので、従来
のＥＳＴのように第二ｐベース領域をＺ方向に流れる正
孔電流が必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行する。またｎエミッタ領域８全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
逆にターンオフ時にはその電位差により、ｎエミッタ領
域８と第二のｐベース領域６の間のｐｎ接合の回復が均
一に行われ、電流の集中がないことによる。
【０１０２】図３５に、図４０に示した本発明の実施例
２２の絶縁ゲート型サイリスタのオン電圧とターンオフ
時間とのトレードオフ特性をも示した。測定条件等は他
の素子と同じである。この図からもわかるように、実施
例２２の絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥ
ＳＴ−３に比べて良いトレードオフ特性を示している。
２２の絶縁ゲート型サイリスタのオン電圧とターンオフ
時間とのトレードオフ特性をも示した。測定条件等は他
の素子と同じである。この図からもわかるように、実施
例２２の絶縁ゲート型サイリスタは、ＩＧＢＴおよびＥ
ＳＴ−３に比べて良いトレードオフ特性を示している。
【０１０３】これは、表面層にｎソース領域７が形成さ
れていない第一ｐベース領域４の部分が、ターンオフ時
には、キャリアの引き抜き孔として働くので、寄生サイ
リスタのラッチアップ耐量が増大するためである。従っ
て、安全動作領域が広く、ターンオフ時間の短い、可制
御電流の大きな絶縁ゲート型サイリスタとなる。特に、
ｎソース領域を持たない第一ｐベース領域４の部分のゲ
ート電極の幅を狭くすれば、カソード電極との接触面積
が広くなり、キャリアの引き抜き効果も大きくなる。こ
れらは、実施例４３について説明した事柄の他に、更に
ｎエミッタ領域８が、多結晶シリコン膜１３を介してカ
ソード電極１１に接触していることによって耐圧特性が
良好で、しかもターンオフ時のキャリアの掃き出しが速
く、スイッチング速度が速くなることによる。
れていない第一ｐベース領域４の部分が、ターンオフ時
には、キャリアの引き抜き孔として働くので、寄生サイ
リスタのラッチアップ耐量が増大するためである。従っ
て、安全動作領域が広く、ターンオフ時間の短い、可制
御電流の大きな絶縁ゲート型サイリスタとなる。特に、
ｎソース領域を持たない第一ｐベース領域４の部分のゲ
ート電極の幅を狭くすれば、カソード電極との接触面積
が広くなり、キャリアの引き抜き効果も大きくなる。こ
れらは、実施例４３について説明した事柄の他に、更に
ｎエミッタ領域８が、多結晶シリコン膜１３を介してカ
ソード電極１１に接触していることによって耐圧特性が
良好で、しかもターンオフ時のキャリアの掃き出しが速
く、スイッチング速度が速くなることによる。
【０１０４】また、ライフタイム制御をプロトン照射で
おこなっているので、ライフタイムキラーとなる結晶欠
陥を局在化させ、ライフタイムキラーの分布を最適化し
たため、低いオン電圧が得られている。ライフタイム制
御をヘリウムイオンの注入でも行ったが、プロトン照射
で行った実施例２２とほぼ同じ特性であった。
おこなっているので、ライフタイムキラーとなる結晶欠
陥を局在化させ、ライフタイムキラーの分布を最適化し
たため、低いオン電圧が得られている。ライフタイム制
御をヘリウムイオンの注入でも行ったが、プロトン照射
で行った実施例２２とほぼ同じ特性であった。
【０１０５】〔実施例２３〕図３８（ａ）、（ｂ）と同
じ断面構造をもつ実施例２２の絶縁ゲート型サイリスタ
は、ｐエミッタ層１とｎベース層３との間にｎ+ バッフ
ァ層２を設けた素子であったが、ｎ+ バッファ層２の無
い素子においても、本発明は適用できる。すなわち、バ
ルクシリコンウェハからなるｎベース層３の一方の主面
側の構造は図３８（ａ）、（ｂ）と同じであるが、ｎベ
ース層３の裏面側には、ｐエミッタ層が直接形成されて
いるものを試作した。ｎエミッタ領域８の表面上に多結
晶シリコン膜１３が形成されている。この場合ｎベース
層３の厚さは４４０μm であった。なお、ライフタイム
制御をプロトン照射で行った。
じ断面構造をもつ実施例２２の絶縁ゲート型サイリスタ
は、ｐエミッタ層１とｎベース層３との間にｎ+ バッフ
ァ層２を設けた素子であったが、ｎ+ バッファ層２の無
い素子においても、本発明は適用できる。すなわち、バ
ルクシリコンウェハからなるｎベース層３の一方の主面
側の構造は図３８（ａ）、（ｂ）と同じであるが、ｎベ
ース層３の裏面側には、ｐエミッタ層が直接形成されて
いるものを試作した。ｎエミッタ領域８の表面上に多結
晶シリコン膜１３が形成されている。この場合ｎベース
層３の厚さは４４０μm であった。なお、ライフタイム
制御をプロトン照射で行った。
【０１０６】図３６にこの実施例２３の絶縁ゲート型サ
イリスタの２５００Ｖ素子の、オン電圧とターンオフ時
間とのトレードオフ特性をも示した。測定条件等は他の
素子と同じである。実施例２１の絶縁ゲート型サイリス
タは、実施例２１と同じ理由で、ＩＧＢＴおよびＥＳＴ
−３に比べて良いトレードオフ特性を示していることが
わかる。
イリスタの２５００Ｖ素子の、オン電圧とターンオフ時
間とのトレードオフ特性をも示した。測定条件等は他の
素子と同じである。実施例２１の絶縁ゲート型サイリス
タは、実施例２１と同じ理由で、ＩＧＢＴおよびＥＳＴ
−３に比べて良いトレードオフ特性を示していることが
わかる。
【０１０７】プロトン照射によりライフタイム制御を行
った実施例２３の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１０の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。この理由
は表面層にｎソース領域７が形成されていない第一ｐベ
ース領域４の部分が、ターンオフ時には、キャリアの引
き抜き孔として働くので、寄生サイリスタのラッチアッ
プ耐量が増大ためである。また、５０Ａ・ｃｍ -2導通時
の電位降下で定義したオン電圧は、１．１Ｖであった。
った実施例２３の２５００Ｖ素子の逆バイアス安全動作
領域（ＲＢＳＯＡ）を、図５に示した測定回路を用いて
１２５℃で測定した。その結果は、図１０の実施例７の
絶縁ゲート型サイリスタとほぼ同じであった。この理由
は表面層にｎソース領域７が形成されていない第一ｐベ
ース領域４の部分が、ターンオフ時には、キャリアの引
き抜き孔として働くので、寄生サイリスタのラッチアッ
プ耐量が増大ためである。また、５０Ａ・ｃｍ -2導通時
の電位降下で定義したオン電圧は、１．１Ｖであった。
【０１０８】エピタキシャルウェハの６００Ｖ素子と同
様に、バルクウェハを用いた素子でも、本発明の実施例
の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲＢＳＯＡが
広く、大きな破壊耐量をもち、しかもオン電圧が低いこ
とがわかる。ヘリウムイオンの注入でライフタイム制御
を行ったものは、プロトン照射で行った実施例２３とほ
ぼ同じ特性であった。
様に、バルクウェハを用いた素子でも、本発明の実施例
の素子は、ＩＧＢＴやＥＳＴに比べ格段にＲＢＳＯＡが
広く、大きな破壊耐量をもち、しかもオン電圧が低いこ
とがわかる。ヘリウムイオンの注入でライフタイム制御
を行ったものは、プロトン照射で行った実施例２３とほ
ぼ同じ特性であった。
【０１０９】すなわち、本発明の効果はｎベース層の比
抵抗、ｐｎｐワイドベーストランジスタの電流増幅率に
よらず、本発明はオン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。これを言い換えると、本発明は、
素子の定格電圧、基板の半導体結晶の製法によらず、オ
ン電圧の低減、ＲＢＳＯＡの向上に有効である。なお、
以上の実施例と逆に第一導電型をｐ型、第二導電型をｎ
型にすることもできる。
抵抗、ｐｎｐワイドベーストランジスタの電流増幅率に
よらず、本発明はオン電圧の劣化を全く伴わずにＲＢＳ
ＯＡを大きくできる。これを言い換えると、本発明は、
素子の定格電圧、基板の半導体結晶の製法によらず、オ
ン電圧の低減、ＲＢＳＯＡの向上に有効である。なお、
以上の実施例と逆に第一導電型をｐ型、第二導電型をｎ
型にすることもできる。
【０１１０】
【発明の効果】以上説明したように、本発明によれば、
ＥＳＴにおいてＩＧＢＴモードからサイリスタをラッチ
アップ状態にするための電位降下をＺ方向に流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の表面上を絶縁膜で覆い、第一導電型エミッタ領域の
表面上に、例えば多結晶シリコン膜の抵抗体を接触さ
せ、カソード電極と同電位とすることによって、第二の
第二導電型ベース領域と第一導電型エミッタ領域との間
のｐｎ接合の電位差を利用し、サイリスタモードへの移
行およびターンオフ時のｐｎ接合の回復が均一となり、
可制御電流が増大した。
ＥＳＴにおいてＩＧＢＴモードからサイリスタをラッチ
アップ状態にするための電位降下をＺ方向に流れる電流
によって得ていたのに対し、第二の第二導電型ベース領
域の表面上を絶縁膜で覆い、第一導電型エミッタ領域の
表面上に、例えば多結晶シリコン膜の抵抗体を接触さ
せ、カソード電極と同電位とすることによって、第二の
第二導電型ベース領域と第一導電型エミッタ領域との間
のｐｎ接合の電位差を利用し、サイリスタモードへの移
行およびターンオフ時のｐｎ接合の回復が均一となり、
可制御電流が増大した。
【０１１１】また、ターンオフ時間が短縮でき、オン電
圧とのトレードオフ特性が向上する。第一、第二の第二
導電型ベース領域の配置としては、ストライプ状にして
対向させても、多角形、円形、楕円形としてもよい。特
に第二の第二導電型ベース領域を囲むように第一の第二
導電型ベース領域を配置すると、電流の集中が抑えら
れ、トレードオフ特性が向上する。第二の第二導電型ベ
ース領域の周囲に複数の第一の第二導電型ベース領域を
配置することもよい。ゲート電極をトレンチ内に埋め込
んだトレンチゲート構造としてもよい。
圧とのトレードオフ特性が向上する。第一、第二の第二
導電型ベース領域の配置としては、ストライプ状にして
対向させても、多角形、円形、楕円形としてもよい。特
に第二の第二導電型ベース領域を囲むように第一の第二
導電型ベース領域を配置すると、電流の集中が抑えら
れ、トレードオフ特性が向上する。第二の第二導電型ベ
ース領域の周囲に複数の第一の第二導電型ベース領域を
配置することもよい。ゲート電極をトレンチ内に埋め込
んだトレンチゲート構造としてもよい。
【０１１２】更に、ゲート電極幅を場所により変える方
法、第一導電型ベース層の表面層の一部に高濃度の補助
領域を設ける方法、ゲート電極の端の下の第一導電型ソ
ース領域を断続させる方法や、第二の第二導電型ベース
領域に近い部分の第一導電型ソース領域の表面を絶縁膜
で覆い、他の部分でカソード電極と接触させるう方法、
第一導電型ソース領域を持たない第一の第二導電型ベー
ス領域を設ける方法などによって、電流の集中を防止
し、ターンオフ時に寄生サイリスタが動作するのを防止
し、或いはキャリアの引き抜きを効率良く行い、短いタ
ーンオフ時間を実現することができる。
法、第一導電型ベース層の表面層の一部に高濃度の補助
領域を設ける方法、ゲート電極の端の下の第一導電型ソ
ース領域を断続させる方法や、第二の第二導電型ベース
領域に近い部分の第一導電型ソース領域の表面を絶縁膜
で覆い、他の部分でカソード電極と接触させるう方法、
第一導電型ソース領域を持たない第一の第二導電型ベー
ス領域を設ける方法などによって、電流の集中を防止
し、ターンオフ時に寄生サイリスタが動作するのを防止
し、或いはキャリアの引き抜きを効率良く行い、短いタ
ーンオフ時間を実現することができる。
【０１１３】プロトンの照射やヘリウムイオン注入等に
より、ライフタイムキラーを局在化させた素子では、一
層優れたトレードオフ特性が得られる。この結果、６０
０Ｖから２５００Ｖクラスの広い耐圧領域において、Ｅ
ＳＴ或いはＩＧＢＴより、オン電圧とターンオフ時間と
の間のトレードオフ特性の良好な、かつ逆バイアス安全
動作領域が広い電圧駆動型の絶縁ゲート型サイリスタが
得られる。更に上記の手段を併用することにより、一層
特性の優れた素子とすることができる。
より、ライフタイムキラーを局在化させた素子では、一
層優れたトレードオフ特性が得られる。この結果、６０
０Ｖから２５００Ｖクラスの広い耐圧領域において、Ｅ
ＳＴ或いはＩＧＢＴより、オン電圧とターンオフ時間と
の間のトレードオフ特性の良好な、かつ逆バイアス安全
動作領域が広い電圧駆動型の絶縁ゲート型サイリスタが
得られる。更に上記の手段を併用することにより、一層
特性の優れた素子とすることができる。
【０１１４】これらの素子は、素子のみでなく、更にこ
れらの素子を用いた電力用変換装置のスイッチング損失
の低減に大きな貢献をなすものである。
れらの素子を用いた電力用変換装置のスイッチング損失
の低減に大きな貢献をなすものである。
【図１】実施例１の絶縁ゲート型サイリスタの部分断面
図
図
【図２】図１の絶縁ゲート型サイリスタのゲート電極中
央での水平断面図
央での水平断面図
【図３】実施例２の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図４】実施例１および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図
ＯＡ図
【図５】ＲＢＳＯＡ測定回路図
【図６】実施例２の絶縁ゲート型サイリスタのシリコン
基板表面の平面図
基板表面の平面図
【図７】実施例３の絶縁ゲート型サイリスタのシリコン
基板表面の平面図
基板表面の平面図
【図８】実施例１と比較例の６００Ｖ素子のオン電圧・
ターンオフ時間トレートオフ特性図
ターンオフ時間トレートオフ特性図
【図９】実施例４の絶縁ゲート型サイリスタのゲート電
極中央での水平断面図
極中央での水平断面図
【図１０】（ａ）は実施例５の絶縁ゲート型サイリスタ
のシリコン基板表面の平面図、（ｂ）はそのゲート電極
中央での水平断面図
のシリコン基板表面の平面図、（ｂ）はそのゲート電極
中央での水平断面図
【図１１】実施例６の絶縁ゲート型サイリスタの部分断
面図
面図
【図１２】実施例６と比較例の６００Ｖ素子のオン電圧
・ターンオフ時間トレートオフ特性図
・ターンオフ時間トレートオフ特性図
【図１３】実施例７の絶縁ゲート型サイリスタのゲート
電極中央での水平断面図
電極中央での水平断面図
【図１４】実施例７と比較例の２５００Ｖ素子のＲＢＳ
ＯＡ図
ＯＡ図
【図１５】実施例７および比較例の２５００Ｖ素子のオ
ン電圧・ターンオフ時間トレートオフ特性図
ン電圧・ターンオフ時間トレートオフ特性図
【図１６】実施例８の絶縁ゲート型サイリスタの部分断
面図
面図
【図１７】実施例８の絶縁ゲート型サイリスタのシリコ
ン基板表面の平面図
ン基板表面の平面図
【図１８】実施例８および比較例の６００Ｖ素子のＲＢ
ＳＯＡ図
ＳＯＡ図
【図１９】実施例８と比較例の６００Ｖ素子のオン電圧
・ターンオフ時間トレートオフ特性図
・ターンオフ時間トレートオフ特性図
【図２０】実施例９の絶縁ゲート型サイリスタのシリコ
ン基板表面の平面図
ン基板表面の平面図
【図２１】実施例１０の絶縁ゲート型サイリスタのシリ
コン基板表面の平面図
コン基板表面の平面図
【図２２】実施例１１と比較例の２５００Ｖ素子のＲＢ
ＳＯＡ図
ＳＯＡ図
【図２３】実施例１１と比較例の２５００Ｖ素子のオン
電圧・ターンオフ時間トレートオフ特性図
電圧・ターンオフ時間トレートオフ特性図
【図２４】実施例１２の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図２５】実施例１３の絶縁ゲート型サイリスタのゲー
ト電極中央での水平断面図
ト電極中央での水平断面図
【図２６】実施例１２の絶縁ゲート型サイリスタの部分
断面図
断面図
【図２７】実施例１２と比較例の６００Ｖ素子のオン電
圧・ターンオフ時間トレートオフ特性図
圧・ターンオフ時間トレートオフ特性図
【図２８】実施例１４と比較例の２５００Ｖ素子のオン
電圧・ターンオフ時間トレートオフ特性図
電圧・ターンオフ時間トレートオフ特性図
【図２９】実施例１５の絶縁ゲート型サイリスタの部分
断面図
断面図
【図３０】実施例１５の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図３１】実施例１６の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図３２】実施例１７の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図３３】実施例１８の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図３４】（ａ）および（ｂ）は実施例１８の絶縁ゲー
ト型サイリスタの部分断面図
ト型サイリスタの部分断面図
【図３５】実施例１８と比較例の６００Ｖ素子のオン電
圧・ターンオフ時間トレートオフ特性図
圧・ターンオフ時間トレートオフ特性図
【図３６】実施例１９および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレートオフ特性図
オン電圧・ターンオフ時間トレートオフ特性図
【図３７】実施例２０の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図３８】（ａ）および（ｂ）は実施例２０の絶縁ゲー
ト型サイリスタの部分断面図
ト型サイリスタの部分断面図
【図３９】実施例２１の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図４０】実施例２２の絶縁ゲート型サイリスタのシリ
コン基板表面での部分平面図
コン基板表面での部分平面図
【図４１】ＥＳＴの切断斜視図
【図４２】改良ＥＳＴの断面図
【図４３】別の改良ＥＳＴの断面図
【図４４】ＦＥＴ制御サイリスタの断面図
１ ｐエミッタ層 ２ ｎ+ バッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １４ 絶縁膜 １６ ゲートランナ １７ トレンチ １８ ｎ+ 補助領域 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源 １０１ ｐ+ アノード層
フロントページの続き (56)参考文献 特開 平８−274303（ＪＰ，Ａ) 特開 平８−236543（ＪＰ，Ａ) 特開 平８−255894（ＪＰ，Ａ) 特開 平２−21661（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74
Claims (23)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に選択的に形成された第一導電型エミッタ領域
と、第一導電型のソース領域およびエミッタ領域間に挟
まれた第一の第二導電型ベース領域の表面、第一導電型
ベース層の露出部および第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、第一導電型ベース
層の他面側に形成された第二導電型エミッタ層と、その
第二導電型エミッタ層に接触する第二主電極とを備えた
ものにおいて、第二の第二導電型ベース領域の表面全面
が絶縁膜で覆われ、第一導電型エミッタ領域の表面上に
第一主電極と接続される抵抗体を有することを特徴とす
る絶縁ゲート型サイリスタ。 - 【請求項２】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型ソース領域と、第二の第二導電型ベース領域の
表面層に形成された第一導電型エミッタ領域と、第一導
電型エミッタ領域と第一導電型ソース領域との間の半導
体層を第一、第二の第二導電型ベース領域より深く掘り
下げたトレンチと、そのトレンチ内にゲート絶縁膜を介
して形成されたゲート電極と、第一の第二導電型ベース
領域の露出部と第一導電型ソース領域とに共通に接触す
る第一主電極と、第一導電型ベース層の他面側に形成さ
れた第二導電型エミッタ層と、その第二導電型エミッタ
層に接触する第二主電極とを備えたものにおいて、第一
導電型エミッタ領域の表面上に第一主電極と接続される
抵抗体を有することを特徴とする絶縁ゲート型サイリス
タ。 - 【請求項３】第一と第二の第二導電型ベース領域が、互
いに対向してほぼストライプ状に形成されていることを
特徴とする請求項１または２に記載の絶縁ゲート型サイ
リスタ。 - 【請求項４】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域の少なくと
も一つが、多角形、円形又は楕円形のいずれかであるこ
とを特徴とする請求項１に記載の絶縁ゲート型サイリス
タ。 - 【請求項５】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域の少なくと
も一つが、多角形、円形又は楕円形のいずれかであるこ
とを特徴とする請求項２に記載の絶縁ゲート型サイリス
タ。 - 【請求項６】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項１、２、４または５のいずれかに記載の絶縁ゲー
ト型サイリスタ。 - 【請求項７】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられていることを特徴とする
請求項１または４に記載の絶縁ゲート型サイリスタ。 - 【請求項８】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域が形成されていること
を特徴とする請求項１、２、４または５のいずれかに記
載の絶縁ゲート型サイリスタ。 - 【請求項９】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられていることを特徴とする
請求項１または４に記載の絶縁ゲート型サイリスタ。 - 【請求項１０】表面層に第一導電型ソース領域が形成さ
れていない第一の第二導電型ベース領域を有することを
特徴とする請求項８または９に記載の絶縁ゲート型サイ
リスタ。 - 【請求項１１】表面層に第一導電型ソース領域が形成さ
れていない第一の第二導電型ベース領域上のゲート電極
の幅が、第一導電型ソース領域が形成されている第一の
第二導電型ベース領域上のゲート電極の幅より小さいこ
とを特徴とする請求項１１に記載の絶縁ゲート型サイリ
スタ。 - 【請求項１２】第一主電極と第一の第二導電型ベース領
域および第一導電型ソース領域との接触部の形状が、多
角形、円形又は楕円形のいずれかであることを特徴とす
る請求項１ないし１１のいずれかに記載の絶縁ゲート型
サイリスタ。 - 【請求項１３】第二の第二導電型ベース領域を囲むよう
に、一部を欠いた環状のゲート電極を有するユニットが
複数個形成され、そのゲート電極の切り欠け部を通じ
て、隣接ユニットと連続する第一の第二導電型ベース領
域、第一導電型ソース領域およびカソード電極が形成さ
れていることを特徴とする請求項７に記載の絶縁ゲート
型サイリスタ。 - 【請求項１４】第一導電型ソース領域の表面の第二の第
二導電型ベース領域に近い部分が絶縁膜で覆われ、第二
の第二導電型ベース領域から遠い部分にカソード電極が
接触することを特徴とする請求項８ないし１２のいずれ
かに記載の絶縁ゲート型サイリスタ。 - 【請求項１５】第一導電型ソース領域の表面の第二の第
二導電型ベース領域に対向する部分が絶縁膜で覆われ、
他の第一の第二導電型ベース領域に対向する部分にカソ
ード電極が接触することを特徴とする請求項１４に記載
の絶縁ゲート型サイリスタ。 - 【請求項１６】ゲート電極の一方の端の下の第一導電型
ソース領域の少なくとも一部が、断続していることを特
徴とする請求項１ないし１５のいずれかに記載の絶縁ゲ
ート型サイリスタ。 - 【請求項１７】両端を二つの第一導電型ソース領域上に
置くゲート電極の幅が、両端を第一導電型ソース領域上
と第一導電型エミッタ領域上とに置くゲート電極の幅よ
り広いことを特徴とする請求項１ないし１６のいずれか
に記載の絶縁ゲート型サイリスタ。 - 【請求項１８】ゲート酸化膜の直下の第一導電型ベース
層の表面層の一部に、第一導電型ベース層より不純物濃
度の高い第一導電型補助領域を有することを特徴とする
請求項１ないし１７のいずれかに記載の絶縁ゲート型サ
イリスタ。 - 【請求項１９】第二の第二導電型ベース領域の拡散深さ
が、第一の第一導電型ベース領域のそれより深く、第一
導電型エミッタ領域の拡散深さが、第一導電型ソース領
域のそれより深いことを特徴とする請求項１ないし１８
のいずれかに記載の絶縁ゲート型サイリスタ。 - 【請求項２０】ライフタイムキラーが局在化されている
ことを特徴とする請求項１ないし１９のいずれかに記載
の絶縁ゲート型サイリスタ。 - 【請求項２１】高比抵抗の第一導電型ベース層と第一導
電型ベース層の他面側に形成された第二導電型エミッタ
層との間に、第一導電型ベース層より不純物濃度の高い
第一導電型バッファ層を有することを特徴とする請求項
１ないし２０のいずれかに記載の絶縁ゲート型サイリス
タ。 - 【請求項２２】第二導電型エミッタ層の表面層に、厚さ
の薄い第二導電型高不純物濃度層を有することを特徴と
する請求項２１に記載の絶縁ゲート型サイリスタ。 - 【請求項２３】第二導電型エミッタ層の表面層に、イオ
ン注入法により厚さの薄い第二導電型高不純物濃度層を
形成することを特徴とする絶縁ゲート型サイリスタの製
造方法。
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