KR100932137B1 - 수평형 디모스 소자의 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수평형 디모스 소자의 구조 및 그 제조방법에 관한 것으로서, 특히 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역이 구획되고 바디 다이오드를 갖는 수평형 디모스 소자에 있어, 제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하고, 쇼트키 다이오드 영역에 제 2 도전형 웰과 접하는 쇼트키 콘택을 형성하여 이루어짐으로써, 고전압에 의한 소자의 파손을 방지한다.
LDMOS, 쇼트키 다이오드, 바디 다이오드

Description

수평형 디모스 소자의 구조 및 그 제조방법{LATERAL DMOS DEVICE STRUCTURE AND FABRICATION METHOD THEREFOR}
도 1은 일반적인 수평형 디모스 소자의 단면도
도 2는 일반적인 수평형 디모스 소자를 간략한 기호들로 표현한 도면
도 3은 일반적인 수평형 디모스 소자를 갖는 푸쉬-풀 출력단의 전류 경로를 나타낸 도면
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따라 쇼트키 다이오드를 갖는 수평형 디모스 소자의 구조를 도시한 도면
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따라 쇼트키 다이오드를 갖는 수평형 디모스 소자를 제조하는 공정 순서도
*도면의 주요 부분에 대한 부호의 설명
402, 502 : 실리콘 기판 404, 504 : N형 드리프트 영역
406, 506 : P형 바디 508 : N형 불순물층
410, 510 : N+형 드레인 412, 512 : N+형 소오스
414, 514 : P+형 불순물층 516 : 필드 산화막
418, 518 : 게이트 420, 520 : P+형 가드링
422, 522 : 콘택
본 발명은 수평형 디모스(Lateral Double diffused MOSFET ; 이하 'LDMOS'라 한다.) 소자의 구조 및 제조방법에 관한 것으로, 더욱 상세하게는 전력용 또는 고전압용으로 사용되는 수평형 디모스 소자를 제조하는데 쇼트키 다이오드(Schottky Diode)를 포함하는 구조 및 그 제조 방법에 관한 것이다.
일반적으로 사용되는 전력용 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트(gate) 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생하는 시간지연이 없는 등의 장점이 있다.
따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 1981년 11월 10일 Sel Colak에게 특허된 미국 특허 NO. 4,300,150에 개시되어 있다.
또한 LDMOS 트랜지스터를 CMOS 트랜지스터 및 바이폴라 트랜지스터와 함께 집적시킨 기술이 'A 1200 BiCMOS Technology and Its Application', ISPSD 1992, Page 322-327에 Vladimir Rumennik에 의해서 보고되었으며, 또한 'Recent Advances in Power Integrated Circuits with High Level Integration', ISPSD 1994, Page 343 - 348에 Stephen P, Robb에 의해서 보고되었다.
일반적인 LDMOS 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 그러나, 이러한 LDMOS 소자들은 수직의 DMOS(Vertical DMOS ; VDMOS) 소자보다도 특성이 열악한 것으로 생각되어 왔고, 그 결과 충분한 주목을 받지 못했다. 최근 들어, RESURF(Reduced SURface Field) LDMOS 소자가 우수한 ON-저항(Rsp)을 갖는 것이 증명되었다. 그러나 이러한 소자의 구조는 소오스(source)가 접지되는 소자들에게만 적용될 뿐만 아니라, 매우 복잡하면서도 응용하기가 어렵다.
도 1을 참고하면, 일반적인 LDMOS 트랜지스터 소자(10)가 예시되어 있다. 상기 소자는 실질적으로 두 개의 LDMOS 트랜지스터 (10a, 10b)를 구비하고 있다. 상기 트랜지스터 소자(10a)는 실리콘 기판(11), 버퍼 산화막(12) 및 반도체 층(14)을 갖는 SOI 기판상에 형성되어 있다.
상기 반도체 층(14)은 상기 실리콘 기판(11)을 덮으면서 예시되어 있다. 상기 일반적인 LDMOS 소자는 소오스 영역(16a)과 드레인(drain) 영역(18a)을 구비하고 있다.
상기 P형 도프(dope)된 소오스 영역(16a)은 P형 도프된 웰(well) 영역(20) 내에 형성되어 있다. 상기 웰 영역(20)은 종종 P형 바디(P-type body)라 칭한다. 이 P형 바디(20)는 예시된 바와 같이 상기 반도체 층(14)을 통하여 상기 버퍼 산화막(12)의 상부 표면까지 연장될 수 있거나, 또는 상기 영역이 상기 반도체 층(14) 내에 충분히 있을 수 있다.
상기 드레인 영역(18a)은 상기 필드 절연 영역(23a)의 타단에 인접하고 있다. 그 필드 절연 영역(23a)은 예를 들어 열적으로 성장한 실리콘 옥사이드 (silicon oxide)와 같은 필드 산화막을 포함한다.
게이트 전극(26a)은 상기 반도체 층(14)의 표면상에 형성되어 있다. 상기 게이트 전극(26a)은 상기 소오스 영역(16a)의 일부분 위로부터 상기 필드 절연 영역(23a) 위까지 연장되어 있고, 그리고 불순물로 도프된 폴리실리콘을 갖고 있다. 상기 게이트(26a)는 게이트 유전체(28a)에 의해서 상기 반도체 층(14)의 표면으로부터 격리되어 있다. 상기 게이트 유전체(28a)는 산화물 또는 질화물, 또는 그의 화합물(즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
측벽 절연 영역(미도시됨)은 상기 게이트 전극(26a)의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
고농도로 더욱 도핑된 바디 영역(30)이 또한 도 1에 예시되어 있다. 이 바디 영역(30)은 P형 바디(20)에 대해 양호한 콘택을 갖도록 포함되어 있다. 그 바디 영역(30)은 상기 P형 바디(20)보다 더욱 고농도로 도핑되어 있다.
소오스/드레인 콘택(32a 및 34)은 또한 상기 트랜지스터 소자(10a) 내에 포함되어 있다. 상기 콘택(32a 및 34)은 상기 소오스/드레인 영역(16a, 18a)을, 절연 층(24a)을 거쳐 회로 내의 다른 구성 요소에 전기적으로 결합하기 위하여 제공되어 있다.
도 1에서, 단일의 콘택(34)이 양쪽의 트랜지스터(10a, 10b)의 소오스 영역(16a, 16b)을 위해 사용된다. 이와 같은 대표적인 종래 기술이 Wia T. Ng 등의 미합중국 특허 제 5,369,045호에 개시되어 있다.
도 2는 일반적인 LDMOS 소자를 간략한 기호들로 표현한 그림으로서, 트랜지스터 소자와, 바디 다이오드(body diode) 및 소오스와 게이트 간의 기생 커패시터로 표현할 수 있다. 여기서 바디 다이오드는 도 1에서 P형 바디(20)와 N형인 반도체 층(14)의 접합으로 생성되는 다이오드이며 LDMOS 소자에서 내재적이다.
이러한 LDMOS 소자는 오프 상태에서 높은 드레인-소오스간 전압을 견뎌야 하며, 온 상태에서는 드레인-소오스간에 많은 전류를 빠른 속도로 흘려주어야 하는데, 게이트 절연막 또는 P형 바디(20)와 소오스 영역(16a, 16b)의 접합 부근에서 드레인-소오스간 고전압에 따른 소자의 파손(breakdown)이 발생하게 되고, 게이트 절연막에 계속 고전압이 가해질 경우 게이트 절연막에 스트레스(stress)가 누적되어 게이트 절연막이 파손되는 결과를 초래한다.
이에 게이트 절연막의 절연 파괴 전압(breakdown voltage) 특성을 향상시키기 위해 게이트 절연막의 두께를 상대적으로 두껍게 형성할 경우 문턱 전압의 증가로 인해 소자의 동작 특성을 저하시키는 요인으로 작용하는 문제점이 있었다.
또한, 도 3에 도시한 바와 같이 m1과 m2의 디모스 소자를 갖는 푸쉬-풀(push-pull) 또는 브리지(bridge) 구조를 통해 인덕터(inductor) 부하를 구동하 는 경우에 도 2에서 Im1과 같은 바디 다이오드의 역방향 컨덕팅(backward conducting)과 함께 Im2와 같이 바디 다이오드의 순방향 컨덕팅(forward conducting) 동작 영역이 존재하며, 이 때 바디 다이오드의 전류가 크면, 소수 캐리어(minority carrier)가 축적되고, 다이오드 오프(diode off)가 지연되며, 기생 바이폴라 정션 트랜지스터(bipolar junction transistor) 동작을 야기하는 문제점이 있었다.
따라서 본 발명의 목적은 전력용 또는 고전압용으로 사용되는 수평형 디모스 소자를 제조하는데 쇼트키 다이오드를 포함하여 제조함으로 인해, 고전압에 의한 소자의 파손(breakdown) 발생을 쇼트키 다이오드에서 발생하도록 하고, 순방향 컨덕팅 동작 영역에서 바디 다이오드를 대신하여 상당량의 전류를 흘려주는 역할을 함으로서 소자의 동작속도 증가와 안정성을 증진 시키는 데 있다.
또한, 수평형 디모스 소자의 장점인 BCD(Bipolar-CMOS-DMOS) 공정에의 적용가능성을 살려 좀더 안정적인 전력 소자의 집적화를 꾀할 수 있고, 간단한 공정으로도 기생 바이폴라 정션 트랜지스터의 동작으로 문제되는 현상들을 예방하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평형 디모스 소자의 제조방법의 일 특징은 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역이 구획되는 수평형 디모스 소자의 제조 방법으로서, 제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하는 단계; 및 상기 쇼트키 다이오드 영역에 상기 제 2 도전형 웰과 접하는 쇼트키 콘택을 형성하는 단계; 를 포함하여 이루어지는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평형 디모스 소자의 일 특징은 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역이 구획되는 수평형 디모스 소자로서, 제 1 도전형 반도체 기판상에 형성된 제 2 도전형 웰; 및 상기 쇼트키 다이오드 영역에서 상기 제 2 도전형 웰과 접하도록 형성된 쇼트키 콘택; 을 포함하여 이루어지는 것이다.
여기서 제 1 도전형을 P형으로 제 2 도전형을 N형으로 하여 설명하지만, 제 1 도전형을 N형으로 제 2 도전형을 P형으로 하여 제조할 수 있음은 물론이다.
발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따라 쇼트키 다이오드를 갖는 LDMOS 소자의 구조를 나타낸 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 쇼트키 다이오드를 갖는 LDMOS 소자의 평면도로서, P형 실리콘 기판(402), N형 웰 형태인 N형 드리프트 영역(404), P형 바디(406), N+형 드레인(410), N+형 소오스(412), P+형 불순물층(414), 게이트 전극과 게이트 절연막을 포함하는 게이트(418), P+형 가드링(420), 및 콘택(422)을 도시하고 있으며, 적층구조이므로 하층구조는 상층구조에 가려보일 수 있다.
여기서, LDMOS 소자는 트랜지스터 영역(A-A' 영역), 바디 다이오드 영역(B-B' 영역), 및 쇼트키 다이오드 영역(C-C')을 포함하여 구획된다.
여기서, 트랜지스터 영역(A-A' 영역)과 바디 다이오드 영역(B-B' 영역)에는 트랜지스터 기능을 담당하는 부분과 소오스가 원하지 않게 드레인보다 높은 전압이 될 경우, 순방향 전류 패스(path)가 되어 소오스와 드레인 간에 과전압이 걸리지 않게 하는 바디 다이오드로서의 동작을 담당하는 부분이 형성된다.
또한, 쇼트키 다이오드 영역(C-C' 영역)은 실리콘 반도체 기판과 금속층으로 형성되는 쇼트키 접합이 그 장벽에 의해 정류 작용을 갖는다는 것을 이용하여, 금속 콘택(422)과 아래에 접하는 N형 드리프트 영역(404)으로 이루어지는 쇼트키 콘택이 형성되는 부분이다.
도 4b는 상기 도 4a에서 트랜지스터 영역(A-A')의 단면을 나타낸 도면이다.
여기서 보면, P형 실리콘기판(402)상에 N형 드리프트 영역(404)이 형성되고, P형 바디(406), N형 불순물층(408)과 N+형 드레인(410)을 포함하는 드레인 영역이 형성된다.
또한, P형 바디(406) 상에 N+형 소오스(412)와, P+형 불순물층(414)이 형성되며, 위로 필드 산화막(416)과 게이트(418)가 형성된다.
여기서, 상기 P형 바디(406)와 상기 N형 드리프트 영역(404)이 접촉하는 접 촉면과 상기 N+형 소오스(412)와의 사이에 존재하는 P형 바디(406)의 표면 근방에는 게이트 (418)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
여기서, 고농도로 더욱 도핑된 P+형 불순물층(414)은 P형 바디(406)에 대해 양호한 콘택을 갖도록 포함되어 있다.
도 4c는 상기 도 4a에서 바디 다이오드 영역(B-B')의 단면을 나타낸 도면이다.
여기서, 바디 다이오드 영역(B-B')은 바디 다이오드로서의 역할을 담당하는 부분이 형성되어 있다. 또한, 바디 다이오드는 P형 바디(406)와 N형 드리프트 영역(404)이 접촉하는 구조에서 생성된다.
여기서, 바디 다이오드가 생성되는 구조는 트랜지스터 영역(A-A')도 가지고 있으므로 바디 다이오드 영역(B-B') 뿐만 아니라 트랜지스터 영역(A-A')에서도 바디 다이오드가 생성된다.
여기서, 바디 다이오드 영역(B-B')의 구조는 P형 바디(406) 내에 P+형 불순물층(414)이 없고, N+형 소오스(412) 부분만이 존재하는 점에서 트랜지스터 영역(A-A')의 경우와 다르다.
도 4d는 상기 도 4a에서 쇼트키 다이오드 영역(C-C')의 단면을 나타낸 도면으로서, P형 실리콘기판(402)상에 N형 드리프트 영역(404)이 형성되어있고, N형 드리프트 영역(404)상에 N형 불순물층(408)과 N+형 드레인(410)을 포함하는 드레인 영역과 P+형 가드링(420)이 형성되어있으며, 위로 필드 산화막(416), 게이트(418), 및 콘택(422)이 형성되어있다.
여기서, 콘택(422)과 N형 드리프트 영역(404)의 접촉면이 쇼트키 콘택을 이루며, 고전압에 의한 소자의 파손발생을 쇼트키 다이오드에서 발생하도록 하고, 순방향 컨덕팅 동작 영역에서 바디 다이오드를 대신하여 상당량의 전류를 흘려주는 역할을 하게 된다.
본 발명에서는 쇼트키 다이오드 영역(C-C')에 형성되는 게이트(418)는 P+형 가드링(420)과 접하지 않도록 상기 트랜지스터 영역(A-A')에 형성되는 게이트(418)보다 폭이 짧은 것을 일 실시 예로 한다. 게이트(418) 아래로 채널이 형성됨을 막기 위함이다.
여기서, P+형 가드링(420)은 쇼트키 다이오드의 역방향 항복전압(breakdown voltage)을 늘리기 위해 적용된 구조이다.
본 발명에서는 쇼트키 다이오드 영역(C-C')에 형성되는 P+형 가드링(420)은 폭을 조절하여 쇼트키 다이오드의 역방향 항복전압을 조절하는 것을 일 실시 예로 한다. 쇼트키 다이오드는 금속과 N형 반도체의 접합으로 형성되므로, P+형 가드링(420)의 폭을 조절하면 각각의 P+형 가드링(420) 사이에서 위로 형성된 금속 콘택(422)은 N형 반도체인 N형 드리프트 영역(404)과의 접촉면적도 조절되게 된다. 따라서 항복전압도 조절할 수 있는 것이다. 쇼트키 다이오드의 역방향 항복전압은 LDMOS 소자의 브레이크다운(breakdown) 전압보다 작게 하여 브레이크 다운의 발생을 쇼트키 다이오드에서 발생하도록 하여 소자의 파괴를 막는다.
도 4e는 본 발명의 일 실시 예에 따른 쇼트키 다이오드를 가지는 LDMOS 소자 를 간략한 기호들로 표현한 그림으로서, 트랜지스터 소자와, 바디 다이오드(DDB), 드레인과 게이트 간의 기생 커패시터(CGD) 및 쇼트키 다이오드로 표현할 수 있다. 여기서 바디 다이오드(DDB)는 트랜지스터 영역(A-A')과 바디 다이오드 영역(B-B')에서 내재적으로 생성되며, 쇼트키 다이오드는 쇼트키 다이오드 영역(C-C')에서 생성된다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따라 쇼트키 다이오드를 갖는 LDMOS 소자를 제조하는 과정을 나타내는 공정 순서도이며, 이를 통해 본 발명에 따른 LDMOS 소자의 제조 방법에 대해 설명한다.
도 5a를 참조하면, 트랜지스터 영역(A-A')과 쇼트키 다이오드 영역(C-C')에 공통되는 제조공정으로서, P형 실리콘 기판(502)에 단일 농도인 N형 웰, 예를 들어 N형 드리프트 영역(504)을 형성하고, 이러한 N형 드리프트 영역(504) 내에 이온 주입하여 N형 불순물층(508)과 N+형 드레인(510)으로 구성된 드레인 영역을 형성한다.
도 5b를 참조하여, 트랜지스터 영역(A-A')과 쇼트키 다이오드 영역(C-C')의 다음 제조공정을 나누어 설명하겠다.
도 5b에서 트랜지스터 영역(A-A')의 이어지는 공정을 우선 설명하면, 상기 형성된 드레인 영역으로부터 소정의 거리가 이격된 영역에 P형 바디(506)가 형성된다.
바람직하게는 상기 P형 바디(506)는 보론(B), 인듐(In), 및 갈륨(Ga) 중 하 나를 이온 주입하여 형성할 수 있다.
본 발명은 보론(B) 등을 이용하여 농도는 1E13 - 4E14 ion/㎠ 이고 에너지는 40 - 100 KeV의 조건으로 이온 주입 공정을 수행하여 P형 바디(506)를 형성하는 것을 일 실시 예로 한다.
그리고, P형 바디(506) 내에 고농도로 도핑된 P+형 불순물층(514)를 형성하여 P형 바디(506)에 대해 양호한 콘택을 갖도록 한다.
다음에, P+형 불순물층(514)에 인접하여 불순물이 고농도로 주입된 N+형 소오스(512)를 형성한다. 이때, N+형 소오스(512)는 예를 들면, 비소(As) 등을 이용하여 5E14 - 1E16 ion/㎠, 20 - 100 KeV의 조건으로 이온 주입하여 형성할 수 있다.
도 5b에서 쇼트키 다이오드 영역(C-C')의 이어지는 공정을 설명하면, 이 영역에서는 P형 바디(506), P+형 불순물층(514), 및 N+형 소오스(512)는 형성하지 않고 대신에 N형 드리프트 영역(504) 상에 P+형 가드링(520)을 형성한다.
여기서 각각의 P+형 가드링(520)은 가드링의 본래 목적인 잡음 방지와 불필요한 채널형성방지 외에, 쇼트키 다이오드의 항복전압을 조절할 수 있도록, 기 설정된 간격만큼 떨어져서 각각 소정의 폭을 갖게 형성된다.
도 5c를 참조하여 트랜지스터 영역(A-A')과 쇼트키 다이오드 영역(C-C')의 이어지는 제조공정을 설명하겠다.
여기서 보면, 소자 분리를 위한 필드 영역과, 트랜지스터 영역(A-A')과 쇼트키 다이오드 영역(C-C')의 기 설정된 영역에 필드 산화막(516)을 형성한 후에, 게 이트 영역에 게이트 절연막 및 게이트 전극을 포함하는 게이트(518)를 형성한다. 이 후에 다른 도전층과 절연하기 위한 층간 절연막(미도시됨), 층간 절연막 상에 형성된 콘택(522)을 통해 N+형 소오스(512), N+형 드레인(510) 또는 게이트(518)와 연결되는 금속 전극들이 형성된다.
다만, 쇼트키 다이오드 영역(C-C')에서는 게이트(518)가 P+형 가드링(520)과 접하지 않도록 상기 트랜지스터 영역(A-A')에 형성되는 게이트(518)보다 폭이 짧다. 게이트(518) 아래로 채널이 형성됨을 막기 위함이다.
그리고 쇼트키 다이오드 영역(C-C')에서는 형성되는 콘택(522) 중에 쇼트키 콘택이 포함된다. 쇼트키 콘택은 금속과 N형 반도체인 N형 드리프트 영역(504)과의 접촉에 의해 생긴다.
따라서, 쇼트키 다이오드 영역(C-C')의 제조 과정에서 P형 바디(506)와 N+형 소오스(512) 대신에 기 설정된 간격으로 P+형 가드링(520)을 형성하여 항복전압을 조절한 쇼트키 다이오드를 형성함으로써, 소자 파괴를 방지하는 LDMOS 소자를 제조할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 바와 같이 본 발명에 따른 수평형 디모스 소자 및 그 제조 방법은 전력용 또는 고전압용으로 사용되는 수평형 디모스 소자를 제조하는데 쇼트키 다이오드를 포함하여 제조함으로 인해, 고전압에 의한 소자의 브레이크다운 발생을 쇼트키 다이오드에서 발생하도록 하고, 순방향 컨덕팅 동작 영역에서 바디 다이오드를 대신하여 상당량의 전류를 흘려주는 역할을 함으로서 소자의 동작속도 증가와 안정성을 증진 시키는 효과가 있다.
또한, 수평형 디모스 소자의 장점인 BCD 공정에의 적용가능성을 살려 좀더 안정적인 전력 소자의 집적화를 꾀할 수 있고, 간단한 공정으로도 기생 바이폴라 정션 트랜지스터의 동작으로 문제되는 현상들을 예방할 수 있는 효과가 있다.
또한, 쇼트키 다이오드 영역에서의 가드링의 위치와 폭을 조정하여 공정상으로 쇼트키 다이오드의 항복전압 등을 조정할 수 있는 효과가 있다.

Claims (12)

  1. 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역이 구획되는 수평형 디모스 소자의 제조 방법으로서,
    제 1 도전형 반도체 기판상에 제 2 도전형 웰을 형성하는 단계;
    상기 제 2 도전형 웰 내에 드레인 영역을 형성하는 단계;
    상기 제 2 도전형 웰 내의 상기 트랜지스터 영역에 제 1 도전형 바디 영역을 형성하는 단계;
    상기 제 1 도전형 바디 영역에 제 1 도전형 불순물 영역을 형성하고 상기 쇼트키 다이오드 영역의 상기 제 2 도전형 웰 내에 제 1 도전형 가드링을 형성하는 단계;
    상기 제 1 도전형 불순물 영역에 인접하여 소오스 영역을 형성하는 단계;
    상기 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역에 필드 절연막을 형성하는 단계;
    상기 트랜지스터 영역 및 쇼트키 다이오드 영역에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극, 드레인 영역 및 소오스 영역에 금속 콘택을 형성하는 단계; 및
    상기 쇼트키 다이오드 영역에 상기 제 2 도전형 웰과 접하는 쇼트키 콘택을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 쇼트키 다이오드 영역에 형성되는 게이트 절연막 및 게이트 전극은 상기 제 1 도전형 가드링과 접하지 않도록 상기 트랜지스터 영역에 형성되는 게이트 절연막 및 게이트 전극보다 폭이 짧은 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 쇼트키 다이오드 영역에서 형성되는 쇼트키 다이오드의 항복전압은 상기 제 1 도전형 가드링의 폭을 조절하여 조정되는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전형 바디 영역은, 보론(B), 인듐(In), 및 갈륨(Ga) 중 하나를 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전형 바디 영역은, 1E13 내지 4E14 ion/㎠, 40 내지 100 KeV의 조건으로 이온 주입 공정을 수행하여 형성되는 것을 특징으로 하는 수평형 디모스 소자의 제조 방법.
  7. 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역이 구획되는 수평형 디모스 소자로서,
    제 1 도전형 반도체 기판상에 형성된 제 2 도전형 웰;
    상기 제 2 도전형 웰 내에 형성된 드레인 영역;
    상기 제 2 도전형 웰 내의 상기 트랜지스터 영역에 형성된 제 1 도전형 바디 영역;
    상기 제 1 도전형 바디 영역에 형성된 제 1 도전형 불순물 영역과 상기 쇼트키 다이오드 영역의 상기 제 2 도전형 웰 내에 형성된 제 1 도전형 가드링;
    상기 제 1 도전형 불순물 영역에 인접하여 형성된 소오스 영역;
    상기 트랜지스터 영역, 쇼트키 다이오드 영역, 및 필드 영역에 형성된 필드 절연막;
    상기 트랜지스터 영역 및 쇼트키 다이오드 영역에 형성된 게이트 절연막 및 게이트 전극;
    상기 게이트 전극, 드레인 영역 및 소오스 영역에 형성된 금속 콘택; 및
    상기 쇼트키 다이오드 영역에서 상기 제 2 도전형 웰과 접하도록 형성된 쇼트키 콘택;
    을 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 쇼트키 다이오드 영역에 형성되는 게이트 절연막 및 게이트 전극은 상기 제 1 도전형 가드링과 접하지 않도록 상기 트랜지스터 영역에 형성되는 게이트 절연막 및 게이트 전극보다 폭이 짧은 것을 특징으로 하는 수평형 디모스 소자.
  10. 제 7 항에 있어서,
    상기 쇼트키 다이오드 영역에서 형성되는 쇼트키 다이오드의 항복전압은 상기 제 1 도전형 가드링의 폭을 조절하여 조정되는 것을 특징으로 하는 수평형 디모스 소자.
  11. 제 7 항에 있어서,
    상기 제 1 도전형 바디 영역은, 보론(B), 인듐(In), 및 갈륨(Ga) 중 하나를 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모스 소자.
  12. 제 7 항에 있어서,
    상기 제 1 도전형 바디 영역은, 1E13 내지 4E14 ion/㎠, 40 내지 100 KeV의 조건으로 이온 주입 공정을 수행하여 형성되는 것을 특징으로 하는 수평형 디모스 소자.
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