JP2003069019A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】本発明は、縦型構造の半導体装置において、性
能の向上と機械的強度の向上とを両立できるようにする
ことを最も主要な特徴としている。 【解決手段】たとえば、ｎ- 型半導体基板１１の表面部
にｐ型ベース層１２を形成し、そのｐ型ベース層１２の
表面部にｎ+ 型エミッタ層１３を形成する。また、ｎ-
型半導体基板１１の表面上には、エミッタ電極１４とゲ
ート電極１６とを形成する。そして、ｎ- 型半導体基板
１１の下部側には、ｎ+ 型バッファ層２１およびｐ+ 型
コレクタ層１７を形成する。こうして、プレーナゲート
構造のパンチスルー型のＩＧＢＴを実現するとともに、
ｐ+ 型コレクタ層１７に接合基板２２を接合してなる構
成となっている。
能の向上と機械的強度の向上とを両立できるようにする
ことを最も主要な特徴としている。 【解決手段】たとえば、ｎ- 型半導体基板１１の表面部
にｐ型ベース層１２を形成し、そのｐ型ベース層１２の
表面部にｎ+ 型エミッタ層１３を形成する。また、ｎ-
型半導体基板１１の表面上には、エミッタ電極１４とゲ
ート電極１６とを形成する。そして、ｎ- 型半導体基板
１１の下部側には、ｎ+ 型バッファ層２１およびｐ+ 型
コレクタ層１７を形成する。こうして、プレーナゲート
構造のパンチスルー型のＩＧＢＴを実現するとともに、
ｐ+ 型コレクタ層１７に接合基板２２を接合してなる構
成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、半導体基板の上
下方向にキャリアが移動することにより導電する構造の
半導体素子を備える縦型半導体装置およびその製造方法
に関する。
びその製造方法に関するもので、特に、半導体基板の上
下方向にキャリアが移動することにより導電する構造の
半導体素子を備える縦型半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来、縦型半導体装置は、単一の半導体
基板を用いて構成されている。縦型半導体装置の一つで
あるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の場合、たとえば図
３１に示すように、ｎ- 型半導体基板１０１の表面領域
に複数のｐ型ベース層１０２が形成されている。ｐ型ベ
ース層１０２の表面領域には、それぞれ、ｎ+ エミッタ
層１０３が形成されている。
基板を用いて構成されている。縦型半導体装置の一つで
あるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の場合、たとえば図
３１に示すように、ｎ- 型半導体基板１０１の表面領域
に複数のｐ型ベース層１０２が形成されている。ｐ型ベ
ース層１０２の表面領域には、それぞれ、ｎ+ エミッタ
層１０３が形成されている。
【０００３】エミッタ電極１０４は、ｎ- 型半導体基板
１０１の表面上に、ｐ型ベース層１０２およびｎ+ エミ
ッタ層１０３のそれぞれに接続するように形成されてい
る。また、ｎ- 型半導体基板１０１の表面上には、ゲー
ト絶縁膜１０５を介して、ゲート電極１０６が形成され
ている。ゲート電極１０６は、ｎ- 型半導体基板１０１
とｐ型ベース層１０２およびｎ+ エミッタ層１０３上に
それぞれ対応するように形成されている。
１０１の表面上に、ｐ型ベース層１０２およびｎ+ エミ
ッタ層１０３のそれぞれに接続するように形成されてい
る。また、ｎ- 型半導体基板１０１の表面上には、ゲー
ト絶縁膜１０５を介して、ゲート電極１０６が形成され
ている。ゲート電極１０６は、ｎ- 型半導体基板１０１
とｐ型ベース層１０２およびｎ+ エミッタ層１０３上に
それぞれ対応するように形成されている。
【０００４】一方、ｎ- 型半導体基板１０１の下部（裏
面）領域、つまりゲート電極１０６の非形成面側には、
ｐ+ 型コレクタ層１０７が形成されている。さらに、ｐ
+ 型コレクタ層１０７の下部表面には、コレクタ電極１
０８が形成されている。
面）領域、つまりゲート電極１０６の非形成面側には、
ｐ+ 型コレクタ層１０７が形成されている。さらに、ｐ
+ 型コレクタ層１０７の下部表面には、コレクタ電極１
０８が形成されている。
【０００５】従来のＩＧＢＴにおいて、必要な基板厚は
電流遮断時の空乏層厚に主に依存する。すなわち、基板
厚は耐圧に主に依存する。したがって、基板厚が薄くな
ると装置の耐圧は低くなる。また、基板厚が薄くなると
機械的強度が低下する。そのため、耐圧の低い装置にお
いては、ｐ+ 型コレクタ層１０７を厚く形成することに
より、機械的強度を確保するようにしていた。
電流遮断時の空乏層厚に主に依存する。すなわち、基板
厚は耐圧に主に依存する。したがって、基板厚が薄くな
ると装置の耐圧は低くなる。また、基板厚が薄くなると
機械的強度が低下する。そのため、耐圧の低い装置にお
いては、ｐ+ 型コレクタ層１０７を厚く形成することに
より、機械的強度を確保するようにしていた。
【０００６】
【発明が解決しようとする課題】ＩＧＢＴの特性上、ｐ
+ 型コレクタ層１０７は必要ない。なぜならば、ｐ+ 型
コレクタ層１０７が寄生動作を起こしたり、抵抗体とな
ったりするためである。また、ｐ+ 型コレクタ層１０７
はエピタキシャル層であり、非常にコストがかかる。
+ 型コレクタ層１０７は必要ない。なぜならば、ｐ+ 型
コレクタ層１０７が寄生動作を起こしたり、抵抗体とな
ったりするためである。また、ｐ+ 型コレクタ層１０７
はエピタキシャル層であり、非常にコストがかかる。
【０００７】しかしながら、取り扱いを容易にする、た
とえば製造時の反りや製品の破壊を防止するためには、
ある程度以上の厚さを有する基板を用いる必要があっ
た。
とえば製造時の反りや製品の破壊を防止するためには、
ある程度以上の厚さを有する基板を用いる必要があっ
た。
【０００８】上記したように、従来においては、性能の
向上のためには基板の薄層化が必要であるものの、基板
の薄層化にともなって機械的強度が低下するという問題
があった。
向上のためには基板の薄層化が必要であるものの、基板
の薄層化にともなって機械的強度が低下するという問題
があった。
【０００９】そこで、この発明は、安価な構成により、
十分な機械的強度が得られるとともに、特性の良好な半
導体装置およびその製造方法を提供することを目的とし
ている。
十分な機械的強度が得られるとともに、特性の良好な半
導体装置およびその製造方法を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板の
上下方向にキャリアが移動することにより導電する構造
の半導体素子と、この半導体素子の前記半導体基板に接
合された接合基板とを具備したことを特徴とする。
めに、この発明の半導体装置にあっては、半導体基板の
上下方向にキャリアが移動することにより導電する構造
の半導体素子と、この半導体素子の前記半導体基板に接
合された接合基板とを具備したことを特徴とする。
【００１１】また、この発明の半導体装置の製造方法に
あっては、第１導電型の半導体基板の表面部にＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型構造を形成する工程と、前記半導体基板の、前記
ＭＯＳ型構造の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記ＭＯＳ型構造の非
形成面に第２導電型のコレクタ層を形成する工程と、前
記コレクタ層を介して、前記半導体基板に接合基板を接
合する工程とを備えてなることを特徴とする。
あっては、第１導電型の半導体基板の表面部にＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型構造を形成する工程と、前記半導体基板の、前記
ＭＯＳ型構造の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記ＭＯＳ型構造の非
形成面に第２導電型のコレクタ層を形成する工程と、前
記コレクタ層を介して、前記半導体基板に接合基板を接
合する工程とを備えてなることを特徴とする。
【００１２】また、この発明の半導体装置の製造方法に
あっては、第２導電型の半導体基板上に、第１導電型の
バッファ層を形成する工程と、前記バッファ層上に第１
導電型の半導体基板を形成する工程と、前記第１導電型
の半導体基板の表面部にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を形成する工
程と、前記第２導電型の半導体基板を除去する工程と、
前記バッファ層の、前記第１導電型の半導体基板の非形
成面に第２導電型のコレクタ層を形成する工程と、前記
コレクタ層に接合基板を接合する工程とを備えてなるこ
とを特徴とする。
あっては、第２導電型の半導体基板上に、第１導電型の
バッファ層を形成する工程と、前記バッファ層上に第１
導電型の半導体基板を形成する工程と、前記第１導電型
の半導体基板の表面部にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を形成する工
程と、前記第２導電型の半導体基板を除去する工程と、
前記バッファ層の、前記第１導電型の半導体基板の非形
成面に第２導電型のコレクタ層を形成する工程と、前記
コレクタ層に接合基板を接合する工程とを備えてなるこ
とを特徴とする。
【００１３】また、この発明の半導体装置の製造方法に
あっては、第２導電型の半導体基板上に、第１導電型の
バッファ層を形成する工程と、前記バッファ層上に第１
導電型の半導体基板を形成する工程と、前記第１導電型
の半導体基板の表面部にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を形成する工
程と、前記第２導電型の半導体基板の、前記バッファ層
の非形成面側を除去し、除去されずに残った、前記半導
体基板により第２導電型のコレクタ層を形成する工程
と、前記コレクタ層に接合基板を接合する工程とを備え
てなることを特徴とする。
あっては、第２導電型の半導体基板上に、第１導電型の
バッファ層を形成する工程と、前記バッファ層上に第１
導電型の半導体基板を形成する工程と、前記第１導電型
の半導体基板の表面部にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を形成する工
程と、前記第２導電型の半導体基板の、前記バッファ層
の非形成面側を除去し、除去されずに残った、前記半導
体基板により第２導電型のコレクタ層を形成する工程
と、前記コレクタ層に接合基板を接合する工程とを備え
てなることを特徴とする。
【００１４】また、この発明の半導体装置の製造方法に
あっては、第１導電型の半導体基板の表面部にＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型構造を形成する工程と、前記半導体基板の、前記
ＭＯＳ型構造の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記ＭＯＳ型構造の非
形成面に接合基板を接合する工程とを備えてなることを
特徴とする。
あっては、第１導電型の半導体基板の表面部にＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型構造を形成する工程と、前記半導体基板の、前記
ＭＯＳ型構造の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記ＭＯＳ型構造の非
形成面に接合基板を接合する工程とを備えてなることを
特徴とする。
【００１５】また、この発明の半導体装置の製造方法に
あっては、第１導電型の半導体基板に接合基板を接合す
る工程と、前記半導体基板の表面部にＭＯＳ（Ｍｅｔａ
ｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を
形成して、前記半導体基板の上下方向にキャリアが移動
することにより導電する構造の半導体素子を形成する工
程と、前記接合基板の、前記半導体基板との非接合面側
を除去する工程とを備えてなることを特徴とする。
あっては、第１導電型の半導体基板に接合基板を接合す
る工程と、前記半導体基板の表面部にＭＯＳ（Ｍｅｔａ
ｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を
形成して、前記半導体基板の上下方向にキャリアが移動
することにより導電する構造の半導体素子を形成する工
程と、前記接合基板の、前記半導体基板との非接合面側
を除去する工程とを備えてなることを特徴とする。
【００１６】また、この発明の半導体装置の製造方法に
あっては、第１導電型の半導体基板の表面部に第２導電
型の半導体層を形成する工程と、前記半導体基板の、前
記半導体層の非形成面側を除去する工程と、除去されず
に残った、前記半導体基板の、前記半導体層の非形成面
に接合基板を接合する工程とを備えてなることを特徴と
する。
あっては、第１導電型の半導体基板の表面部に第２導電
型の半導体層を形成する工程と、前記半導体基板の、前
記半導体層の非形成面側を除去する工程と、除去されず
に残った、前記半導体基板の、前記半導体層の非形成面
に接合基板を接合する工程とを備えてなることを特徴と
する。
【００１７】さらに、この発明の半導体装置の製造方法
にあっては、第１導電型の半導体基板の表面部に第２導
電型の半導体層を形成する工程と、前記半導体基板の、
前記半導体層の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記半導体層の非形成
面に第１導電型のバッファ層を形成する工程と、前記バ
ッファ層に接合基板を接合する工程とを備えてなること
を特徴とする。
にあっては、第１導電型の半導体基板の表面部に第２導
電型の半導体層を形成する工程と、前記半導体基板の、
前記半導体層の非形成面側を除去する工程と、除去され
ずに残った、前記半導体基板の、前記半導体層の非形成
面に第１導電型のバッファ層を形成する工程と、前記バ
ッファ層に接合基板を接合する工程とを備えてなること
を特徴とする。
【００１８】この発明の半導体装置およびその製造方法
によれば、性能を向上させるための基板の薄層化にとも
なう機械的強度の低下を、エピタキシャル層に代わる低
コストの層を基板の裏面に形成することにより改善でき
るようになる。これにより、性能の向上と機械的強度の
向上とを容易に両立させることが可能となるものであ
る。
によれば、性能を向上させるための基板の薄層化にとも
なう機械的強度の低下を、エピタキシャル層に代わる低
コストの層を基板の裏面に形成することにより改善でき
るようになる。これにより、性能の向上と機械的強度の
向上とを容易に両立させることが可能となるものであ
る。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではプレーナゲート構造のＩＧＢＴ
に適用した場合を例に説明する。また、このＩＧＢＴ
は、基板の一部にバッファ層が設けられたパンチスルー
型となっている。
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではプレーナゲート構造のＩＧＢＴ
に適用した場合を例に説明する。また、このＩＧＢＴ
は、基板の一部にバッファ層が設けられたパンチスルー
型となっている。
【００２１】図１において、第１導電型であるｎ- 型半
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、複数の第２導電型であるｐ型ベース層１２が形成
されている。ｐ型ベース層１２の表面領域には、それぞ
れ、ｎ+ 型エミッタ層１３が形成されている。
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、複数の第２導電型であるｐ型ベース層１２が形成
されている。ｐ型ベース層１２の表面領域には、それぞ
れ、ｎ+ 型エミッタ層１３が形成されている。
【００２２】エミッタ電極１４は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
【００２３】また、ｎ- 型半導体基板１１の表面上に
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型エミッタ層１３とにそ
れぞれ対応するようにして形成されている。
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型エミッタ層１３とにそ
れぞれ対応するようにして形成されている。
【００２４】こうして、ｎ- 型半導体基板１１の表面部
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２が形成さ
れる。
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２が形成さ
れる。
【００２５】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３２の非形成面側には、ｎ
+ 型バッファ層２１およびｐ+ 型コレクタ層（キャリア
注入層）１７が形成されている。
面）領域、つまりＭＯＳ構造３２の非形成面側には、ｎ
+ 型バッファ層２１およびｐ+ 型コレクタ層（キャリア
注入層）１７が形成されている。
【００２６】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のパンチスルー型のＩＧＢＴ（半導体
素子）が実現される。
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のパンチスルー型のＩＧＢＴ（半導体
素子）が実現される。
【００２７】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【００２８】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【００２９】これにより、この縦型半導体装置１０Ａ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【００３０】このような構成の縦型半導体装置１０Ａに
おいて、たとえば、ＩＧＢＴの耐圧を６００Ｖとした場
合、ｎ- 型半導体基板１１の濃度としては、１．５×１
０14ｃｍ-3程度が望ましい。
おいて、たとえば、ＩＧＢＴの耐圧を６００Ｖとした場
合、ｎ- 型半導体基板１１の濃度としては、１．５×１
０14ｃｍ-3程度が望ましい。
【００３１】また、ｎ+ 型バッファ層２１の最大濃度と
しては、１．０×１０18ｃｍ-2程度が望ましい。
しては、１．０×１０18ｃｍ-2程度が望ましい。
【００３２】ｎ- 型半導体基板１１の厚さＤ１から、ｐ
型ベース層１２の厚さＤ２、ｎ+ 型バッファ層２１の厚
さＤ３およびｐ+ 型コレクタ層１７の厚さＤ４を差し引
いた厚さＤ５は、５５μｍ程度が望ましい。５５μｍ厚
よりも薄く、たとえば３５μｍ厚にすると耐圧不足とな
る。５５μｍ厚よりも厚く、たとえば７０μｍ厚にする
とエミッタ・コレクタ間の飽和電圧、いわゆるオン電圧
が上昇し、ターンオフ時の損失が増加する。すなわち、
パンチスルー型のＩＧＢＴにおいては、必要な耐圧に応
じて、厚さＤ５の最適値が存在する。
型ベース層１２の厚さＤ２、ｎ+ 型バッファ層２１の厚
さＤ３およびｐ+ 型コレクタ層１７の厚さＤ４を差し引
いた厚さＤ５は、５５μｍ程度が望ましい。５５μｍ厚
よりも薄く、たとえば３５μｍ厚にすると耐圧不足とな
る。５５μｍ厚よりも厚く、たとえば７０μｍ厚にする
とエミッタ・コレクタ間の飽和電圧、いわゆるオン電圧
が上昇し、ターンオフ時の損失が増加する。すなわち、
パンチスルー型のＩＧＢＴにおいては、必要な耐圧に応
じて、厚さＤ５の最適値が存在する。
【００３３】ｐ型ベース層１２の厚さＤ２は、耐圧を保
持できる範囲で薄い方がよく、たとえば３μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
持できる範囲で薄い方がよく、たとえば３μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
【００３４】ｎ+ 型バッファ層２１の厚さＤ３は、耐圧
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとすると、オン状態における損失が増
加する。
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとすると、オン状態における損失が増
加する。
【００３５】ｐ+ 型コレクタ層１７の厚さＤ４は、オン
状態において、キャリアを十分に注入できる範囲で薄い
方がよく、たとえば１μｍ厚程度（深さが１０μｍ以
下）である。ｐ+ 型コレクタ層１７の厚さＤ４を大き
く、たとえば１０μｍとすると、ターンオフ時の損失が
増加する。
状態において、キャリアを十分に注入できる範囲で薄い
方がよく、たとえば１μｍ厚程度（深さが１０μｍ以
下）である。ｐ+ 型コレクタ層１７の厚さＤ４を大き
く、たとえば１０μｍとすると、ターンオフ時の損失が
増加する。
【００３６】以上のことから、耐圧が６００Ｖのプレー
ナゲート構造のパンチスルー型のＩＧＢＴを作成する場
合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば６０
μｍ（１５０μｍ以下）とすると、接合基板２２の有無
によらず、損失の小さいＩＧＢＴを実現できる。
ナゲート構造のパンチスルー型のＩＧＢＴを作成する場
合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば６０
μｍ（１５０μｍ以下）とすると、接合基板２２の有無
によらず、損失の小さいＩＧＢＴを実現できる。
【００３７】ｎ- 型半導体基板１１の材質を単結晶シリ
コンとし、耐圧６００ＶのＩＧＢＴを作成する場合、上
記したように、ｎ- 型半導体基板１１の厚さＤ１を６０
μｍとすると、損失の小さいＩＧＢＴを実現できる。し
かし、ｎ- 型半導体基板１１の厚さＤ１が１００μｍ以
下では、機械的強度が不足する。そのため、製造中ある
いは完成後に外部からの衝撃により容易に破壊されるこ
とがある。
コンとし、耐圧６００ＶのＩＧＢＴを作成する場合、上
記したように、ｎ- 型半導体基板１１の厚さＤ１を６０
μｍとすると、損失の小さいＩＧＢＴを実現できる。し
かし、ｎ- 型半導体基板１１の厚さＤ１が１００μｍ以
下では、機械的強度が不足する。そのため、製造中ある
いは完成後に外部からの衝撃により容易に破壊されるこ
とがある。
【００３８】そこで、ＩＧＢＴに接合基板２２を接合す
るとともに、その接合基板２２の厚さＤ６を、たとえば
３４０μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さな高性能のＩＧ
ＢＴとすることができる。
るとともに、その接合基板２２の厚さＤ６を、たとえば
３４０μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さな高性能のＩＧ
ＢＴとすることができる。
【００３９】図２は、図１に示した構成の縦型半導体装
置１０Ａの製造方法を示すものである。
置１０Ａの製造方法を示すものである。
【００４０】上記した構成の縦型半導体装置１０Ａを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２を形成する。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２を形成する。
【００４１】すなわち、ｎ- 型ウェーハ３１の表面領域
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り３μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、エミッタ電極１４
を形成する。そして、ゲート電極１６およびエミッタ電
極１４をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型エミッタ層１３を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２が形成される。
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り３μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、エミッタ電極１４
を形成する。そして、ゲート電極１６およびエミッタ電
極１４をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型エミッタ層１３を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２が形成される。
【００４２】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２の非
形成面の一部を研磨法などにより除去して、ｎ- 型半導
体基板１１を形成する。この場合、ゲート電極１６およ
びエミッタ電極１４を除く、ｎ- 型半導体基板１１の厚
さＤ１が６０μｍ程度となるようにする。
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２の非
形成面の一部を研磨法などにより除去して、ｎ- 型半導
体基板１１を形成する。この場合、ゲート電極１６およ
びエミッタ電極１４を除く、ｎ- 型半導体基板１１の厚
さＤ１が６０μｍ程度となるようにする。
【００４３】次いで、たとえば同図（ｃ）に示すよう
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２の
非形成面側に、エピタキシャル成長法ではなく、イオン
注入法により、ｎ+ 型バッファ層２１およびｐ+ 型コレ
クタ層１７をそれぞれ１μｍ程度の厚さで形成する。
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２の
非形成面側に、エピタキシャル成長法ではなく、イオン
注入法により、ｎ+ 型バッファ層２１およびｐ+ 型コレ
クタ層１７をそれぞれ１μｍ程度の厚さで形成する。
【００４４】このようにして、ＩＧＢＴを形成した後、
たとえば同図（ｄ）に示すように、ｎ- 型半導体基板１
１の、上記ＭＯＳ型構造３２の非形成面に、３４０μｍ
厚の接合基板２２を接触させる。そして、たとえば加熱
により、ＩＧＢＴと接合基板２２とを接合させる。
たとえば同図（ｄ）に示すように、ｎ- 型半導体基板１
１の、上記ＭＯＳ型構造３２の非形成面に、３４０μｍ
厚の接合基板２２を接触させる。そして、たとえば加熱
により、ＩＧＢＴと接合基板２２とを接合させる。
【００４５】また、接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
【００４６】そして、最後にＩＧＢＴごとに分離／分割
することにより、上記の図１に示した構成の縦型半導体
装置１０Ａが完成する。
することにより、上記の図１に示した構成の縦型半導体
装置１０Ａが完成する。
【００４７】本実施形態においては、縦型半導体装置１
０Ａの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
０Ａの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
【００４８】図３は、図１に示した構成の縦型半導体装
置１０Ａの他の製造方法を示すものである。
置１０Ａの他の製造方法を示すものである。
【００４９】上記した構成の縦型半導体装置１０Ａを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｐ+ 型ウェーハ（第２導電型の
半導体基板（ｐ+ −Ｓｕｂ．））４１を用意する。そし
て、そのウェーハ４１の表面上に、順に、ｎ+ 型エピタ
キシャル層（第１導電型のバッファ層）４２およびｎ-
型エピタキシャル層（第１導電型の半導体基板）４３を
形成する。この場合、ｎ+ 型エピタキシャル層４２の厚
さ（Ｄ３）が１μｍ程度、ｎ- 型エピタキシャル層４３
の厚さ（Ｄ２＋Ｄ５）が５８μｍ程度となるようにす
る。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｐ+ 型ウェーハ（第２導電型の
半導体基板（ｐ+ −Ｓｕｂ．））４１を用意する。そし
て、そのウェーハ４１の表面上に、順に、ｎ+ 型エピタ
キシャル層（第１導電型のバッファ層）４２およびｎ-
型エピタキシャル層（第１導電型の半導体基板）４３を
形成する。この場合、ｎ+ 型エピタキシャル層４２の厚
さ（Ｄ３）が１μｍ程度、ｎ- 型エピタキシャル層４３
の厚さ（Ｄ２＋Ｄ５）が５８μｍ程度となるようにす
る。
【００５０】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型エピタキシャル層４３の表面部に、上記した
プレーナゲート構造のＭＯＳ構造３２を形成する。
に、ｎ- 型エピタキシャル層４３の表面部に、上記した
プレーナゲート構造のＭＯＳ構造３２を形成する。
【００５１】次いで、たとえば同図（ｃ）に示すよう
に、ｐ+ 型ウェーハ４１を研磨法などにより１μｍ程度
の厚さを残して除去し、ｐ+ 型コレクタ層１７を形成す
る。これにより、ｎ- 型エピタキシャル層４３をｎ- 型
半導体基板、および、ｎ+ 型エピタキシャル層４２をｎ
+ 型バッファ層とする、厚さ（Ｄ１）が６０μｍ程度の
ＩＧＢＴが形成される。
に、ｐ+ 型ウェーハ４１を研磨法などにより１μｍ程度
の厚さを残して除去し、ｐ+ 型コレクタ層１７を形成す
る。これにより、ｎ- 型エピタキシャル層４３をｎ- 型
半導体基板、および、ｎ+ 型エピタキシャル層４２をｎ
+ 型バッファ層とする、厚さ（Ｄ１）が６０μｍ程度の
ＩＧＢＴが形成される。
【００５２】このようにして、ＩＧＢＴを形成した後、
たとえば同図（ｄ）に示すように、ｐ+ 型コレクタ層１
７に、３４０μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ＩＧＢＴと接合基板２２とを
接合させる。
たとえば同図（ｄ）に示すように、ｐ+ 型コレクタ層１
７に、３４０μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ＩＧＢＴと接合基板２２とを
接合させる。
【００５３】また、接合基板２２の、上記ｐ+ 型コレク
タ層１７との非接合面に、基板電極２３を必要に応じて
形成する。
タ層１７との非接合面に、基板電極２３を必要に応じて
形成する。
【００５４】そして、最後にＩＧＢＴごとに分離／分割
することにより、上記した構成の縦型半導体装置１０Ａ
が完成する。
することにより、上記した構成の縦型半導体装置１０Ａ
が完成する。
【００５５】このようなプロセスによっても、図１に示
した縦型半導体装置１０Ａと同じ構成の縦型半導体装置
が得られる。
した縦型半導体装置１０Ａと同じ構成の縦型半導体装置
が得られる。
【００５６】図４は、図１に示した構成の縦型半導体装
置１０Ａのさらに別の製造方法を示すものである。
置１０Ａのさらに別の製造方法を示すものである。
【００５７】上記した構成の縦型半導体装置１０Ａを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｐ+ 型ウェーハ（第２導電型の
半導体基板（ｐ+ −Ｓｕｂ．））４１を用意する。そし
て、そのウェーハ４１の表面上に、順に、ｎ+ 型エピタ
キシャル層（第１導電型のバッファ層）４２およびｎ-
型エピタキシャル層（第１導電型の半導体基板）４３を
形成する。この場合、ｎ+ 型エピタキシャル層４２の厚
さ（Ｄ３＋Ｄ４）が２μｍ程度、ｎ- 型エピタキシャル
層４３の厚さ（Ｄ２＋Ｄ５）が５８μｍ程度となるよう
にする。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｐ+ 型ウェーハ（第２導電型の
半導体基板（ｐ+ −Ｓｕｂ．））４１を用意する。そし
て、そのウェーハ４１の表面上に、順に、ｎ+ 型エピタ
キシャル層（第１導電型のバッファ層）４２およびｎ-
型エピタキシャル層（第１導電型の半導体基板）４３を
形成する。この場合、ｎ+ 型エピタキシャル層４２の厚
さ（Ｄ３＋Ｄ４）が２μｍ程度、ｎ- 型エピタキシャル
層４３の厚さ（Ｄ２＋Ｄ５）が５８μｍ程度となるよう
にする。
【００５８】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型エピタキシャル層４３の表面部に、上記した
プレーナゲート構造のＭＯＳ構造３２を形成する。
に、ｎ- 型エピタキシャル層４３の表面部に、上記した
プレーナゲート構造のＭＯＳ構造３２を形成する。
【００５９】次いで、たとえば同図（ｃ）に示すよう
に、ｐ+ 型ウェーハ４１を研磨法などによりすべて除去
する。
に、ｐ+ 型ウェーハ４１を研磨法などによりすべて除去
する。
【００６０】次いで、たとえば同図（ｄ）に示すよう
に、ｎ+ 型エピタキシャル層４２の、ｎ- 型エピタキシ
ャル層４３の非形成面側に、イオン注入法により、ｐ+
型コレクタ層１７を１μｍ程度の厚さで形成する。これ
により、ｎ- 型エピタキシャル層４３をｎ- 型半導体基
板、および、ｎ+ 型エピタキシャル層４２をｎ+ 型バッ
ファ層とする、厚さ（Ｄ１）が６０μｍ程度のＩＧＢＴ
が形成される。
に、ｎ+ 型エピタキシャル層４２の、ｎ- 型エピタキシ
ャル層４３の非形成面側に、イオン注入法により、ｐ+
型コレクタ層１７を１μｍ程度の厚さで形成する。これ
により、ｎ- 型エピタキシャル層４３をｎ- 型半導体基
板、および、ｎ+ 型エピタキシャル層４２をｎ+ 型バッ
ファ層とする、厚さ（Ｄ１）が６０μｍ程度のＩＧＢＴ
が形成される。
【００６１】このようにして、ＩＧＢＴを形成した後、
たとえば同図（ｅ）に示すように、ｐ+ 型コレクタ層１
７に、３４０μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ＩＧＢＴと接合基板２２とを
接合させる。
たとえば同図（ｅ）に示すように、ｐ+ 型コレクタ層１
７に、３４０μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ＩＧＢＴと接合基板２２とを
接合させる。
【００６２】また、接合基板２２の、上記ｐ+ 型コレク
タ層１７との非接合面に、基板電極２３を必要に応じて
形成する。
タ層１７との非接合面に、基板電極２３を必要に応じて
形成する。
【００６３】そして、最後にＩＧＢＴごとに分離／分割
することにより、上記した構成の縦型半導体装置１０Ａ
が完成する。
することにより、上記した構成の縦型半導体装置１０Ａ
が完成する。
【００６４】このようなプロセスによっても、図１に示
した縦型半導体装置１０Ａと同じ構成の縦型半導体装置
が得られる。
した縦型半導体装置１０Ａと同じ構成の縦型半導体装置
が得られる。
【００６５】この方法は、ｐ+ 型ウェーハ４１の一部を
除去することによって、１μｍ程度の厚さのｐ+ 型コレ
クタ層１７を形成するようにした上記の方法（図３参
照）に比して、ｐ+ 型コレクタ層１７の厚さを高精度に
制御することが困難な場合に、特に有用である。
除去することによって、１μｍ程度の厚さのｐ+ 型コレ
クタ層１７を形成するようにした上記の方法（図３参
照）に比して、ｐ+ 型コレクタ層１７の厚さを高精度に
制御することが困難な場合に、特に有用である。
【００６６】図５は、本発明の第１の実施形態にかかる
縦型半導体装置１０Ａにおいて、接合基板に半導体層を
用いるようにした場合の例（縦型半導体装置１０Ａ’）
を示すものである。
縦型半導体装置１０Ａにおいて、接合基板に半導体層を
用いるようにした場合の例（縦型半導体装置１０Ａ’）
を示すものである。
【００６７】図５において、プレーナゲート構造のＭＯ
Ｓ構造３２が形成されたｎ- 型半導体基板１１の下部表
面（裏面側）には、コレクタ電極（第１の電極）２５が
接続されている。そして、接合基板２２’は、このコレ
クタ電極２５に接合されている。
Ｓ構造３２が形成されたｎ- 型半導体基板１１の下部表
面（裏面側）には、コレクタ電極（第１の電極）２５が
接続されている。そして、接合基板２２’は、このコレ
クタ電極２５に接合されている。
【００６８】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
【００６９】このような構成の縦型半導体装置１０Ａ’
においても、図１に示した縦型半導体装置１０Ａとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
においても、図１に示した縦型半導体装置１０Ａとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
【００７０】図６は、図５に示した構成の縦型半導体装
置１０Ａ’の製造方法を示すものである。
置１０Ａ’の製造方法を示すものである。
【００７１】上記した構成の縦型半導体装置１０Ａ’を
作成する場合、たとえば図２（ａ）〜（ｃ）に示したプ
ロセスによりＩＧＢＴを製造した後（図６（ａ）参
照）、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２
の非形成面に、コレクタ電極２５を形成する。
作成する場合、たとえば図２（ａ）〜（ｃ）に示したプ
ロセスによりＩＧＢＴを製造した後（図６（ａ）参
照）、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２
の非形成面に、コレクタ電極２５を形成する。
【００７２】次いで、このコレクタ電極２５の、上記ｎ
- 型半導体基板１１との非接合面に対し、３４０μｍ厚
の接合基板２２’を接触させる。そして、たとえば加熱
により、コレクタ電極２５を溶融または拡散させること
によって、ＩＧＢＴと接合基板２２’とをコレクタ電極
２５を介して接合させる（図６（ｂ）参照）。
- 型半導体基板１１との非接合面に対し、３４０μｍ厚
の接合基板２２’を接触させる。そして、たとえば加熱
により、コレクタ電極２５を溶融または拡散させること
によって、ＩＧＢＴと接合基板２２’とをコレクタ電極
２５を介して接合させる（図６（ｂ）参照）。
【００７３】また、接合基板２２’の、上記コレクタ電
極２５との非接合面に、基板電極２３を必要に応じて形
成する。
極２５との非接合面に、基板電極２３を必要に応じて形
成する。
【００７４】そして、最後にＩＧＢＴごとに分離／分割
することにより、上記の図５に示した構成の縦型半導体
装置１０Ａ’が完成する。
することにより、上記の図５に示した構成の縦型半導体
装置１０Ａ’が完成する。
【００７５】なお、図２（ａ）〜（ｃ）に示したプロセ
スにより製造されるＩＧＢＴに限らず、たとえば図３
（ａ）〜（ｃ）または図４（ａ）〜（ｄ）にそれぞれに
示したプロセスにより製造されるＩＧＢＴを用いること
もできる。
スにより製造されるＩＧＢＴに限らず、たとえば図３
（ａ）〜（ｃ）または図４（ａ）〜（ｄ）にそれぞれに
示したプロセスにより製造されるＩＧＢＴを用いること
もできる。
【００７６】また、プレーナゲート構造のパンチスルー
型のＩＧＢＴに限らず、たとえば、トレンチゲート構造
のパンチスルー型のＩＧＢＴにも本発明は適用できる。
型のＩＧＢＴに限らず、たとえば、トレンチゲート構造
のパンチスルー型のＩＧＢＴにも本発明は適用できる。
【００７７】（第２の実施形態）図７は、本発明の第２
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではトレンチゲート構造のパンチス
ルー型のＩＧＢＴに適用した場合を例に説明する。
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではトレンチゲート構造のパンチス
ルー型のＩＧＢＴに適用した場合を例に説明する。
【００７８】図７において、第１導電型であるｎ- 型半
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、第２導電型であるｐ型ベース層１２が形成されて
いる。ｐ型ベース層１２の表面領域には、複数のｎ+ 型
エミッタ層１３が形成されている。
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、第２導電型であるｐ型ベース層１２が形成されて
いる。ｐ型ベース層１２の表面領域には、複数のｎ+ 型
エミッタ層１３が形成されている。
【００７９】エミッタ電極１４は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
【００８０】また、ｐ型ベース層１２の表面領域には、
ｐ型ベース層１２およびｎ+ 型エミッタ層１３をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
ｐ型ベース層１２およびｎ+ 型エミッタ層１３をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
【００８１】こうして、ｎ- 型半導体基板１１の表面部
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３が形成さ
れる。
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３が形成さ
れる。
【００８２】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３３の非形成面側には、ｎ
+ 型バッファ層２１およびｐ+ 型コレクタ層（キャリア
注入層）１７が形成されている。
面）領域、つまりＭＯＳ構造３３の非形成面側には、ｎ
+ 型バッファ層２１およびｐ+ 型コレクタ層（キャリア
注入層）１７が形成されている。
【００８３】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のパンチスルー型のＩＧＢＴ（半導体
素子）が実現される。このトレンチゲート構造のパンチ
スルー型のＩＧＢＴは、上記第１の実施形態に示したプ
レーナゲート構造のパンチスルー型ＩＧＢＴよりも低損
失である。
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のパンチスルー型のＩＧＢＴ（半導体
素子）が実現される。このトレンチゲート構造のパンチ
スルー型のＩＧＢＴは、上記第１の実施形態に示したプ
レーナゲート構造のパンチスルー型ＩＧＢＴよりも低損
失である。
【００８４】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【００８５】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【００８６】これにより、この縦型半導体装置１０Ｂ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【００８７】このような構成の縦型半導体装置１０Ｂに
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３４０μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さな高性能のＩＧＢＴとすることが
できる。
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３４０μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さな高性能のＩＧＢＴとすることが
できる。
【００８８】なお、この縦型半導体装置１０Ｂは、たと
えば図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）および図
４（ａ）〜（ｅ）にそれぞれ示したプロセスとほぼ同様
のプロセスにより形成できる。
えば図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）および図
４（ａ）〜（ｅ）にそれぞれ示したプロセスとほぼ同様
のプロセスにより形成できる。
【００８９】すなわち、ｎ- 型ウェーハ３１の表面領域
に、まず、ｐ型ベース層１２を不純物の拡散により３μ
ｍ程度の厚さで形成する。この後、ｎ- 型ウェーハ３１
の表面上に、エミッタ電極１４を形成する。そして、エ
ミッタ電極１４をマスクに、ｐ型ベース層１２の表面領
域に、それぞれ、ｎ+ 型エミッタ層１３を不純物の拡散
により形成する。この後、ｐ型ベース層１２の表面領域
にトレンチ５１を形成し、そのトレンチ５１内に、ゲー
ト絶縁膜１５およびゲート電極１６を埋め込む。こうし
て、ｎ- 型ウェーハ３１の表面部に、トレンチゲート構
造のＭＯＳ構造３３が形成される。
に、まず、ｐ型ベース層１２を不純物の拡散により３μ
ｍ程度の厚さで形成する。この後、ｎ- 型ウェーハ３１
の表面上に、エミッタ電極１４を形成する。そして、エ
ミッタ電極１４をマスクに、ｐ型ベース層１２の表面領
域に、それぞれ、ｎ+ 型エミッタ層１３を不純物の拡散
により形成する。この後、ｐ型ベース層１２の表面領域
にトレンチ５１を形成し、そのトレンチ５１内に、ゲー
ト絶縁膜１５およびゲート電極１６を埋め込む。こうし
て、ｎ- 型ウェーハ３１の表面部に、トレンチゲート構
造のＭＯＳ構造３３が形成される。
【００９０】これ以降は、図２（ｂ）〜、図３（ｃ）〜
および図４（ｃ）〜にそれぞれ示したプロセスが同様に
行われる。こうすることによって、この縦型半導体装置
１０Ｂは容易に実現できる。
および図４（ｃ）〜にそれぞれ示したプロセスが同様に
行われる。こうすることによって、この縦型半導体装置
１０Ｂは容易に実現できる。
【００９１】図８は、本発明の第２の実施形態にかかる
縦型半導体装置１０Ｂにおいて、接合基板に半導体層を
用いるようにした場合の例（縦型半導体装置１０Ｂ’）
を示すものである。
縦型半導体装置１０Ｂにおいて、接合基板に半導体層を
用いるようにした場合の例（縦型半導体装置１０Ｂ’）
を示すものである。
【００９２】図８において、トレンチゲート構造のＭＯ
Ｓ構造３３が形成されたｎ- 型半導体基板１１の下部表
面（裏面側）には、コレクタ電極（第１の電極）２５が
接続されている。そして、接合基板２２’は、このコレ
クタ電極２５に接合されている。
Ｓ構造３３が形成されたｎ- 型半導体基板１１の下部表
面（裏面側）には、コレクタ電極（第１の電極）２５が
接続されている。そして、接合基板２２’は、このコレ
クタ電極２５に接合されている。
【００９３】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
【００９４】このような構成の縦型半導体装置１０Ｂ’
においても、図７に示した縦型半導体装置１０Ｂとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
においても、図７に示した縦型半導体装置１０Ｂとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
【００９５】なお、この縦型半導体装置１０Ｂ’は、た
とえば図６（ａ），（ｂ）に示したプロセスとほぼ同様
のプロセスにより容易に形成できる。
とえば図６（ａ），（ｂ）に示したプロセスとほぼ同様
のプロセスにより容易に形成できる。
【００９６】また、プレーナゲート構造およびトレンチ
ゲート構造のパンチスルー型のＩＧＢＴに限らず、たと
えば、ノンパンチスルー型のＩＧＢＴにも本発明は適用
できる。
ゲート構造のパンチスルー型のＩＧＢＴに限らず、たと
えば、ノンパンチスルー型のＩＧＢＴにも本発明は適用
できる。
【００９７】（第３の実施形態）図９は、本発明の第３
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではプレーナゲート構造のＩＧＢＴ
に適用した場合を例に説明する。また、このＩＧＢＴ
は、基板の一部にバッファ層が設けられていないノンパ
ンチスルー型となっている。
の実施形態にかかる縦型半導体装置の構成例を示すもの
である。なお、ここではプレーナゲート構造のＩＧＢＴ
に適用した場合を例に説明する。また、このＩＧＢＴ
は、基板の一部にバッファ層が設けられていないノンパ
ンチスルー型となっている。
【００９８】図９において、第１導電型であるｎ- 型半
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、複数の第２導電型であるｐ型ベース層１２が形成
されている。ｐ型ベース層１２の表面領域には、それぞ
れ、ｎ+ 型エミッタ層１３が形成されている。
導体基板（たとえば、単結晶シリコン）１１の表面領域
には、複数の第２導電型であるｐ型ベース層１２が形成
されている。ｐ型ベース層１２の表面領域には、それぞ
れ、ｎ+ 型エミッタ層１３が形成されている。
【００９９】エミッタ電極１４は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
【０１００】また、ｎ- 型半導体基板１１の表面上に
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型エミッタ層１３とにそ
れぞれ対応するようにして形成されている。
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型エミッタ層１３とにそ
れぞれ対応するようにして形成されている。
【０１０１】こうして、ｎ- 型半導体基板１１の表面部
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２が形成さ
れる。
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２が形成さ
れる。
【０１０２】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３２の非形成面側には、ｐ
+ 型コレクタ層（キャリア注入層）１７が形成されてい
る。
面）領域、つまりＭＯＳ構造３２の非形成面側には、ｐ
+ 型コレクタ層（キャリア注入層）１７が形成されてい
る。
【０１０３】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のノンパンチスルー型のＩＧＢＴ（半
導体素子）が実現される。
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のノンパンチスルー型のＩＧＢＴ（半
導体素子）が実現される。
【０１０４】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０１０５】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０１０６】これにより、この縦型半導体装置１０Ｃ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０１０７】このような構成の縦型半導体装置１０Ｃに
おいて、たとえば、ＩＧＢＴの耐圧を６００Ｖとした場
合、ｎ- 型半導体基板１１の濃度としては、１．５×１
０14ｃｍ-3程度が望ましい。
おいて、たとえば、ＩＧＢＴの耐圧を６００Ｖとした場
合、ｎ- 型半導体基板１１の濃度としては、１．５×１
０14ｃｍ-3程度が望ましい。
【０１０８】ｎ- 型半導体基板１１の厚さＤ１から、ｐ
型ベース層１２の厚さＤ２およびｐ+ 型コレクタ層１７
の厚さＤ４を差し引いた厚さＤ５は、９５μｍ程度が望
ましい。９５μｍ厚よりも薄く、たとえば７５μｍ厚に
すると耐圧不足となる。９５μｍ厚よりも厚く、たとえ
ば１２０μｍ厚にするとエミッタ・コレクタ間の飽和電
圧、いわゆるオン電圧が上昇し、ターンオフ時の損失が
増加する。すなわち、ノンパンチスルー型のＩＧＢＴに
おいては、必要な耐圧に応じて、厚さＤ５の最適値が存
在する。
型ベース層１２の厚さＤ２およびｐ+ 型コレクタ層１７
の厚さＤ４を差し引いた厚さＤ５は、９５μｍ程度が望
ましい。９５μｍ厚よりも薄く、たとえば７５μｍ厚に
すると耐圧不足となる。９５μｍ厚よりも厚く、たとえ
ば１２０μｍ厚にするとエミッタ・コレクタ間の飽和電
圧、いわゆるオン電圧が上昇し、ターンオフ時の損失が
増加する。すなわち、ノンパンチスルー型のＩＧＢＴに
おいては、必要な耐圧に応じて、厚さＤ５の最適値が存
在する。
【０１０９】ｐ型ベース層１２の厚さＤ２は、耐圧を保
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
【０１１０】ｐ+ 型コレクタ層１７の厚さＤ４は、オン
状態において、キャリアを十分に注入できる範囲で薄い
方がよく、たとえば１μｍ厚程度（深さが１０μｍ以
下）である。ｐ+ 型コレクタ層１７の厚さＤ４を大き
く、たとえば１０μｍとすると、ターンオフ時の損失が
増加する。
状態において、キャリアを十分に注入できる範囲で薄い
方がよく、たとえば１μｍ厚程度（深さが１０μｍ以
下）である。ｐ+ 型コレクタ層１７の厚さＤ４を大き
く、たとえば１０μｍとすると、ターンオフ時の損失が
増加する。
【０１１１】以上のことから、耐圧が６００Ｖのプレー
ナゲート構造のノンパンチスルー型のＩＧＢＴを作成す
る場合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
１００μｍ（１５０μｍ以下）とすると、接合基板２２
の有無によらず、損失の小さいＩＧＢＴを実現できる。
ナゲート構造のノンパンチスルー型のＩＧＢＴを作成す
る場合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
１００μｍ（１５０μｍ以下）とすると、接合基板２２
の有無によらず、損失の小さいＩＧＢＴを実現できる。
【０１１２】ｎ- 型半導体基板１１の材質を単結晶シリ
コンとし、耐圧６００ＶのＩＧＢＴを作成する場合、上
記したように、ｎ- 型半導体基板１１の厚さＤ１を１０
０μｍとすると、損失の小さいＩＧＢＴを実現できる。
しかし、ｎ- 型半導体基板１１の厚さＤ１が１００μｍ
以下では、機械的強度が不足する。そのため、製造中あ
るいは完成後に外部からの衝撃により容易に破壊される
ことがある。
コンとし、耐圧６００ＶのＩＧＢＴを作成する場合、上
記したように、ｎ- 型半導体基板１１の厚さＤ１を１０
０μｍとすると、損失の小さいＩＧＢＴを実現できる。
しかし、ｎ- 型半導体基板１１の厚さＤ１が１００μｍ
以下では、機械的強度が不足する。そのため、製造中あ
るいは完成後に外部からの衝撃により容易に破壊される
ことがある。
【０１１３】そこで、ＩＧＢＴに接合基板２２を接合す
るとともに、その接合基板２２の厚さＤ６を、たとえば
３００μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さな高性能のＩＧ
ＢＴとすることができる。
るとともに、その接合基板２２の厚さＤ６を、たとえば
３００μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さな高性能のＩＧ
ＢＴとすることができる。
【０１１４】図１０は、図９に示した構成の縦型半導体
装置１０Ｃの製造方法を示すものである。
装置１０Ｃの製造方法を示すものである。
【０１１５】上記した構成の縦型半導体装置１０Ｃを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２を形成する。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２を形成する。
【０１１６】すなわち、ｎ- 型ウェーハ３１の表面領域
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、エミッタ電極１４
を形成する。そして、ゲート電極１６およびエミッタ電
極１４をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型エミッタ層１３を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２が形成される。
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、エミッタ電極１４
を形成する。そして、ゲート電極１６およびエミッタ電
極１４をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型エミッタ層１３を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２が形成される。
【０１１７】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２の非
形成面の一部を研磨法などにより除去して、ｎ- 型半導
体基板１１を形成する。この場合、ゲート電極１６およ
びエミッタ電極１４を除く、ｎ- 型半導体基板１１の厚
さＤ１が１００μｍ程度となるようにする。
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２の非
形成面の一部を研磨法などにより除去して、ｎ- 型半導
体基板１１を形成する。この場合、ゲート電極１６およ
びエミッタ電極１４を除く、ｎ- 型半導体基板１１の厚
さＤ１が１００μｍ程度となるようにする。
【０１１８】次いで、たとえば同図（ｃ）に示すよう
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２の
非形成面側に、エピタキシャル成長法ではなくて、イオ
ン注入法により、ｐ+ 型コレクタ層１７を１μｍ程度の
厚さで形成する。
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２の
非形成面側に、エピタキシャル成長法ではなくて、イオ
ン注入法により、ｐ+ 型コレクタ層１７を１μｍ程度の
厚さで形成する。
【０１１９】このようにして、ＩＧＢＴを形成した後、
たとえば同図（ｄ）に示すように、ｎ- 型半導体基板１
１の、上記ＭＯＳ型構造３２の非形成面に、３００μｍ
厚の接合基板２２を接触させる。そして、たとえば加熱
により、ＩＧＢＴと接合基板２２とを接合させる。
たとえば同図（ｄ）に示すように、ｎ- 型半導体基板１
１の、上記ＭＯＳ型構造３２の非形成面に、３００μｍ
厚の接合基板２２を接触させる。そして、たとえば加熱
により、ＩＧＢＴと接合基板２２とを接合させる。
【０１２０】また、接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
【０１２１】そして、最後にＩＧＢＴごとに分離／分割
することにより、上記の図９に示した構成の縦型半導体
装置１０Ｃが完成する。
することにより、上記の図９に示した構成の縦型半導体
装置１０Ｃが完成する。
【０１２２】本実施形態においては、縦型半導体装置１
０Ｃの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
０Ｃの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
【０１２３】図１１は、本発明の第３の実施形態にかか
る縦型半導体装置１０Ｃにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｃ’）を示すものである。
る縦型半導体装置１０Ｃにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｃ’）を示すものである。
【０１２４】図１１において、プレーナゲート構造のＭ
ＯＳ構造３２が形成されたｎ- 型半導体基板１１の下部
表面（裏面側）には、コレクタ電極（第１の電極）２５
が接続されている。そして、接合基板２２’は、このコ
レクタ電極２５に接合されている。
ＯＳ構造３２が形成されたｎ- 型半導体基板１１の下部
表面（裏面側）には、コレクタ電極（第１の電極）２５
が接続されている。そして、接合基板２２’は、このコ
レクタ電極２５に接合されている。
【０１２５】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
【０１２６】このような構成の縦型半導体装置１０Ｃ’
においても、図９に示した縦型半導体装置１０Ｃとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
においても、図９に示した縦型半導体装置１０Ｃとほぼ
同様の効果が得られる。特に、コレクタ電極２５および
接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
【０１２７】なお、プレーナゲート構造のノンパンチス
ルー型のＩＧＢＴに限らず、たとえば、トレンチゲート
構造のノンパンチスルー型のＩＧＢＴにも本発明は適用
できる。
ルー型のＩＧＢＴに限らず、たとえば、トレンチゲート
構造のノンパンチスルー型のＩＧＢＴにも本発明は適用
できる。
【０１２８】（第４の実施形態）図１２は、本発明の第
４の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のノンパ
ンチスルー型のＩＧＢＴに適用した場合を例に説明す
る。
４の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のノンパ
ンチスルー型のＩＧＢＴに適用した場合を例に説明す
る。
【０１２９】図１２において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型エミッタ層１３が形成されている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型エミッタ層１３が形成されている。
【０１３０】エミッタ電極１４は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型エミッタ
層１３のそれぞれに接続するように形成されている。
【０１３１】また、ｐ型ベース層１２の表面領域には、
ｐ型ベース層１２およびｎ+ 型エミッタ層１３をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
ｐ型ベース層１２およびｎ+ 型エミッタ層１３をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
【０１３２】こうして、ｎ- 型半導体基板１１の表面部
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３が形成さ
れる。
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３が形成さ
れる。
【０１３３】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３３の非形成面側には、ｐ
+ 型コレクタ層（キャリア注入層）１７が形成されてい
る。
面）領域、つまりＭＯＳ構造３３の非形成面側には、ｐ
+ 型コレクタ層（キャリア注入層）１７が形成されてい
る。
【０１３４】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のノンパンチスルー型のＩＧＢＴ（半
導体素子）が実現される。このトレンチゲート構造のノ
ンパンチスルー型のＩＧＢＴは、上記第３の実施形態に
示したプレーナゲート構造のノンパンチスルー型ＩＧＢ
Ｔよりも低損失である。
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のノンパンチスルー型のＩＧＢＴ（半
導体素子）が実現される。このトレンチゲート構造のノ
ンパンチスルー型のＩＧＢＴは、上記第３の実施形態に
示したプレーナゲート構造のノンパンチスルー型ＩＧＢ
Ｔよりも低損失である。
【０１３５】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０１３６】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０１３７】これにより、この縦型半導体装置１０Ｄ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０１３８】このような構成の縦型半導体装置１０Ｄに
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
１００μｍ（１５０μｍ以下）とした場合にも、接合す
る接合基板２２の厚さＤ６を、たとえば３００μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さな高性能のＩＧＢＴとすることが
できる。
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
１００μｍ（１５０μｍ以下）とした場合にも、接合す
る接合基板２２の厚さＤ６を、たとえば３００μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さな高性能のＩＧＢＴとすることが
できる。
【０１３９】なお、この縦型半導体装置１０Ｄは、たと
えば図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）および図
４（ａ）〜（ｅ）にそれぞれ示したプロセスとほぼ同様
のプロセスにより形成できる。
えば図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）および図
４（ａ）〜（ｅ）にそれぞれ示したプロセスとほぼ同様
のプロセスにより形成できる。
【０１４０】図１３は、本発明の第４の実施形態にかか
る縦型半導体装置１０Ｄにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｄ’）を示すものである。
る縦型半導体装置１０Ｄにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｄ’）を示すものである。
【０１４１】図１３において、トレンチゲート構造のＭ
ＯＳ構造３３が形成されたｎ- 型半導体基板１１の下部
表面（裏面側）には、コレクタ電極（第１の電極）２５
が接続されている。そして、接合基板２２’は、このコ
レクタ電極２５に接合されている。
ＯＳ構造３３が形成されたｎ- 型半導体基板１１の下部
表面（裏面側）には、コレクタ電極（第１の電極）２５
が接続されている。そして、接合基板２２’は、このコ
レクタ電極２５に接合されている。
【０１４２】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、コレクタ電極２５と
しては、たとえば、Ａｌなどの金属あるいは高濃度のポ
リシリコンまたはアモルファスシリコンが用いられる。
【０１４３】このような構成の縦型半導体装置１０Ｄ’
においても、図１２に示した縦型半導体装置１０Ｄとほ
ぼ同様の効果が得られる。特に、コレクタ電極２５およ
び接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
においても、図１２に示した縦型半導体装置１０Ｄとほ
ぼ同様の効果が得られる。特に、コレクタ電極２５およ
び接合基板２２’をＩＧＢＴと同種類の物質（同一元
素）、つまりシリコンを用いて形成するようにした場合
には、各部の熱膨張係数などの物性値を同一化できる。
その結果、熱応力などに対する変形をも抑制することが
可能となる。
【０１４４】なお、上記第１〜第４の各実施形態におい
ては、いずれもＩＧＢＴに適用した場合について説明し
たが、これに限らず、たとえばＭＯＳＦＥＴにも同様に
適用できる。
ては、いずれもＩＧＢＴに適用した場合について説明し
たが、これに限らず、たとえばＭＯＳＦＥＴにも同様に
適用できる。
【０１４５】（第５の実施形態）図１４は、本発明の第
５の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではプレーナゲート構造のパンチ
スルー型のＭＯＳＦＥＴに適用した場合を例に説明す
る。
５の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではプレーナゲート構造のパンチ
スルー型のＭＯＳＦＥＴに適用した場合を例に説明す
る。
【０１４６】図１４において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、複数の第２導電型であるｐ型ベース層１２が形
成されている。ｐ型ベース層１２の表面領域には、それ
ぞれ、ｎ+ 型ソース層１３’が形成されている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、複数の第２導電型であるｐ型ベース層１２が形
成されている。ｐ型ベース層１２の表面領域には、それ
ぞれ、ｎ+ 型ソース層１３’が形成されている。
【０１４７】ソース電極１４’は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
【０１４８】また、ｎ- 型半導体基板１１の表面上に
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型ソース層１３’とにそ
れぞれ対応するようにして形成されている。
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型ソース層１３’とにそ
れぞれ対応するようにして形成されている。
【０１４９】こうして、ｎ- 型半導体基板１１の表面部
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２’が形成
される。
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２’が形成
される。
【０１５０】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３２’の非形成面側には、
ｎ+ 型バッファ層２１が形成されている。
面）領域、つまりＭＯＳ構造３２’の非形成面側には、
ｎ+ 型バッファ層２１が形成されている。
【０１５１】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のパンチスルー型のＭＯＳＦＥＴ（半
導体素子）が実現される。
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のパンチスルー型のＭＯＳＦＥＴ（半
導体素子）が実現される。
【０１５２】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０１５３】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０１５４】これにより、この縦型半導体装置１０Ｅ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０１５５】このような構成の縦型半導体装置１０Ｅに
おいて、たとえば、ＭＯＳＦＥＴの耐圧を６００Ｖとし
た場合、ｎ- 型半導体基板１１の濃度としては、１．５
×１０14ｃｍ-3程度が望ましい。
おいて、たとえば、ＭＯＳＦＥＴの耐圧を６００Ｖとし
た場合、ｎ- 型半導体基板１１の濃度としては、１．５
×１０14ｃｍ-3程度が望ましい。
【０１５６】ｎ- 型半導体基板１１の厚さＤ１から、ｐ
型ベース層１２の厚さＤ２およびｎ+ 型バッファ層２１
の厚さＤ３を差し引いた厚さＤ５は、５５μｍ程度が望
ましい。５５μｍ厚よりも薄く、たとえば３５μｍ厚に
すると耐圧不足となる。５５μｍ厚よりも厚く、たとえ
ば７０μｍ厚にするとソース・ドレイン間の抵抗、いわ
ゆるオン抵抗が上昇し、ターンオフ時の損失が増加す
る。すなわち、パンチスルー型のＭＯＳＦＥＴにおいて
は、必要な耐圧に応じて、厚さＤ５の最適値が存在す
る。
型ベース層１２の厚さＤ２およびｎ+ 型バッファ層２１
の厚さＤ３を差し引いた厚さＤ５は、５５μｍ程度が望
ましい。５５μｍ厚よりも薄く、たとえば３５μｍ厚に
すると耐圧不足となる。５５μｍ厚よりも厚く、たとえ
ば７０μｍ厚にするとソース・ドレイン間の抵抗、いわ
ゆるオン抵抗が上昇し、ターンオフ時の損失が増加す
る。すなわち、パンチスルー型のＭＯＳＦＥＴにおいて
は、必要な耐圧に応じて、厚さＤ５の最適値が存在す
る。
【０１５７】ｐ型ベース層１２の厚さＤ２は、耐圧を保
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
【０１５８】ｎ+ 型バッファ層２１の厚さＤ３は、耐圧
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとしても、ｎ+ 型バッファ層２１の濃
度が十分に高い場合には損失は増加しない。しかし、薄
い方がｎ+ 型バッファ層２１は形成しやすい。
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとしても、ｎ+ 型バッファ層２１の濃
度が十分に高い場合には損失は増加しない。しかし、薄
い方がｎ+ 型バッファ層２１は形成しやすい。
【０１５９】以上のことから、耐圧が６００Ｖのプレー
ナゲート構造のパンチスルー型のＭＯＳＦＥＴを作成す
る場合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とすると、接合基板２２の
有無によらず、損失の小さいＭＯＳＦＥＴを実現でき
る。
ナゲート構造のパンチスルー型のＭＯＳＦＥＴを作成す
る場合、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とすると、接合基板２２の
有無によらず、損失の小さいＭＯＳＦＥＴを実現でき
る。
【０１６０】ｎ- 型半導体基板１１の材質を単結晶シリ
コンとし、耐圧６００ＶのＭＯＳＦＥＴを作成する場
合、上記したように、ｎ- 型半導体基板１１の厚さＤ１
を６０μｍとすると、損失の小さいＭＯＳＦＥＴを実現
できる。しかし、ｎ- 型半導体基板１１の厚さＤ１が１
００μｍ以下では、機械的強度が不足する。そのため、
製造中あるいは完成後に外部からの衝撃により容易に破
壊されることがある。
コンとし、耐圧６００ＶのＭＯＳＦＥＴを作成する場
合、上記したように、ｎ- 型半導体基板１１の厚さＤ１
を６０μｍとすると、損失の小さいＭＯＳＦＥＴを実現
できる。しかし、ｎ- 型半導体基板１１の厚さＤ１が１
００μｍ以下では、機械的強度が不足する。そのため、
製造中あるいは完成後に外部からの衝撃により容易に破
壊されることがある。
【０１６１】そこで、ＭＯＳＦＥＴに接合基板２２を接
合するとともに、その接合基板２２の厚さＤ６を、たと
えば３４０μｍ程度（２００μｍ以上）とする。これに
より、エピタキシャル層を形成するよりも安価で、十分
な機械的強度が得られ、かつ、損失の小さなＭＯＳＦＥ
Ｔとすることができる。
合するとともに、その接合基板２２の厚さＤ６を、たと
えば３４０μｍ程度（２００μｍ以上）とする。これに
より、エピタキシャル層を形成するよりも安価で、十分
な機械的強度が得られ、かつ、損失の小さなＭＯＳＦＥ
Ｔとすることができる。
【０１６２】図１５は、図１４に示した構成の縦型半導
体装置１０Ｅの製造方法を示すものである。
体装置１０Ｅの製造方法を示すものである。
【０１６３】上記した構成の縦型半導体装置１０Ｅを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２’を形成する。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２’を形成する。
【０１６４】すなわち、ｎ- 型ウェーハ３１の表面領域
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、ソース電極１４’
を形成する。そして、ゲート電極１６およびソース電極
１４’をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型ソース層１３’を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２’が形成される。
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、ソース電極１４’
を形成する。そして、ゲート電極１６およびソース電極
１４’をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型ソース層１３’を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２’が形成される。
【０１６５】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ゲート電極１６お
よびソース電極１４’を除く、ｎ- 型半導体基板１１の
厚さＤ１が６０μｍ程度となるようにする。
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ゲート電極１６お
よびソース電極１４’を除く、ｎ- 型半導体基板１１の
厚さＤ１が６０μｍ程度となるようにする。
【０１６６】次いで、たとえば同図（ｃ）に示すよう
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２’
の非形成面側に、イオン注入法により、ｎ+ 型バッファ
層２１を１μｍ程度の厚さで形成する。
に、ｎ- 型半導体基板１１の、上記ＭＯＳ型構造３２’
の非形成面側に、イオン注入法により、ｎ+ 型バッファ
層２１を１μｍ程度の厚さで形成する。
【０１６７】このようにして、ＭＯＳＦＥＴを形成した
後、たとえば同図（ｄ）に示すように、ｎ- 型半導体基
板１１の、上記ＭＯＳ型構造３２’の非形成面に、３４
０μｍ厚の接合基板２２を接触させる。そして、たとえ
ば加熱により、ＭＯＳＦＥＴと接合基板２２とを接合さ
せる。
後、たとえば同図（ｄ）に示すように、ｎ- 型半導体基
板１１の、上記ＭＯＳ型構造３２’の非形成面に、３４
０μｍ厚の接合基板２２を接触させる。そして、たとえ
ば加熱により、ＭＯＳＦＥＴと接合基板２２とを接合さ
せる。
【０１６８】また、接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
【０１６９】そして、最後にＭＯＳＦＥＴごとに分離／
分割することにより、上記の図１４に示した構成の縦型
半導体装置１０Ｅが完成する。
分割することにより、上記の図１４に示した構成の縦型
半導体装置１０Ｅが完成する。
【０１７０】本実施形態においては、縦型半導体装置１
０Ｅの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
０Ｅの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
【０１７１】図１６は、本発明の第５の実施形態にかか
る縦型半導体装置１０Ｅにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｅ’）を示すものである。
る縦型半導体装置１０Ｅにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｅ’）を示すものである。
【０１７２】図１６において、プレーナゲート構造のＭ
ＯＳ構造３２’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
ＯＳ構造３２’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
【０１７３】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
【０１７４】このような構成の縦型半導体装置１０Ｅ’
においても、図１４に示した縦型半導体装置１０Ｅとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
においても、図１４に示した縦型半導体装置１０Ｅとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
【０１７５】なお、プレーナゲート構造のパンチスルー
型のＭＯＳＦＥＴに限らず、たとえば、トレンチゲート
構造のパンチスルー型のＭＯＳＦＥＴにも本発明は適用
できる。
型のＭＯＳＦＥＴに限らず、たとえば、トレンチゲート
構造のパンチスルー型のＭＯＳＦＥＴにも本発明は適用
できる。
【０１７６】（第６の実施形態）図１７は、本発明の第
６の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のパンチ
スルー型のＭＯＳＦＥＴに適用した場合を例に説明す
る。
６の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のパンチ
スルー型のＭＯＳＦＥＴに適用した場合を例に説明す
る。
【０１７７】図１７において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型ソース層１３’が形成されている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型ソース層１３’が形成されている。
【０１７８】ソース電極１４’は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
【０１７９】また、ｐ型ベース層１２の表面領域には、
ｐ型ベース層１２およびｎ+ 型ソース層１３’をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
ｐ型ベース層１２およびｎ+ 型ソース層１３’をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
【０１８０】こうして、ｎ- 型半導体基板１１の表面部
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３’が形成
される。
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３’が形成
される。
【０１８１】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりＭＯＳ構造３３’の非形成面側には、
ｎ+ 型バッファ層２１が形成されている。
面）領域、つまりＭＯＳ構造３３’の非形成面側には、
ｎ+ 型バッファ層２１が形成されている。
【０１８２】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のパンチスルー型のＭＯＳＦＥＴ（半
導体素子）が実現される。
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のパンチスルー型のＭＯＳＦＥＴ（半
導体素子）が実現される。
【０１８３】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０１８４】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０１８５】これにより、この縦型半導体装置１０Ｆ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０１８６】このような構成の縦型半導体装置１０Ｆに
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３４０μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなＭＯＳＦＥＴとすることができ
る。
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
６０μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３４０μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなＭＯＳＦＥＴとすることができ
る。
【０１８７】なお、この縦型半導体装置１０Ｆは、たと
えば図１５（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
えば図１５（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
【０１８８】図１８は、本発明の第６の実施形態にかか
る縦型半導体装置１０Ｆにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｆ’）を示すものである。
る縦型半導体装置１０Ｆにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｆ’）を示すものである。
【０１８９】図１８において、トレンチゲート構造のＭ
ＯＳ構造３３’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
ＯＳ構造３３’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
【０１９０】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
【０１９１】このような構成の縦型半導体装置１０Ｆ’
においても、図１７に示した縦型半導体装置１０Ｆとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
においても、図１７に示した縦型半導体装置１０Ｆとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
【０１９２】なお、プレーナゲート構造およびトレンチ
ゲート構造のパンチスルー型のＭＯＳＦＥＴに限らず、
たとえば、プレーナゲート構造のノンパンチスルー型の
ＭＯＳＦＥＴにも本発明は適用できる。
ゲート構造のパンチスルー型のＭＯＳＦＥＴに限らず、
たとえば、プレーナゲート構造のノンパンチスルー型の
ＭＯＳＦＥＴにも本発明は適用できる。
【０１９３】（第７の実施形態）図１９は、本発明の第
７の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではプレーナゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴに適用した場合を例に説明
する。
７の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではプレーナゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴに適用した場合を例に説明
する。
【０１９４】図１９において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、複数の第２導電型であるｐ型ベース層１２が形
成されている。ｐ型ベース層１２の表面領域には、それ
ぞれ、ｎ+ 型ソース層１３’が形成されている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、複数の第２導電型であるｐ型ベース層１２が形
成されている。ｐ型ベース層１２の表面領域には、それ
ぞれ、ｎ+ 型ソース層１３’が形成されている。
【０１９５】ソース電極１４’は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
【０１９６】また、ｎ- 型半導体基板１１の表面上に
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型ソース層１３’とにそ
れぞれ対応するようにして形成されている。
は、ゲート絶縁膜１５を介して、ゲート電極１６が形成
されている。ゲート電極１６は、ｎ- 型半導体基板１１
とｐ型ベース層１２およびｎ+ 型ソース層１３’とにそ
れぞれ対応するようにして形成されている。
【０１９７】こうして、ｎ- 型半導体基板１１の表面部
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２’が形成
される。
に、プレーナゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３２’が形成
される。
【０１９８】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のノンパンチスルー型のＭＯＳＦＥＴ
（半導体素子）が実現される。
上下方向にキャリアが移動することにより導電する、プ
レーナゲート構造のノンパンチスルー型のＭＯＳＦＥＴ
（半導体素子）が実現される。
【０１９９】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０２００】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０２０１】これにより、この縦型半導体装置１０Ｇ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０２０２】このような構成の縦型半導体装置１０Ｇに
おいて、たとえば、ＭＯＳＦＥＴの耐圧を６００Ｖとし
た場合、ｎ- 型半導体基板１１の濃度としては、１．５
×１０14ｃｍ-3程度が望ましい。
おいて、たとえば、ＭＯＳＦＥＴの耐圧を６００Ｖとし
た場合、ｎ- 型半導体基板１１の濃度としては、１．５
×１０14ｃｍ-3程度が望ましい。
【０２０３】ｎ- 型半導体基板１１の厚さＤ１から、ｐ
型ベース層１２の厚さＤ２を差し引いた厚さＤ５は、９
５μｍ程度が望ましい。９５μｍ厚よりも薄く、たとえ
ば７５μｍ厚にすると耐圧不足となる。９５μｍ厚より
も厚く、たとえば１２０μｍ厚にするとソース・ドレイ
ン間の抵抗、いわゆるオン抵抗が上昇し、ターンオフ時
の損失が増加する。すなわち、ノンパンチスルー型のＭ
ＯＳＦＥＴにおいては、必要な耐圧に応じて、厚さＤ５
の最適値が存在する。
型ベース層１２の厚さＤ２を差し引いた厚さＤ５は、９
５μｍ程度が望ましい。９５μｍ厚よりも薄く、たとえ
ば７５μｍ厚にすると耐圧不足となる。９５μｍ厚より
も厚く、たとえば１２０μｍ厚にするとソース・ドレイ
ン間の抵抗、いわゆるオン抵抗が上昇し、ターンオフ時
の損失が増加する。すなわち、ノンパンチスルー型のＭ
ＯＳＦＥＴにおいては、必要な耐圧に応じて、厚さＤ５
の最適値が存在する。
【０２０４】ｐ型ベース層１２の厚さＤ２は、耐圧を保
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
持できる範囲で薄い方がよく、たとえば４μｍ厚程度で
ある。ｐ型ベース層１２の厚さＤ２を大きく、たとえば
１０μｍとすると、オン状態における損失が増加する。
【０２０５】以上のことから、耐圧が６００Ｖのプレー
ナゲート構造のノンパンチスルー型のＭＯＳＦＥＴを作
成する場合、ｎ- 型半導体基板１１の厚さＤ１を、たと
えば９９μｍ（１５０μｍ以下）とすると、接合基板２
２の有無によらず、損失の小さいＭＯＳＦＥＴを実現で
きる。
ナゲート構造のノンパンチスルー型のＭＯＳＦＥＴを作
成する場合、ｎ- 型半導体基板１１の厚さＤ１を、たと
えば９９μｍ（１５０μｍ以下）とすると、接合基板２
２の有無によらず、損失の小さいＭＯＳＦＥＴを実現で
きる。
【０２０６】ｎ- 型半導体基板１１の材質を単結晶シリ
コンとし、耐圧６００ＶのＭＯＳＦＥＴを作成する場
合、上記したように、ｎ- 型半導体基板１１の厚さＤ１
を９９μｍとすると、損失の小さいＭＯＳＦＥＴを実現
できる。しかし、ｎ- 型半導体基板１１の厚さＤ１が１
００μｍ以下では、機械的強度が不足する。そのため、
製造中あるいは完成後に外部からの衝撃により容易に破
壊されることがある。
コンとし、耐圧６００ＶのＭＯＳＦＥＴを作成する場
合、上記したように、ｎ- 型半導体基板１１の厚さＤ１
を９９μｍとすると、損失の小さいＭＯＳＦＥＴを実現
できる。しかし、ｎ- 型半導体基板１１の厚さＤ１が１
００μｍ以下では、機械的強度が不足する。そのため、
製造中あるいは完成後に外部からの衝撃により容易に破
壊されることがある。
【０２０７】そこで、ＭＯＳＦＥＴに接合基板２２を接
合するとともに、その接合基板２２の厚さＤ６を、たと
えば３０１μｍ程度（２００μｍ以上）とする。これに
より、エピタキシャル層を形成するよりも安価で、十分
な機械的強度が得られ、かつ、損失の小さなＭＯＳＦＥ
Ｔとすることができる。
合するとともに、その接合基板２２の厚さＤ６を、たと
えば３０１μｍ程度（２００μｍ以上）とする。これに
より、エピタキシャル層を形成するよりも安価で、十分
な機械的強度が得られ、かつ、損失の小さなＭＯＳＦＥ
Ｔとすることができる。
【０２０８】図２０は、図１９に示した構成の縦型半導
体装置１０Ｇの製造方法を示すものである。
体装置１０Ｇの製造方法を示すものである。
【０２０９】上記した構成の縦型半導体装置１０Ｇを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２’を形成する。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面部に、上記したプレーナゲ
ート構造のＭＯＳ構造３２’を形成する。
【０２１０】すなわち、ｎ- 型ウェーハ３１の表面領域
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、ソース電極１４’
を形成する。そして、ゲート電極１６およびソース電極
１４’をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型ソース層１３’を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２’が形成される。
に、まず、複数のｐ型ベース層１２を不純物の拡散によ
り４μｍ程度の厚さで形成する。この後、ｎ- 型ウェー
ハ３１の表面上に、ゲート絶縁膜１５およびゲート電極
１６を形成する。また、ゲート電極１６の形成に前後し
て、ｎ- 型ウェーハ３１の表面上に、ソース電極１４’
を形成する。そして、ゲート電極１６およびソース電極
１４’をマスクに、ｐ型ベース層１２の表面領域に、そ
れぞれ、ｎ+ 型ソース層１３’を不純物の拡散により形
成する。こうして、ｎ- 型ウェーハ３１の表面部に、プ
レーナゲート構造のＭＯＳ構造３２’が形成される。
【０２１１】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ゲート電極１６お
よびソース電極１４’を除く、ｎ- 型半導体基板１１の
厚さＤ１が９９μｍ程度となるようにする。
に、ｎ- 型ウェーハ３１の、上記ＭＯＳ型構造３２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ゲート電極１６お
よびソース電極１４’を除く、ｎ- 型半導体基板１１の
厚さＤ１が９９μｍ程度となるようにする。
【０２１２】このようにして、ＭＯＳＦＥＴを形成した
後、たとえば同図（ｃ）に示すように、ｎ- 型半導体基
板１１の、上記ＭＯＳ型構造３２’の非形成面に、３０
１μｍ厚の接合基板２２を接触させる。そして、たとえ
ば加熱により、ＭＯＳＦＥＴと接合基板２２とを接合さ
せる。
後、たとえば同図（ｃ）に示すように、ｎ- 型半導体基
板１１の、上記ＭＯＳ型構造３２’の非形成面に、３０
１μｍ厚の接合基板２２を接触させる。そして、たとえ
ば加熱により、ＭＯＳＦＥＴと接合基板２２とを接合さ
せる。
【０２１３】また、接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
基板１１との非接合面に、基板電極２３を必要に応じて
形成する。
【０２１４】そして、最後にＭＯＳＦＥＴごとに分離／
分割することにより、上記の図１９に示した構成の縦型
半導体装置１０Ｇが完成する。
分割することにより、上記の図１９に示した構成の縦型
半導体装置１０Ｇが完成する。
【０２１５】本実施形態においては、縦型半導体装置１
０Ｇの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
０Ｇの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
【０２１６】図２１は、本発明の第７の実施形態にかか
る縦型半導体装置１０Ｇにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｇ’）を示すものである。
る縦型半導体装置１０Ｇにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｇ’）を示すものである。
【０２１７】図２１において、プレーナゲート構造のＭ
ＯＳ構造３２’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
ＯＳ構造３２’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
【０２１８】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
【０２１９】このような構成の縦型半導体装置１０Ｇ’
においても、図１９に示した縦型半導体装置１０Ｇとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
においても、図１９に示した縦型半導体装置１０Ｇとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
【０２２０】なお、プレーナゲート構造のノンパンチス
ルー型のＭＯＳＦＥＴに限らず、たとえば、トレンチゲ
ート構造のノンパンチスルー型のＭＯＳＦＥＴにも本発
明は適用できる。
ルー型のＭＯＳＦＥＴに限らず、たとえば、トレンチゲ
ート構造のノンパンチスルー型のＭＯＳＦＥＴにも本発
明は適用できる。
【０２２１】（第８の実施形態）図２２は、本発明の第
８の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴに適用した場合を例に説明
する。
８の実施形態にかかる縦型半導体装置の構成例を示すも
のである。なお、ここではトレンチゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴに適用した場合を例に説明
する。
【０２２２】図２２において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型ソース層１３’が形成されている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型ベース層１２が形成され
ている。ｐ型ベース層１２の表面領域には、複数のｎ+
型ソース層１３’が形成されている。
【０２２３】ソース電極１４’は、ｎ- 型半導体基板１
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
１の表面上に、ｐ型ベース層１２およびｎ+ 型ソース層
１３’のそれぞれに接続するように形成されている。
【０２２４】また、ｐ型ベース層１２の表面領域には、
ｐ型ベース層１２およびｎ+ 型ソース層１３’をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
ｐ型ベース層１２およびｎ+ 型ソース層１３’をそれぞ
れ貫通し、ｎ- 型半導体基板に達するトレンチ５１が形
成されている。トレンチ５１内には、ゲート絶縁膜１５
を介して、ゲート電極１６が埋め込まれている。
【０２２５】こうして、ｎ- 型半導体基板１１の表面部
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３’が形成
される。
に、トレンチゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造３３’が形成
される。
【０２２６】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のノンパンチスルー型のＭＯＳＦＥＴ
（半導体素子）が実現される。
上下方向にキャリアが移動することにより導電する、ト
レンチゲート構造のノンパンチスルー型のＭＯＳＦＥＴ
（半導体素子）が実現される。
【０２２７】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０２２８】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０２２９】これにより、この縦型半導体装置１０Ｈ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０２３０】このような構成の縦型半導体装置１０Ｈに
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
９９μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３０１μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなＭＯＳＦＥＴとすることができ
る。
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
９９μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３０１μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなＭＯＳＦＥＴとすることができ
る。
【０２３１】なお、この縦型半導体装置１０Ｈは、たと
えば図２０（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
えば図２０（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
【０２３２】図２３は、本発明の第８の実施形態にかか
る縦型半導体装置１０Ｈにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｈ’）を示すものである。
る縦型半導体装置１０Ｈにおいて、接合基板に半導体層
を用いるようにした場合の例（縦型半導体装置１０
Ｈ’）を示すものである。
【０２３３】図２３において、トレンチゲート構造のＭ
ＯＳ構造３３’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
ＯＳ構造３３’が形成されたｎ- 型半導体基板１１の下
部表面（裏面側）には、ドレイン電極（第１の電極）２
５’が接続されている。そして、接合基板２２’は、こ
のドレイン電極２５’に接合されている。
【０２３４】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、ドレイン電極２５’
としては、たとえば、Ａｌなどの金属あるいは高濃度の
ポリシリコンまたはアモルファスシリコンが用いられ
る。
【０２３５】このような構成の縦型半導体装置１０Ｈ’
においても、図２２に示した縦型半導体装置１０Ｈとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
においても、図２２に示した縦型半導体装置１０Ｈとほ
ぼ同様の効果が得られる。特に、ドレイン電極２５’お
よび接合基板２２’をＭＯＳＦＥＴと同種類の物質（同
一元素）、つまりシリコンを用いて形成するようにした
場合には、各部の熱膨張係数などの物性値を同一化でき
る。その結果、熱応力などに対する変形をも抑制するこ
とが可能となる。
【０２３６】なお、上述の各実施形態においては、縦型
半導体装置の製造方法として、ＩＧＢＴやＭＯＳＦＥＴ
を形成した後に、接合基板を直接または電極を介して接
合するようにした場合について説明した。これに限ら
ず、たとえば図２４および図２５に示すように、ＭＯＳ
構造を形成する以前に接合基板を接合するようにするこ
ともできる。
半導体装置の製造方法として、ＩＧＢＴやＭＯＳＦＥＴ
を形成した後に、接合基板を直接または電極を介して接
合するようにした場合について説明した。これに限ら
ず、たとえば図２４および図２５に示すように、ＭＯＳ
構造を形成する以前に接合基板を接合するようにするこ
ともできる。
【０２３７】（第９の実施形態）図２４は、本発明の第
９の実施形態にかかる、縦型半導体装置の製造方法を示
すものである。ここでは、図１に示した縦型半導体装置
（プレーナゲート構造のパンチスルー型のＩＧＢＴ）１
０Ａを例に説明する。
９の実施形態にかかる、縦型半導体装置の製造方法を示
すものである。ここでは、図１に示した縦型半導体装置
（プレーナゲート構造のパンチスルー型のＩＧＢＴ）１
０Ａを例に説明する。
【０２３８】たとえば、縦型半導体装置１０Ａを製造す
る場合、同図（ａ）に示すように、６０μｍ厚のｎ- 型
半導体基板１１の、そのＭＯＳ型構造３２の非形成面
に、６００μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ｎ- 型半導体基板１１と接合
基板２２とを接合させる。
る場合、同図（ａ）に示すように、６０μｍ厚のｎ- 型
半導体基板１１の、そのＭＯＳ型構造３２の非形成面
に、６００μｍ厚の接合基板２２を接触させる。そし
て、たとえば加熱により、ｎ- 型半導体基板１１と接合
基板２２とを接合させる。
【０２３９】しかる後、同図（ｂ）に示すように、ｎ-
型半導体基板１１の表面領域にＭＯＳ型構造３２の形成
を行って、プレーナゲート構造のパンチスルー型のＩＧ
ＢＴを形成する。
型半導体基板１１の表面領域にＭＯＳ型構造３２の形成
を行って、プレーナゲート構造のパンチスルー型のＩＧ
ＢＴを形成する。
【０２４０】このようにして、ＩＧＢＴを形成した後、
同図（ｃ）に示すように、接合基板２２の、上記ｎ- 型
半導体基板１１との非接合面を研磨法などにより３４０
μｍ程度の厚さを残して除去し、接合基板２２を形成す
る。
同図（ｃ）に示すように、接合基板２２の、上記ｎ- 型
半導体基板１１との非接合面を研磨法などにより３４０
μｍ程度の厚さを残して除去し、接合基板２２を形成す
る。
【０２４１】その後、接合基板２２の、上記ｎ- 型半導
体基板１１との非接合面に、基板電極２３を必要に応じ
て形成する。そして、最後にＩＧＢＴごとに分離／分割
することにより、上記の図１に示した構成の縦型半導体
装置１０Ａが完成する。
体基板１１との非接合面に、基板電極２３を必要に応じ
て形成する。そして、最後にＩＧＢＴごとに分離／分割
することにより、上記の図１に示した構成の縦型半導体
装置１０Ａが完成する。
【０２４２】（第１０の実施形態）図２５は、本発明の
第１０の実施形態にかかる、縦型半導体装置の製造方法
を示すものである。ここでは、図５に示した縦型半導体
装置（プレーナゲート構造のパンチスルー型のＩＧＢ
Ｔ）１０Ａ’を例に説明する。
第１０の実施形態にかかる、縦型半導体装置の製造方法
を示すものである。ここでは、図５に示した縦型半導体
装置（プレーナゲート構造のパンチスルー型のＩＧＢ
Ｔ）１０Ａ’を例に説明する。
【０２４３】たとえば、縦型半導体装置１０Ａ’を製造
する場合、同図（ａ）に示すように、６０μｍ厚のｎ-
型半導体基板１１の、そのＭＯＳ型構造３２の非形成面
に、コレクタ電極２５を介して、６００μｍ厚の接合基
板２２’を接触させる。そして、たとえば加熱により、
コレクタ電極２５と接合基板２２’とを接合させる。
する場合、同図（ａ）に示すように、６０μｍ厚のｎ-
型半導体基板１１の、そのＭＯＳ型構造３２の非形成面
に、コレクタ電極２５を介して、６００μｍ厚の接合基
板２２’を接触させる。そして、たとえば加熱により、
コレクタ電極２５と接合基板２２’とを接合させる。
【０２４４】しかる後、同図（ｂ）に示すように、ｎ-
型半導体基板１１の表面領域にＭＯＳ型構造３２の形成
を行って、プレーナゲート構造のパンチスルー型のＩＧ
ＢＴを形成する。
型半導体基板１１の表面領域にＭＯＳ型構造３２の形成
を行って、プレーナゲート構造のパンチスルー型のＩＧ
ＢＴを形成する。
【０２４５】このようにして、ＩＧＢＴを形成した後、
同図（ｃ）に示すように、接合基板２２’の、上記コレ
クタ電極２５との非接合面の一部を研磨法などにより除
去する。これにより、３４０μｍ厚の接合基板２２’を
形成する。
同図（ｃ）に示すように、接合基板２２’の、上記コレ
クタ電極２５との非接合面の一部を研磨法などにより除
去する。これにより、３４０μｍ厚の接合基板２２’を
形成する。
【０２４６】その後、接合基板２２’の、上記コレクタ
電極２５との非接合面に、基板電極２３を必要に応じて
形成する。そして、最後にＩＧＢＴごとに分離／分割す
ることにより、上記の図５に示した構成の縦型半導体装
置１０Ａ’が完成する。
電極２５との非接合面に、基板電極２３を必要に応じて
形成する。そして、最後にＩＧＢＴごとに分離／分割す
ることにより、上記の図５に示した構成の縦型半導体装
置１０Ａ’が完成する。
【０２４７】なお、本発明は、上記したＩＧＢＴやＭＯ
ＳＦＥＴに限らず、たとえばダイオードにも同様に適用
できる。
ＳＦＥＴに限らず、たとえばダイオードにも同様に適用
できる。
【０２４８】（第１１の実施形態）図２６は、本発明の
第１１の実施形態にかかる縦型半導体装置の構成例を示
すものである。なお、ここではパンチスルー型のダイオ
ードに適用した場合を例に説明する。
第１１の実施形態にかかる縦型半導体装置の構成例を示
すものである。なお、ここではパンチスルー型のダイオ
ードに適用した場合を例に説明する。
【０２４９】図２６において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型半導体層１２’が形成さ
れている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型半導体層１２’が形成さ
れている。
【０２５０】一方、ｎ- 型半導体基板１１の下部（裏
面）領域、つまりｐ型半導体層１２’の非形成面側に
は、ｎ+ 型バッファ層２１が形成されている。
面）領域、つまりｐ型半導体層１２’の非形成面側に
は、ｎ+ 型バッファ層２１が形成されている。
【０２５１】このようにして、ｎ- 型半導体基板１１の
上下方向にキャリアが移動することにより導電する、パ
ンチスルー型のダイオード（半導体素子）が実現され
る。
上下方向にキャリアが移動することにより導電する、パ
ンチスルー型のダイオード（半導体素子）が実現され
る。
【０２５２】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０２５３】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０２５４】これにより、この縦型半導体装置１０Ｉ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０２５５】このような構成の縦型半導体装置１０Ｉに
おいて、たとえば、ダイオードの耐圧を６００Ｖとした
場合、ｎ- 型半導体基板１１の濃度としては、１．５×
１０ 14ｃｍ-3程度が望ましい。
おいて、たとえば、ダイオードの耐圧を６００Ｖとした
場合、ｎ- 型半導体基板１１の濃度としては、１．５×
１０ 14ｃｍ-3程度が望ましい。
【０２５６】ｎ- 型半導体基板１１の厚さＤ１から、ｐ
型半導体層１２’の厚さＤ２およびｎ+ 型バッファ層２
１の厚さＤ３を差し引いた厚さＤ５は、５５μｍ程度が
望ましい。５５μｍ厚よりも薄く、たとえば３５μｍ厚
にすると耐圧不足となる。５５μｍ厚よりも厚く、たと
えば７０μｍ厚にするとアノード・カソード間の抵抗、
いわゆるオン抵抗が上昇し、ターンオフ時の損失が増加
する。すなわち、パンチスルー型のダイオードにおいて
は、必要な耐圧に応じて、厚さＤ５の最適値が存在す
る。
型半導体層１２’の厚さＤ２およびｎ+ 型バッファ層２
１の厚さＤ３を差し引いた厚さＤ５は、５５μｍ程度が
望ましい。５５μｍ厚よりも薄く、たとえば３５μｍ厚
にすると耐圧不足となる。５５μｍ厚よりも厚く、たと
えば７０μｍ厚にするとアノード・カソード間の抵抗、
いわゆるオン抵抗が上昇し、ターンオフ時の損失が増加
する。すなわち、パンチスルー型のダイオードにおいて
は、必要な耐圧に応じて、厚さＤ５の最適値が存在す
る。
【０２５７】ｐ型半導体層１２’の厚さＤ２は、耐圧を
保持できる範囲で薄い方がよく、たとえば４μｍ厚程度
である。ｐ型半導体層１２’の厚さＤ２を大きく、たと
えば１０μｍとすると、オン状態における損失が増加す
る。
保持できる範囲で薄い方がよく、たとえば４μｍ厚程度
である。ｐ型半導体層１２’の厚さＤ２を大きく、たと
えば１０μｍとすると、オン状態における損失が増加す
る。
【０２５８】ｎ+ 型バッファ層２１の厚さＤ３は、耐圧
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとしても、ｎ+ 型バッファ層２１の濃
度が十分に高い場合には損失は増加しない。しかし、薄
い方がｎ+ 型バッファ層２１は形成しやすい。
を保持できる範囲で薄い方がよく、たとえば１μｍ厚程
度である。ｎ+ 型バッファ層２１の厚さＤ３を大きく、
たとえば１０μｍとしても、ｎ+ 型バッファ層２１の濃
度が十分に高い場合には損失は増加しない。しかし、薄
い方がｎ+ 型バッファ層２１は形成しやすい。
【０２５９】以上のことから、耐圧が６００Ｖのパンチ
スルー型のダイオードを作成する場合、ｎ- 型半導体基
板１１の厚さＤ１を、たとえば６０μｍ（１５０μｍ以
下）とすると、接合基板２２の有無によらず、損失の小
さいダイオードを実現できる。
スルー型のダイオードを作成する場合、ｎ- 型半導体基
板１１の厚さＤ１を、たとえば６０μｍ（１５０μｍ以
下）とすると、接合基板２２の有無によらず、損失の小
さいダイオードを実現できる。
【０２６０】ｎ- 型半導体基板１１の材質を単結晶シリ
コンとし、耐圧６００Ｖのダイオードを作成する場合、
上記したように、ｎ- 型半導体基板１１の厚さＤ１を６
０μｍとすると、損失の小さいダイオードを実現でき
る。しかし、ｎ- 型半導体基板１１の厚さＤ１が１００
μｍ以下では、機械的強度が不足する。そのため、製造
中あるいは完成後に外部からの衝撃により容易に破壊さ
れることがある。
コンとし、耐圧６００Ｖのダイオードを作成する場合、
上記したように、ｎ- 型半導体基板１１の厚さＤ１を６
０μｍとすると、損失の小さいダイオードを実現でき
る。しかし、ｎ- 型半導体基板１１の厚さＤ１が１００
μｍ以下では、機械的強度が不足する。そのため、製造
中あるいは完成後に外部からの衝撃により容易に破壊さ
れることがある。
【０２６１】そこで、ダイオードに接合基板２２を接合
するとともに、その接合基板２２の厚さＤ６を、たとえ
ば３４０μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さなダイオードと
することができる。
するとともに、その接合基板２２の厚さＤ６を、たとえ
ば３４０μｍ程度（２００μｍ以上）とする。これによ
り、エピタキシャル層を形成するよりも安価で、十分な
機械的強度が得られ、かつ、損失の小さなダイオードと
することができる。
【０２６２】図２７は、図２６に示した構成の縦型半導
体装置１０Ｉの製造方法を示すものである。
体装置１０Ｉの製造方法を示すものである。
【０２６３】上記した構成の縦型半導体装置１０Ｉを作
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面領域に、まず、ｐ型半導体
層１２’を不純物の拡散により４μｍ程度の厚さで形成
する。
成する場合、たとえば同図（ａ）に示すように、６００
μｍ程度の厚さを有するｎ- 型ウェーハ（第１導電型の
半導体基板（ｎ- −Ｓｕｂ．））３１を用意する。そし
て、そのウェーハ３１の表面領域に、まず、ｐ型半導体
層１２’を不純物の拡散により４μｍ程度の厚さで形成
する。
【０２６４】次いで、たとえば同図（ｂ）に示すよう
に、ｎ- 型ウェーハ３１の、上記ｐ型半導体層１２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ｐ型半導体層１
２’を含む、ｎ- 型半導体基板１１の厚さＤ１が６０μ
ｍ程度となるようにする。
に、ｎ- 型ウェーハ３１の、上記ｐ型半導体層１２’の
非形成面の一部を研磨法などにより除去して、ｎ- 型半
導体基板１１を形成する。この場合、ｐ型半導体層１
２’を含む、ｎ- 型半導体基板１１の厚さＤ１が６０μ
ｍ程度となるようにする。
【０２６５】次いで、たとえば同図（ｃ）に示すよう
に、ｎ- 型半導体基板１１の、上記ｐ型半導体層１２’
の非形成面側に、イオン注入法により、ｎ+ 型バッファ
層２１を１μｍ程度の厚さで形成する。
に、ｎ- 型半導体基板１１の、上記ｐ型半導体層１２’
の非形成面側に、イオン注入法により、ｎ+ 型バッファ
層２１を１μｍ程度の厚さで形成する。
【０２６６】このようにして、ダイオードを形成した
後、たとえば同図（ｄ）に示すように、ｎ+ 型バッファ
層２１に３４０μｍ厚の接合基板２２を接触させる。そ
して、たとえば加熱により、ダイオードと接合基板２２
とを接合させる。
後、たとえば同図（ｄ）に示すように、ｎ+ 型バッファ
層２１に３４０μｍ厚の接合基板２２を接触させる。そ
して、たとえば加熱により、ダイオードと接合基板２２
とを接合させる。
【０２６７】また、接合基板２２の、上記ｎ+ 型バッフ
ァ層２１との非接合面に、基板電極２３を必要に応じて
形成する。
ァ層２１との非接合面に、基板電極２３を必要に応じて
形成する。
【０２６８】そして、最後にダイオードごとに分離／分
割することにより、上記の図２６に示した構成の縦型半
導体装置１０Ｉが完成する。
割することにより、上記の図２６に示した構成の縦型半
導体装置１０Ｉが完成する。
【０２６９】本実施形態においては、縦型半導体装置１
０Ｉの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
０Ｉの製造に際し、６００μｍ厚のウェーハを用いるよ
うにしているため、完成後のみに限らず、製造中におけ
る反りや外部からの衝撃に対しても十分な機械的強度を
確保できるものである。
【０２７０】図２８は、本発明の第１１の実施形態にか
かる縦型半導体装置１０Ｉにおいて、接合基板に半導体
層を用いるようにした場合の例（縦型半導体装置１０
Ｉ’）を示すものである。
かる縦型半導体装置１０Ｉにおいて、接合基板に半導体
層を用いるようにした場合の例（縦型半導体装置１０
Ｉ’）を示すものである。
【０２７１】図２８において、ｎ+ 型バッファ層２１が
形成されているｎ- 型半導体基板１１の下部表面（裏面
側）には、電極（第１の電極）２５''が接続されてい
る。そして、接合基板２２’は、この電極２５''に接合
されている。
形成されているｎ- 型半導体基板１１の下部表面（裏面
側）には、電極（第１の電極）２５''が接続されてい
る。そして、接合基板２２’は、この電極２５''に接合
されている。
【０２７２】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、電極２５''として
は、たとえば、Ａｌなどの金属あるいは高濃度のポリシ
リコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、電極２５''として
は、たとえば、Ａｌなどの金属あるいは高濃度のポリシ
リコンまたはアモルファスシリコンが用いられる。
【０２７３】このような構成の縦型半導体装置１０Ｉ’
においても、図２６に示した縦型半導体装置１０Ｉとほ
ぼ同様の効果が得られる。特に、電極２５''および接合
基板２２’をダイオードと同種類の物質（同一元素）、
つまりシリコンを用いて形成するようにした場合には、
各部の熱膨張係数などの物性値を同一化できる。その結
果、熱応力などに対する変形をも抑制することが可能と
なる。
においても、図２６に示した縦型半導体装置１０Ｉとほ
ぼ同様の効果が得られる。特に、電極２５''および接合
基板２２’をダイオードと同種類の物質（同一元素）、
つまりシリコンを用いて形成するようにした場合には、
各部の熱膨張係数などの物性値を同一化できる。その結
果、熱応力などに対する変形をも抑制することが可能と
なる。
【０２７４】なお、パンチスルー型のダイオードに限ら
ず、たとえば、ノンパンチスルー型のダイオードにも本
発明は適用できる。
ず、たとえば、ノンパンチスルー型のダイオードにも本
発明は適用できる。
【０２７５】（第１２の実施形態）図２９は、本発明の
第１２の実施形態にかかる縦型半導体装置の構成例を示
すものである。なお、ここではノンパンチスルー型のダ
イオードに適用した場合を例に説明する。
第１２の実施形態にかかる縦型半導体装置の構成例を示
すものである。なお、ここではノンパンチスルー型のダ
イオードに適用した場合を例に説明する。
【０２７６】図２９において、第１導電型であるｎ- 型
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型半導体層１２’が形成さ
れている。
半導体基板（たとえば、単結晶シリコン）１１の表面領
域には、第２導電型であるｐ型半導体層１２’が形成さ
れている。
【０２７７】こうして、ｎ- 型半導体基板１１の上下方
向にキャリアが移動することにより導電する、ノンパン
チスルー型のダイオード（半導体素子）が実現される。
向にキャリアが移動することにより導電する、ノンパン
チスルー型のダイオード（半導体素子）が実現される。
【０２７８】さらに、ｎ- 型半導体基板１１の下部表面
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
（裏面側）には、たとえばアルミニウム（Ａｌ）などの
金属（導電性材料）からなる接合基板２２が接合されて
いる。そして、この接合基板２２の、上記ｎ- 型半導体
基板１１との非接合面には、基板電極（第２の電極）２
３が必要に応じて形成されるようになっている。
【０２７９】ただし、基板電極２３は、たとえば、本縦
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
型半導体装置を実装する際のハンダとの接合性が上記接
合基板２２よりもよい、ニッケル（Ｎｉ）や金（Ａｕ）
などを用いて形成される。すなわち、接合基板２２がハ
ンダとの接合性のよい金属を用いて形成される場合に
は、基板電極２３は必ずしも設ける必要はない。
【０２８０】これにより、この縦型半導体装置１０Ｊ
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
は、たとえば、全体で４００μｍ程度の厚さを有して形
成されている。
【０２８１】このような構成の縦型半導体装置１０Ｊに
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
９９μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３０１μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなダイオードとすることができ
る。
おいて、ｎ- 型半導体基板１１の厚さＤ１を、たとえば
９９μｍ（１５０μｍ以下）とした場合にも、接合する
接合基板２２の厚さＤ６を、たとえば３０１μｍ程度
（２００μｍ以上）とすることにより、エピタキシャル
層を形成するよりも安価で、十分な機械的強度が得ら
れ、かつ、損失の小さなダイオードとすることができ
る。
【０２８２】なお、この縦型半導体装置１０Ｊは、たと
えば図２７（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
えば図２７（ａ）〜（ｄ）に示したプロセスとほぼ同様
のプロセスにより形成できる。
【０２８３】図３０は、本発明の第１２の実施形態にか
かる縦型半導体装置１０Ｊにおいて、接合基板に半導体
層を用いるようにした場合の例（縦型半導体装置１０
Ｊ’）を示すものである。
かる縦型半導体装置１０Ｊにおいて、接合基板に半導体
層を用いるようにした場合の例（縦型半導体装置１０
Ｊ’）を示すものである。
【０２８４】図３０において、ｐ型半導体層１２’が形
成されたｎ- 型半導体基板１１の下部表面（裏面側）に
は、電極（第１の電極）２５''が接続されている。そし
て、接合基板２２’は、この電極２５''に接合されてい
る。
成されたｎ- 型半導体基板１１の下部表面（裏面側）に
は、電極（第１の電極）２５''が接続されている。そし
て、接合基板２２’は、この電極２５''に接合されてい
る。
【０２８５】この場合、接合基板２２’としては、Ａｌ
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、電極２５’として
は、たとえば、Ａｌなどの金属あるいは高濃度のポリシ
リコンまたはアモルファスシリコンが用いられる。
などの金属以外に、たとえば導電性材料としての高濃度
のｐ型もしくはｎ型の単結晶シリコンまたは多結晶（ポ
リ）シリコンが用いられる。また、電極２５’として
は、たとえば、Ａｌなどの金属あるいは高濃度のポリシ
リコンまたはアモルファスシリコンが用いられる。
【０２８６】このような構成の縦型半導体装置１０Ｊ’
においても、図２９に示した縦型半導体装置１０Ｊとほ
ぼ同様の効果が得られる。特に、電極２５''および接合
基板２２’をダイオードと同種類の物質（同一元素）、
つまりシリコンを用いて形成するようにした場合には、
各部の熱膨張係数などの物性値を同一化できる。その結
果、熱応力などに対する変形をも抑制することが可能と
なる。
においても、図２９に示した縦型半導体装置１０Ｊとほ
ぼ同様の効果が得られる。特に、電極２５''および接合
基板２２’をダイオードと同種類の物質（同一元素）、
つまりシリコンを用いて形成するようにした場合には、
各部の熱膨張係数などの物性値を同一化できる。その結
果、熱応力などに対する変形をも抑制することが可能と
なる。
【０２８７】その他、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【０２８８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、安価な構成により、十分な機械的強度が得られると
ともに、特性の良好な半導体装置およびその製造方法を
提供できる。
ば、安価な構成により、十分な機械的強度が得られると
ともに、特性の良好な半導体装置およびその製造方法を
提供できる。
【図１】本発明の第１の実施形態にかかる縦型半導体装
置の構成を、プレーナゲート構造のパンチスルー型のＩ
ＧＢＴに適用した場合を例に示す断面図。
置の構成を、プレーナゲート構造のパンチスルー型のＩ
ＧＢＴに適用した場合を例に示す断面図。
【図２】同じく、図１に示した構成の縦型半導体装置の
製造方法を説明するために示す工程断面図。
製造方法を説明するために示す工程断面図。
【図３】同じく、図１に示した構成の縦型半導体装置の
他の製造方法を説明するために示す工程断面図。
他の製造方法を説明するために示す工程断面図。
【図４】同じく、図１に示した構成の縦型半導体装置の
さらに別の製造方法を説明するために示す工程断面図。
さらに別の製造方法を説明するために示す工程断面図。
【図５】同じく、本発明の第１の実施形態にかかる縦型
半導体装置の他の構成例を示す断面図。
半導体装置の他の構成例を示す断面図。
【図６】同じく、図５に示した構成の縦型半導体装置の
製造方法を説明するために示す工程断面図。
製造方法を説明するために示す工程断面図。
【図７】本発明の第２の実施形態にかかる縦型半導体装
置の構成を、トレンチゲート構造のパンチスルー型のＩ
ＧＢＴに適用した場合を例に示す断面図。
置の構成を、トレンチゲート構造のパンチスルー型のＩ
ＧＢＴに適用した場合を例に示す断面図。
【図８】同じく、本発明の第２の実施形態にかかる縦型
半導体装置の他の構成例を示す断面図。
半導体装置の他の構成例を示す断面図。
【図９】本発明の第３の実施形態にかかる縦型半導体装
置の構成を、プレーナゲート構造のノンパンチスルー型
のＩＧＢＴに適用した場合を例に示す断面図。
置の構成を、プレーナゲート構造のノンパンチスルー型
のＩＧＢＴに適用した場合を例に示す断面図。
【図１０】同じく、図９に示した構成の縦型半導体装置
の製造方法を説明するために示す工程断面図。
の製造方法を説明するために示す工程断面図。
【図１１】同じく、本発明の第３の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図１２】本発明の第４の実施形態にかかる縦型半導体
装置の構成を、トレンチゲート構造のノンパンチスルー
型のＩＧＢＴに適用した場合を例に示す断面図。
装置の構成を、トレンチゲート構造のノンパンチスルー
型のＩＧＢＴに適用した場合を例に示す断面図。
【図１３】同じく、本発明の第４の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図１４】本発明の第５の実施形態にかかる縦型半導体
装置の構成を、プレーナゲート構造のパンチスルー型の
ＭＯＳＦＥＴに適用した場合を例に示す断面図。
装置の構成を、プレーナゲート構造のパンチスルー型の
ＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図１５】同じく、図１４に示した構成の縦型半導体装
置の製造方法を説明するために示す工程断面図。
置の製造方法を説明するために示す工程断面図。
【図１６】同じく、本発明の第５の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図１７】本発明の第６の実施形態にかかる縦型半導体
装置の構成を、トレンチゲート構造のパンチスルー型の
ＭＯＳＦＥＴに適用した場合を例に示す断面図。
装置の構成を、トレンチゲート構造のパンチスルー型の
ＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図１８】同じく、本発明の第６の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図１９】本発明の第７の実施形態にかかる縦型半導体
装置の構成を、プレーナゲート構造のノンパンチスルー
型のＭＯＳＦＥＴに適用した場合を例に示す断面図。
装置の構成を、プレーナゲート構造のノンパンチスルー
型のＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図２０】同じく、図１９に示した構成の縦型半導体装
置の製造方法を説明するために示す工程断面図。
置の製造方法を説明するために示す工程断面図。
【図２１】同じく、本発明の第７の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図２２】本発明の第８の実施形態にかかる縦型半導体
装置の構成を、トレンチゲート構造のノンパンチスルー
型のＭＯＳＦＥＴに適用した場合を例に示す断面図。
装置の構成を、トレンチゲート構造のノンパンチスルー
型のＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図２３】同じく、本発明の第８の実施形態にかかる縦
型半導体装置の他の構成例を示す断面図。
型半導体装置の他の構成例を示す断面図。
【図２４】本発明の第９の実施形態にかかる、縦型半導
体装置の製造方法を説明するために示す工程断面図。
体装置の製造方法を説明するために示す工程断面図。
【図２５】本発明の第１０の実施形態にかかる、縦型半
導体装置の製造方法を説明するために示す工程断面図。
導体装置の製造方法を説明するために示す工程断面図。
【図２６】本発明の第１１の実施形態にかかる縦型半導
体装置の構成を、パンチスルー型のダイオードに適用し
た場合を例に示す断面図。
体装置の構成を、パンチスルー型のダイオードに適用し
た場合を例に示す断面図。
【図２７】同じく、図２６に示した構成の縦型半導体装
置の製造方法を説明するために示す工程断面図。
置の製造方法を説明するために示す工程断面図。
【図２８】同じく、本発明の第１１の実施形態にかかる
縦型半導体装置の他の構成例を示す断面図。
縦型半導体装置の他の構成例を示す断面図。
【図２９】本発明の第１２の実施形態にかかる縦型半導
体装置の構成を、ノンパンチスルー型のダイオードに適
用した場合を例に示す断面図。
体装置の構成を、ノンパンチスルー型のダイオードに適
用した場合を例に示す断面図。
【図３０】同じく、本発明の第１２の実施形態にかかる
縦型半導体装置の他の構成例を示す断面図。
縦型半導体装置の他の構成例を示す断面図。
【図３１】従来技術とその問題点を説明するために示
す、ＩＧＢＴの断面図。
す、ＩＧＢＴの断面図。
１０Ａ…縦型半導体装置（プレーナゲート構造のパンチ
スルー型のＩＧＢＴ） １０Ａ’…縦型半導体装置 １０Ｂ…縦型半導体装置（トレンチゲート構造のパンチ
スルー型のＩＧＢＴ） １０Ｂ’…縦型半導体装置 １０Ｃ…縦型半導体装置（プレーナゲート構造のノンパ
ンチスルー型のＩＧＢＴ） １０Ｃ’…縦型半導体装置 １０Ｄ…縦型半導体装置（トレンチゲート構造のノンパ
ンチスルー型のＩＧＢＴ） １０Ｄ’…縦型半導体装置 １０Ｅ…縦型半導体装置（プレーナゲート構造のパンチ
スルー型のＭＯＳＦＥＴ） １０Ｅ’…縦型半導体装置 １０Ｆ…縦型半導体装置（トレンチゲート構造のパンチ
スルー型のＭＯＳＦＥＴ） １０Ｆ’…縦型半導体装置 １０Ｇ…縦型半導体装置（プレーナゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴ） １０Ｇ’…縦型半導体装置 １０Ｈ…縦型半導体装置（トレンチゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴ） １０Ｈ’…縦型半導体装置 １０Ｉ…縦型半導体装置（パンチスルー型のダイオー
ド） １０Ｉ’…縦型半導体装置 １０Ｊ…縦型半導体装置（ノンパンチスルー型のダイオ
ード） １０Ｊ’…縦型半導体装置 １１…ｎ- 型半導体基板 １２…ｐ型ベース層 １２’…ｐ型半導体層 １３…ｎ+ 型エミッタ層 １３’…ｎ+ 型ソース層 １４…エミッタ電極 １４’…ソース電極 １５…ゲート絶縁膜 １６…ゲート電極 １７…ｐ+ 型コレクタ層 ２１…ｎ+ 型バッファ層 ２２，２２’…接合基板 ２３…基板電極 ２５…コレクタ電極 ２５’…ドレイン電極 ２５''…電極 ３１…ｎ- 型ウェーハ ３２，３２’…プレーナゲート構造のＭＯＳ構造 ３３，３３’…トレンチゲート構造のＭＯＳ構造 ４１…ｐ+ 型ウェーハ ４２…ｎ+ 型エピタキシャル層 ４３…ｎ- 型エピタキシャル層 ５１…トレンチ
スルー型のＩＧＢＴ） １０Ａ’…縦型半導体装置 １０Ｂ…縦型半導体装置（トレンチゲート構造のパンチ
スルー型のＩＧＢＴ） １０Ｂ’…縦型半導体装置 １０Ｃ…縦型半導体装置（プレーナゲート構造のノンパ
ンチスルー型のＩＧＢＴ） １０Ｃ’…縦型半導体装置 １０Ｄ…縦型半導体装置（トレンチゲート構造のノンパ
ンチスルー型のＩＧＢＴ） １０Ｄ’…縦型半導体装置 １０Ｅ…縦型半導体装置（プレーナゲート構造のパンチ
スルー型のＭＯＳＦＥＴ） １０Ｅ’…縦型半導体装置 １０Ｆ…縦型半導体装置（トレンチゲート構造のパンチ
スルー型のＭＯＳＦＥＴ） １０Ｆ’…縦型半導体装置 １０Ｇ…縦型半導体装置（プレーナゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴ） １０Ｇ’…縦型半導体装置 １０Ｈ…縦型半導体装置（トレンチゲート構造のノンパ
ンチスルー型のＭＯＳＦＥＴ） １０Ｈ’…縦型半導体装置 １０Ｉ…縦型半導体装置（パンチスルー型のダイオー
ド） １０Ｉ’…縦型半導体装置 １０Ｊ…縦型半導体装置（ノンパンチスルー型のダイオ
ード） １０Ｊ’…縦型半導体装置 １１…ｎ- 型半導体基板 １２…ｐ型ベース層 １２’…ｐ型半導体層 １３…ｎ+ 型エミッタ層 １３’…ｎ+ 型ソース層 １４…エミッタ電極 １４’…ソース電極 １５…ゲート絶縁膜 １６…ゲート電極 １７…ｐ+ 型コレクタ層 ２１…ｎ+ 型バッファ層 ２２，２２’…接合基板 ２３…基板電極 ２５…コレクタ電極 ２５’…ドレイン電極 ２５''…電極 ３１…ｎ- 型ウェーハ ３２，３２’…プレーナゲート構造のＭＯＳ構造 ３３，３３’…トレンチゲート構造のＭＯＳ構造 ４１…ｐ+ 型ウェーハ ４２…ｎ+ 型エピタキシャル層 ４３…ｎ- 型エピタキシャル層 ５１…トレンチ
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/90 Ｐ
29/861 29/91 Ｂ
Claims (12)
- 【請求項１】 半導体基板の上下方向にキャリアが移動
することにより導電する構造の半導体素子と、 この半導体素子の前記半導体基板に接合された接合基板
とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記半導体基板と前記接合基板との間に
は第１の電極が設けられてなることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記接合基板は導電性材料からなること
を特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記半導体素子は１５０μｍ以下の厚さ
を有することを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 前記接合基板は２００μｍ以上の厚さを
有することを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 第１導電型の半導体基板の表面部にＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型構造を形成する工程と、 前記半導体基板の、前記ＭＯＳ型構造の非形成面側を除
去する工程と、 除去されずに残った、前記半導体基板の、前記ＭＯＳ型
構造の非形成面に第２導電型のコレクタ層を形成する工
程と、 前記コレクタ層を介して、前記半導体基板に接合基板を
接合する工程とを備えてなることを特徴とする半導体装
置の製造方法。 - 【請求項７】 第２導電型の半導体基板上に、第１導電
型のバッファ層を形成する工程と、 前記バッファ層上に第１導電型の半導体基板を形成する
工程と、 前記第１導電型の半導体基板の表面部にＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構
造を形成する工程と、 前記第２導電型の半導体基板を除去する工程と、 前記バッファ層の、前記第１導電型の半導体基板の非形
成面に第２導電型のコレクタ層を形成する工程と、 前記コレクタ層に接合基板を接合する工程とを備えてな
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 第２導電型の半導体基板上に、第１導電
型のバッファ層を形成する工程と、前記バッファ層上に
第１導電型の半導体基板を形成する工程と、 前記第１導電型の半導体基板の表面部にＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構
造を形成する工程と、 前記第２導電型の半導体基板の、前記バッファ層の非形
成面側を除去し、除去されずに残った、前記半導体基板
により第２導電型のコレクタ層を形成する工程と、 前記コレクタ層に接合基板を接合する工程とを備えてな
ることを特徴とする半導体装置の製造方法。 - 【請求項９】 第１導電型の半導体基板の表面部にＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）型構造を形成する工程と、 前記半導体基板の、前記ＭＯＳ型構造の非形成面側を除
去する工程と、 除去されずに残った、前記半導体基板の、前記ＭＯＳ型
構造の非形成面に接合基板を接合する工程とを備えてな
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 第１導電型の半導体基板に接合基板を
接合する工程と、 前記半導体基板の表面部にＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を形成し
て、前記半導体基板の上下方向にキャリアが移動するこ
とにより導電する構造の半導体素子を形成する工程と、 前記接合基板の、前記半導体基板との非接合面側を除去
する工程とを備えてなることを特徴とする半導体装置の
製造方法。 - 【請求項１１】 第１導電型の半導体基板の表面部に第
２導電型の半導体層を形成する工程と、 前記半導体基板の、前記半導体層の非形成面側を除去す
る工程と、 除去されずに残った、前記半導体基板の、前記半導体層
の非形成面に接合基板を接合する工程とを備えてなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 第１導電型の半導体基板の表面部に第
２導電型の半導体層を形成する工程と、 前記半導体基板の、前記半導体層の非形成面側を除去す
る工程と、 除去されずに残った、前記半導体基板の、前記半導体層
の非形成面に第１導電型のバッファ層を形成する工程
と、 前記バッファ層に接合基板を接合する工程とを備えてな
ることを特徴とする半導体装置の製造方法。
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