CN106463541B - 碳化硅半导体装置 - Google Patents

碳化硅半导体装置 Download PDF

Info

Publication number
CN106463541B
CN106463541B CN201580026596.5A CN201580026596A CN106463541B CN 106463541 B CN106463541 B CN 106463541B CN 201580026596 A CN201580026596 A CN 201580026596A CN 106463541 B CN106463541 B CN 106463541B
Authority
CN
China
Prior art keywords
area
silicon carbide
region
carbide semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580026596.5A
Other languages
English (en)
Other versions
CN106463541A (zh
Inventor
堀川信之
楠本修
林将志
内田正雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN106463541A publication Critical patent/CN106463541A/zh
Application granted granted Critical
Publication of CN106463541B publication Critical patent/CN106463541B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

碳化硅半导体装置包括晶体管区域、二极管区域、栅极布线区域、以及栅极焊盘区域。栅极焊盘区域和栅极布线区域分别配置为被与晶体管区域相邻的二极管区域和与终端区域相邻的二极管区域夹着，栅极焊盘区域和栅极布线区域的栅极电极形成在绝缘膜上，绝缘膜形成在外延层上。由此，能够在不使栅极绝缘膜的品质下降的情况下抑制切换以及雪崩击穿时栅极区域中的绝缘膜的绝缘击穿。

Description

碳化硅半导体装置
技术领域
本申请涉及碳化硅半导体装置。
背景技术
与硅(Si)相比，碳化硅(silicon carbide：SiC)是带隙大且高硬度的半导体材料。例如，SiC应用于开关元件和整流元件等功率元件。使用SiC的功率元件与使用了Si的功率元件相比，例如具有能够降低电力损耗的优点。
使用了SiC的代表性的半导体元件是金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)。
SiC-MOSFET例如可考虑作为在对电机等负载进行驱动控制的电力变换器等中使用的开关元件进行使用。
例如，作为使用了SiC的MOSFET，公开了如专利文献1、2所示的构造。在专利文献1公开的MOSFET中，在并列排列有用于从外部施加栅极电压的栅极焊盘和纵向型MOSFET单元的单元区域，形成有与各MOSFET单元电连接的上部源极电极。此外，栅极布线以与栅极焊盘电连接的状态沿着外周部形成，并形成为包围上部源极电极。形成为包围上部源极电极的栅极布线抑制由距栅极焊盘的距离决定的栅极电极的电位的时间延迟，并谋求切换的高速化。例如，在作为栅极电极而使用多晶硅时，多晶硅的导电性不足够高，因此当栅极电极的位置远离栅极焊盘时，MOSFET的栅极电阻会升高。因此，根据由MOSFET的栅极电阻和源极-栅极间的电容决定的时间常数，在栅极电阻高的MOSFET单元中会在栅极焊盘的电位和栅极电极的电位产生延迟。因此，例如通过使用铝等低电阻的材料形成栅极布线并形成为包围上部源极电极，从而降低各MOSFET单元的栅极电阻，使得容易向栅极电极供给电位，谋求切换的高速化。
此外，在栅极布线的外侧形成有终端构造。终端构造发挥缓和表面的电场的作用，因此除了场限环(Field Limiting Ring，以下，简写为FLR)构造以外，还广泛使用结终端延展(Junction Termination Extention，以下，简写为JTE)构造或台面型构造等。
在先技术文献
专利文献
专利文献1：国际公开第2010/073759号
专利文献2：日本特开2006-140372号公报
发明内容
在上述的以往的MOSFET中，要求具备更高的耐压。
本申请的非限定性的某个实施方式提供一种具备高耐压的碳化硅半导体装置。
本申请的某个实施方式涉及的碳化硅半导体装置具备层叠构造，层叠构造具备：第一导电型的半导体基板；第一导电型的第一碳化硅半导体层，位于半导体基板的主面上；以及第一欧姆电极，位于半导体基板的背面，层叠构造包括晶体管区域、终端区域以及二极管区域，晶体管区域、终端区域以及二极管区域分别包括半导体基板的一部分、第一碳化硅半导体层的一部分以及第一欧姆电极的一部分，从与半导体基板的主面垂直的方向观察，终端区域包围晶体管区域，二极管区域位于终端区域与终端区域之间，在碳化硅半导体装置中，晶体管区域包括多个组件单元区域，碳化硅半导体装置在各组件单元区域中具备：第二导电型的第一阱区域，位于第一碳化硅半导体层的一部分内；第一导电型的源极区域，位于第一阱区域内；第二欧姆电极，与源极区域电连接；第二碳化硅半导体层，在第一碳化硅半导体层的一部分上，并配置为与第一阱区域和源极区域的至少一部分分别相接，至少包括杂质浓度比第一碳化硅半导体层的杂质浓度低的第一导电型的层；栅极绝缘膜，在第二碳化硅半导体层上；栅极电极，位于栅极绝缘膜上；以及上部电极，与第二欧姆电极电连接，碳化硅半导体装置在二极管区域中具备：第二导电型的第二阱区域，位于第一碳化硅半导体层的一部分内；接触区域，位于第二阱区域内，并且杂质浓度比第二阱区域的杂质浓度高；第二碳化硅半导体层，在第一碳化硅半导体层的一部分上，并配置为与接触区域的至少一部分相接；绝缘膜，在第二碳化硅半导体层上，并具有与栅极绝缘膜大致相同的厚度；栅极电极，设置在绝缘膜的至少一部分上；栅极布线，位于接触区域上，并与栅极电极电连接；栅极焊盘，位于接触区域上，并与栅极布线电连接，用于与外部进行连接；第三欧姆电极，在接触区域内，至少与位于栅极布线和晶体管区域之间的区域、以及位于栅极布线和终端区域之间的区域分别电连接；以及源极布线，与第三欧姆电极以及各组件单元区域的上部电极电连接，碳化硅半导体装置在终端区域中具备：第二导电型的杂质区域，位于第一碳化硅半导体层的一部分内。
根据本公开的碳化硅半导体装置，第三欧姆电极在位于晶体管区域和终端区域之间的二极管区域内的、位于栅极布线与终端区域之间的区域，具备第三欧姆电极，该第三欧姆电极与二极管区域的第二阱区域的接触区域电连接。因此，能够经由第三欧姆电极释放位移电流、雪崩电流，能够抑制第二阱区域的电位的上升，并能够抑制栅极电极下方的绝缘膜的击穿。
附图说明
图1A是示出实施方式的SiC-MOSFET的一个例子的俯视图。
图1B是示出实施方式的SiC-MOSFET的晶体管区域、终端区域以及二极管区域100D的配置的俯视图。
图2是实施方式的SiC-MOSFET的一个例子，是图1A的I-I线处的示意性剖视图。
图3是实施方式的SiC-MOSFET的一个例子，是图1A的II-II线处的示意性剖视图。
图4A是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图4B是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图4C是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图4D是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图5A是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图5B是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图5C是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图5D是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图6A是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图6B是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图6C是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图6D是示出实施方式的SiC-MOSFET的制造工序的工序剖视图。
图7A是示出雪崩耐量值的测定例的电路图。
图7B是示出实施方式和比较例的SiC-MOSFET的雪崩耐量值的测定结果的图。
图8A是示出比较例的SiC-MOSFET的构造的俯视图。
图8B是示出比较例的SiC-MOSFET的构造的剖视图。
图9是示出变形例1的SiC-MOSFET的一个例子的示意性剖视图。
图10是示出变形例2的SiC-MOSFET的一个例子的俯视图。
图11A是示出在变形例2的SiC-MOSFET中使FLR的构造变化时的击穿电压的变化的图表。
图11B是示出在变形例2的SiC-MOSFET中使FLR的构造变化时的击穿电压的变化的图表。
图12是示出变形例3的SiC-MOSFET的一个例子的示意性剖视图。
图13是示出变形例4的SiC-MOSFET的一个例子的示意性剖视图。
图14A是示出变形例5的SiC-MOSFET的一个例子的俯视图。
图14B是示出变形例5的SiC-MOSFET的一个例子的俯视图。
图15A是示出变形例5的SiC-MOSFET的一个例子的俯视图。
图15B是示出变形例5的SiC-MOSFET的一个例子的俯视图。
图16是专利文献1公开的SiC-MOSFET的示意性剖视图。
图17是专利文献2公开的SiC-MOSFET的示意性剖视图。
具体实施方式
本申请的发明人详细地研究了现有技术的半导体装置的耐压。图16示出专利文献1中的SiC-MOSFET1600的剖面示意图。SiC-MOSFET1600包括二极管区域1600D和栅极焊盘区域1600G。
MOSFET单元1600T包括：设置在第一导电型的半导体基板1601上的第一导电型的第一碳化硅半导体(漂移层)；选择性地设置在第一导电型的漂移层1602的表面的第二导电型的第一阱区域1603；选择性地形成在第一阱区域的表层的第一导电型的源极区域1604；第二导电型的接触区域1605；形成在第一导电型的漂移层上的栅极绝缘膜1607；以及形成在栅极绝缘膜上的栅极电极1608。当对栅极电极1608施加电压时，会在第一阱区域的表面感应出载流子，形成FET的沟道。
二极管区域1600D由设置在第一导电型的半导体基板1601上的第一导电型的漂移层1602、选择性地形成在漂移层1602的表面的第二导电型的第二阱区域1615、设置在第二阱区域的表层的第二导电型的第二接触区域1616、以及与第二接触区域进行欧姆接触的第二欧姆电极构成。具备二极管区域1600D的目的如下。在芯片成为雪崩状态时，对于处于芯片内部的晶体管单元1600T，只从晶体管单元1600T正下方的漏极区域流入电流，但是对于最外周的晶体管单元1600D，从芯片周边的没有晶体管单元的区域也会流入电流，因此流过的电流比在内部单元流过的电流大。在晶体管单元1600T中，包括由第一导电型的源极区域1604、第二导电型的第一阱区域1603、第一导电型的漂移层1602构成的寄生双极晶体管。因此，当从漂移层1602向第一阱区域1603流过大电流时，第一阱区域的电位会由于第一阱区域1603的电阻而上升，寄生双极晶体管被导通，从而流过更大电流，最坏情况下器件会被击穿。以防止这样的器件击穿为目的，从最外周的晶体管单元1600D去掉源极区域，从而排除寄生双极晶体管。即，作为由第二阱区域1615和漂移层1602构成的单纯的PN二极管。
栅极区域1600G由设置在第一导电型的半导体基板1601上的第一导电型的漂移层1602、选择性地形成在漂移层1602的表面的第二导电型的第二阱区域1615、形成在第一导电型的漂移层上的绝缘膜1617、以及形成在绝缘膜1617上的栅极电极1608构成。
根据专利文献1，公开了如下内容，即，由于以下说明的机理，存在设置在形成于栅极区域的阱区域与栅极电极之间的绝缘膜1617被绝缘击穿的情况。在此，设第一导电型为n型，并设第二导电型为p型。在MOSFET从导通(ON)状态切换为截止(OFF)状态的情况下，漏极电极的电压会急剧上升。由于该电压上升，位移电流经由存在于p型的阱与n型的漂移层之间的寄生电容流入到第二导电型的阱内。此时，在例如像栅极焊盘下方，此处为栅极区域1600G那样的p型阱的面积非常大的区域中，会流过大的位移电流。位移电流最终流入到源极电极，从而在P型阱的内部产生由到源极电极为止的电流路径的电阻与位移电流之积给出的电位上升。特别是，在与源极电极相距的水平方向上的距离大的地方，会在p阱内产生其值不能忽略的电位上升。其结果是，当在p阱上隔着薄的绝缘膜设置有栅极电极时，在MOSFET单元从导通状态切换为截止状态之后马上会在p阱与栅极电极之间的绝缘膜加载大的电场，从而存在p阱上的绝缘膜被绝缘击穿的情况。
此外，在将终端部的雪崩击穿电压设计得比MOSFET的单元区域的雪崩击穿电压低时，会在p型阱区域流过雪崩电流。虽然未图示，但是终端部形成在图的右侧(夹着栅极区域1600G的二极管区域1600D的相反侧)。在芯片被雪崩击穿时，雪崩电流从终端部朝向二极管区域(从图的右端向左)在栅极焊盘下方的p阱内流过。因此，与上述机理同样地，会在栅极焊盘下方的p阱内产生电压下降，并在p阱上的绝缘膜1617加载大的电场。其结果是，存在栅极焊盘下方的绝缘膜被绝缘击穿的情况。这不仅产生在栅极焊盘，在栅极布线中也会产生同样的现象。
在专利文献1中，针对上述课题，通过在面积大的p阱区域上具备膜厚比栅极绝缘膜的膜厚厚的场绝缘膜，从而降低在p阱内产生电位上升时加载在绝缘膜的电场，抑制栅极焊盘下方的绝缘膜被绝缘击穿。
图17示出专利文献2中的MOSFET的剖面示意图。栅极区域1700G由设置在第一导电型的半导体基板1701上的第一导电型的漂移层1702、选择性地形成在漂移层的表面的第二导电型的第二阱区域1717a、形成在第一导电型的漂移层上的绝缘膜1716、以及形成在绝缘膜上的栅极电极1708构成。通过使第二导电型的第二阱区域1717a的杂质浓度比晶体管单元1700T的第一阱区域1703的杂质浓度高，从而使第二阱区域1717a低电阻化。由此，抑制流过位移电流时的第二阱的电位上升，并抑制绝缘膜1716的击穿。除此之外，夹着栅极区域1700G在晶体管单元1700的相反侧设置有二极管区域1700D。此外，在形成于二极管区域1700D的第二导电型的第二接触区域中加深杂质的掺杂深度，进而增加杂质掺杂浓度。通过该构造，由二极管区域1700D决定半导体元件1700的击穿电压(以下：BVD)。通过在二极管区域1700D的上表面部设置上部源极布线1714L，从而雪崩击穿时的雪崩电流能够在不通过栅极布线部1700G的第二阱区域的情况下向上部源极布线1712L释放，从而抑制栅极布线区域1700G的第二阱区域内的电位上升。其结果是，能够抑制绝缘膜1716的绝缘击穿。
另一方面，为了改善SiC的MOSFET的低的移动度，还提出了在阱区域上设置外延生长层。在SiC-MOSFET中，第一阱区域1603通常通过离子注入来形成。通过在离子注入后进行活性化退火，从而恢复第一阱区域的结晶性，但是与Si不同，在离子注入层会留下缺陷。此外，活性化退火的温度为1600℃以上的高温，因此会在漂移层1602产生表面龟裂。因此，当将通过离子注入形成的第一阱区域的表面直接用作沟道时，FET的沟道移动度会下降。此外，对第一阱区域表面进行了热氧化的栅极绝缘膜也存在膜质差、产生膜厚的偏差等课题。因此，在SiC-MOSFET中，以往提出了在第一阱区域上形成外延生长层，并将该表面作为沟道。这是因为，外延生长层表面的结晶缺陷少，且可缓解基底的表面龟裂。
然而，根据本申请的发明人的研究，在上述以往的结构中，因为在栅极焊盘、栅极布线部等面积大的p型阱区域上具备膜厚比栅极绝缘膜的膜厚厚的场绝缘膜，所以需要与栅极绝缘膜独立地形成膜厚厚的场氧化膜的工序。此外，在具备外延沟道层的SiC-MOSFET中，场绝缘膜需要在外延沟道层的形成工序与栅极绝缘膜的形成工序之间实施。因此，在上述场绝缘膜的形成工序中，可想到外延沟道层与栅极绝缘膜的MOS界面的污染、由表面龟裂造成的栅极绝缘膜的品质下降。
本申请的发明人鉴于这样的课题，想到了即使在具备外延沟道层的SiC-MOSFET中，也能够在不使栅极绝缘膜的品质下降的情况下抑制切换和雪崩击穿时栅极区域中的绝缘膜的绝缘击穿的碳化硅半导体装置。本申请公开的碳化硅半导体装置的概要如下。
本申请的某个实施方式涉及的碳化硅半导体装置具备层叠构造，层叠构造具备：第一导电型的半导体基板；第一导电型的第一碳化硅半导体层，位于半导体基板的主面上；以及第一欧姆电极，位于半导体基板的背面，层叠构造包括晶体管区域、终端区域以及二极管区域，晶体管区域、终端区域以及二极管区域分别包括半导体基板的一部分、第一碳化硅半导体层的一部分以及第一欧姆电极的一部分，从与半导体基板的主面垂直的方向观察，终端区域包围晶体管区域，二极管区域位于终端区域与终端区域之间，在碳化硅半导体装置中，晶体管区域包括多个组件单元区域，碳化硅半导体装置在各组件单元区域中具备：第二导电型的第一阱区域，位于第一碳化硅半导体层的一部分内；第一导电型的源极区域，位于第一阱区域内；第二欧姆电极，与源极区域电连接；第二碳化硅半导体层，在第一碳化硅半导体层的一部分上，并配置为与第一阱区域和源极区域的至少一部分分别相接，至少包括杂质浓度比第一碳化硅半导体层的杂质浓度低的第一导电型的层；栅极绝缘膜，在第二碳化硅半导体层上；栅极电极，位于栅极绝缘膜上；第二欧姆电极，与源极区域电连接；以及上部电极，与第二欧姆电极电连接，碳化硅半导体装置在二极管区域中具备：第二导电型的第二阱区域，位于第一碳化硅半导体层的一部分内；接触区域，位于第二阱区域内，并且杂质浓度比第二阱区域的杂质浓度高；第二碳化硅半导体层，在第一碳化硅半导体层的一部分上，并配置为与接触区域的至少一部分相接；绝缘膜，在第二碳化硅半导体层上，并具有与栅极绝缘膜大致相同的厚度；栅极电极，设置在绝缘膜的至少一部分上；栅极布线，位于接触区域上，并与栅极电极电连接；栅极焊盘，位于接触区域上，并与栅极布线电连接，用于与外部进行连接；第三欧姆电极，在接触区域内，至少与位于栅极布线和晶体管区域之间的区域、以及位于栅极布线和终端区域之间的区域分别电连接；以及源极布线，与第三欧姆电极以及各组件单元区域的上部电极电连接，碳化硅半导体装置在终端区域中具备：第二导电型的杂质区域，位于第一碳化硅半导体层的一部分内。
可以是，碳化硅半导体装置还具备：至少一个组件单元，在二极管区域的栅极布线与终端区域之间，具有与晶体管区域的组件单元区域相同的构造。
可以是，从与半导体基板的主面垂直的方向观察，层叠构造具有大致四边形的形状，在四边形的4个角之中，更靠近栅极焊盘的两个角中的终端区域的耐压比另外两个角之中的至少一个角中的终端区域的耐压高。
可以是，在终端区域中，杂质区域构成FLR，更靠近栅极焊盘的两个角中的杂质区域的半径比另外两个角之中的至少一个角中的杂质区域的半径大。
可以是，在终端区域中，杂质区域构成FLR构造，更靠近栅极焊盘的两个角中的杂质区域的宽度比另外两个角之中的至少一个角中的杂质区域的宽度大。
可以是，在二极管区域的栅极布线和晶体管区域之间具有多个第三欧姆电极，从与半导体基板的主面垂直的方向观察，位于栅极布线和晶体管区域之间的多个第三欧姆电极具有四边形或圆形的形状，在多个第三欧姆电极之中，最接近第二阱区域的角部的第三欧姆电极具有比与该最接近所述第二阱区域的角部的第三欧姆电极相邻的第三欧姆电极大的面积。
可以是，从与半导体基板的主面垂直的方向观察，位于二极管区域的栅极布线和晶体管区域之间的第三欧姆电极具有条带形状，条带的宽度在第二阱区域的角部最大。
可以是，在二极管区域中，第二阱区域被分割为多个，被分割的多个第二阱区域之间的间隔等于或小于被分割的多个第二阱区域与第一阱区域的间隔。
以下，参照附图对本公开的碳化硅半导体装置的实施方式进行说明。在本实施方式中，将半导体的两个导电型中的第一导电型设为n型，并将第二导电型设为p型。但是，也可以是第一导电型为p型且第二导电型为n型。此外，导电型的右肩的“+”或“-”表示杂质的相对的浓度。例如，“n+”意味着n型杂质浓度比“n”高，“n-”意味着n型杂质浓度比“n”低。
此外，虽然在本实施方式中半导体装置为MOSFET，但是半导体装置也可以具备绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)构造。在该情况下，杂质区域是发射极或集电极，第一欧姆电极是发射极电极或集电极电极，第二欧姆电极是集电极电极或发射极电极。
(实施方式)
参照图1、图2以及图3对本实施方式的碳化硅装置的实施方式进行说明。图1A是从半导体基板的主面侧观察本实施方式的碳化硅半导体装置100(以下，称为SiC-MOSFET100)的示意性俯视图。图2是图1A所示的I-I线处的示意性剖视图，图3是图1A所示的II-II线处的示意性剖视图。
＜构造＞
本实施方式的SiC-MOSFET100具备层叠构造200。层叠构造200具备n+型的SiC基板(半导体基板)101、位于SiC半导体基板101的主面的漂移层(第一碳化硅半导体层)102、以及位于SiC半导体基板101的背面的漏极电极(第一欧姆电极)110。
层叠构造200包括晶体管区域100T、终端区域100E以及二极管区域100D，晶体管区域100T、终端区域100E以及二极管区域100D分别包括SiC半导体基板101的一部分、漂移层102的一部分以及漏极电极110的一部分。图1B示意性地示出从与SiC半导体基板101的主面垂直的方向观察的这些区域的配置。如图1B所示，终端区域100E包围晶体管区域100T，二极管区域100D位于终端区域100E与晶体管区域100T之间。二极管区域100D包括栅极布线区域100GL和栅极焊盘区域100GP。
如图2和图3所示，晶体管区域100T包括多个组件单元区域100u。多个组件单元区域100u的每一个作为MOSFET发挥功能，并彼此并联连接。即，在组件单元区域100u中，构成晶体管单元，SiC-MOSFET100包括多个晶体管单元。从与SiC半导体基板101的主面垂直的方向观察，多个组件单元区域100u以二维方式排列。
如上所述，二极管区域100D包括栅极布线区域100GL和栅极焊盘区域100GP。由此，在包括栅极布线区域100GL和栅极焊盘区域100GP的剖面中，二极管区域100D分为二极管区域100Da和二极管区域100Db。二极管区域100Da配置为与晶体管区域100T相邻，二极管区域100Db配置为与终端区域100E相邻。
构成在各组件单元区域的晶体管单元具备SiC半导体基板101的一部分、漂移层102的一部分、形成在漂移层102上的沟道层(第二碳化硅半导体层)106、位于沟道层106上的栅极绝缘膜107、位于栅极绝缘膜107上的栅极电极108、源极电极(第二欧姆电极)109、以及漏极电极110的一部分。在漂移层102的一部分内，设置有具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第一阱区域103。在第一阱区域103的内部形成有高浓度且包含n型杂质的n+型的源极区域104、以及浓度比第一阱区域103的浓度高且包含p型杂质的p+型的第一接触区域105。第一阱区域103、源极区域104以及第一接触区域105例如通过对漂移层102注入杂质的工序和使注入到漂移层102的杂质活性化的高温热处理(活性化退火)工序形成。
源极区域104和漂移层102经由沟道层106连接。沟道层106是通过外延生长形成在漂移层102上的4H-SiC层。此外，第一接触区域105和源极区域104分别与源极电极109形成欧姆接触。因此，第一阱区域103经由第一接触区域105与源极电极109电连接。
源极电极109例如能够通过如下方式形成，即，在漂移层102中的源极区域104和第一接触区域105上形成例如导电材料(Ni)层，然后以高温进行热处理。
栅极绝缘膜107例如是通过对沟道层106的表面进行热氧化而形成的热氧化膜(SiO2膜)。栅极电极108例如使用导电性的多晶硅形成。
栅极电极108被层间绝缘膜111所覆盖。在层间绝缘膜111形成有接触孔111c，各组件单元中的源极电极109经由该接触孔111c与上部电极(例如Al电极)112并联连接。在漏极电极110还可以形成有背面布线电极113。
接着，对SiC-MOSFET100的终端区域100E中的构造进行说明。终端区域100E构成终端构造。碳化硅半导体与Si相比具有高10倍以上的绝缘击穿电场强度。因此，在碳化硅半导体装置中，重要的是抑制由半导体装置的表面构造中的电场集中造成的绝缘击穿，终端构造缓解层叠构造200的表面中的电场的集中。
SiC-MOSFET100在终端区域100E中具备位于第一碳化硅半导体层的一部分内的p型的环区域(杂质区域)120。从与SiC半导体基板101的表面垂直的方向观察，p型的环区域120具有包围晶体管区域100T的环形状。在本实施方式中，具备多个环区域120，构成FLR构造。从与SiC半导体基板101的表面垂直的方向观察，各环具有将四角加工成圆弧状的四边形的形状。通过将环的四角加工成圆弧状，从而可防止电场集中在四角。例如，环区域120在深度方向上具有与晶体管区域100T的第一阱区域103以及第二阱区域115大体相等的杂质浓度分布。
接着，对SiC-MOSFET100的二极管区域100D中的构造进行说明。
在二极管区域100D的栅极布线区域100GL中，SiC-MOSFET100具备形成在SiC半导体基板101的主面上的漂移层102、形成在漂移层102上的外延层(第二碳化硅半导体层)118、隔着形成在外延层118上的绝缘膜117设置的栅极电极108、以及与栅极电极108电连接的栅极布线114L。栅极布线区域100GL中的漂移层102具备具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域115，在第二阱区域115的内部形成有浓度比第二阱区域115的浓度高且包含p型杂质的p+型的第二接触区域116。为了降低栅极电极108下方的第二阱区域115中的电阻，第二接触区域116形成在栅极电极108的整个下方。第二阱区域115在深度方向上具有与第一阱区域103相同的杂质浓度分布。同样地，第二接触区域116在深度方向上具有与第一接触区域105大体相同的杂质浓度分布。
栅极电极108被层间绝缘膜111所覆盖，并形成有接触孔111g，栅极布线114L和栅极电极108经由该接触孔111g电连接。绝缘膜117例如是通过对外延层118的表面进行热氧化而形成的热氧化膜(SiO2)，例如与栅极绝缘膜107在同一个工序中形成，并具有与栅极绝缘膜107大致相同的厚度。
SiC-MOSFET100在二极管区域100Da中具备形成在SiC半导体基板101的主面上的漂移层102、具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域115、以及基极电极119(第三欧姆电极)。在第二阱区域115的内部形成有浓度比第二阱区域115的浓度高且包含p型杂质的p+型的第二接触区域116。第二接触区域116与基极电极119形成欧姆接触。因此，第二阱区域115经由第二接触区域与基极电极电连接。基极电极119例如能够通过在漂移层102中的第二接触区域116上形成例如导电材料(Ni)层之后在高温进行热处理而形成，并由与源极电极109相同的材质形成。此外，在覆盖形成在漂移层上的栅极电极108的层间绝缘膜形成有接触孔111d，第二阱区域115经由基极电极119与上部电极112电连接。
SiC-MOSFET100在二极管区域100Db中具备形成在SiC半导体基板101的主面上的漂移层102、具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域115、以及基极电极119。在第二阱区域115的内部形成有浓度比第二阱区域115的浓度高且包含p型杂质的p+型的第二接触区域116。第二接触区域116与基极电极119形成欧姆接触。因此，第二阱区域115经由第二接触区域与基极电极电连接。基极电极119例如能够通过在漂移层102中的第二接触区域116上形成例如导电材料(Ni)层之后在高温进行热处理而形成，并由与源极电极109相同的材质形成。在层间绝缘膜形成有接触孔111d，第二阱区域115经由基极电极119与源极布线112L电连接。
如图3所示，栅极焊盘区域100GP中的SiC-MOSFET100的构造与图2所示的栅极布线区域100GL中的构造大体相同。与栅极布线区域100GL的不同点在于，为了将栅极电极108与外部进行连接而在非常宽的区域形成有栅极焊盘114。其结果是，第二阱区域115变得非常宽。此外，为了对栅极焊盘114和栅极电极108进行电连接，在栅极焊盘114的至少一部分的下方形成有栅极电极108。栅极焊盘区域100GP中的漂移层102具备具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域115，在第二阱区域115的内部形成有浓度比第二阱区域115的浓度高且包含p型杂质的p+型的第二接触区域116。为了降低栅极下方的p型阱区域中的电阻，第二接触区域116形成在栅极电极108的整个下方。
此外，第二阱区域115在深度方向上具有与第一阱区域103大体相同的杂质浓度分布。第二接触区域116在深度方向上具有与第一接触区域105大体相同的杂质浓度分布。
此外，栅极电极108被层间绝缘膜111所覆盖，并形成有接触孔111g，栅极焊盘114和栅极电极108经由该接触孔111g电连接。绝缘膜117例如是通过对外延层118的表面进行热氧化而形成的热氧化(SiO2)膜，由与栅极绝缘膜107相同的材质形成。
＜动作和作用＞
接着，对SiC-MOSFET100的动作进行说明。
在SiC-MOSFET100的各组件单元区域100u中，由沟道层106、控制流过沟道层106的电流的栅极电极108、栅极绝缘膜107、与沟道层106电连接的源极电极109、以及漏极电极110构成MOSFET。
当将MOSFET的阈值电压设为Vth时，MOSFET在Vgs≥Vth的情况下成为导通状态，如果Vds＞0V，则电流从漏极电极110经由SiC半导体基板101、漂移层102、沟道层106、以及源极区域104流向源极电极109。
另一方面，在Vgs＜Vth的情况下，作为晶体管成为截止状态。像这样，能够通过控制Vgs来切换导通和截止。通常，用于驱动电力变换器、电机等负载的开关元件在截止时成为高电阻，因此漏极-源极间的电压(Vds)大，在导通时成为低电阻，加载在漏极-源极之间的电压小。
此外，在纵向型的SiC-MOSFET的漏极与源极之间，在构造上存在漂移层和阱区域之间的pn结。其结果是，在漏极-源极之间寄生有起因于由该pn结形成的耗尽层的电容(Cds)。
在此，当考虑MOSFET从导通状态切换为截止状态的情况时，由于加载在漏极-源极之间的电压的急剧的变化，位移电流经由寄生在漂移层与阱区域之间的漏极-源极间电容流入到阱内。每个组件单元区域100u的、由第一阱区域103和漂移层102形成的PN结的面积与由第二阱区域115和漂移层102形成的PN结的面积相比小大致一个数量级。因此，流到晶体管区域100T的组件单元区域100u的位移电流比较少。此外，因为从第一阱区域103的端部到源极电极109的距离短，所以在第一阱区域103内流过的位移电流的路径的距离也短。因此，第一阱区域103的电阻低，第一阱区域103内的电位上升小。
然而，栅极布线区域100GL和栅极焊盘区域100GP的第二阱区域115与第一阱区域103相比大一个数量级左右。因此，经由寄生在第二阱区域115的漏极-源极间电容流入大的位移电流。在本实施方式中，像这样形成有二极管区域100Da和100Db，并形成为夹入不能配置源极电极109或基极电极119的栅极布线区域100GL。因此，流入到第二阱区域115内的位移电流分散到二极管区域100Da和100Db，并经由形成在各单元的基极电极119流出到上部电极112和上部源极布线112L。
除此之外，在栅极电极108下方形成有杂质浓度比第二阱区域115的杂质浓度高的第二接触区域116。因此，能够保持栅极电极108下方的电阻低，并能够抑制由位移电流造成的电位上升。
此外，在第二接触区域116上形成外延层118，并通过对该外延层118的表面进行热氧化而形成绝缘膜117。已知，在SiC半导体层中，由于进行高浓度的离子注入，所以会留下表面龟裂、离子结晶缺陷。因此，与通过对外延层表面进行热氧化而形成的氧化膜的膜质相比，通过对进行了高浓度的离子注入的SiC表面进行热氧化而形成的氧化膜的膜质下降。在本实施方式中，通过在高杂质浓度的第二接触区域116上形成外延层118，从而在不使绝缘膜117的膜质下降的情况下实现绝缘膜117下方的第二阱区域115的低电阻化。
像这样，通过位移电流的分散、栅极电极108下方的第二阱区域115的低电阻化、以及栅极电极108下方的高品质的绝缘膜117，抑制第二阱区域115上的绝缘膜117被击穿。
接着，对SiC-MOSFET100的雪崩击穿时的动作进行说明。本实施方式的SiC-MOSFET100在终端区域100E具备FLR构造。如上所述，FLR构造包括从与SiC半导体基板101的主面垂直的方向观察时具有环形状的第二导电型的环区域120。通过改变环区域120的杂质浓度和从与SiC半导体基板101的主面垂直的方向观察的环区域120的宽度，从而能够控制表面电场。即，能够控制雪崩击穿电压。在此，对元件的击穿电压由终端区域100E决定时的动作进行说明，即，对终端区域100E的雪崩击穿电压比晶体管区域100T的雪崩击穿电压低时的动作进行说明。
当在漏极与源极之间施加电压时，首先在终端区域100E达到雪崩击穿电压。具体地，栅极布线区域100GL或栅极焊盘区域100GP中的第二阱区域115的终端区域100E侧的一端的电场升高，在第二阱区域115的终端区域100E侧的一端产生雪崩击穿。因此，栅极布线区域100GL或栅极焊盘区域100GP的终端区域100E侧的pn结的电阻下降，在漏极-源极间电压被钳位为雪崩击穿电压的状态下，雪崩电流流入到第二阱区域115内。在本实施方式中，在第二阱区域115的终端区域100E侧的一端设置有二极管区域100Db，因此雪崩电流在不通过栅极电极108下方的第二阱区域的情况下经由二极管区域100Db的基极电极119流向成为上部布线电极的源极布线112L。其结果是，能够抑制栅极布线下方的第二阱区域115的电位上升，并能够防止第二阱区域115上的绝缘膜117的绝缘击穿。
为了确认本实施方式的SiC-MOSFET的效果，对雪崩耐量值进行了评价。已知，雪崩耐量值是表示雪崩击穿时的特性的指标之一。雪崩耐量值是指，在晶体管为截止的状态下在晶体管的漏极-源极之间流过电流时，即，在雪崩击穿状态下，直到半导体元件被击穿为止的能量的量。耐量值大，则特性好，耐量值小，则特性差。图7A是测定雪崩耐量的电路的一个例子。在测定雪崩耐量的电路中，在电源串联连接有线圈和作为D.U.T(Device UnderTest：被测试器件)的晶体管。此外，构成为可提供用于控制晶体管的导通和截止的栅极信号。
在测定雪崩耐量值时，首先对晶体管提供一定时间的栅极信号。由此，晶体管的电阻暂时降低，电源的电压基本施加于线圈。根据施加在线圈的电压、时间以及线圈的电感，在电路中流过任意的电流。
接着，当将晶体管从导通切换为截止时，流过晶体管的电流要减少，但由于静电感应在线圈的两端产生电动势，欲使线圈继续流过电流。其结果是，加载在晶体管的漏极-源极间的电压上升，元件达到雪崩击穿电压。达到雪崩击穿电压的半导体元件的电阻下降，在漏极-源极间电压被钳位在雪崩击穿电压的状态下，在漏极-源极之间流过雪崩电流。此后，由于电路的寄生电阻等，流过线圈和晶体管的电流减少，返回到通常的截止状态。雪崩耐量值定义为，从雪崩击穿起直到电流为0为止的电压与电流的积分值。
为了比较，制作在SiC-MOFSFET100中不具备二极管区域100Db的SiC-MOFSFET100A，并测定雪崩耐量值。在图8A和图8B示意性地示出SiC-MOFSFET100A的表面和剖面的构造。为了容易理解，在图8A和图8B中，对于与SiC-MOFSFET100具有相同的功能的构成要素标注了相同的参照标记。
在图7B示出本实施方式的SiC-MOSFET100以及比较例的SiC-MOSFET100A的雪崩耐量值。本实施方式的SiC-MOSFET100的雪崩耐量值为1J，但是比较例的SiC-MOSFET100A的雪崩耐量值为1mJ。即，与比较例相比，在本实施方式的SiC-MOSFET100中，雪崩耐量值高出3个数量级左右。认为这是因为，在本实施方式的SiC-MOSFET100中，如上所述，雪崩电流经由二极管区域100Db的基极电极119流向成为上部布线电极的源极布线112L，从而抑制栅极布线下方的第二阱区域115的电位上升，并防止第二阱区域115上的绝缘膜117的绝缘击穿。
相对于此，在比较例的SiC-MOSFET100A中没有二极管区域100Db，因此雪崩电流通过第二阱区域115从二极管区域100Da向基极电极119流出。因此，与切换时同样地，在第二阱内的流过雪崩电流的路径中，在与基极电极119的距离大的地方会产生不能忽略的电位上升。其结果是，在第二阱区域115上的绝缘膜117加载大的电场，绝缘膜117被绝缘击穿。因此，雪崩耐量值减小。
另外，在此为了简化说明，对本实施方式的SiC-MOSFET100的I-I剖面、II-II剖面以及比较例的SiC-MOSFET100A的III-III剖面(参照图8A、图8B)中的雪崩击穿进行了说明，但是这样的动作不限于图示的剖面的位置。从与SiC半导体基板101的主面垂直的方向观察，在FLR的角部中产生雪崩击穿的情况下也进行同样的动作。
像这样，根据本实施方式，能够抑制栅极电极108下方的薄的氧化膜的击穿。另外，虽然在本实施方式中示出了第二接触区域116连续地形成在栅极布线区域100GL中的栅极电极108下方以及二极管区域100Da和100Db中的例子，但是未必一定连续。例如，也可以在二极管区域的两个基极接触的中间附近具有未形成第二接触区域116的部分。
此外，终端区域中的终端构造不限于FLR，即使是结终端延展(JunctionTermination Extention)构造、台面型构造也可得到同样的效果。
＜制造方法＞
参照图4A至图6D对本实施方式的半导体装置的制造方法的一个例子进行说明。另外，以下说明的特定的数值、材料、处理条件是一个例子，本发明并不只限定于以下的制造方法。
首先，准备SiC半导体基板101。SiC半导体基板101例如是低电阻(电阻率为0.02Ωcm)的n型4H-SiC斜切基板。如图4A所示，在SiC半导体基板101上外延生长高电阻的漂移层(第一碳化硅半导体层)102。也可以在形成漂移层102之前在SiC半导体基板101上沉积由高杂质浓度的SiC构成的过渡层。过渡层的杂质浓度例如为1×1018cm-3，过渡层的厚度为1μm。漂移层102例如由n型4H-SiC构成，杂质浓度和膜厚分别为1×1016cm-3和10μm。
接着，在漂移层102上形成例如由SiO2构成的掩模201，例如将Al(铝)离子注入到漂移层102。由此，同时形成第一阱注入区域103A、第二阱注入区域115A、环注入区域120A。例如，调整离子注入的能量和剂量，使得Al离子的浓度为2×1017cm-3左右，并使被注入的Al离子的深度为0.5至1.0μm左右。这里所说的深度，相当于从漂移层表面到所注入的Al离子的浓度与漂移层的n型杂质浓度相等的位置的距离。与SiC半导体基板101的主面垂直的方向上的杂质浓度的深度分布在第一阱注入区域103A、第二阱注入区域115A、环注入区域120A中大体相同。
接着，如图4C所示，在离子注入之后除去掩模201，接下来，例如使用由SiO2构成的掩模202在第一阱注入区域103A内对例如氮进行离子注入，从而形成源极注入区域104A。或者，也可以在留下掩模201的一部分的状态下进一步沉积SiO2等，并进行部分加工，从而形成掩模201的侧壁掩模并形成相当于掩模202的掩模。即，也可以应用对第一阱注入区域103A和第二阱注入区域115A以自调整方式形成源极注入区域104A的、所谓的自调整处理。调整离子注入分布，使得源极注入区域104A的深度例如为250nm，并使平均的杂质浓度为大约5×1019cm-3。
在离子注入之后，除去掩模202，如图4D所示，在形成掩模203之后注入Al，从而形成第一接触注入区域105A、第二接触注入区域116A。第一接触注入区域105A和第二接触注入区域116A的深度例如为400nm，平均的杂质浓度为大约1×1020cm-3，其深度例如设为可得到5×1017cm-3的杂质浓度的深度。
接着，除去掩模203。从SiC半导体基板101的上方观察，在漂移层102之中，将在晶体管区域100T中未形成第一阱注入区域103A、源极注入区域104A、第一接触注入区域105A的区域称为JFET区域。也可以对JFET区域形成第一导电型的注入区域，并形成为从半导体基板101的上方观察时包括JFET区域。该JFET注入区域例如通过对N进行离子注入而形成。优选将JFET注入区域相对于SiC半导体基板101的垂直方向从漂移层102的表面一直形成至比第一阱注入区域103A深的位置。例如，JFET注入区域的平均杂质浓度设定为大约1×1017cm-3。
在这些离子注入之后，进行使注入到漂移层102的杂质活性化的高温热处理(活性化退火)，从而形成第一阱区域103、第二阱区域115、环区域120、源极区域104、第一接触区域105、第二接触区域116。活性化退火例如通过如下方式实现，即，在漂移层102上沉积200nm左右的碳膜，并在Ar、N2等惰性气体环境或真空中在大约1700℃进行30分钟左右的热处理。
另外，为了活性化退火后的漂移层102的表面清洁化，有除去漂移层102的表层的情况。例如，在将漂移层102的表层除去了50nm的情况下，第一阱区域103、第二阱区域115、环区域120、源极区域104、第一接触区域105、第二接触区域116的深度全部减小25nm左右。
接着，如图5A所示，在包括第一阱区域103、第二阱区域115、环区域120、源极区域104、第一接触区域105、第二接触区域116的漂移层102的整个表面外延生长碳化硅半导体层106A。在本实施方式中，调整碳化硅半导体层106A的沉积形成条件，使得图5A中的碳化硅半导体层106A的杂质浓度N(cm-3)和厚度d(nm)例如满足以下的条件。碳化硅半导体层106A在二极管区域100D中是外延层118。另外，碳化硅半导体层106A可以形成至晶体管区域100T。在该情况下，在晶体管区域100T中是沟道层106，在二极管区域100D中是外延层118。即，沟道层106和外延层118同时形成。
N＝2×1018cm-3
d＝30nm
接下来，在对碳化硅半导体层106A的给定部位进行干式蚀刻之后，例如通过热氧化在如图5B所示地进行蚀刻之后留下的碳化硅半导体层106A的表面同时形成栅极绝缘膜107和绝缘膜117。栅极绝缘膜107位于晶体管区域100T，绝缘膜117位于二极管区域100D。在通过热氧化形成了栅极绝缘膜107和绝缘膜117的情况下，碳化硅半导体层106A的一部分成为栅极绝缘膜107和绝缘膜117。因此，考虑由于热氧化而消失的厚度，调整形成的碳化硅半导体层106A的厚度，使得在形成栅极绝缘膜107和绝缘膜117之后成为上述厚度d。例如，将碳化硅半导体层106A形成得比d厚大约50nm左右。经过形成栅极绝缘膜之前的碳化硅半导体层106A的清洁化工序和栅极绝缘膜形成工序形成了栅极绝缘膜107和绝缘膜117之后的碳化硅半导体层106A具有厚度d。
此后，在栅极绝缘膜107的表面沉积掺杂了7×1020cm-3左右的磷的多晶硅膜。多晶硅膜的厚度例如为500nm左右。
接着，如图5C所示，使用掩模(未图示)对多晶硅膜进行干式蚀刻，从而在所需的区域形成栅极电极108。接下来，例如通过CVD法沉积使用了SiO2的层间绝缘膜111，使得覆盖栅极电极108的表面和漂移层102的表面。层间绝缘膜111的厚度例如为1μm。
接着，如图5D所示，使用利用光致抗蚀剂的掩模(未图示)，通过干式蚀刻除去处于第一接触区域105的表面上和杂质区域104的一部分的表面上的层间绝缘膜111以及栅极绝缘膜107、绝缘膜117，从而形成接触孔111c、111d。
此后，例如在具有接触孔111c、111d的层间绝缘膜111上形成厚度为100nm左右的Ni膜，并在惰性环境内且在例如950℃的温度进行一分钟的热处理，从而使Ni膜与漂移层102反应，形成由Ni硅化物构成的欧姆电极。接下来，通过蚀刻除去层间绝缘膜111上的Ni膜，从而得到像图6A那样的源极电极109和基极电极119。
接着，在SiC半导体基板101的背面，例如在整个面沉积Ni，并同样通过热处理使其与SiC半导体基板101的背面反应，像图6B那样形成由Ni硅化物构成的漏极电极110。
接着，在形成利用光致抗蚀剂的掩模(未图示)之后，对层间绝缘膜111的一部分进行蚀刻，使得栅极布线区域100GL中的栅极电极108的一部分露出，从而如图6C所示，形成栅极接触孔111g。
接下来，在表面沉积厚度为4μm左右的铝膜，蚀刻为所需的图案，从而如图6D所示，得到上部电极112、栅极布线114L以及栅极焊盘和上部源极布线112L。进而，在漏极电极110的背面作为芯片焊接用的背面布线电极113而沉积例如Ti/Ni/Ag(Ti侧与漏极电极110相接。)。这样，得到图1至图3所示的SiC-MOSFET100。
另外，虽然在本实施方式中没有特别进行图示，但是也可以在层间绝缘膜111、栅极布线114L、上部电极112上进一步沉积在上部电极112的一部分和栅极焊盘114的一部分具有开口的钝化膜。
(变形例1)
参照图9对本实施方式的半导体装置的变形例1进行说明。
像在上述实施方式中说明的那样，在二极管区域100Db的源极布线中流过位移电流、雪崩电流等大电流，因此优选尽可能加宽源极布线的宽度。然而，当上部源极布线下方只有二极管区域100Db时，芯片整体中的晶体管以外的区域会增加，芯片面积平均的电流量低，此外，导通电阻升高。即，面积效率差。本变形例1的特征在于，在源极布线下方也配置了晶体管单元。由此，能够降低加宽源极布线宽度时的芯片面积平均的电流量的下降。
图9示出本实施方式的变形例1的剖面示意图。本变形例1的SiC-MOSFET半导体装置800在二极管区域100D中在二极管区域100Db与终端区域100E之间具备晶体管区域100TA。此外，在晶体管区域100TA与终端区域100E之间具备二极管区域100Dc。在晶体管区域100TA设置有至少一个组件单元区域100u。例如，晶体管区域100TA的组件单元区域100u具备与晶体管区域100T的组件单元区域100u相同的构造。
通过该构造，能够在不减少晶体管的电流的情况下加宽上部源极布线112L。特别是，在雪崩击穿时由于以下说明的理由有可能在源极布线流过大的电流，需要充分加宽上部源极布线的布线宽度。
形成在晶体管区域100T的晶体管单元的耐压由PN结的耐压决定，PN结由第一阱区域103和漂移层102形成。终端区域100E中的由FLR构成的终端构造的耐压由环的宽度、个数、芯片的角部中的环的曲率等决定。在晶体管单元的耐压设计得比终端构造的耐压低的情况下，雪崩电流分散流过芯片内的全部组件单元，通过成为用于从外部施加源极电压的源极焊盘的上部电极112，并通过焊接在源极焊盘的未图示的导线向外部流出。与源极布线112L相比，成为源极焊盘的上部电极112的宽度更宽。
然而，在晶体管单元的耐压设计得比终端构造的耐压高的情况下，雪崩击穿先在终端构造中产生，雪崩电流只流过终端构造。此外，在终端构造之中，位于芯片的角部的部分尤其容易产生电场集中，有可能在此处局部性地流过。在图1中流到芯片左侧的终端构造的雪崩电流直到流入到源极焊盘为止，不得不通过宽度比源极焊盘的宽度窄的源极布线112L。因此，上部源极布线需要将其宽度设计为即使流过全部的雪崩电流也不会击穿。
例如，在上部源极布线112L由厚度为3μm的铝构成的情况下，允许的瞬时电流为大约5×106A/cm2。当设雪崩电流为30A时，上部源极布线112L的宽度需要为200μm。如果芯片尺寸为1mm×1mm，则上部源极布线的面积为整个芯片的大约4成。如果源极布线下方全部为二极管区域，则在该区域不流过导通电流，因此流过导通电流的区域只有整个芯片的大约6成，面积平均的电流极低。因此，如果像本变形例1那样在上部源极布线112L下方也配置有晶体管区域100TA，则能够确保源极布线的宽度够宽，同时能够防止芯片面积平均的电流量减少。
本变形例1的SiC-MOSFET800能够在只改变上述实施方式的SiC-MOSFET100的掩模布局的情况下用同样的制造方法形成。
(变形例2)
参照图10对本实施方式的半导体装置的变形例2进行说明。
在上部源极布线112L中存在比上部电极细的区域，因此优选尽可能使得不流过大电流。特别是，在雪崩击穿时有可能与额定电流相等的电流从角部通过上部源极布线向外部释放。在本实施方式中的变形例2的SiC-MOSFET900中，从与SiC半导体基板101的主面垂直的方向观察，层叠构造200具有大致四边形的形状。在四边形的4个角200a、200b、200c、200d之中，位于更靠近栅极焊盘114的位置的角200a、200b中的终端区域100E的耐压比另外两个角200c、200d中的至少一个中的终端区域100E的耐压高。换言之，角200c、200d中的至少一个中的终端区域100E的耐压比角200a、200b中的终端区域100E的耐压低。
通过该构造，雪崩电流能够在不通过细的源极布线112L的情况下通过焊接在栅极焊盘114的导线流出到外部。
如上所述，晶体管单元的耐压由PN结的耐压决定，PN结由第一阱区域103和漂移层102形成。由FLR构成的终端构造的耐压由环的宽度、个数、芯片的角部中的环的曲率等决定。在晶体管单元的耐压设计得比终端构造的耐压低的情况下，雪崩电流分散地流过芯片内的全部组件单元，通过宽度宽的上部电极112并通过焊接在上部电极112的未图示的导线向外部流出。
然而，在晶体管单元的耐压设计得比终端构造的耐压高的情况下，雪崩击穿先在终端构造中产生，雪崩电流只流过终端构造。此外，在终端构造之中，位于芯片的角部的部分尤其容易产生电场集中，有可能在此处局部性地流过。在图1中流到芯片左侧的终端构造的雪崩电流直到流入到上部电极112为止，不得不通过宽度比上部电极112窄的源极布线112L。因此，为了在不通过细的源极布线112L的情况下通过焊接的导线流出到外部，需要使得在图10中的芯片的角200a、200b的终端构造中难以产生雪崩击穿。
例如，在终端区域100E为FLR构造的情况下，从与SiC半导体基板101的主面垂直的方向观察，可以使角200a、200b中的FLR的环的半径大于角200c、200d中的FLR的环的半径。具体而言，将角200a、200b中的作为FLR的最内侧的环的环区域120的半径设为100μm，并将角200c、200d中的作为FLR的最内侧的环的环区域120的半径设为16μm。图11A示出归一化BVD的FLR的最内侧的环区域120的半径依赖性。纵轴用将FLR的最内侧的环区域120的半径设为8μm时的值进行了归一化。像这样，通过改变半径，从而能够使雪崩击穿电压变化大概±5％左右。因此，在离栅极焊盘114远(接近上部电极112)的角200c、200d中的FLR中产生雪崩击穿，雪崩电流能够在不通过上部源极布线112L的情况下向上部电极112释放。因此，在决定源极布线112L的宽度时无需考虑雪崩电流，能够使上部源极布线的宽度变窄。由此，能够配置晶体管单元的区域增加，能够增加单位面积平均的电流量。
此外，从与SiC半导体基板101的主面垂直的方向观察，也可以使作为角200a、200b中的FLR的环的环区域120的宽度比作为角200c、200d中的FLR的环的环区域120的宽度宽。例如，可以将角200a、200b中的FLR的环区域120的宽度设为1.0μm，并将角200c、200d中的FLR的环区域120的宽度设为0.9μm。图11B示出归一化BVD的FLR的杂质区域的宽度的依赖性。该结果是使环的配置周期一定并使注入p型的区域变化的结果。在此，将周期设为2μm并使环区域120的注入宽度变化。纵轴用将FLR的环区域的宽度设为0.8μm时的值进行了归一化。像这样，通过使FLR的环区域的宽度变化，从而能够使雪崩击穿电压变化大概10％左右。因此，能够得到与改变FLR的曲率半径时同样的作用、效果。
本变形例2的SiC-MOSFET900能够在只改变上述实施方式的SiC-MOSFET100的掩模布局的情况下用同样的制造方法形成。
(变形例3)
参照图12对本实施方式的半导体装置的变形例3进行说明。
与栅极布线区域100GL相比，在进行与外部的连接的栅极焊需区域1100GP区域中，第二阱区域更宽。由此，在栅极焊擗区域1100GP区域流过大的位移电流，因此优选在栅极焊盘区域不单独存在薄的绝缘膜的区域。本变形例3的SiC-MOSFET1100在栅极焊盘区域1100GP中不具备栅极电极108。由此，在栅极焊盘区域中，在不隔着栅极电极的情况下在薄的绝缘膜上存在层间绝缘膜。通过该构造，在流过大的位移电流时，能够减弱加载在绝缘膜的电场，能够抑制栅极焊盘区域1100GP中的绝缘膜117的击穿。
图12示出变形例3中的图1中的II-II剖面(栅极焊盘区域)的剖面示意图。变形例3的栅极布线区域100GL的构造(图1中的I-I剖面)与图2所示的实施方式相同。本实施方式中的变形例3的SiC-MOSFET1100在图1中的II-II的剖面中，包括晶体管区域100T、终端区域100E、栅极焊盘区域1100GP、二极管区域100Da以及二极管区域100Db。栅极焊盘区域1100GP配置为被二极管区域100Da和晶体管区域100T夹着。此外，二极管区域100Db配置为与终端区域100E相邻。晶体管区域100T、二极管区域100Da、100Db、终端区域100E与图3所示的构造相同。栅极焊盘区域1100GP具备形成在SiC半导体基板101的主面上的漂移层102、形成在漂移层102上的外延层118、以及形成在外延层118上的绝缘膜117和层间绝缘膜111和栅极焊盘114。栅极焊盘区域1100GP中的漂移层102具备具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域115，在第二阱区域115的内部形成有浓度比第二阱区域115的浓度高且包含p型杂质的p+型的第二接触区域116。此外，第二阱区域115与第一阱区域103在纵方向上的p型杂质分布大体相同，第二接触区域116与第一接触区域105在纵方向上的p型杂质分布大体相同。此外，绝缘膜117是通过对外延层118的表面进行热氧化而形成的热氧化(SiO2)膜，厚度与栅极绝缘膜107的厚度大致相同。在此，当考虑MOSFET从导通状态切换为截止状态的情况时，由于加载在漏极-源极之间的电压的急剧的变化，位移电流经由寄生在漂移层与阱区域之间的漏极-源极间电容流入到阱内。特别是，为了进行与外部的连接，栅极焊盘区域1100GP需要做成为比较宽的区域。因此，第二阱区域即使与栅极布线部比较也更大，经由寄生在该区域的漏极-源极间电容流入非常大的位移电流。在本变形例3中，虽然在第二阱区域115的两侧存在基极电极，但是栅极焊擗区域的第二阱区域非常宽，位移电流的路径必然变长。其结果是，在栅极焊盘下方的第二阱区域115内产生其值不能忽略的电位上升。像本变形例3那样，通过做成为在栅极焊盘内在绝缘膜117上一定会形成层间绝缘膜111那样的构造，从而即使在栅极焊盘下方的第二阱区域115内产生了其值不能忽略的电位上升时，电压也会分配到绝缘膜117上和层间绝缘膜111，从而能够缓和加载在绝缘膜117的电场。其结果是，能够抑制栅极焊盘下方的绝缘膜117的击穿。
本变形例3的SiC-MOSFET1100能够在只改变上述实施方式的SiC-MOSFET100的掩模布局的情况下用同样的制造方法形成。
(变形例4)
参照图13对本实施方式的半导体装置的变形例4进行说明。与栅极布线区域100GL部相比，在进行与外部的连接的栅极焊盘区域100GP中，第二阱区域115更宽。位移电流根据第二阱区域115的面积流动，因此在第二阱区域115上单独存在薄的绝缘膜时，优选第二阱区域115窄。本变形例4的SiC-MOSFET1200的特征在于，在栅极焊盘区域1200GP中，栅极焊盘区域1200GP的第二阱区域1215被分割。通过该构造，能够减小只存在薄的绝缘膜的第二阱区域的面积，能够抑制栅极焊盘区域1200GP中的绝缘膜117的击穿。
在变形例4的SiC-MOSFET1200中，栅极布线区域100GL的构造(图1中的I-I剖面)与SiC-FOSFET100相同。在图1中的II-II剖面中，变形例4的SiC-MOSFET1200由晶体管区域100T、终端区域100E、栅极焊盘区域1200GP、二极管区域100Da以及100Db构成。栅极焊盘区域1200GP配置为被二极管区域100Da、100Db夹着。二极管区域100Db配置为与终端区域100E相邻。晶体管区域100T、二极管区域100Da、100Db、终端区域100E的构造与本实施方式相同。
栅极焊盘区域1200GP具备形成在SiC半导体基板101的主面上的漂移层102、形成在漂移层102上的外延层118、以及形成在外延层118上的绝缘膜117和层间绝缘膜111和栅极焊盘114。
栅极焊盘区域1200GP中的漂移层102具备具有与SiC半导体基板101的导电型不同的导电型(在此为p型)的第二阱区域1215a和1215b，在第二阱区域115的内部分别形成有浓度比第二阱区域1215a和1215b的浓度高且包含p型杂质的p+型的第二接触区域1216a和1216b。
此外，第二阱区域1215a和1215b与第一阱区域103在纵方向上的杂质浓度分布大体相同，第二接触区域1216a和1216b与第一接触区域105在纵方向上的杂质浓度分布大体相同。此外，绝缘膜117是通过对外延层118的表面进行热氧化而形成的热氧化(SiO2)膜，与栅极绝缘膜107同时形成。
在此，第二阱区域1215a与第二阱区域1215b的间隔L1等于或小于晶体管区域100T的第一阱区域103的间隔L2(图2所示)。通过使第二阱区域1215a与第二阱区域1215b的间隔L1为第一阱区域103的间隔L2以下，从而在漏极-源极之间加载了电压时，能够防止通过彼此的耗尽层在漂移层102表面加载与漏极相等的电压。此外，从二极管区域100Da的基极电极119到第二阱区域1215a的最远端的距离比从二极管区域100Db的基极电极119到第二阱区域1215b的最远端的距离短。通过缩短从二极管区域100Da的基极电极119到第二阱区域1215a的最远端的距离，从而能够抑制流过第二阱区域1215b的位移电流。
在此，当考虑MOSFET从导通状态切换为截止状态的情况时，由于加载在漏极-源极之间的电压的急剧的变化，位移电流经由寄生在漂移层与阱区域之间的漏极-源极间电容流入到阱内。特别是，为了进行与外部的连接，栅极焊盘区域1200GP需要做成为比较宽的区域。因此，与栅极布线部相比，第二阱区域1215a和1215b更大，经由寄生在该区域的漏极-源极间电容流入非常大的位移电流。在本实施方式中，在第二阱区域1215a和1215b的两侧存在基极电极，第二阱区域1215a和1215b分别与两侧的基极电极电连接。像本变形例4那样，通过在栅极焊盘内对第二阱区域进行分割并缩短从存在栅极电极的第二阱区域1215a的一端到基极电极的距离，从而能够抑制位移电流，此外，通过缩短流过位移电流的距离，能够抑制电位上升。其结果是，能够抑制栅极焊盘下方的绝缘膜117的击穿。
本变形例4的SiC-MOSFET1200能够在只改变上述实施方式的SiC-MOSFET100的掩模布局的情况下用同样的制造方法形成。
(变形例5)
参照图14A、图14B、图15A以及图15B对本实施方式的半导体装置的变形例5进行说明。
位移电流、雪崩电流必定经由基极电极119向上部源极布线112L和上部电极112流出。因此，优选在降低第二阱区域内的电位上升的同时，降低基极电极119中的由接触电阻造成的电位上升。本变形例5的SiC-MOSFET1300、1400的特征在于，在形成于栅极布线112与晶体管区域100T之间的二极管区域中的基极电极119中，特别是，在处于第二阱区域115的角部附近的基极电极119，接触面积增大。通过该构造，特别是，能够在电流集中的基极区域中降低由接触电阻造成的电位上升。其结果是，能够抑制第二阱上的绝缘膜的击穿。
图14A～图15B示出变形例5的俯视图。图14A和图15A示出半导体装置整体的俯视图，图14B和图15B示出被虚线包围的地方的放大图。
例如，如图14B所示，在基极电极119从与SiC-MOSFET半导体基板101的主面垂直的方向观察具有四边形的形状时，与第二阱区域115的角部相距最短距离的基极电极119A的面积比与其相邻的基极电极119的面积大。此外，如图15B所示，在基极电极119从与SiC-MOSFET半导体基板101的主面垂直的方向观察具有条带形状时，在第二阱区域115的角部中条带的宽度最大。通过该构造，能够抑制基极电极119中的电位上升，此外，能够抑制由于流入超过最大允许电流的电流而造成的基极电极119的击穿。
此外，图14B和图15B的箭头示意性地示出俯视观察时的位移电流的流动。当考虑MOSFET从导通状态切换为截止状态的情况时，由于漏极-源极间电压的急剧的变化，位移电流经由寄生在漂移层与阱区域之间的漏极-源极间电容流入到阱内。在俯视观察时，对于未配置在第二阱区域115的角部的基极电极119，仅从一个方向流入位移电流，相对于此，对于第二阱区域115的角部附近的基极电极119A，从两个方向(图中的从左向右以及从下向上的电流)流过电流。通过使基极电极119A的面积比相邻的基极电极119大，从而对于大的位移电流的流入能够抑制基极电极119A中的电位上升。第二阱区域115和基极电极119配置为相对于位移电流的路径串联。因此，第二阱区域115的任意的位置的电位上升为由第二阱区域115的电阻造成的电位上升与由基极电极的接触电阻造成的电位上升之和。因此，抑制基极电极119中的电位上升，即可抑制第二阱区域115内的电位上升，能够抑制第二阱区域115上的绝缘膜的击穿。此外，因为基极电极119的允许电流量也与面积成比例增大，所以能够抑制基极电极自身的击穿。
此外，如图15B中所示，即使基极电极为条带形状，也能够得到同样的效果。
另外，虽然在变形例中关于被栅极布线和晶体管单元夹着的基极电极进行了说明，但是显然，即使是形成在栅极布线与终端部之间、栅极焊盘与晶体管单元之间、栅极焊盘与晶体管单元之间的基极电极，也可得到同样的效果。
产业上的可利用性
本公开的SiC-MOSFET能够广泛地应用于各种用途的半导体装置、以及具备该半导体装置的逆变器电路等各种控制装置、驱动装置。
附图标记说明
100、800、900、1100、1200、1300、1400：半导体装置(SiC-MOSFET)；
100T、100TA：晶体管区域；
100Da、100Db、100Dc：二极管区域；
100GP、1100GP、1200GP：栅极焊盘区域；
100GL：栅极布线区域；
100E：终端区域；
101、1601、1701：半导体基板；
102、1602、1702：第一碳化硅半导体层(漂移层)；
103、1603、1703：第一阱区域；
104、1604：源极区域；
105：第一接触区域；
106：第二碳化硅半导体层(沟道层)；
107、1607、1707：栅极绝缘膜；
108、1608、1708：栅极电极；
109：源极电极；
110：漏极电极；
111：层间绝缘膜；
111c、111d、111g：接触孔；
112：上部电极；
112L：源极布线；
113：背面布线电极；
114：栅极焊盘；
114L：栅极布线；
115、1215、1215a、1215b、1615、1717a：第二阱区域；
116、1216a、1216b、1616：第二接触区域；
117、1617、1716：绝缘膜；
118：第二碳化硅半导体层(外延层)；
119：基极电极；
120：环区域

Claims (8)

1.一种碳化硅半导体装置，具备层叠结构，所述层叠结构具备：第一导电型的半导体基板；第一导电型的第一碳化硅半导体层，位于所述半导体基板的主面上；以及第一欧姆电极，位于所述半导体基板的背面，所述层叠结构包括晶体管区域、终端区域以及二极管区域，所述晶体管区域、终端区域以及二极管区域分别包括所述半导体基板的一部分、所述第一碳化硅半导体层的一部分以及所述第一欧姆电极的一部分，从与所述半导体基板的所述主面垂直的方向观察，所述终端区域包围所述晶体管区域，所述二极管区域位于所述晶体管区域与所述终端区域之间，其中，
所述晶体管区域包括多个组件单元区域，
所述碳化硅半导体装置在各组件单元区域中具备：
第二导电型的第一阱区域，位于所述第一碳化硅半导体层的一部分内；
第一导电型的源极区域，位于所述第一阱区域内；
第二碳化硅半导体层，在所述第一碳化硅半导体层的一部分上，且配置为与所述第一阱区域和所述源极区域的至少一部分分别相接，至少包括杂质浓度比所述第一碳化硅半导体层的杂质浓度高的第一导电型的层；
栅极绝缘膜，在所述第二碳化硅半导体层上；
栅极电极，位于所述栅极绝缘膜上；
第二欧姆电极，与所述源极区域电连接；以及
上部电极，与所述第二欧姆电极电连接，
所述碳化硅半导体装置在所述二极管区域中具备：
第二导电型的第二阱区域，位于所述第一碳化硅半导体层的一部分内；
接触区域，位于所述第二阱区域内，并且杂质浓度比第二阱区域的杂质浓度高；
第二碳化硅半导体层，在所述第一碳化硅半导体层的一部分上，并且配置为与所述接触区域的至少一部分相接；
绝缘膜，在所述第二碳化硅半导体层上，并具有与所述栅极绝缘膜大致相同的厚度；
栅极电极，设置在所述绝缘膜的至少一部分上；
栅极布线，位于所述接触区域上，并与所述栅极电极电连接；
栅极焊盘，位于所述接触区域上，并与所述栅极布线电连接，用于与外部进行连接；
多个第三欧姆电极，具有第一的第三欧姆电极和第二的第三欧姆电极，所述第一的第三欧姆电极在所述接触区域内至少与位于所述栅极布线和所述晶体管区域之间的区域电连接，所述第二的第三欧姆电极在所述接触区域内至少与位于所述栅极布线和所述终端区域之间的区域电连接；以及
源极布线，与所述第二的第三欧姆电极以及所述各组件单元区域的所述上部电极电连接，
所述碳化硅半导体装置在所述终端区域中具备：
第二导电型的杂质区域，位于所述第一碳化硅半导体层的一部分内，
从与所述半导体基板的主面垂直的方向观察，所述栅极布线形成在所述第一的第三欧姆电极与所述第二的第三欧姆电极之间。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置还具备至少一个组件单元，该至少一个组件单元在所述二极管区域的所述栅极布线与所述终端区域之间，具有与所述晶体管区域的组件单元区域相同的构造。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，
从与所述半导体基板的所述主面垂直的方向观察，所述层叠构造具有大致四边形的形状，
在所述四边形的4个角之中，更靠近所述栅极焊盘的两个角中的终端区域的耐压比另外两个角之中的至少一个角中的终端区域的耐压高。
4.根据权利要求3所述的碳化硅半导体装置，其中，
在所述终端区域中，所述杂质区域构成场限环即FLR，
更靠近所述栅极焊盘的两个角中的所述杂质区域的半径比所述另外两个角之中的至少一个角中的所述杂质区域的半径大。
5.根据权利要求3所述的碳化硅半导体装置，其中，
在所述终端区域中，所述杂质区域构成场限环构造即FLR构造，
更靠近所述栅极焊盘的两个角中的所述杂质区域的宽度比所述另外两个角之中的至少一个角中的所述杂质区域的宽度宽。
6.根据权利要求1所述的碳化硅半导体装置，其中，
在所述二极管区域的所述栅极布线与所述晶体管区域之间具有所述多个第三欧姆电极，
从与所述半导体基板的所述主面垂直的方向观察，所述多个第三欧姆电极具有四边形或圆形的形状，
在所述多个第三欧姆电极之中，最接近所述第二阱区域的角部的第三欧姆电极具有比与该最接近所述第二阱区域的角部的第三欧姆电极相邻的第三欧姆电极大的面积。
7.根据权利要求1所述的碳化硅半导体装置，其中，
所述碳化硅半导体装置具有位于所述二极管区域的所述栅极布线与所述晶体管区域之间的所述多个第三欧姆电极，从与所述半导体基板的所述主面垂直的方向观察，多个所述第三欧姆电极具有条带形状，
所述条带的宽度在所述第二阱区域的角部最大。
8.根据权利要求1所述的碳化硅半导体装置，其中，
在所述二极管区域中，所述第二阱区域被分割为多个，
被分割的多个所述第二阱区域之间的间隔等于或小于被分割的多个所述第二阱区域与所述第一阱区域的间隔。
CN201580026596.5A 2014-05-23 2015-05-21 碳化硅半导体装置 Active CN106463541B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014107107 2014-05-23
JP2014-107107 2014-05-23
PCT/JP2015/002551 WO2015178024A1 (ja) 2014-05-23 2015-05-21 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
CN106463541A CN106463541A (zh) 2017-02-22
CN106463541B true CN106463541B (zh) 2019-05-21

Family

ID=54553705

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580026596.5A Active CN106463541B (zh) 2014-05-23 2015-05-21 碳化硅半导体装置

Country Status (4)

Country Link
US (2) US9865591B2 (zh)
JP (1) JP6617292B2 (zh)
CN (1) CN106463541B (zh)
WO (1) WO2015178024A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018037701A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置
WO2018038133A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 炭化珪素半導体装置
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
JP6611960B2 (ja) * 2016-11-01 2019-11-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6884803B2 (ja) * 2017-01-17 2021-06-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6498363B2 (ja) * 2017-02-24 2019-04-10 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
DE112018001001B4 (de) * 2017-02-24 2024-06-13 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und leistungswandler
JP6728096B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US10665713B2 (en) * 2017-09-28 2020-05-26 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP7054797B2 (ja) * 2017-11-28 2022-04-15 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法
JP7113221B2 (ja) * 2018-02-08 2022-08-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
DE112019001917T5 (de) * 2018-04-11 2020-12-24 Rohm Co., Ltd. Halbleiterbauteil
JP6631934B1 (ja) * 2018-06-19 2020-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
TWI705565B (zh) * 2018-12-26 2020-09-21 新唐科技股份有限公司 半導體元件
JP7103256B2 (ja) * 2019-02-13 2022-07-20 株式会社デンソー 半導体装置
JP7205286B2 (ja) * 2019-02-21 2023-01-17 株式会社デンソー 半導体装置
JP7188210B2 (ja) * 2019-03-22 2022-12-13 三菱電機株式会社 半導体装置
JP7164497B2 (ja) * 2019-08-23 2022-11-01 株式会社東芝 半導体装置
JP7334638B2 (ja) * 2020-02-07 2023-08-29 株式会社デンソー 半導体装置
IT202000008179A1 (it) * 2020-04-17 2021-10-17 St Microelectronics Srl Formazione di contatti ohmici in un dispositivo elettronico basato su sic, e dispositivo elettronico
JP7459703B2 (ja) * 2020-07-15 2024-04-02 富士電機株式会社 半導体装置
DE112020007758T5 (de) * 2020-11-06 2023-08-17 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit
DE112022004385T5 (de) * 2021-09-15 2024-06-20 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
US20230326972A1 (en) * 2022-04-06 2023-10-12 Leap Semiconductor Corp. Silicon carbide semiconductor power transistor and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102217070A (zh) * 2009-09-03 2011-10-12 松下电器产业株式会社 半导体装置及其制造方法
CN103180959A (zh) * 2010-10-29 2013-06-26 松下电器产业株式会社 半导体元件及其制造方法
CN103548144A (zh) * 2011-06-15 2014-01-29 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710405B2 (en) * 2001-01-17 2004-03-23 Ixys Corporation Non-uniform power semiconductor device
JP2006140372A (ja) 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2010073759A1 (ja) 2008-12-25 2010-07-01 三菱電機株式会社 電力用半導体装置
DE112009005069B4 (de) * 2009-07-15 2016-09-01 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung
US8519477B2 (en) * 2009-11-20 2013-08-27 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates and trenched channel stop gates in termination
JP4962665B2 (ja) * 2010-04-06 2012-06-27 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびにパワーモジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102217070A (zh) * 2009-09-03 2011-10-12 松下电器产业株式会社 半导体装置及其制造方法
CN103180959A (zh) * 2010-10-29 2013-06-26 松下电器产业株式会社 半导体元件及其制造方法
CN103548144A (zh) * 2011-06-15 2014-01-29 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Also Published As

Publication number Publication date
US9865591B2 (en) 2018-01-09
US20170077087A1 (en) 2017-03-16
JPWO2015178024A1 (ja) 2017-04-20
JP6617292B2 (ja) 2019-12-11
USRE49195E1 (en) 2022-08-30
WO2015178024A1 (ja) 2015-11-26
CN106463541A (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
CN106463541B (zh) 碳化硅半导体装置
US10128370B2 (en) Semiconductor device
US10504785B2 (en) Semiconductor device
US8492771B2 (en) Heterojunction semiconductor device and method
JP4185157B2 (ja) 半導体素子及び電気機器
US10672878B2 (en) Silicon carbide semiconductor device
US11444155B2 (en) Silicon carbide semiconductor device
JP2016006854A (ja) 半導体素子およびその製造方法
CN110352497A (zh) 碳化硅半导体装置以及电力变换装置
US10038052B2 (en) Semiconductor device with channelstopper and method for producing the same
CN111201611B (zh) 具有高dv/dt能力的功率开关装置及制造这种装置的方法
US10269951B2 (en) Semiconductor device layout and method for forming same
JP2024019464A (ja) 半導体装置
US20200006544A1 (en) Semiconductor device including silicon carbide body and transistor cells
WO2006123458A1 (ja) 半導体装置及びその製造方法
JP6919713B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2016013182A1 (ja) 炭化珪素半導体素子およびその製造方法
CN113644133B (zh) 一种半导体器件及其制备方法
JP7113386B2 (ja) 半導体装置
JP3649056B2 (ja) 半導体装置
US20240072120A1 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6750589B2 (ja) 半導体装置
JP4479462B2 (ja) 半導体装置
CN116169173A (zh) 半导体装置、逆变器电路、驱动装置、车辆以及升降机

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant