JP7054797B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本開示は、半導体装置およびその製造方法に関する。
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている。
炭化珪素は、シリコンに比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部またはショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。このため、炭化珪素を用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、炭化珪素は、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
近年、ハイブリッド車、電気自動車、燃料電池自動車など、モータを駆動源とする車両が開発されている。上述した特徴は、これらの車両のモータを駆動するインバータ回路のスイッチング素子に有利であるため、車載用の炭化珪素パワー半導体デバイスが開発されている。
炭化珪素基板を用いたパワー半導体デバイスでは、高温環境下においてゲートの閾値電圧が変動し得ることが知られている。例えば、特許文献１は、そのようなゲートの閾値電圧の変動を抑制する半導体装置を開示している。
特開２０１２－１２９５０３号公報
本開示は、パワー半導体デバイスなどの半導体装置の信頼性を向上させる新規な技術を提供する。以下、パワー半導体デバイスを半導体装置と称する。
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面に位置するゲート絶縁層と、前記ゲート絶縁層上に位置するゲート電極と、前記ゲート電極を覆う層間絶縁層と、前記ゲート絶縁層および前記層間絶縁層を貫通し、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールと、前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および露出した前記半導体基板の前記表面の前記一部の少なくとも一部を覆う金属層と、前記コンタクトホールを介して、前記金属層のうち少なくとも露出した前記半導体基板の前記表面の前記一部の前記少なくとも一部を覆う部分と接続するソース配線と、を備え、前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす角度よりも小さい。
本開示の他の態様に係る半導体装置の製造方法では、半導体基板を用意する第１の工程と、前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、前記ゲート絶縁層上にゲート電極を設ける第３の工程と、前記ゲート電極を層間絶縁層で覆う第４の工程と、前記層間絶縁層上にマスク層を設ける第５の工程と、前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、前記マスク層を除去する第７の工程と、前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、を包含し、前記金属層のうち少なくとも前記コンタクトホールの前記内側面の下部を覆う部分の厚さは、３５ｎｍ以上である。
上記の包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよい。あるいは、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示の技術によれば、半導体装置の信頼性を向上させることができる。
図１は、本実施形態の半導体装置１００の構成例を模式的に示す断面図である。 図２は、本実施形態の半導体装置１００の断面を示す走査電子顕微鏡の写真の一例である。 図３は、本実施形態の半導体装置１００における、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さと、ゲートライフ信頼性試験の不良率との関係をプロットしたグラフの一例を示す図である。 図４は、テーパー角と、コンタクトホールの上部の内側面２３ｓ２における金属層２０の厚さとの関係をプロットしたグラフの一例を示す図である。 図５は、図４におけるテーパー角０°を基準として金属層２０の厚さを規格化しカバレッジとして表現したグラフの一例を示す図である。 図６Ａは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｂは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｃは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｄは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｅは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｆは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｇは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｈは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｉは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図６Ｊは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。 図７は、図６Ｆにおいて層間絶縁層３８をエッチングする際に６インチウエハを用いた場合の、エッチングレートのウエハ面内均一性と、テーパー角との関係をプロットしたグラフの一例を示す図である。 図８は、様々なエッチング時間における、６インチウエハ内における測定位置と、エッチングレートとの関係をプロットしたグラフの一例を示す図である。
本発明者らが検討した結果、特許文献１の半導体装置では、高温環境下においてゲートの閾値電圧の変動を十分に抑制できない可能性があることを見出した。
特許文献１は、層間絶縁層とソース配線との間にバリアメタル層を設けることにより、ゲートの閾値電圧の経時的な低下を抑制し、また、ゲート・ソース間の短絡を防止する半導体装置を開示している。
ゲートの閾値電圧の変動は、可動イオンがゲート絶縁層に侵入することによって生じる。したがって、バリアメタル層が十分な厚さを備えていれば、ゲートの閾値電圧の変動を抑制することができると考えられる。
特許文献１の半導体装置では、バリアメタル層は、層間絶縁層の半導体基板にほとんど垂直な側面を覆う。しかし、後述する理由により、この構成では、バリアメタル層が垂直な側面において十分な厚さを備えることは難しい。その結果、ゲートの閾値電圧の変動を十分に抑制できない可能性がある。
本発明者らは、以上の検討に基づき、以下の項目に記載の半導体装置およびその製造方法に想到した。
［項目１］
半導体基板と、
前記半導体基板の表面に位置するゲート絶縁層と、
前記ゲート絶縁層上に位置するゲート電極と、
前記ゲート電極を覆う層間絶縁層と、
前記ゲート絶縁層および前記層間絶縁層を貫通し、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールと、
前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および露出した前記半導体基板の前記表面の前記一部の少なくとも一部を覆う金属層と、
前記コンタクトホールを介して、前記金属層のうち少なくとも露出した前記半導体基板の前記表面の前記一部の前記少なくとも一部を覆う部分と接続するソース配線と、
を備え、
前記金属層のうち少なくとも前記コンタクトホールの前記内側面の下部を覆う部分の厚さは、３５ｎｍ以上である、
半導体装置。
［項目２］
前記金属層のうち前記コンタクトホールの前記内側面の前記下部を覆う部分の厚さを第１の厚さとし、
前記金属層のうち前記層間絶縁層の前記上面を覆う部分の厚さを第２の厚さとするとき、
前記第１の厚さは、前記第２の厚さの３５％以上である、
項目１に記載の半導体装置。
［項目３］
前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
前記半導体基板の前記表面と、前記コンタクトホールの前記内側面の前記下部とがなす角度は７５度以下である、
項目１または２に記載の半導体装置。
［項目４］
前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、
前記第１の角度は、７５度以下である、
項目３に記載の半導体装置。
［項目５］
半導体基板と、
前記半導体基板の表面に位置するゲート絶縁層と、
前記ゲート絶縁層上に位置するゲート電極と、
前記ゲート電極を覆う層間絶縁層と、
前記ゲート絶縁層および前記層間絶縁層を貫通し、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールと、
前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および露出した前記半導体基板の前記表面の前記一部の少なくとも一部を覆う金属層と、
前記コンタクトホールを介して、前記金属層のうち少なくとも露出した前記半導体基板の前記表面の前記一部の前記少なくとも一部を覆う部分と接続するソース配線と、
を備え、
前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす角度よりも小さい、
半導体装置。
［項目６］
露出した前記半導体基板の前記表面の前記一部は、シリサイドから形成されるシリサイド層である、
項目１から５のいずれかに記載の半導体装置。
［項目７］
前記シリサイド層の一部は、前記ゲート絶縁層の前記側面を覆う、
項目６に記載の半導体装置。
［項目８］
前記金属層は、２つの異なる金属から形成された２層構造を備える、
項目１から７のいずれかに記載の半導体装置。
［項目９］
前記半導体装置は、ＭＯＳＦＥＴである、
項目１から８のいずれかに記載の半導体装置。
［項目１０］
半導体基板を用意する第１の工程と、
前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
前記ゲート電極を層間絶縁層で覆う第４の工程と、
前記層間絶縁層上にマスク層を設ける第５の工程と、
前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
前記マスク層を除去する第７の工程と、
前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
を包含し、
前記金属層のうち少なくとも前記コンタクトホールの前記内側面の下部を覆う部分の厚さは、３５ｎｍ以上である、
半導体装置の製造方法。
［項目１１］
半導体基板を用意する第１の工程と、
前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
前記ゲート電極を層間絶縁層で覆う第４の工程と、
前記層間絶縁層上にマスク層を設ける第５の工程と、
前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
前記マスク層を除去する第７の工程と、
前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
を包含し、
前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす角度よりも小さい、
半導体装置の製造方法。
［項目１２］
前記第４の工程における前記ゲート電極を覆う前記層間絶縁層の表面は、平坦部と傾斜部とを備え、
前記第５の工程おける前記マスク層は、前記コンタクトホールを規定するための開口部を備え、
前記マスク層の前記開口部内において、前記層間絶縁層の前記表面における前記平坦部と、前記傾斜部とが存在する、
項目１１に記載の半導体装置の製造方法。
［項目１３］
前記第６の工程において、前記エッチングを、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスによって実施する、
項目１０から１２のいずれかに記載の半導体装置の製造方法。
［項目１４］
前記第６の工程において、前記エッチングを６０秒実施する工程と、前記エッチングの後に冷却する工程とを繰り返す、
項目１３に記載の半導体装置の製造方法。
これにより、半導体装置の信頼性を向上させることができる。
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
（実施形態）
以下では、模式図を用いて、本開示を包括的に説明する。本開示は、後述するコンタクトホールの内側面の形状と、その側面に位置する金属層の厚さとの関係に関する。本実施形態における半導体装置は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
図１は、本実施形態の半導体装置１００の構成例を模式的に示す断面図である。図２は、本実施形態の半導体装置１００の断面を示す走査電子顕微鏡の写真の一例である。図１および２に示す例では、半導体装置１００は、ＭＯＳＦＥＴである。以下では、従来と同じ構成については説明を省略することがある。
本実施形態の半導体装置１００は、半導体基板１１と、ゲート絶縁層１７と、ゲート電極１８と、層間絶縁層３８と、コンタクトホール２３と、金属層２０と、ソース配線１９と、を備える。
半導体基板１１は、炭化珪素から形成されているが、炭化珪素以外の半導体材料から形成されてもよい。
ゲート絶縁層１７は、半導体基板の表面１１ｓに位置する。ゲート絶縁層１７は、例えば、半導体基板の表面１１ｓを熱酸化して得られた絶縁層である。
ゲート電極１８は、ゲート絶縁層１７上に位置する。ゲート電極１８は、例えば、ポリシリコンである。
層間絶縁層３８は、ゲート電極１８を覆う。層間絶縁層３８は、例えば、ノンドープシリカガラス（ＮＳＧ）である。
コンタクトホール２３は、ゲート絶縁層１７および層間絶縁層３８を貫通し、半導体基板の表面１１ｓの一部を露出する。コンタクトホール２３の上部の穴が、コンタクトホールの開口部２３ｏである。コンタクトホールの内側面２３ｓは、層間絶縁層の側面３８ｓおよびゲート絶縁層の側面１７ｓによって規定される。
露出した半導体基板の表面１１ｓの一部は、シリコンおよび金属の化合物であるシリサイドから形成されたシリサイド層２１であり得る。シリサイド層２１は、オーミック接合を実現する。シリサイド層２１は、例えば、ＳｉおよびＮｉの化合物であるＮｉＳｉから形成される。以下では、露出した半導体基板の表面１１ｓの一部は、シリサイド層２１であるとする。
金属層２０は、層間絶縁層の上面３８ｕ、コンタクトホールの内側面２３ｓ、およびシリサイド層２１の少なくとも一部を覆う。金属層２０のうち少なくとも後述するコンタクトホールの下部の内側面２３ｓ１を覆う部分の厚さは、３５ｎｍ以上である。コンタクトホールの下部の内側面２３ｓ１は、半導体基板の表面１１ｓから垂直方向に０ｎｍ以上６００ｎｍ以下の範囲に存在する。金属層２０は、２つの異なる金属から形成された２層構造を備えてもよい。金属層２０は、例えば、Ｔｉ層およびＴｉＮ層のから形成された２層構造である。
金属層２０は、ゲート絶縁層の側面１７ｓを覆い得る。また、シリサイド層２１が、本来の半導体基板の表面１１ｓよりも盛り上がって形成される場合、シリサイド層２１の一部は、ゲート絶縁層の側面１７ｓを覆い得る。
ソース配線１９は、コンタクトホール２３を介して、金属層２０のうち少なくともシリサイド層２１の上記少なくとも一部と接続する。その際、半導体基板１１のうちシリサイド層２１と接触した部分が、不図示のソース電極に相当する。ソース配線１９は、金属層２０をすべて覆ってもよい。ソース配線１９は、例えば、アルミニウム（Ａｌ）である。ソース配線１９上に、さらに他の導電性材料が位置してもよい。
実際には、半導体基板１１のうち、ゲート絶縁層１７などが位置する面と反対側の面に、不図示のドレイン電極が位置する。ドレイン電極上に他の配線が位置してもよい。
金属層２０が薄い従来の半導体装置では、高温環境下においてゲートの閾値電圧に変動が生じることが知られている。この変動の原因として、以下の２つ理由が考えられる。
（理由１）金属層２０が薄ければ、高温環境下において、半導体装置の外部環境下に存在する可動イオンが、金属層２０の薄い部分を通過しゲート絶縁層の側面１７ｓおよび層間絶縁層の側面３８ｓの少なくとも一方から侵入する。侵入した可動イオンの一部は、ゲート絶縁層１７のうち、半導体基板１１とゲート電極１８との間に捕捉される。その結果、ゲートの閾値電圧が変動し得る。
（理由２）層間絶縁層３８に含まれる可動イオンは、金属層２０によって捕捉される。しかし、金属層２０が薄い場合、可動イオンの捕捉量は少ない。そのため、層間絶縁層３８に残留する可動イオンが、ゲート絶縁層１７のうち、半導体基板１１とゲート電極１８との間に捕捉される。その結果、ゲートの閾値電圧が変動し得る。
可動イオンのゲート絶縁層１７への侵入によるゲートの閾値電圧の変動を抑制するためには、金属層２０が、コンタクトホールの内側面２３ｓにおいて十分な厚さを備えていればよい。すなわち、金属層２０は、可動イオンのゲート絶縁層１７への侵入を防ぐバリアメタルまたはトラップ層として機能する。金属層２０が、コンタクトホールの内側面２３ｓのうちコンタクトホールの下部の内側面２３ｓ１において十分な厚さを備えていれば、ゲートの閾値電圧の変動を抑制する効果が得られると考えられる。
しかし、従来の半導体装置では、金属層２０がコンタクトホールの内側面２３ｓにおいて十分な厚さを備えることは難しい。従来の半導体装置では、コンタクトホールの内側面２３ｓは半導体基板の表面１１ｓに対して、ほとんど垂直だからである。
通常、金属層２０は、金属をスパッタリングすることにより、コンタクトホールの内側面２３ｓに設けられる。スパッタリングにより、金属粒子は、半導体基板の表面１１ｓに対して垂直方向と斜め方向とから、層間絶縁層３８に向かって飛んでくる。その際、金属層２０のうち層間絶縁層の上面３８ｕを覆う部分は、垂直方向と斜め方向との両方から飛んでくる金属粒子から形成される。垂直方向と斜め方向とでは、堆積層の厚さに対する寄与度は、垂直方向の方が極めて大きい。一般的に、垂直方向と平行な金属粒子数が最も多い。垂直方向から角度が大きくなるにつれて、金属粒子数が減少する。一方、金属層２０のうち垂直なコンタクトホールの内側面２３ｓを覆う部分は、垂直方向に対する投影面積が小さいために、主に斜め方向から飛んでくる金属粒子から形成される。そのため、垂直なコンタクトホールの内側面２３ｓにおける金属層２０の厚さは、層間絶縁層の上面３８ｕにおける金属層２０の厚さよりも小さい。
また、コンタクトホールの内側面２３ｓにおける金属層２０の厚さは、コンタクトホールの開口部２３ｏから離れるにつれ小さくなる。これは、コンタクトホールの開口部２３ｏから離れるにつれ、斜め方向から飛んでくる金属粒子の垂直方向からの角度が大きくなり、金属粒子の寄与が少なくなるからである。そのため、従来の半導体装置では、金属層２０が、垂直なコンタクトホールの内側面２３ｓにおいて十分な厚さを備えることは難しい。
そこで、本実施形態における半導体装置１００では、半導体基板の表面１１ｓに対して、コンタクトホールの内側面２３ｓの傾斜を緩やかにする。傾斜が緩やかになるほど、金属層２０を設ける際、垂直方向に対する投影面積が大きくなり、垂直方向から飛んでくる金属粒子の寄与が大きくなる。そのため、金属層２０が、コンタクトホールの内側面２３ｓにおいて十分な厚さを備えることが期待できる。
図１および２に示す例では、コンタクトホールの内側面２３ｓの傾斜を緩やかにするために、半導体基板の表面１１ｓに垂直な断面において、コンタクトホールの内側面２３ｓは、コンタクトホールの開口部２３ｏに面し、半導体基板の表面１１ｓに対して９０度より小さい角度を有している。コンタクトホールの内側面２３ｓにおける金属層２０の厚さは、層間絶縁層の上面３８ｕにおける金属層２０の厚さよりも小さい。また、コンタクトホールの内側面２３ｓにおける金属層２０の厚さは、コンタクトホールの開口部２３ｏから離れるにつれ小さくなる。この理由は、従来の半導体装置において上述した理由と同じである。
図１および２に示す例では、コンタクトホールの内側面２３ｓは、半導体基板の表面１１ｓに近い下部の内側面２３ｓ１と、コンタクトホールの開口部２３ｏに近い上部の内側面２３ｓ２とを備える。コンタクトホールの下部の内側面２３ｓ１と、半導体基板の表面１１ｓとがなす角度θは、コンタクトホールの上部の内側面２３ｓ２と、半導体基板の表面１１ｓとがなす角度φよりも小さい（θ＜φ）。すなわち、コンタクトホールの下部の内側面２３ｓ１の傾斜は、コンタクトホールの上部の内側面２３ｓ２の傾斜よりも緩やかである。角度θ、φは、傾斜角に相当する。
図１および２に示す例では、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さは、コンタクトホールの上部の内側面２３ｓ２における金属層２０の厚さよりも小さい。しかし、上部および下部の傾斜が同じ場合と比較して、下部の傾斜がより緩やかであるために、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さの減少はある程度抑制される。
以下では、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さを中心に説明する。他の部分における金属層２０の厚さは、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さよりも大きい。
図３は、本実施形態の半導体装置１００における、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さと、ゲートライフ信頼性試験の不良率との関係をプロットしたグラフの一例を示す図である。なお、本実施例のゲートライフ信頼性試験では、半導体素子をプラスチックパッケージに封入し、温度を１７５度に保持した状態でゲート電極１８に２５Ｖを印加する。不良率は、この条件で１０００時間保持した後に電気特性を測定した場合に、ソース・ドレイン間のリーク電流が増加した半導体素子の割合を示す。ソース・ドレイン間のリーク電流の増加は、ゲートの閾値電圧がゲート電極１８の下部の少なくとも一部において低下することによって発生する。金属層２０は、上層がＴｉＮから形成され、下層がＴｉから形成された２層構造を備える。上層と下層との厚さの比は典型的には２：１である。
図３に示すように、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さが大きくなると、ゲートライフ信頼性試験の不良率が減少する。ゲート絶縁層の側面１７ｓにおける金属層２０の厚さが３５ｎｍ以上では、ゲートライフ信頼性試験の不良率はほとんどゼロ％である。すなわち、コンタクトホールの内側面２３ｓのうち、少なくともコンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さが３５ｎｍ以上であれば、高温環境下においてゲートの閾値電圧の変動を抑制することができる。これにより、半導体装置１００の信頼性が向上する。
ゲート絶縁層の側面１７ｓにおける金属層２０の厚さは、ゲート絶縁層の側面１７ｓの傾斜が緩やかになるにつれ増加する。コンタクトホールの下部の内側面２３ｓ１の傾斜を上記の角度θによって定義する（図１参照）。以下、角度θを「テーパー角」と称する。
図４は、テーパー角と、コンタクトホールの上部の内側面２３ｓ２における金属層２０の厚さとの関係をプロットしたグラフの一例を示す図である。図４に示す例では、平坦部分である層間絶縁層の上面３８ｕに厚さ６０ｎｍの金属層２０を堆積した場合と、厚さ５５ｎｍの金属層２０を堆積した場合とが示されている。図４に示すように、テーパー角が０°から大きくなるにつれ、コンタクトホールの上部の内側面２３ｓ２における金属層２０の厚さが薄くなることがわかる。また、平坦部分である層間絶縁層の上面３８ｕにおける金属層２０の厚さが変化しても、テーパー角と、金属層２０の厚さとの関係は、おおよそ同じ曲線で変化することがわかる。テーパー角０°とは、コンタクトホール２３が形成されない場合、すなわち、層間絶縁層３８のうち金属層２０を堆積する部分が半導体基板の表面１１ｓに平行な場合を表している。テーパー角０°における金属層２０の厚さは、層間絶縁層の上面３８ｕにおける金属層２０の厚さに相当する。
図５は、図４におけるテーパー角０°を基準として金属層２０の厚さを規格化しカバレッジとして表現したグラフの一例を示す図である。丸、ひし形、三角形は、それぞれ、平坦部分である層間絶縁層の上面３８ｕにおける金属層２０の厚さが６０ｎｍ、９０ｎｍおよび１２０ｎｍである場合を表している。黒色の印は、コンタクトホールの上部の内側面２３ｓ２におけるカバレッジを表し、灰色の印は、コンタクトホールの下部の内側面２３ｓ１におけるカバレッジを表している。
図５に示すように、コンタクトホールの上部の内側面２３ｓ２におけるカバレッジは、平坦部分である層間絶縁層の上面３８ｕにおける金属層２０の厚さに依存せず、テーパー角に依存して曲線で変化することがわかる。一方で、コンタクトホールの下部の内側面２３ｓ１におけるカバレッジは、上述のようにコンタクトホールの上部の内側面２３ｓ２におけるカバレッジよりも小さい、すなわち、金属層２０の厚さは、コンタクトホールの上部の内側面２３ｓ２においてよりも、コンタクトホールの下部の内側面２３ｓ１においての方が薄いことがわかる。コンタクトホールの上部の内側面２３ｓ２および下部の内側面２３ｓ１における金属層２０は、テーパー角に対しておおよそ同じ変化を示す。そのため、コンタクトホールの内側面２３ｓにおけるコンタクトホールの上部の内側面２３ｓ２および下部の内側面２３ｓ１の両方において、テーパー角を小さくすることにより、金属層２０を厚くすることができる。
図１および２に示す例において、コンタクトホールの下部の内側面２３ｓ１における金属層２０の厚さを３５ｎｍ以上にするためには、テーパー角を小さくする方法と、堆積する金属層２０を厚くする方法とがある。
従来の半導体装置でも、テーパー角は実際には９０°よりは小さくなり得る。しかし、９０°より小さい、例えば８５°以下のテーパー角は、意図的にコンタクトホールの内側面２３ｓの傾斜を緩やかにしなければ実現できない。
また、テーパー角が９０°の場合は、コンタクトホールの下部の内側面２３ｓ１においてカバレッジが２５％であることから、平坦部分である層間絶縁層の上面３８ｕにおける金属層２０の厚さを１４０ｎｍ（＝３５ｎｍ÷０．２５）以上にすればよい。しかしながら、金属層２０の厚さは半導体装置の電流が流れる経路に直列抵抗として寄与する。そのため、抵抗の上昇が発生するという副作用が存在する。また、一般的に、ソース配線１９であるアルミ層の一部をエッチングによって除去する場合、ソース配線１９の下に位置する金属層２０も同時にドライエッチングによって除去される。しかし、金属層２０が厚いと、金属層２０のドライエッチングが困難になるという副作用が存在する。このため、金属層２０の厚さの増加は小さい方が望ましい。
本発明者らの実験では、制御が可能なテーパー角は７０°であった。生産時の余裕度およびバラツキを考慮すると、テーパー角７５°に対して金属層２０の厚さを設定すればよいことがわかった。その意味において、７５°以下のテーパー角は、高温環境下におけるゲートの閾値変動を抑制するための指標になり得る。
テーパー角７５°の場合、カバレッジは３５％になる。したがって、平坦部分である層間絶縁層の上面３８ｕにおける金属層２０の厚さは１００ｎｍ（＝３５ｎｍ÷０．３５）以上であればよい。金属層２０の厚さが１００ｎｍ前後であれば、ソース配線１９をドライエッチングによって除去する際に、オーバーエッチング量を調整することによって層間絶縁層の上面３８ｕにおける金属層２０を除去することが可能であり、直列抵抗の増加も小さいことがわかっている。
次に、本実施形態における半導体装置１００の製造方法を説明する。以下では、従来と同じ工程については説明を省略することがある。
図６Ａ～６Ｊは、本実施形態における半導体装置１００の製造工程の例を模式的に示す図である。
本実施形態における半導体装置１００の製造工程は、以下の工程を包含する。
図６Ａに示す第１の工程では、半導体基板１１を用意する。半導体基板１１は、半導体のエピタキシャル成長によって設けてもよい。図示しないが、第１の工程は、一般的な炭化珪素半導体装置の製造方法と同様に、マスク形成によって半導体基板１１に領域を規定する工程と、規定した領域へ不純物を注入する工程と、熱処理によって不純物を活性化する工程とを含む。これにより、ボディー領域、ボディー領域を接続するコンタクト領域、およびソース領域などが形成される。
図６Ｂに示す第２の工程では、半導体基板の表面１１ｓにゲート絶縁層１７を設ける。ゲート絶縁層１７は、半導体基板の表面１１ｓを熱酸化することによって設けてもよいし、半導体基板の表面１１ｓに絶縁層を堆積することによって設けてもよい。
図６Ｃに示す第３の工程では、ゲート絶縁層１７上にゲート電極１８を設ける。ゲート電極１８は、ポリシリコンまたは金属材料から形成された導電層をパターニングすることによって設けてもよい。
図６Ｄに示す第４の工程では、ゲート電極１８を層間絶縁層３８で覆う。層間絶縁層の表面３８ｓｕは、直下にゲート絶縁層１７が存在する領域において、平坦部３８ｆｌと傾斜部３８ｓｌとを備える。
図６Ｅに示す第５の工程では、層間絶縁層３８上にマスク層３１を設ける。マスク層３１は、コンタクトホール２３を規定するための開口部３１ｏを備える。マスク層の開口部３１ｏ内において、平坦部３８ｆｌと傾斜部３８ｓｌとが存在する。マスク層３１は、フォトレジストをパターニングすることによって設けてもよい。
図６Ｆに示す第６の工程では、マスク層３１を用いて層間絶縁層３８およびゲート絶縁層１７をエッチングすることにより、半導体基板の表面１１ｓの一部を露出するコンタクトホール２３を設ける。上述したように、コンタクトホールの内側面２３ｓは、層間絶縁層の側面３８ｓおよびゲート絶縁層の側面１７ｓによって規定される。エッチングガスとしては、例えば、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスを用いる。チャンバー内において６０秒エッチングを行った後、パワーを止めて６０秒間ガスを流しながらクーリングを行う。この作業を繰り返すことによって、コンタクトホール２３を設ける。
図６Ｇに示す第７の工程では、マスク層３１を除去する。
図６Ｈに示す第８の工程では、コンタクトホール２３によって露出した半導体基板の表面１１ｓの一部をＮｉなどの金属で覆い、アニール処理することにより、シリサイド層２１を形成する。
図６Ｉに示す第９の工程では、層間絶縁層の上面３８ｕ、コンタクトホールの内側面２３ｓ、および、シリサイド層２１の少なくとも一部を覆う金属層２０を設ける。金属層２０は、金属をスパッタリングすることによって設けてもよい。
図６Ｊに示す第１０の工程では、コンタクトホール２３を介して、金属層２０のうち少なくともシリサイド層２１の上記少なくとも一部を覆う部分と接続するソース配線１９を設ける。
次に、コンタクトホールの内側面２３ｓが２つの異なる傾斜を備える理由を説明する。
図６Ｅに示すように、平坦部３８ｆｌおよび傾斜部３８ｓｌにより、層間絶縁層の表面３８ｓｕに段差が生じる。この段差により、エッチングのされ方が異なる。そのため、図６Ｆに示すように、コンタクトホールの内側面２３ｓは、下部の内側面２３ｓ１および上部の内側面２３ｓ２を備える。コンタクトホールの下部の内側面２３ｓ１の傾斜角は、コンタクトホールの上部の内側面２３ｓ２の傾斜角よりも小さい。これも、平坦部３８ｆｌの傾斜角が０°であり、傾斜部３８ｓｌの傾斜角がある程度大きいことに起因する。
本実施形態の製造方法では、コンタクトホールの内側面２３ｓに傾斜を設けるために、別途エッチング工程を増やす必要がない。図６Ｆに示す第６の工程のみで、コンタクトホールの内側面２３ｓに傾斜が設けられる。したがって、従来の製造方法と同じ工程数で、金属層２０は、コンタクトホールの内側面２３ｓにおいて十分な厚さを備えることができる。これにより、高温環境下におけるゲートの閾値電圧の変動を抑制することができる。その結果、半導体装置１００の信頼性が向上する。
従来の製造方法では、コンタクトホールの内側面２３ｓを半導体基板の表面１１ｓに対してほとんど垂直にするために、図６Ｅに示す第５の工程において、マスク層３１は、平坦部３８ｆｌだけを露出する。
次に、層間絶縁層３８をエッチングする際のエッチングレートのウエハ面内均一性と、テーパー角との関係を説明する。エッチングレートのウエハ面内均一性は、ウエハ面内の複数の位置におけるエッチングレートのうち、最大値と最小値との差を、全点の平均値を２倍した値で割ることにより、定義される。
図７は、図６Ｆにおいて層間絶縁層３８をエッチングする際に６インチウエハを用いた場合の、エッチングレートのウエハ面内均一性と、テーパー角との関係をプロットしたグラフの一例を示す図である。図７に示す様々な種類のプロットは、エッチングガスの流量比率、圧力または電力などのいわゆるエッチングパラメータを変化させた場合を表している。なお、図７に示す結果は、平坦基板をエッチングした場合の実験結果である。したがって、図７に示すテーパー角は、コンタクトホールの上部の内側面２３ｓ２における傾斜角と等価である。
図７に示すように、エッチング時間を、層間絶縁層３８を一括でエッチングすることができる時間である１５０秒とした場合には、エッチングレートのウエハ面内均一性とテーパー角とが、逆相関の関係を示す。すなわち、小さいテーパー角と良好な均一性とを両立することができない。
そこで、本発明者らは、エッチングレートのウエハ面内分布と、エッチング時間との関係を調査した。
図８は、様々なエッチング時間における、６インチウエハ内の測定位置と、エッチングレートとの関係をプロットしたグラフの一例を示す図である。図８に示すように、エッチング時間が長くなるとともに、エッチングレートの低下と、ウエハ面内でのエッチングレートのバラツキとが大きくなることがわかった。また、エッチング時間が６０秒以下であると、エッチングレートのウエハ面内均一性の悪化が抑えられることもわかった。これは、エッチングチャンバーの内部が放電により過熱されることによってエッチングチャンバーの側壁に生成物が堆積する際に、生成物の堆積量がエッチング時間によって変化することに主に起因している。
図７に示す例では、図８から判明したエッチング時間が６０秒である場合の、エッチングレートのウエハ面内均一性と、そのときのテーパー角との関係が示されている。エッチング時間を６０秒とすることにより、７０°のテーパー角と、５％以下の良好なエッチングレートのウエハ面内均一性とを両立することができた。
６０秒のエッチング時間では、層間絶縁層３８を全てエッチングすることはできない。そこで、本発明者らは、６０秒のエッチング工程と、ウエハをエッチングチャンバー内に保持したままで、放電を停止することによって冷却するクーリング工程とを繰り返すことにより、層間絶縁層３８が厚い場合でも、低テーパー角と、良好な均一性とを両立するエッチング方法を見出した。これにより、高温環境下におけるゲートの閾値電圧の変動を抑制する、高信頼性かつ高品質の半導体装置１００を実現することができる。
本実施形態における半導体装置およびその製造方法は、パワーデバイスなどの用途に利用できる。
１１ 半導体基板
１１ｓ 半導体基板の表面
１７ ゲート絶縁層
１７ｓ ゲート絶縁層の側面
１８ ゲート電極
１９ ソース配線
２０ 金属層
２１ シリサイド層
２３ コンタクトホール
２３ｏ コンタクトホールの開口部
２３ｓ コンタクトホールの内側面
２３ｓ１ コンタクトホールの下部の内側面
２３ｓ２ コンタクトホールの上部の内側面
３１ マスク層
３１ｏ マスク層の開口部
３８ 層間絶縁層
３８ｓ 層間絶縁層の側面
３８ｕ 層間絶縁層の上面
３８ｓｕ 層間絶縁層の表面
３８ｆｌ 層間絶縁層の表面の平坦部
３８ｓｌ 層間絶縁層の表面の傾斜部
１００ 半導体装置

Claims (15)

  1. 半導体基板と、
    前記半導体基板の表面に位置するゲート絶縁層と、
    前記ゲート絶縁層上に位置するゲート電極と、
    単層構造を有し、前記ゲート電極を覆う層間絶縁層と、
    前記ゲート絶縁層および前記層間絶縁層を貫通し、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールと、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および露出した前記半導体基板の前記表面の前記一部の少なくとも一部を覆う金属層と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも露出した前記半導体基板の前記表面の前記一部の前記少なくとも一部を覆う部分と接続するソース配線と、
    を備え、
    前記金属層のうち少なくとも前記コンタクトホールの前記内側面の下部を覆う部分の厚さは、３５ｎｍ以上であり、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記半導体基板の前記表面と、前記コンタクトホールの前記内側面の前記下部とがなす角度は７５度以下である、
    半導体装置。
  2. 前記金属層のうち前記コンタクトホールの前記内側面の前記下部を覆う部分の厚さを第１の厚さとし、
    前記金属層のうち前記層間絶縁層の前記上面を覆う部分の厚さを第２の厚さとするとき、
    前記第１の厚さは、前記第２の厚さの３５％以上である、
    請求項１に記載の半導体装置。
  3. 前記コンタクトホールの前記内側面は、前記半導体基板の前記表面の近くに位置する前記内側面の前記下部である第１の内側面と、前記コンタクトホールの前記開口部の近くに位置する前記内側面の上部である第２の内側面とを備え、
    前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、
    前記第１の角度は、７５度以下である、
    請求項１または２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板の表面に位置するゲート絶縁層と、
    前記ゲート絶縁層上に位置するゲート電極と、
    単層構造を有し、前記ゲート電極を覆う層間絶縁層と、
    前記ゲート絶縁層および前記層間絶縁層を貫通し、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールと、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および露出した前記半導体基板の前記表面の前記一部の少なくとも一部を覆う金属層と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも露出した前記半導体基板の前記表面の前記一部の前記少なくとも一部を覆う部分と接続するソース配線と、
    を備え、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
    前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、
    前記第１の角度は、７５°以下である、
    半導体装置。
  5. 露出した前記半導体基板の前記表面の前記一部は、シリサイドから形成されるシリサイド層である、
    請求項１から４のいずれかに記載の半導体装置。
  6. 前記シリサイド層の一部は、前記ゲート絶縁層の前記側面を覆う、
    請求項５に記載の半導体装置。
  7. 前記金属層は、２つの異なる金属から形成された２層構造を備える、
    請求項１から６のいずれかに記載の半導体装置。
  8. 前記半導体装置は、ＭＯＳＦＥＴである、
    請求項１から７のいずれかに記載の半導体装置。
  9. 半導体基板を用意する第１の工程と、
    前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
    前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
    前記ゲート電極を、単層構造を有する層間絶縁層で覆う第４の工程と、
    前記層間絶縁層上にマスク層を設ける第５の工程と、
    前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
    前記マスク層を除去する第７の工程と、
    前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
    を包含し、
    前記金属層のうち少なくとも前記コンタクトホールの前記内側面の下部を覆う部分の厚さは、３５ｎｍ以上であり、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記半導体基板の前記表面と、前記コンタクトホールの前記内側面の前記下部とがなす角度は７５度以下である、
    半導体装置の製造方法。
  10. 半導体基板を用意する第１の工程と、
    前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
    前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
    前記ゲート電極を、単層構造を有する層間絶縁層で覆う第４の工程と、
    前記層間絶縁層上にマスク層を設ける第５の工程と、
    前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
    前記マスク層を除去する第７の工程と、
    前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
    を包含し、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
    前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、
    前記第１の角度は、７５°以下である、
    半導体装置の製造方法。
  11. 前記第４の工程における前記ゲート電極を覆う前記層間絶縁層の表面は、平坦部と傾斜部とを備え、
    前記第５の工程おける前記マスク層は、前記コンタクトホールを規定するための開口部を備え、
    前記マスク層の前記開口部内において、前記層間絶縁層の前記表面における前記平坦部と、前記傾斜部とが存在する、
    請求項１０に記載の半導体装置の製造方法。
  12. 前記第６の工程において、前記エッチングを、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスによって実施する、
    請求項９から１１のいずれかに記載の半導体装置の製造方法。
  13. 前記第６の工程において、前記エッチングを６０秒実施する工程と、前記エッチングの後に冷却する工程とを繰り返す、
    請求項１２に記載の半導体装置の製造方法。
  14. 半導体基板を用意する第１の工程と、
    前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
    前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
    前記ゲート電極を層間絶縁層で覆う第４の工程と、
    前記層間絶縁層上にマスク層を設ける第５の工程と、
    前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
    前記マスク層を除去する第７の工程と、
    前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
    を包含し、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
    前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、前記第１の角度は、７５°以下であり、
    前記第４の工程における前記ゲート電極を覆う前記層間絶縁層の表面は、平坦部と傾斜部とを備え、
    前記第５の工程おける前記マスク層は、前記コンタクトホールを規定するための開口部を備え、
    前記マスク層の前記開口部内において、前記層間絶縁層の前記表面における前記平坦部と、前記傾斜部とが存在する、
    半導体装置の製造方法。
  15. 半導体基板を用意する第１の工程と、
    前記半導体基板の表面にゲート絶縁層を設ける第２の工程と、
    前記ゲート絶縁層上にゲート電極を設ける第３の工程と、
    前記ゲート電極を層間絶縁層で覆う第４の工程と、
    前記層間絶縁層上にマスク層を設ける第５の工程と、
    前記マスク層を用いて前記層間絶縁層および前記ゲート絶縁層をエッチングすることにより、前記半導体基板の前記表面の一部を露出し、前記層間絶縁層の側面および前記ゲート絶縁層の側面によって規定される内側面を備えるコンタクトホールを設ける第６の工程と、
    前記マスク層を除去する第７の工程と、
    前記コンタクトホールによって露出した前記半導体基板の前記表面の前記一部を金属で覆い、アニール処理することにより、シリサイド層を形成する第８の工程と、
    前記層間絶縁層の上面、前記コンタクトホールの前記内側面、および前記シリサイド層の少なくとも一部を覆う金属層を設ける第９の工程と、
    前記コンタクトホールを介して、前記金属層のうち少なくとも前記シリサイド層の前記少なくとも一部を覆う部分と接続するソース配線を設ける第１０の工程と、
    を包含し、
    前記半導体基板の前記表面に垂直な断面において、前記コンタクトホールの前記内側面は前記コンタクトホールの開口部に面し、
    前記コンタクトホールの前記内側面は、前記半導体基板の前記表面に近い第１の内側面と、前記コンタクトホールの前記開口部に近い第２の内側面とを備え、
    前記コンタクトホールの前記第１の内側面と、前記半導体基板の前記表面とがなす第１の角度は、前記コンタクトホールの前記第２の内側面と、前記半導体基板の前記表面とがなす第２の角度よりも小さく、前記第１の角度は、７５°以下である、
    前記第６の工程において、前記エッチングを、ＣＨＦ３、ＣＦ４およびＡｒの混合ガスによって実施し、
    前記第６の工程において、前記エッチングを６０秒実施する工程と、前記エッチングの後に冷却する工程とを繰り返す、
    半導体装置の製造方法。
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