WO2010073759A1 - 電力用半導体装置 - Google Patents

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WO2010073759A1
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region
gate
oxide film
field oxide
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修平 中田
昭裕 渡辺
健一 大塚
成久 三浦
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三菱電機株式会社
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a structure of a power semiconductor device.
  • the power vertical MOSFET (MOS field effect transistor) described in Patent Document 1 includes a peripheral portion (including a gate pad portion) of the cell region of the MOSFET as shown in FIGS. Fine diodes are arranged in at least one row along the peripheral edge in a region on the cell region side of the MOSFET adjacent to the MOSFET. Each of the diodes arranged in a line in the region between the gate pad portion and the MOSFET cell region is shown in FIG. 2 of Patent Document 1 when the MOSFET switches from the ON state to the OFF state. It absorbs holes injected from the P well and P base into the N-type semiconductor layer on the drain side during forward bias. For this reason, the above structure of Patent Document 1 can prevent the parasitic transistor shown in FIG. 3 of the same document from being turned on when the MOSFET is switched from the forward bias to the reverse bias.
  • the P base which is the P well of the MOSFET, is electrically connected to the source electrode through the back gate.
  • the drain voltage of the MOSFET cell that is, the voltage of the drain electrode rapidly increases and changes from approximately 0 V to several hundred V.
  • a displacement current flows into the P well through the parasitic capacitance existing between the P well and the N ⁇ drain layer.
  • this displacement current flows to the source electrode and is the same whether it is a P well of a MOSFET cell, a P well of a diode cell, or a P well under a gate pad.
  • the area of the P well under the gate pad is very large compared to the areas of the P well of the MOSFET cell and the P well of the diode cell.
  • the source electrode and the field plate are electrically connected.
  • the displacement current flowing into the P well under the pad flows in the P well under the gate pad from the MOSFET cell direction toward the contact hole connected to the field plate, and flows into the source electrode through the field plate.
  • the area of the P well under the gate pad is very large.
  • resistance exists in the P well itself and the contact hole if a displacement current flows through the P well having a large area, it is ignored in the P well.
  • An undesired value of potential drop occurs.
  • a portion having a large horizontal distance from a portion (contact hole) electrically connected to the source electrode via the P-well field plate has a relatively large potential. This potential increases as the fluctuation dV / dt of the drain voltage V with respect to time t increases.
  • SiC silicon carbide
  • IGBT insulated gate bipolar transistor
  • the present invention has been made based on the discovery of such problems and the recognition of the locations where such problems have occurred.
  • the main object of the present invention is in a semiconductor device having a switching element having a MOS structure at the time of switching. This is because it is possible to suppress the occurrence of dielectric breakdown between the gate electrode and the source electrode at the time of turn-off.
  • the subject of the present invention is provided on a first conductive type semiconductor substrate having a first main surface and a second main surface facing each other, and on a part of a surface layer of the first main surface of the first conductive type semiconductor substrate.
  • the second conductivity type first well region and the second conductivity type provided in a part of the surface layer of the first main surface of the first conductivity type semiconductor substrate and having a smaller area as viewed from the upper surface than the first well region.
  • An outer peripheral boundary of the first well region is provided inside the outer periphery of the field oxide film in the vicinity of the junction between the gate insulating film and the field oxide film at a portion protruding from the field oxide film. Power semiconductor devices.
  • the subject of the present invention even when a power semiconductor device is driven at a high speed, it is possible to prevent an electric field having a large strength from being applied to the gate insulating film and to suppress the dielectric breakdown of the gate insulating film. Therefore, a faster switching operation can be realized.
  • FIG. 6 is a top view of the power semiconductor device according to the first to fifth embodiments.
  • FIG. 6 is an enlarged top view showing a region near a gate pad of the power semiconductor device according to the first to fifth embodiments.
  • 1 is a plan view of a power semiconductor device according to a first embodiment.
  • 1 is a plan view of a power semiconductor device according to a first embodiment.
  • 1 is a plan view of a power semiconductor device according to a first embodiment.
  • FIG. 7 is a longitudinal sectional view of the power semiconductor device taken along line A1-A2 in FIG. 6.
  • FIG. 7 is a longitudinal sectional view of the power semiconductor device with respect to line B1-B2 in FIG. 6.
  • FIG. 6 is a plan view of a power semiconductor device in a second embodiment.
  • FIG. 6 is a plan view of a power semiconductor device in a second embodiment.
  • FIG. 11 is a longitudinal sectional view of the power semiconductor device taken along line C1-C2 in FIG.
  • FIG. 10 is a plan view of a power semiconductor device according to a third embodiment.
  • FIG. 10 is a plan view of a power semiconductor device according to a third embodiment.
  • FIG. 14 is a longitudinal sectional view of the power semiconductor device taken along line D1-D2 in FIG. 13.
  • FIG. 10 is a plan view of a power semiconductor device according to a fourth embodiment.
  • FIG. 10 is a plan view of a power semiconductor device according to a fourth embodiment.
  • FIG. 10 is a plan view of a power semiconductor device according to a fourth embodiment.
  • FIG. 17 is a longitudinal sectional view of the power semiconductor device taken along line E1-E2 in FIG. 16.
  • FIG. 10 is a plan view of a power semiconductor device according to a fifth embodiment.
  • FIG. 19 is a longitudinal sectional view of the power semiconductor device taken along line F1-F2 in FIG.
  • FIG. 10 is a plan view of a power semiconductor device according to a fifth embodiment.
  • FIG. 19 is a longitudinal sectional view of the power semiconductor device with respect to line G1-G2 in FIG.
  • the N type is generally defined as “first conductivity type” and the P type is defined as “second conductivity type”, but the opposite definition may be used.
  • FIG. 1 is a plan view schematically showing a top surface configuration of a power semiconductor device 100 according to the present embodiment.
  • FIG. 1 is also used in a second embodiment described later.
  • a gate pad 11 to which a gate voltage is applied from an external control circuit is formed at the center of the upper end. Further, a source electrode 10 connected to each MOSFET cell is formed in a cell region which is an aggregate region of MOSFET cells.
  • a gate finger electrode 12 that totally surrounds the periphery of the source electrode 10 is formed along the outer periphery of the power semiconductor device 100 in a structurally connected state with the gate pad 11. That is, the gate finger electrode 12 is arranged so as to make a round along a peripheral portion of an interlayer insulating film 4 (see FIG. 4) described later.
  • a gate voltage applied to the gate pad 11 is supplied to the gate electrode (not shown) of each MOSFET cell through the gate pad 11 and the gate finger electrode 12.
  • each gate electrode is formed of polysilicon.
  • Polysilicon has a difficulty in its conductivity.
  • the gate finger electrode 12 that is a metal film made of a low-resistance material (for example, aluminum: Al) is formed along the outer periphery of the power semiconductor device 100, so that each cell of the MOSFET is formed. This facilitates the supply of a potential to the gate electrode to increase the switching speed.
  • the power semiconductor device as a product is formed with electrodes for the temperature sensor and the current sensor.
  • the presence or absence of these electrodes does not affect the effect of the power semiconductor device 100 described later. Since there is no influence, explanation and illustration are omitted.
  • the position and number of the gate pads 11 and the shape of the source electrode 10 may have a wide variety of cases depending on the MOSFET. However, as in the case of the current sensor electrode described above, these power semiconductors will be described later. There is no influence on the effect of the apparatus 100.
  • FIG. 2 is an enlarged plan view showing a region indicated by a broken line BC1 on the left side in FIG. 1, that is, a peripheral portion of the gate pad 11 where the gate finger electrode 12 protrudes from the region, and a peripheral region thereof. A part of the gate pad 11, a part of the gate finger electrode 12, and a part of the source electrode 10 are shown.
  • FIG. 3 is a plan view showing a field oxidation region located in a lower layer portion of the gate pad 11 and the gate finger electrode 12 in the portion shown in FIG.
  • a field oxide film 30 is formed in the field oxide region so as to be in contact with the SiC semiconductor layer below the gate pad 11 and the gate finger electrode 12 which are metal films.
  • a P-type first well region 41 is formed in the surface of the SiC semiconductor layer 101 located in the lower layer portion of the field oxide film 30, and the SiC semiconductor layer corresponds to each cell of the MOSFET.
  • a plurality of second well regions 42 are formed in the surface of 101.
  • a part of the first well region 41 protrudes from the formation region of the field oxide film 30 and a part of the second well region 42 adjacent to the formation region of the field oxide film 30 Extending so as to be sandwiched between the protrusions of the first well region 41, the protrusions of the first well region 41 and the second well regions 42 are alternately provided in the vicinity of the field oxide film 30.
  • FIG. 5 shows a first well region 41 and a second well penetrating through a gate insulating film and an interlayer insulating film (not shown) provided above the first well region 41 and the second well region 42 shown in FIG. 5 is a plan view showing a well contact hole 60 and a source contact hole 61 reaching a region 42.
  • FIG. 5 shows a first well region 41 and a second well penetrating through a gate insulating film and an interlayer insulating film (not shown) provided above the first well region 41 and the second well region 42 shown in FIG. 5 is a plan view showing a well contact hole 60 and a source contact hole 61 reaching a region 42.
  • the well contact hole 60 is formed so as to be in contact with a P-type contact region, which will be described in detail after being provided in the surface of the first well region 41, and the source contact hole 61 is a second contact hole 61. It is formed so as to be in contact with a P-type contact region, which will be described later in detail, and an N-type source region provided therearound, provided in the surface of the well region 42.
  • the source contact hole 61 and the well contact hole 60 are connected in common to the source electrode 10 provided above them, so that the SiC regions in contact with the source contact hole 61 and the well contact hole 60 are substantially the same. Can be a potential.
  • FIG. 6 is a plan view showing the gate electrode 50 provided above the first well region 41 and the second well region 42 shown in FIG.
  • the gate electrode 50 is provided so as to be within the formation region of the field oxide film 30 in the region below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2).
  • the gate electrode 50 below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2) and the gate electrode 50 below the source electrode 10 are located through a region where the well contact hole 60 is not provided. Are connected to each other.
  • the gate electrode 50 below the gate pad 11 and the gate finger electrode 12 and the gate pad 11 and the gate finger electrode 12 are electrically connected through a gate contact hole provided in an interlayer insulating film described later. Has been.
  • a line A1-A2 indicates a cutting line including the well contact hole 60
  • a line B1-B2 indicates a cutting line not including the well contact hole 60
  • both of which are gate pads 11 2 is a cross-sectional view including the gate electrode 50 below the gate finger electrode 12 (FIG. 2) and the gate electrode 50 below the source electrode 10.
  • the power semiconductor device 100 includes a so-called vertical MOSFET and a diode connected in parallel thereto.
  • the power semiconductor device 100 is formed on a semiconductor substrate 20 made of SiC.
  • the semiconductor substrate 20 includes an N + drain layer 102 and an epitaxial layer formed thereon. is composed of the drain layer 101 - N is.
  • a drain electrode 13 as a first electrode is disposed on the second main surface which is the back surface of the semiconductor substrate 20.
  • a first well region 41 and a second well region 42 that are doped with P-type impurities are provided from the first main surface, which is the surface of the semiconductor substrate 20, toward the inside of the N ⁇ drain layer 101. It has been.
  • the bottom surfaces of the first well region 41 and the second well region 42 are shallower than the bottom surface of the N ⁇ drain layer 101 when viewed from the first main surface.
  • FIG. 7 the structure shown in FIG. 7 will be described first, and differences between the structure of FIG. 7 and the structure of FIG. 8 will be mentioned later.
  • the first well region 41 is disposed in the region immediately below the gate pad 11 and the gate finger electrode 12 described above in FIG.
  • the region where the field oxide film 30 is disposed is referred to as a first region R1.
  • the first region R1 is basically a region not including MOSFET cells.
  • the thickness of the field oxide film 30 disposed on the first well region 41 is, for example, about 1 ⁇ m.
  • a region other than the first region R1 is referred to as a second region R2.
  • a gate insulating film 70 having a thickness of, for example, about 50 nm is disposed on the partial surface of the second well region 42 and the N ⁇ drain layer 101.
  • the field oxide film 30 and the gate insulating film 70 are mainly composed of SiO 2 .
  • a polysilicon gate electrode 50 is provided only on the upper surface of the field oxide film 30.
  • the gate electrode 50 is provided so as to fit in the formation region of the field oxide film 30.
  • An interlayer insulating film 71 is provided so as to cover the upper surface and the end surface of the gate electrode 50, and a gate contact hole 62 is provided so as to penetrate the interlayer insulating film 71, via the gate contact hole 62.
  • the gate electrode 50 is electrically connected to the gate pad 11 and the gate finger electrode 12 (FIG. 12).
  • a gate insulating film 70 is formed on the protruding portion of the first well region 41 protruding from the first region R1, the surface of the second well region 42 provided in the second region R2, and the surface of the N ⁇ drain layer 101.
  • the well contact hole 60 provided so as to contact the first well region 41 through the interlayer insulating film 71 and the gate insulating film 70 is a high-concentration P-type provided in the surface layer portion of the first well region 41.
  • the P-type contact region 47 having impurities is also in contact with it.
  • a plurality of second well regions 42 provided in the second region R2 are each provided with a source region 80 having a high-concentration N-type impurity (N + ) on the central surface layer side.
  • a P-type contact region 46 having a P-type impurity is provided at the center of 80 so as to penetrate the source region 80, and the source region 80 surrounds the P-type contact region 46 in plan view. Yes.
  • a source contact hole 61 is provided in contact with the source region 80 and the P-type contact region 46 through the gate insulating film 70 and the interlayer insulating film 71 in contact with the source region 80 and the P-type contact region 46.
  • a gate electrode 50 is formed on the gate insulating film 70 between the adjacent source contact holes 61, and an interlayer insulating film 71 is disposed so as to cover the upper surface and the end surface of the gate electrode 50. Yes.
  • the source contact hole 61 and the well contact hole 60 are commonly connected to the source electrode 10 provided on the upper part thereof so that the bottoms of the source contact hole 61 and the well contact hole 60 are electrically connected. Yes.
  • FIG. 8 a structure related to FIG. 8 corresponding to a longitudinal sectional view taken along line B1-B2 of FIG. 6 will be described.
  • many of the structures related to FIG. 8 have the same structure as the structure related to FIG.
  • FIG. 7 and FIG. 8 the differences between FIG. 7 and FIG.
  • the first difference (1) between the structure of FIG. 8 and the structure of FIG. 7 is that there is no well contact hole 60 that electrically connects the first well region 41 and the source electrode 10.
  • the gate electrode 50 on the upper surface of the field oxide film 30 extends from the first region R1 side to the second region R2 side corresponding to the cell region. This is that it is integrated with the gate electrode 50 of each MOSFET cell in the second region R2.
  • a P-type well region (a region such as the first well region 41 and the second well region 42) is located immediately below the end of the field oxide film 30 in the cross-sectional direction.
  • a third difference (3) is obtained that is not present and the N ⁇ drain layer 101 is present.
  • the first well region 41 and the second well region 42 are opposed to each other in the planar direction across a part of the N ⁇ drain layer 101, and the distance between them is the distance d ( ⁇ 0).
  • a boundary surface between the end portion of the gate insulating film 70 and the end portion of the field oxide film 30 exists immediately above the sandwiched N ⁇ drain layer 101.
  • the distance d is set to about the interval between the second well regions 42 of the MOSFETs in the cell region.
  • a semiconductor substrate 20 made of SiC containing N-type impurities is prepared.
  • the semiconductor substrate 20 may be inclined at 8 ° or less with respect to the c-axis direction, or may not be inclined, and may have any plane orientation. Does not affect the effect.
  • the semiconductor substrate 20 is composed of an epitaxial crystal growth layer (impurity concentration is in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and thickness is 5 ⁇ m to 200 ⁇ m) on the N + drain layer 102.
  • An N ⁇ drain layer 101 is composed of an epitaxial crystal growth layer (impurity concentration is in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and thickness is 5 ⁇ m to 200 ⁇ m) on the N + drain layer 102.
  • An N ⁇ drain layer 101 is an epitaxial crystal growth layer (impurity concentration is in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and thickness is 5 ⁇ m to 200 ⁇ m) on the N + drain layer 102.
  • An N ⁇ drain layer 101 is composed of an epitaxial crystal growth layer (impurity concentration is in the range of 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and thickness is
  • impurity ion implantation is performed using a resist mask and an oxide film mask processed by photolithography, and a P-type first well region 41, a P-type second well region 42, and an N + source region 80 are formed.
  • nitrogen or phosphorus is preferable when the conductivity type is N type, and aluminum or boron is preferable when the conductivity type is P type.
  • each of the first well region 41 and the second well region 42 is set so as not to exceed the bottom surface of the N ⁇ drain layer 101 which is an epitaxial crystal growth layer, for example, 0.3 ⁇ m to 2.0 ⁇ m.
  • the value is within the range.
  • the impurity concentration of each of the first well region 41 and the second well region 42 exceeds the impurity concentration of the N ⁇ drain layer 101 which is an epitaxial crystal growth layer, and 1 ⁇ 10 16 cm ⁇ 3 to 1 It is set within the range of ⁇ 10 19 cm ⁇ 3 .
  • the depth of the N + source region 80 is set so that the bottom surface thereof does not exceed the bottom surface of the second well region 42, and the impurity concentration value exceeds the impurity concentration value of the second well region 42.
  • the value is set to a value within the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the impurity concentration of each of the first well region 41 and the second well region 42 is determined.
  • P-type contact regions 46 and 47 having higher impurity concentration values are formed in the first well region 41 and the second well region 42, respectively, by ion implantation.
  • the ion implantation is performed at a substrate temperature of 200 ° C. or higher.
  • the heat treatment is performed in an inert gas atmosphere such as argon or nitrogen or in a vacuum at a temperature in the range of 1500 ° C. to 2200 ° C. for a time in the range of 0.5 minutes to 60 minutes, so that implantation is performed.
  • the activated impurities are electrically activated.
  • the gate insulating film 70 is formed by, eg, thermal oxidation or deposition.
  • the gate electrode 50 is patterned through photolithography and dry etching.
  • a well contact hole 60, a source contact hole 61, and a gate contact hole 62 are opened by dry etching, for example. These openings are filled with a conductor in the subsequent formation process of the source electrode 10.
  • a wiring metal such as Al is formed by sputtering or vapor deposition, and then a patterning process is performed to form the gate pad 11, the gate finger electrode 12, and the source electrode 10. Further, a metal film is formed on the back surface of the semiconductor substrate 20 to form the drain electrode 13, thereby completing the vertical MOSFET shown in FIG.
  • a plurality of MOSFET cells and diodes are electrically connected in parallel, and the source electrode 10 of the MOSFET is connected to the p-electrode (anode) of the diode, The drain electrode 13 of the MOSFET is integrated with the n-electrode (cathode) of the diode.
  • the drain voltage of the MOSFET cell that is, The drain electrode voltage rises rapidly and changes from approximately 0V to several hundred volts. Then, the displacement current is transferred to the first well region 41 and the second well region 42 via the parasitic capacitance existing between the N ⁇ drain layer 101 and the P-type first well region 41 and the second well region 42. Flows in.
  • the second well region 42 is not large in area, the internal parasitic resistance is also small, and even if a large displacement current flows to some extent, the potential increase in the second well region 42 remains small.
  • the first well region 41 has a large area, the displacement current generated at a location far from the p-contact (well contact hole 60) of the diode connected to the outside flows into the well contact hole 60 before the first well region 41 flows.
  • the gate electrode 50 is removed from a position facing the first well region 41 through the gate insulating film 70, so that the dielectric breakdown of the gate insulating film 70 is performed. The possibility of occurrence is reduced.
  • the gate is formed above the end portion of field oxide film 30 as shown in FIG. Since the electrode 50 is not present, a high electric field is not generated at the end portion of the gate insulating film 70, and an insulation failure at the end portion of the gate insulating film 70 is not caused.
  • the gate electrode 50 exists beyond the end portion of the field oxide film 30 as shown in FIG. Neither the P-type first well region 41 nor the second well region 42 exists in the N ⁇ drain layer 101 immediately below the boundary surface of the junction with the end of the field oxide film 30. That is, the outer peripheral boundary of the first well region 41 is provided inside the outer periphery of the field oxide film 30 in the vicinity of the junction. Accordingly, a high electric field is not generated at the end portion of the gate insulating film 70, and an insulation failure at the end portion of the gate insulating film 70 is not caused. Therefore, in the cross-sectional configuration (FIG. 7) regarding the line A1-A2 in FIG. 6, the occurrence of a leakage current between the gate electrode 50 and the source electrode 10 with the end portion of the gate insulating film 70 interposed therebetween is markedly prevented.
  • the effect described in the present embodiment is due to the structure of the power semiconductor device 100 according to the present embodiment, and the effect is not affected by the manufacturing method for forming the structure. Therefore, even if this apparatus is manufactured using a manufacturing method other than the manufacturing method described as an example in the present embodiment, the above-described effects are not affected. Further, the constituent material does not affect the degree of the effect.
  • the second embodiment according to the present invention corresponds to a modification of the first embodiment, and its feature point is that the configuration of the corner portion in FIG. 4 is changed.
  • characteristic points of the power semiconductor device 200 according to the present embodiment will be described with reference to the drawings.
  • a P-type first well region 41 is formed in the surface of the SiC semiconductor layer 101 located in the lower layer portion of the field oxide film 30, and the SiC semiconductor layer corresponds to each cell of the MOSFET.
  • a plurality of second well regions 42 are formed in the surface of 101.
  • a part of the first well region 41 protrudes from the formation region of the field oxide film 30, and a part of the second well region 42 adjacent to the formation region of the field oxide film 30 Extending so as to be sandwiched between the protrusions of the first well region 41, the protrusions of the first well region 41 and the second well regions 42 are alternately provided in the vicinity of the field oxide film 30. Further, at the corner of the first well region 41, that is, at the portion where the gate pad 11 and the gate finger electrode 12 intersect (see the region BC 1 in FIG. 1), the second well region 42 is close to the field oxide film 30.
  • the formed second well region 42 has a configuration in which a part thereof is connected to the adjacent second well region 42 and is also electrically connected to the adjacent second well region 42. .
  • FIG. 10 is a plan view showing the gate electrode 50 provided on the first well region 41 and the second well region 42 shown in FIG.
  • the gate electrode 50 is provided so as to be within the region where the field oxide film 30 is formed in the region below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2).
  • the gate electrode 50 below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2) and the gate electrode 50 below the source electrode 10 are located through a region where the well contact hole 60 is not provided. Are connected to each other.
  • line C1-C2 indicates a cutting line extending from the region including the cell region of the MOSFET of FIG. 2 to the region including the gate pad 11, and passes through the corner portion of the first well region 41. Shown as a line. Note that, when the corner portion is configured to have a curvature, the corner portion may have an angle close to 180 degrees in part, and thus is referred to as a corner portion having an angle of less than 180 degrees.
  • the gate electrode 50 is not provided in the corner portion, and the second well region 42 extends to the lower portion of the field oxide film 30 in the region where the gate insulating film in the vicinity of the corner portion is provided. ing. The second well region 42 and the first well region 41 below the field oxide film 30 are separated by the N ⁇ drain layer 101.
  • FIG. 11 shows a longitudinal sectional view taken along line C1-C2 of FIG. Note that the same components as those of the power semiconductor device 100 shown in FIGS. 7 and 8 are denoted by the same reference numerals, and redundant description is omitted.
  • the second well region 42 is close to the corner portion of the first well region 41, and the first well region 41 is contained in the formation region of the field oxide film 30.
  • the gate electrode 50 is also contained in the field oxide film 30 formation region. For this reason, the gate electrode 50 is not arranged to be opposed to the upper portion of the first well region 41 through the gate insulating film 70 alone, and the dielectric breakdown of the gate insulating film 70 can be prevented.
  • the first well region 41 whose potential rises when a voltage is applied so that the MOSFET cell is switched from the ON state to the OFF state, and the ON state is OFF. Since the gate electrode 50 whose potential is substantially 0 V when switched to the state is not configured to face only through the gate insulating film 70, the possibility of dielectric breakdown of the gate insulating film 70 is reduced. .
  • the drain voltage is directly applied to the gate insulating film 70.
  • the second well region 42 is provided so as to be close to the first well region 41. Therefore, an effect of preventing the dielectric breakdown of the gate insulating film 70 is expected.
  • the power semiconductor device 200 of the present embodiment even when the power semiconductor device 200 is driven at a high speed, it is possible to prevent a high-intensity electric field from being applied to the gate insulating film and to suppress dielectric breakdown of the gate insulating film. And a faster switching operation can be realized.
  • the third embodiment according to the present invention corresponds to a modification of the first embodiment, and its feature point is that the configuration of the corner portion in FIG. 4 is changed.
  • characteristics of the power semiconductor device 300 according to the present embodiment will be described.
  • a P-type first well region 41 is formed in the surface of the SiC semiconductor layer 101 located in the lower layer portion of the field oxide film 30, and the SiC semiconductor layer corresponds to each cell of the MOSFET.
  • a plurality of second well regions 42 are formed in the surface of 101.
  • a part of the first well region 41 protrudes from the formation region of the field oxide film 30, and a part of the second well region 42 adjacent to the formation region of the field oxide film 30 Extending so as to be sandwiched between the protrusions of the first well region 41, the protrusions of the first well region 41 and the second well regions 42 are alternately provided in the vicinity of the field oxide film 30. Further, in the portion where the gate pad 11 and the gate finger electrode 12 intersect (refer to the region BC1 in FIG. 1), the first well region 41 protrudes toward the cell region side of the MOSFET, and the corner as seen in FIG. There is no configuration.
  • FIG. 13 is a plan view showing the gate electrode 50 provided above the first well region 41 and the second well region 42 shown in FIG.
  • the gate electrode 50 is provided so as to be within the formation region of the field oxide film 30 in the region below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2).
  • the gate electrode 50 below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2) and the gate electrode 50 below the source electrode 10 are located through a region where the well contact hole 60 is not provided. Are connected to each other.
  • lines D1-D2 indicate cutting lines extending from the region including the cell region of the MOSFET of FIG. 2 to the region including the gate pad 11.
  • FIG. 14 shows a longitudinal sectional view taken along line D1-D2 of FIG. Note that the same components as those of the power semiconductor device 100 shown in FIGS. 7 and 8 are denoted by the same reference numerals, and redundant description is omitted.
  • the first well region 41 protrudes from the formation region of the field oxide film 30 and is close to the second well region 42, but the gate electrode 50 is in the formation region of the field oxide film 30. It is settled. Therefore, the gate electrode 50 is not configured to be opposed to the upper portion of the first well region 41 with only the gate insulating film 70 interposed therebetween.
  • the first well region 41 protrudes from the formation region of the field oxide film 30 and is close to the second well region 42, but the first well region 41 protrudes. Since the gate electrode 50 is not formed above the portion, a high voltage is not applied to the gate insulating film 70 at the corner portion, and the possibility of the dielectric breakdown of the gate insulating film 70 is reduced.
  • the fourth embodiment according to the present invention corresponds to a modification of the first embodiment, and the feature thereof is that the first well region is provided even when the arrangement pattern of the second well region 42 is a simpler configuration. If the gate electrode 50 is not provided at the corner portion 41, the possibility of the dielectric breakdown of the gate insulating film 70 can be reduced.
  • the gate pad 11 and the gate finger electrode 12 are omitted from the portion shown in FIGS. 2 and 3, and the field oxide film 30 below the gate pad 11 and the gate finger electrode 12 is shifted obliquely upward. Is shown.
  • a P-type first well region 41 is formed in the surface of SiC semiconductor layer 101 located in the lower layer portion of field oxide film 30 (not shown), and corresponds to each cell of the MOSFET.
  • a plurality of second well regions 42 are formed in the surface of the SiC semiconductor layer 101.
  • the second well region 42 is provided in a region surrounded by the array of protrusions of the first well region 41.
  • the protruding portion of the first well region 41 and the second well region 42 are both. Not provided.
  • FIG. 16 is a plan view showing the gate electrode 50 provided above the first well region 41 and the second well region 42 shown in FIG.
  • the gate electrode 50 is provided so as to be within the formation region of the field oxide film 30 in the region below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2).
  • the gate electrode 50 below the gate pad 11 (FIG. 2) and the gate finger electrode 12 (FIG. 2) and the gate electrode 50 below the source electrode 10 pass through a region where the well contact hole 60 is not provided. Are connected to each other.
  • a line E1-E2 indicates a cutting line extending from a region including the cell region of the MOSFET of FIG. 2 to a region including the gate pad 11, and passes through a corner portion of the first well region 41. Shown as a line. Note that, when the corner portion is configured to have a curvature, the corner portion may have an angle close to 180 degrees in part, and thus is referred to as a corner portion having an angle of less than 180 degrees.
  • the projecting portion of the first well region 41 and the second well region 42 are not provided, and the gate electrode 50 is not provided.
  • FIG. 17 is a longitudinal sectional view taken along line E1-E2 of FIG. Note that the same components as those of the power semiconductor device 100 shown in FIGS. 7 and 8 are denoted by the same reference numerals, and redundant description is omitted.
  • the gate electrode 50 is formed above the first well region 41 only through the gate insulating film 70. It is not the structure by which 50 is arrange
  • the arrangement pattern of the second well region 42 is simple, and the first well region 41 is also formed at the corner of the first well region 41.
  • the 2-well region 42 is not provided, if the gate electrode 50 is not provided at the corner portion, a high voltage is not applied to the gate insulating film 70 at the corner portion, and the dielectric breakdown of the gate insulating film 70 may occur. A reduction in pressure resistance is obtained.
  • FIG. 18 is a plan view showing a planar pattern of the gate electrode 50 of the power semiconductor device 500 of the fifth embodiment.
  • the array pattern of the well contact holes 60 and the source contact holes 61 is the same as that shown in FIG. This is the same as that of the semiconductor device 400.
  • the upper gate pad 11 and the gate finger electrode 12 are omitted.
  • FIG. 18 differs greatly from FIG. 16 in that the opening OP of the gate electrode 50 in the vicinity of the corner portion of the first well region 41 is wide and a junction between the gate insulating film 70 and the field oxide film 30 appears. In other words, the entire surface is covered with the gate electrode 50 except for the opening OP and the outer peripheral opening of each source contact hole 61 and well contact hole 60.
  • FIG. 19 shows a longitudinal sectional view taken along line F1-F2 in FIG. Note that the same components as those of the power semiconductor device 100 shown in FIGS. 7 and 8 are denoted by the same reference numerals, and redundant description is omitted.
  • the gate electrode 50 extends from the field oxide film 30 to the gate oxide film 70.
  • the first well region 41 is also provided below the boundary surface between the end of the gate insulating film 70 and the end of the field oxide film 30.
  • a horizontal sectional view taken along line H1-H2 in FIG. 19 corresponds to the plan view shown in FIG. 18, and a horizontal sectional view taken along line I1-I2 in FIG. 19 is shown in FIG.
  • the first well region 41 shows a state in which the field oxide film 30 disposed on the first well region 41 is shifted obliquely upward. As shown in FIG. 20, the first well region 41 has the field oxide film 30. It is formed so as to protrude from the formation region of and close to the formation region of the MOSFET cell.
  • a plurality of P-type contact regions 47 are formed in the surface of the first well region 41 so as to surround the MOSFET cell formation region, and a plurality of second well regions 42 are formed in the surface of the MOSFET cell formation region. Is formed in a matrix. A P-type contact region 46 is formed at the center of each second well region 42.
  • lines G1-G2 indicate cutting lines extending from a region including the cell region of the MOSFET of FIG. 2 to a region including the gate pad 11, and a corner portion (see FIG. 20) is shown as a line through.
  • FIG. 21 is a longitudinal sectional view taken along line G1-G2 in FIG. Note that the same components as those of the power semiconductor device 100 shown in FIGS. 7 and 8 are denoted by the same reference numerals, and redundant description is omitted.
  • the first well region 41 extends from the first region R1 to the second region R2, on which the end portion of the gate insulating film 70 and the end portion of the field oxide film 30 are formed.
  • a boundary surface exists.
  • the junction between the field oxide film 30 and the gate insulating film 70 exists between the gate electrode 50 and the first well region 41.
  • the field oxide film 30 and the gate insulating film 70 are present.
  • the gate electrode 50 does not exist in the upper part of the junction with.
  • the solid angle when the first region R1 is viewed from the boundary surface between the field oxide film 30 and the gate insulating film 70 on the first well region 41 is ⁇ when viewed from the straight line portion of the boundary surface.
  • the solid angle when viewed from the corner of the boundary surface is larger than ⁇ .
  • the displacement current that flows into the first well region 41 and then into the source contact hole 61 has a solid angle viewed from the boundary surface. It increases according to.
  • the voltage rise in the first well region 41 is larger at the corner portion than at the straight portion.
  • gate electrode 50 is present at the upper part of the corner portion of the boundary surface between field oxide film 30 and gate insulating film 70 as shown in FIG. 21. Therefore, even if the voltage rise in the first well region 41 is large, the possibility of the dielectric breakdown of the gate insulating film 70 is low.
  • the gate electrode 50 exists at the upper portion of the straight line portion of the boundary surface between the field oxide film 30 and the gate insulating film 70, but the voltage rise in the first well region 41 is small. The possibility of dielectric breakdown of the gate insulating film 70 is low.
  • the arrangement pattern of both the first well region 41 and the second well region 42 is simple, but the field oxide film 30 and the gate insulating film 70
  • a high voltage is not applied to the gate insulating film 70 at the corner portion, and the possibility of the dielectric breakdown of the gate insulating film 70 is reduced.
  • the effect of improving the withstand voltage is obtained.
  • a semiconductor element having a MOSFET using SiC (silicon carbide) as a semiconductor substrate material is disclosed.
  • SiC silicon carbide
  • the effect of the present invention does not depend on the substrate material, the same effect can be expected even in a semiconductor element using Si or GaN as the substrate material of the MOSFET.
  • the semiconductor element is a vertical MOSFET.
  • a P + collector layer between the N + drain layer 102 and the drain electrode 13 shown in FIG. Even if the structure having the cell region of the IGBT is provided, the effects of the present invention described above can be obtained.
  • the range of the scope of the present invention is a semiconductor device as a switching element having a MOS structure such as MOSFET or IGBT.
  • MOSFET MOSFET
  • IGBT IGBT
  • the drain electrode and the source electrode correspond to the first electrode and the second electrode, respectively.
  • the collector electrode and the emitter electrode respectively correspond to the first electrode. And corresponds to the second electrode.
  • the semiconductor element having the MOS structure described in the first embodiment is defined as a “semiconductor device” in a narrow sense.
  • the semiconductor element is connected in reverse parallel to the semiconductor element.
  • a power module such as an inverter module that is mounted on a lead frame and sealed together with a wheel diode and a control circuit that generates and applies a gate voltage of the semiconductor element is also defined as a “semiconductor device” in a broad sense.
  • the present invention is suitable for application to a power converter such as an inverter.

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Abstract

　本発明は、電力用半導体装置の構造に関し、面積の大きなＰウエル領域（４１）とゲート電極（５０）とがゲート絶縁膜（７０）を介して対向しないように、ゲート絶縁膜（７０）より厚さの厚いフィールド酸化膜（３０）を介して面積の大きなＰウエル領域（４１）とゲート電極（５０）とを対向させるか、下部に面積の大きなＰウエル領域（４１）を有するゲート絶縁膜（７０）の上部にはゲート電極（５０）を設けないことを特徴とする。

Description

電力用半導体装置
　本発明は、電力用半導体装置の構造に関する。
　特許文献１に記載の電力用縦型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）は、同文献の図１および図２に示されているように、ＭＯＳＦＥＴのセル領域の周縁部（ゲートパッド部を含む。）に隣接するＭＯＳＦＥＴのセル領域側の領域内に、当該周縁部に沿って、微細なダイオードが少なくとも一列に配置されている。このようなゲートパッド部とＭＯＳＦＥＴのセル領域との間の領域内に一列に配置されたダイオードの各々は、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングする際に、特許文献１の図２に示されるＰウエルおよびＰベースからドレイン側のＮ型半導体層内に順方向バイアス時に注入されたホールを吸収する。このため、特許文献１の上記の構造は、同文献の図３に示される寄生トランジスタが、ＭＯＳＦＥＴが順方向バイアスから逆方向バイアスに切り替わる際に、オンするのを防止することができる。
　ここで、特許文献１の上記構造においては、その図２に示されているように、ＭＯＳＦＥＴのＰウエルであるＰベースが、バックゲートを介して、ソース電極に電気的に接続されている。
特開平５－１９８８１６号公報（図１～図３）
　本発明が解決すべき問題点を、特許文献１の図２に基づき以下に説明する。
　今、スイッチング素子であるＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングした場合には、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、略０Ｖから数百Ｖに変化する。そうすると、ＰウエルとＮ-ドレイン層との間に存在する寄生容量を介して、変位電流がＰウエル内に流れ込む。この変位電流は、以下に説明するように、ソース電極に流れ、ＭＯＳＦＥＴセルのＰウエルであってもダイオードセルのＰウエルであってもゲートパッド下のＰウエルであっても、同様である。
　ここで、留意すべき点は、ＭＯＳＦＥＴセルのＰウエルとダイオードセルのＰウエルの面積に対して、ゲートパッド下のＰウエルの面積が非常に大きいことである。
　特許文献１では、その従来例の説明に記載されているように、ソース電極とフィールドプレートとは電気的に接続されているので、例えば図２の（Ｃ）部に示される断面においては、ゲートパッド下のＰウエルに内に流れ込んだ変位電流は、ゲートパッド下のＰウエル内をＭＯＳＦＥＴセル方向からフィールドプレートに接続されているコンタクトホールに向けて流れて、フィールドプレートを介してソース電極に流入する。
　上述のように、ゲートパッド下のＰウエルの面積は非常に大きいが、Ｐウエル自体およびコンタクトホールに抵抗が存在するために、面積が大きなＰウエルに変位電流が流れると、Ｐウエル内に無視し得ない値の電位降下が発生する。その結果、Ｐウエルのフィールドプレートを介してソース電極と電気的に接続されている箇所（コンタクトホール）からの水平方向の距離が大きな箇所では、比較的大きな電位を有することとなる。なお、この電位は、上記ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなる程、大きくなる。
　その結果、特許文献１の図２の（Ｃ）部に示されるように、ゲートパッド下のＰウエルでコンタクトホールから離れた箇所に、ゲート絶縁膜を介してゲート電極が設けられていると、ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングした直後で０Ｖに近い電圧のゲート電極と、コンタクトホールから離れた箇所ゲートパッド下のＰウエルとの間のゲート絶縁膜の大きな電界がかかり、ゲート絶縁膜が絶縁破壊する場合があった。
　また、昨今では、ＳｉＣ（炭化珪素）を基板材料として用いるスイッチング素子が、低消費電力のスイッチング素子として期待されている。このようなＳｉＣデバイス、例えば、ＭＯＳＦＥＴないしはＩＧＢＴ（insulated gate bipolar transistor）をインバータのスイッチング素子として適用することにより、インバータの損失低減化を図ることが期待される。
　そして、より一層の低損失化を実現するためには、スイッチング素子のより一層の高速駆動化（ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔをより一層速くする）が必要とされる。ところが、ＳｉＣを基板材料として用いるスイッチング素子においては、従来広く用いられているシリコンを基板材料とするスイッチング素子と比較してＳｉＣ材料のバンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きくなる傾向があって、その寄生抵抗の大きさが、Ｐウエルに発生する電位を大きくする場合があった。
　この発明は、このような問題点の発見および当該問題点の発生箇所の認識を踏まえて成されたものであり、その主目的は、ＭＯＳ構造を備えたスイッチング素子を有する半導体装置において、スイッチング時（ターンオフ時）におけるゲート電極とソース電極間の絶縁破壊の発生を抑制可能とする点にある。
　本発明の主題は、互いに対向する第１主面および第２主面を有する第１導電型の半導体基板と、前記第１導電型の半導体基板の第１主面の表層の一部に設けられた第２導電型の第１ウエル領域と、前記第１導電型の半導体基板の第１主面の表層の一部に設けられた、前記第１ウエル領域より上面から見た面積の小さな第２導電型の第２ウエル領域と、前記第２ウエル領域の表面上に設けられたゲート絶縁膜と、前記第１ウエル領域の表面上に設けられた、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜と、前記第１ウエル領域と前記第２ウエル領域とを電気的に接続するソース電極と、前記ゲート絶縁膜と前記フィールド酸化膜との上に接して連続して形成されたゲート電極と前記第１ウエル領域の上方に設けられ、前記ゲート電極と電気的に接続されたゲートパッドと、前記半導体基板の第２主面に設けられたドレイン電極とを備え、前記フィールド酸化膜に接して前記フィールド酸化膜の上面に設けられた前記ゲート電極が前記フィールド酸化膜からはみ出る箇所の前記ゲート絶縁膜と前記フィールド酸化膜との接合部近傍においては前記フィールド酸化膜の外周の内側に前記第１ウエル領域の外周境界が設けられていることを特徴とする電力用半導体装置。
　本発明の主題によれば、電力用半導体装置を高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることを防止しゲート絶縁膜が絶縁破壊することを抑制することができ、もって、より高速のスイッチング動作を実現することができる。
実施の形態１～５に係る電力用半導体装置の上面図である。 実施の形態１～５に係る電力用半導体装置のゲートパッド近傍領域を拡大して示す上面図である。 実施の形態１における電力用半導体装置の平面図である。 実施の形態１における電力用半導体装置の平面図である。 実施の形態１における電力用半導体装置の平面図である。 実施の形態１における電力用半導体装置の平面図である。 図６における線Ａ１－Ａ２に関する電力用半導体装置の縦断面図である。 図６における線Ｂ１－Ｂ２に関する電力用半導体装置の縦断面図である。 実施の形態２における電力用半導体装置の平面図である。 実施の形態２における電力用半導体装置の平面図である。 図１０における線Ｃ１－Ｃ２に関する電力用半導体装置の縦断面図である。 実施の形態３における電力用半導体装置の平面図である。 実施の形態３における電力用半導体装置の平面図である。 図１３における線Ｄ１－Ｄ２に関する電力用半導体装置の縦断面図である。 実施の形態４における電力用半導体装置の平面図である。 実施の形態４における電力用半導体装置の平面図である。 図１６における線Ｅ１－Ｅ２に関する電力用半導体装置の縦断面図である。 実施の形態５における電力用半導体装置の平面図である。 図１８における線Ｆ１－Ｆ２に関する電力用半導体装置の縦断面図である。 実施の形態５における電力用半導体装置の平面図である。 図１８における線Ｇ１－Ｇ２に関する電力用半導体装置の縦断面図である。
　以下の記載では、不純物の導電型に関して、Ｎ型を「第１導電型」と、Ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
　（実施の形態１）
　図１は、本実施の形態に係る電力用半導体装置１００の上面構成を模式的に示す平面図である。なお、図１は、後述する実施の形態２においても援用される。
　図１に示す平面図において、上端中央部には、外部の制御回路（図示せず）からゲート電圧が印加されるゲートパッド１１が形成されている。また、ＭＯＳＦＥＴセルの集合体領域であるセル領域内に、各ＭＯＳＦＥＴセルに接続されるソース電極１０が形成されている。
　そして、ソース電極１０の周囲を全体的に取り囲むゲートフィンガー電極１２が、ゲートパッド１１と構造的に繋がった状態で、電力用半導体装置１００の外周部に沿って形成されている。つまり、ゲートフィンガー電極１２は、後述する層間絶縁膜４（図４参照）の周縁部上に沿って一周するように配設されている。各ＭＯＳＦＥＴセルのゲート電極（図示せず）には、ゲートパッド１１に印加されるゲート電圧が、ゲートパッド１１およびゲートフィンガー電極１２を通じて供給される。本実施の形態では、一例として、各ゲート電極はポリシリコンで形成されているものとする。
　ポリシリコンは、その導電性に難点を有しており、ゲートパッド１１よりゲート電極の位置が離れると、ゲートパッド１１の電位とＭＯＳＦＥＴのセルのゲート電極の電位との間に時間的なずれが発生する。この時間的なずれは、ポリシリコン層の抵抗と、ソース電極１０およびゲート取り出し配線層で決まる寄生容量との時定数で決定される。本実施の形態では、電力用半導体装置１００の外周部に沿って低抵抗の材料（例えばアルミニウム：Ａｌ）で構成される金属膜であるゲートフィンガー電極１２を形成することで、ＭＯＳＦＥＴの各セルのゲート電極に電位を供給し易くし、スイッチングの高速化を図っている。
　なお、製品としての電力用半導体装置では、温度センサーおよび電流センサー用の電極が形成されている場合が多いが、それらの電極の形成の有無は、後述する電力用半導体装置１００の効果に何らの影響を及ぼすものでは無いので説明および図示は省略する。
　加えて、ゲートパッド１１の位置、個数およびソース電極１０の形状等もＭＯＳＦＥＴによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用の電極等と同ように、後述する電力用半導体装置１００の効果に何らの影響を及ぼすものでは無い。
　図２は、図１において左側の破線ＢＣ１で示されている領域、すなわち、その部分からゲートフィンガー電極１２が張り出しているゲートパッド１１の周縁部と、その近傍領域とを拡大化して示す平面図であり、ゲートパッド１１の一部、ゲートフィンガー電極１２の一部、およびソース電極１０の一部分が示されている。
　図３は、図２に示される部分のゲートパッド１１およびゲートフィンガー電極１２の下層部分に位置するフィールド酸化領域を示す平面図である。図３において、フィールド酸化領域においては、金属膜であるゲートパッド１１およびゲートフィンガー電極１２の下方のＳｉＣ半導体層に接するようにフィールド酸化膜３０が形成されている。
　図４は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィンガー電極１２を省略するとともに、ソース電極１０、ゲートパッド１１およびゲートフィンガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
　図４に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応するようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
　図４において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域４２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド酸化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設けられている。
　図５は、図４に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けられた図示されないゲート絶縁膜および層間絶縁膜を貫通して、それぞれ第１ウエル領域４１および第２ウエル領域４２に達するウエルコンタクトホール６０およびソースコンタクトホール６１を示す平面図である。
　なお、図示は省略しているが、ウエルコンタクトホール６０は、第１ウエル領域４１の表面内に設けた後に詳述するＰ型コンタクト領域に接するように形成され、ソースコンタクトホール６１は、第２ウエル領域４２の表面内に設けた後に詳述するＰ型コンタクト領域およびその周囲に設けたＮ型のソース領域に接するように形成されている。
　また、ソースコンタクトホール６１およびウエルコンタクトホール６０は、それらの上部に設けられたソース電極１０に共通に接続されることで、ソースコンタクトホール６１およびウエルコンタクトホール６０が接触するＳｉＣ領域は、ほぼ同電位にできる。
　図６は、図４に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けられるゲート電極５０を示す平面図である。図６において、ゲート電極５０は、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域においては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成となっている。
　なお、図示しないが、ゲートパッド１１およびゲートフィンガー電極１２の下部のゲート電極５０とゲートパッド１１およびゲートフィンガー電極１２とは後述の層間絶縁膜に設けられたゲートコンタクトホールを介して電気的に接続されている。
　図６において、線Ａ１－Ａ２は、ウエルコンタクトホール６０を含んだ切断線を示しており、線Ｂ１－Ｂ２は、ウエルコンタクトホール６０を含まない切断線を示しており、何れも、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とを含んだ断面図を示す。
　図７は、図６の線Ａ１－Ａ２に沿った縦断面図を示しており、図８は、図６の線Ｂ１－Ｂ２に沿った縦断面図を示している。図７および図８に示されるように、電力用半導体装置１００は、いわゆる縦型ＭＯＳＦＥＴおよびこれに並列接続されたダイオードを含んだ構成となっている。
　図７および図８に示すように、電力用半導体装置１００はＳｉＣで構成される半導体基板２０上に形成され、半導体基板２０は、Ｎ+ドレイン層１０２、および、その上部に形成されたエピタキシャル層であるＮ-ドレイン層１０１で構成されている。また、半導体基板２０の裏面である第２主面上には、第１電極たるドレイン電極１３が配設されている。
　他方、半導体基板２０の表面である第１主面より、Ｎ-ドレイン層１０１の内部に向けて、Ｐ型の不純物がドープされて構成される第１ウエル領域４１および第２ウエル領域４２が設けられている。ここで、第１ウエル領域４１および第２ウエル領域４２の底面は、上記第１主面より見て、Ｎ-ドレイン層１０１の底面よりも浅い位置にある。
　以下では、まず図７に示す構造について記載し、後に図７の構造と図８の構造との相違点について言及する。
　第１ウエル領域４１は、図１等において既述したゲートパッド１１およびゲートフィンガー電極１２の直下領域およびその近傍領域に配設されている。ここで、フィールド酸化膜３０が配設されている領域を第１領域Ｒ１と呼称する。第１領域Ｒ１は、基本的にＭＯＳＦＥＴのセルを含まない領域である。
　そして、第１ウエル領域４１の上部に配設されているフィールド酸化膜３０の厚さは例えば約１μｍである。
　図７においては、第１領域Ｒ１以外の領域を第２領域Ｒ２と呼称する。第２領域Ｒ２においては、図７に示すように、第２ウエル領域４２およびＮ-ドレイン層１０１の一部表面上には、例えば厚さが約５０ｎｍのゲート絶縁膜７０が配設されている。ここで、フィールド酸化膜３０とゲート絶縁膜７０とは、主としてＳｉＯ2で構成されている。
　さらに、図７に示すように、第１領域Ｒ１においては、フィールド酸化膜３０の上面にのみ、例えばポリシリコンのゲート電極５０が設けられている。なお、ゲート電極５０はフィールド酸化膜３０の形成領域に収まるように設けられている。
　そして、ゲート電極５０の上面および端面を被覆するように、層間絶縁膜７１が配設されており、この層間絶縁膜７１を貫通するようにゲートコンタクトホール６２が設けられ、ゲートコンタクトホール６２を介してゲート電極５０とゲートパッド１１およびゲートフィンガー電極１２（図１２）とが電気的に接続される。
　第１領域Ｒ１からはみ出した第１ウエル領域４１の突出部および第２領域Ｒ２に設けられた第２ウエル領域４２の表面と、Ｎ-ドレイン層１０１の表面にはゲート絶縁膜７０が形成されており、層間絶縁膜７１およびゲート絶縁膜７０を貫通して第１ウエル領域４１に接するように設けられたウエルコンタクトホール６０は、第１ウエル領域４１の表層部に設けられた高濃度のＰ型不純物を有するＰ型コンタクト領域４７にも接するように構成されている。
　また、第２領域Ｒ２に複数設けられた第２ウエル領域４２には、それぞれ、中央部表層側に高濃度のＮ型不純物（Ｎ+）を有するソース領域８０が設けられ、また、そのソース領域８０の中央部には、ソース領域８０を貫通するようにＰ型不純物を有するＰ型コンタクト領域４６が設けられおり、平面視的にはＰ型コンタクト領域４６をソース領域８０が囲む構成となっている。
　さらに、ソース領域８０およびＰ型コンタクト領域４６の上部に接するゲート絶縁膜７０および層間絶縁膜７１を貫通してソース領域８０およびＰ型コンタクト領域４６に接するソースコンタクトホール６１が設けられている。
　また、隣接するソースコンタクトホール６１との間のゲート絶縁膜７０上には、ゲート電極５０が形成され、このゲート電極５０の上面および端面を被覆するように、層間絶縁膜７１が配設されている。
　また、ソースコンタクトホール６１とウエルコンタクトホール６０との底部を電気的に接続するように、ソースコンタクトホール６１およびウエルコンタクトホール６０は、それらの上部に設けられたソース電極１０に共通に接続されている。
　次に、図６の線Ｂ１－Ｂ２に沿った縦断面図に相当する図８に関する構造について記載するが、図８に関する構造の多くは、図７に関する構造と同様の構造を有しているので、以下では、図７、図８の相違点について特記する。
　まず、図８の構造と図７の構造との第１の相違点（１）は、第１ウエル領域４１とソース電極１０とを電気的に接続するウエルコンタクトホール６０が存在しない点である。
　第２の相違点（２）としては、図８においては、フィールド酸化膜３０の上面上のゲート電極５０が、第１領域Ｒ１側からセル領域に該当する第２領域Ｒ２側へと延在し、第２領域Ｒ２内の各ＭＯＳＦＥＴセルのゲート電極５０と一体となっている点である。
　上記第２の相違点（２）を有する結果、フィールド酸化膜３０の断面方向の端部の直下には、Ｐ型のウエル領域（第１ウエル領域４１や第２ウエル領域４２のような領域）存在しておらず、Ｎ-ドレイン層１０１が存在するという第３の相違点（３）が得られる。
　換言すれば、図８の断面においては、Ｎ-ドレイン層１０１の一部分を挟んで第１ウエル領域４１と第２ウエル領域４２とが平面方向に対向しており、その間の間隔は距離ｄ（≠０）である。そして、挟まれたＮ-ドレイン層１０１の直上に、ゲート絶縁膜７０の端部とフィールド酸化膜３０の端部との境界面が存在している。
　ここで、距離ｄの値が大き過ぎると、ドレイン電圧が直接にゲート絶縁膜７０に印加されることになり、ゲート絶縁膜７０の絶縁破壊を招く可能性がある。このため、距離ｄは、セル領域のＭＯＳＦＥＴの第２ウエル領域４２間の間隔程度に設定される。
　次に、図７を参照して、本実施の形態に係る縦型ＭＯＳＦＥＴのセルの製造方法について記載する。
　まず、Ｎ型不純物を含むＳｉＣで構成される半導体基板２０を準備する。半導体基板２０は、ｃ軸方向に対して８°以下に傾斜されていても良いし、あるいは、傾斜していなくても良く、どの様な面方位を有していても、本実施の形態の効果に影響を及ぼさない。
　半導体基板２０は、Ｎ+ドレイン層１０２の上にエピタキシャル結晶成長層（不純物濃度は１×１０13ｃｍ-3～１×１０17ｃｍ-3の範囲内であり、厚み５μｍ～２００μｍ）で構成されるＮ-ドレイン層１０１を有する。
　その後、フォトリソグラフィーにより加工されたレジストマスクおよび酸化膜マスクを利用して不純物のイオン注入を行い、Ｐ型の第１ウエル領域４１、Ｐ型の第２ウエル領域４２、および、Ｎ+ソース領域８０を形成する。
　注入不純物としては、導電型がＮ型の場合には窒素またはリンが好適であり、導電型がＰ型の場合にはアルミニウムまたは硼素が好適である。
　また、第１ウエル領域４１および第２ウエル領域４２の各々の深さは、エピタキシャル結晶成長層であるＮ-ドレイン層１０１の底面を超えないように設定し、例えば０．３μｍ～２．０μｍの範囲内の値とする。また、第１ウエル領域４１および第２ウエル領域４２の各々の不純物濃度は、エピタキシャル結晶成長層であるＮ-ドレイン層１０１の不純物濃度を超えており、且つ、１×１０16ｃｍ-3～１×１０19ｃｍ-3の範囲内に設定される。
　さらに、Ｎ+ソース領域８０の深さに関しては、その底面が第２ウエル領域４２の底面を超えないように設定され、その不純物濃度の値は、第２ウエル領域４２の不純物濃度の値を超えており、且つ、その値は１×１０18ｃｍ-3～１×１０21ｃｍ-3の範囲内の値に設定されている。
　その上で、第２ウエル領域４２および第１ウエル領域４１の各々とソース電極１０との良好な金属接触を実現するために、第１ウエル領域４１および第２ウエル領域４２の各々の不純物濃度よりも濃い不純物濃度値を有するＰ型コンタクト領域４６、４７を、イオン注入により、それぞれ第１ウエル領域４１および第２ウエル領域４２内に形成する。なお、当該イオン注入は、２００℃以上の基板温度で実行される。
　その後、アルゴンまたは窒素等の不活性ガス雰囲気、若しくは、真空中において、１５００℃～２２００℃の範囲内の温度でもって０．５分～６０分の範囲内の時間で熱処理を行うことで、注入された不純物を電気的に活性化する。
　次に、犠牲酸化による酸化膜の形成およびフッ酸による酸化膜の除去によって表面変質層を除去して清浄な面を得た後に、セル領域のみを開口してそれ以外の領域をシリコン酸化膜で覆うフィールド酸化膜３０のパターニングを行う。その後、例えば熱酸化法または堆積法によって、ゲート絶縁膜７０を形成する。
　そして、フォトリソグラフィーおよびドライエッチングを経て、ゲート電極５０をパターニングする。
　次に、層間絶縁膜７１をＣＶＤ法によって基板全面に堆積した上で、例えばドライエッチングによって、ウエルコンタクトホール６０、ソースコンタクトホール６１およびゲートコンタクトホール６２を開口する。これらの開口部は、その後のソース電極１０の形成過程で、導電体で充填される。
　引き続いて、Ａｌ等の配線金属をスパッタ法または蒸着法によって形成し、その後にパターニング処理を行うことで、ゲートパッド１１、ゲートフィンガー電極１２およびソース電極１０を形成する。さらに、半導体基板２０の裏面上に金属膜を形成してドレイン電極１３を形成することにより、図７等で示される縦型ＭＯＳＦＥＴが完成される。
　次に、本実施の形態の効果について記載する。まず、本実施の形態の電力用半導体装置は、複数のＭＯＳＦＥＴセルとダイオードが電気的に並列に接続されたもので、ＭＯＳＦＥＴのソース電極１０はダイオードのｐ電極（アノード）と接続されており、ＭＯＳＦＥＴのドレイン電極１３はダイオードのｎ電極（カソード）と一体になっている。
　ここで、ＭＯＳＦＥＴのゲート電極５０に接続されるゲートパッド１１およびゲートフィンガー電極１２に印加する電圧をＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングするように印加した場合、ＭＯＳＦＥＴセルのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇し、略０Ｖから数百Ｖに変化する。そうすると、Ｎ-ドレイン層１０１と、Ｐ型の第１ウエル領域４１および第２ウエル領域４２との間に存在する寄生容量を介して、変位電流が第１ウエル領域４１および第２ウエル領域４２に流れ込む。
　第２ウエル領域４２は面積が大きくないので、内部の寄生抵抗も小さく、ある程度大きな変位電流が流れても第２ウエル領域４２の電位上昇は小さなものに留まる。一方、第１ウエル領域４１は面積が大きいので、外部に接続するダイオードのｐコンタクト（ウエルコンタクトホール６０）からの距離が遠い箇所で発生した変位電流がウエルコンタクトホール６０に流れ込むまでに、第１ウエル領域４１の寄生抵抗と変位電流により大きな電位が発生するが、第１ウエル領域４１とゲート絶縁膜７０を介して対向する位置からゲート電極５０を取り除いているため、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下する。
　すなわち、本実施の形態では、特許文献１の場合とは異なり、図６の線Ａ１―Ａ２で示される部分においては、図７に示されるように、フィールド酸化膜３０の端部の上部にゲート電極５０が存在しないために、ゲート絶縁膜７０の端部に高電界が発生することは無く、ゲート絶縁膜７０の端部の絶縁不良が引き起こされることは無い。
　他方、図６の線Ｂ１－Ｂ２で示される部分においては、図８に示されるように、フィールド酸化膜３０の端部を越えてゲート電極５０が存在するものの、ゲート絶縁膜７０の端部とフィールド酸化膜３０の端部との接合部の境界面の直下のＮ-ドレイン層１０１内にはＰ型の第１ウエル領域４１も第２ウエル領域４２も存在しない。すなわち、上記接合部の近傍ではフィールド酸化膜３０の外周の内側に第１ウエル領域４１の外周境界が設けられている。従って、ゲート絶縁膜７０の端部に高電界が発生することは無く、ゲート絶縁膜７０の端部の絶縁不良が引き起こされることは無い。故に、図６の線Ａ１－Ａ２に関する断面構成（図７）において、ゲート絶縁膜７０の端部を介在したゲート電極５０とソース電極１０間のリーク電流の発生が格段に防止される。
　なお、本実施の形態で示される上記効果は、本実施の形態に係る電力用半導体装置１００の構造によるものであり、その構造を形成するための製造方法により効果に影響が出ることはない。従って、本実施の形態で一例として記載した製造方法以外の製造方法を用いて本装置を作製したとしても、既述した効果に影響を与えるものではない。また、構成する材料が効果の度合いに影響することも無い。
　（実施の形態２）
　本発明に係る実施の形態２は実施の形態１の変形例に相当しており、その特徴点は、図４におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態に係る電力用半導体装置２００の特徴点を記載する。
　図９は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィンガー電極１２を省略するとともに、ゲートパッド１１およびゲートフィンガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
　図９に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応するようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
　図９において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域４２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド酸化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設けられている。さらに、第１ウエル領域４１のコーナー部、すなわちゲートパッド１１とゲートフィンガー電極１２とが交わる部分（図１の領域ＢＣ１参照）においては、フィールド酸化膜３０に近接するように第２ウエル領域４２が形成され、当該第２ウエル領域４２は、その一部が隣接する第２ウエル領域４２に接続される形状を採り、隣接する第２ウエル領域４２と電気的にも接続された構成となっている。
　図１０は、図９に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けられるゲート電極５０を示す平面図である。図１０において、ゲート電極５０は、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域においては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成となっている。
　また、図１０において、線Ｃ１－Ｃ２は、図２のＭＯＳＦＥＴのセル領域を含む領域からゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４１のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有するように構成した場合、部分的には１８０度に近い角度を有する場合もあるので、１８０度未満の角度を有するコーナー部と呼称する。
　図１０においては、コーナー部にはゲート電極５０は設けられておらず、コーナー部近傍のゲート絶縁膜が設けられた領域にはフィールド酸化膜３０の下部にまで第２ウエル領域４２が延在している。なお、当該第２ウエル領域４２とフィールド酸化膜３０下部の第１ウエル領域４１との間は、Ｎ-ドレイン層１０１によって隔てられている。
　図１１は、図１０の線Ｃ１－Ｃ２に沿った縦断面図を示している。なお、図７および図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１１に示されるように、第１ウエル領域４１のコーナー部には第２ウエル領域４２が近接しており、第１ウエル領域４１はフィールド酸化膜３０の形成領域内に収まっており、また、ゲート電極５０もフィールド酸化膜３０の形成領域内に収まっている。このため、第１ウエル領域４１の上部にゲート絶縁膜７０だけを介してゲート電極５０が対向して配置される構成とはなっておらず、ゲート絶縁膜７０の絶縁破壊を防ぐことができる。
　以上説明した本実施の形態の電力用半導体装置２００においては、ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングするように電圧を印加した場合に電位が上昇する第１ウエル領域４１と、ＯＮ状態からＯＦＦ状態へスイッチングしたときに電位がほぼ０Ｖになるゲート電極５０とが、ゲート絶縁膜７０だけを介して対向する構成とはなっていないので、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下する。
　また、実施の形態１で説明したように、第１ウエル領域４１と第２ウエル領域４２との間の距離ｄの値が大き過ぎるとドレイン電圧が直接にゲート絶縁膜７０に印加されるが、第１ウエル領域４１のコーナー部近傍の領域では、第１ウエル領域４１に近接するように第２ウエル領域４２が設けられているので、ゲート絶縁膜７０の絶縁破壊を防ぐ効果が期待される。
　このように、本実施の形態の電力用半導体装置２００は、高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることが防止され、ゲート絶縁膜の絶縁破壊を抑制することができ、より高速のスイッチング動作を実現することができる。
　（実施の形態３）
　本発明に係る実施の形態３は実施の形態１の変形例に相当しており、その特徴点は、図４におけるコーナー部の構成を変更した点にある。以下、図面を参照して、本実施の形態に係る電力用半導体装置３００の特徴点を記載する。
　図１２は、図２および図３に示される部分から、ソース電極１０、ゲートパッド１１およびゲートフィンガー電極１２を省略するとともに、ゲートパッド１１およびゲートフィンガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
　図１２に示されるように、フィールド酸化膜３０下層部分に位置するＳｉＣ半導体層１０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応するようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
　図１２において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出するようにはみ出ており、フィールド酸化膜３０の形成領域に近接する第２ウエル領域４２の一部は、第１ウエル領域４１の突出部に挟まれるように延在しており、フィールド酸化膜３０の近傍では第１ウエル領域４１の突出部と、第２ウエル領域４２とが交互に設けられている。さらに、ゲートパッド１１とゲートフィンガー電極１２とが交わる部分（図１の領域ＢＣ１参照）においては、第１ウエル領域４１がＭＯＳＦＥＴのセル領域側に向けて突出し、図９に見られたようなコーナー部が存在しない構成となっている。
　図１３は、図１２に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けられるゲート電極５０を示す平面図である。図１３において、ゲート電極５０は、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域においては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成となっている。
　また、図１３において、線Ｄ１－Ｄ２は、図２のＭＯＳＦＥＴのセル領域を含む領域からゲートパッド１１を含む領域にかけて延在する切断線を示している。
　図１４は、図１３の線Ｄ１－Ｄ２に沿った縦断面図を示している。なお、図７および図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１４に示されるように、第１ウエル領域４１は、フィールド酸化膜３０の形成領域から突出して第２ウエル領域４２に近接しているが、ゲート電極５０はフィールド酸化膜３０の形成領域内に収まっている。このため、第１ウエル領域４１の上部にゲート絶縁膜７０だけを介してゲート電極５０が対向して配置される構成とはなっていない。
　このように、本実施の形態の電力用半導体装置３００においては、フィールド酸化膜３０の形成領域から第１ウエル領域４１が突出して第２ウエル領域４２に近接するが、第１ウエル領域４１の突出部の上方にはゲート電極５０が形成されていないので、コーナー部においてゲート絶縁膜７０に高電圧が加わらず、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下する。
　（実施の形態４）
　本発明に係る実施の形態４は実施の形態１の変形例に相当しており、その特徴点は、第２ウエル領域４２の配設パターンをより単純な構成とした場合でも、第１ウエル領域４１のコーナー部にゲート電極５０を設けなければ、ゲート絶縁膜７０の絶縁破壊の可能性を低減できるという点にある。
　以下、図面を参照して、本実施の形態に係る電力用半導体装置４００の特徴点を記載する。
　図１５は、図２および図３に示される部分から、ゲートパッド１１およびゲートフィンガー電極１２を省略するとともに、ゲートパッド１１およびゲートフィンガー電極１２の下層のフィールド酸化膜３０を斜め上方にずらした状態を示している。
　図１５に示されるように、フィールド酸化膜３０（図示せず）の下層部分に位置するＳｉＣ半導体層１０１の表面内にはＰ型の第１ウエル領域４１が形成され、ＭＯＳＦＥＴの各セルに対応するようにＳｉＣ半導体層１０１の表面内には複数の第２ウエル領域４２が形成されている。
　図１５において、第１ウエル領域４１の一部はフィールド酸化膜３０の形成領域から突出するようにはみ出ており、それらの突出部の配列間には、第２ウエル領域４２などは存在しておらず、第２ウエル領域４２は、第１ウエル領域４１の突出部の配列に囲まれた領域に設けられている。
　なお、第１ウエル領域４１のコーナー部、すなわちゲートパッド１１とゲートフィンガー電極１２とが交わる部分（図１の領域ＢＣ１参照）においては、第１ウエル領域４１の突出部も第２ウエル領域４２も設けられていない。
　図１６は、図１５に示される第１ウエル領域４１および第２ウエル領域４２の上部に設けられるゲート電極５０を示す平面図である。図１６において、ゲート電極５０は、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部となる領域においては、フィールド酸化膜３０の形成領域内に収まるように設けられ、ソース電極１０の下部のＭＯＳＦＥＴセルの形成領域においては、各ソースコンタクトホール６１の外周を囲むように設けられている。また、ゲートパッド１１（図２）およびゲートフィンガー電極１２（図２）の下部のゲート電極５０とソース電極１０の下部のゲート電極５０とは、ウエルコンタクトホール６０が設けられていない領域を介して、互いに接続された構成となっている。
　また、図１６において、線Ｅ１－Ｅ２は、図２のＭＯＳＦＥＴのセル領域を含む領域からゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４１のコーナー部を通るラインとして示されている。なお、当該コーナー部は、曲率を有するように構成した場合、部分的には１８０度に近い角度を有する場合もあるので、１８０度未満の角度を有するコーナー部と呼称する。
　図１６に示されるように、第１ウエル領域４１の突出部も第２ウエル領域４２も設けられておらず、ゲート電極５０も設けられていない。
　図１７は、図１６の線Ｅ１－Ｅ２に沿った縦断面図を示している。なお、図７および図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１７に示されるように、第１ウエル領域４１もゲート電極５０もフィールド酸化膜３０の形成領域内に収まっているので、第１ウエル領域４１の上部にゲート絶縁膜７０だけを介してゲート電極５０が対向して配置される構成とはなっていない。
　このように、本実施の形態の電力用半導体装置４００においては、第２ウエル領域４２の配設パターンは単純なものであり、第１ウエル領域４１のコーナー部において、第１ウエル領域４１も第２ウエル領域４２も設けられていないが、当該コーナー部にゲート電極５０を設けないことにより、コーナー部においてゲート絶縁膜７０に高電圧が加わらず、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下し耐圧向上効果が得られる。
　（実施の形態５）
　図１８は、実施の形態５の電力用半導体装置５００のゲート電極５０の平面パターンを示す平面図であり、ウエルコンタクトホール６０およびソースコンタクトホール６１の配列パターンは、図１６に示した、電力用半導体装置４００のそれと同様である。なお、上層のゲートパッド１１およびゲートフィンガー電極１２等は省略している。
　図１８において図１６と大きく異なる点は、第１ウエル領域４１のコーナー部近傍におけるゲート電極５０の開口部ＯＰが広く、ゲート絶縁膜７０とフィールド酸化膜３０との接合部が現れていることと、開口部ＯＰおよび各ソースコンタクトホール６１、ウエルコンタクトホール６０の外周の開口部以外は全面的にゲート電極５０で覆われていることである。
　ここで、図１８における線Ｆ１－Ｆ２での縦断面図を図１９に示す。なお、図７および図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図１９において、図７、図８に示した電力用半導体装置１００および図１１に示した電力用半導体装置２００と異なる点は、フィールド酸化膜３０上からゲート酸化膜７０上にかけて、ゲート電極５０が設けられ、かつ、ゲート絶縁膜７０の端部とフィールド酸化膜３０の端部との境界面の下部にも第１ウエル領域４１が存在している点である。
　なお、図１９における線Ｈ１－Ｈ２での水平方向の断面図が図１８に示す平面図に対応し、図１９における線Ｉ１－Ｉ２での水平方向の断面図を図２０に示す。
　図２０においては、第１ウエル領域４１上に配設されるフィールド酸化膜３０を斜め上方にずらした状態を示しており、図２０に示されるように、第１ウエル領域４１はフィールド酸化膜３０の形成領域からはみ出して、ＭＯＳＦＥＴセルの形成領域に近接するように形成されている。
　そして、第１ウエル領域４１の表面内には、ＭＯＳＦＥＴセルの形成領域を囲むように複数のＰ型コンタクト領域４７が形成され、ＭＯＳＦＥＴセルの形成領域の表面内には複数の第２ウエル領域４２がマトリックス状に形成されている。そして、各第２ウエル領域４２の中央部にはＰ型コンタクト領域４６が形成されている。
　また、図１８において、線Ｇ１－Ｇ２は、図２のＭＯＳＦＥＴのセル領域を含む領域からゲートパッド１１を含む領域にかけて延在する切断線を示しており、第１ウエル領域４１のコーナー部（図２０）を通るラインとして示されている。
　図２１は、図１８の線Ｇ１－Ｇ２に沿った縦断面図を示している。なお、図７および図８に示した電力用半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図２１に示されるように、第１領域Ｒ１から第２領域Ｒ２にかけて第１ウエル領域４１が延在しており、その上にゲート絶縁膜７０の端部とフィールド酸化膜３０の端部との境界面が存在している。
　次に、図１９に示した線Ｆ１－Ｆ２に沿った縦断面図との相違について説明する。図１９において、フィールド酸化膜３０とゲート絶縁膜７０との接合部は、ゲート電極５０と第１ウエル領域４１との間に存在するが、図２１においては、フィールド酸化膜３０とゲート絶縁膜７０との接合部の上部にはゲート電極５０は存在しない。
　ここで、第１ウエル領域４１上のフィールド酸化膜３０とゲート絶縁膜７０との境界面から第１領域Ｒ１を見た場合の立体角は、境界面の直線部から見た場合はπとなるが、境界面のコーナー部から見た場合の立体角はπより大きくなる。
　ＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングするように電圧を印加した場合において、第１ウエル領域４１に流れ込み、その後ソースコンタクトホール６１に流れ込む変位電流は、上記境界面から見た立体角が大きくなるにしたがって増加する。
　このために、第１ウエル領域４１の電圧上昇は、直線部に対してコーナー部で大きくなる。しかし、本実施の形態に係る電力用半導体装置５００においては、図２１に示したように、フィールド酸化膜３０とゲート絶縁膜７０との境界面のコーナー部分では、上部にはゲート電極５０は存在しないので、第１ウエル領域４１の電圧上昇が大きくても、ゲート絶縁膜７０の絶縁破壊が生じる可能性は低い。
　一方、フィールド酸化膜３０とゲート絶縁膜７０との境界面の直線部分では、図１９に示したように、上部にゲート電極５０が存在するが、第１ウエル領域４１の電圧上昇が小さいためにゲート絶縁膜７０の絶縁破壊が生じる可能性は低い。
　このように、本実施の形態の電力用半導体装置５００においては、第１ウエル領域４１も第２ウエル領域４２も配設パターンは単純なものであるが、フィールド酸化膜３０とゲート絶縁膜７０との境界面のコーナー部分の上部にはゲート電極５０を設けないようにすることで、当該コーナー部においてゲート絶縁膜７０に高電圧が加わらず、ゲート絶縁膜７０の絶縁破壊が生じる可能性が低下し耐圧向上効果が得られる。
　従って、高速駆動した場合においても、ゲート絶縁膜に大きな強度の電界が印加されることが防止され、ゲート絶縁膜の絶縁破壊を抑制することができ、より高速のスイッチング動作を実現することができる。
　以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
　例えば、実施の形態１～５においては、半導体基板材料としてＳｉＣ（炭化珪素）を用いたＭＯＳＦＥＴを有する半導体素子を開示している。しかしながら、本発明の効果は基板材料によらないため、例えばＳｉないしはＧａＮ等をＭＯＳＦＥＴの基板材料として用いた半導体素子においても、同様の効果が期待され得る。
　また、実施の形態１～５においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図７に示すＮ+ドレイン層１０２とドレイン電極１３との間にＰ+コレクタ層を設けることでＩＧＢＴのセル領域を有する構成としても、既述した本発明の効果が得られる。
　従って、本発明の効力が及ぶ射程範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体装置であると言える。なお、半導体装置が縦型ＭＯＳＦＥＴの場合には、ドレイン電極およびソース電極がそれぞれ第１電極および第２電極に相当し、半導体装置がＩＧＢＴの場合には、コレクタ電極およびエミッタ電極がそれぞれ第１電極および第２電極に相当する。
　また、本発明においては、実施の形態１等で記載したＭＯＳ構造を有する半導体素子を狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子に対して逆並列に接続されるフリーホイールダイオードおよび当該半導体素子のゲート電圧を生成・印加する制御回路等と共にリードフレームに搭載して封止したインバータモジュール等のパワーモジュールも、広義の意味で「半導体装置」と定義する。
　この発明は、例えばインバータの様な電力変換器に適用して好適である。
　１０　ソース電極、１１　ゲートパッド、１２　ゲートフィンガー電極、１３　ドレイン電極、２０　半導体基板、３０　フィールド酸化領域、３１　フィールド酸化膜、４１　第１ウエル領域、４２　第２ウエル領域、４６，４７　Ｐ型コンタクト領域、５０　ゲート電極、６０　ウエルコンタクトホール、６１　ソースコンタクトホール、６２　ゲートコンタクトホール、７０　ゲート絶縁膜、７１　層間絶縁膜、８０　ソース領域、１００～５００　電力用半導体装置、１０１　Ｎ-ドレイン層、１０２　Ｎ+ドレイン層。

Claims (4)

  1. 互いに対向する第１主面および第２主面を有する第１導電型の半導体基板（２０）と、
    　前記第１導電型の半導体基板の第１主面の表層の一部に設けられた第２導電型の第１ウエル領域（４１）と、
    　前記第１導電型の半導体基板の第１主面の表層の一部に設けられた、前記第１ウエル領域より上面から見た面積の小さな第２導電型の第２ウエル領域（４２）と、
    　前記第２ウエル領域の表面上に設けられたゲート絶縁膜（７０）と、
    　前記第１ウエル領域の表面上の一部に設けられた、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜（３０）と、
    　前記第１ウエル領域と前記第２ウエル領域とを電気的に接続するソース電極（１０）と、
    前記ゲート絶縁膜と前記フィールド酸化膜との上に接して連続して形成されたゲート電極（５０）と、
    　前記第１ウエル領域の上方に設けられ、前記ゲート電極と電気的に接続されたゲートパッド（１１）と、
    前記半導体基板の第２主面に設けられたドレイン電極（１３）と、を備え、
    　前記フィールド酸化膜に接して前記フィールド酸化膜の上面に設けられた前記ゲート電極が前記フィールド酸化膜からはみ出る箇所の前記ゲート絶縁膜と前記フィールド酸化膜との接合部近傍においては前記フィールド酸化膜の外周の内側に前記第１ウエル領域の外周境界が設けられていることを特徴とする電力用半導体装置。
  2. 互いに対向する第１主面および第２主面を有する第１導電型の半導体基板（２０）と、
    　前記第１導電型の半導体基板の第１主面の表層の一部に設けられた第２導電型の第１ウエル領域（４１）と、
    　前記第１導電型の半導体基板の第１主面の表層の一部に設けられた、前記第１ウエル領域より上面から見た面積の小さな第２導電型の第２ウエル領域（４２）と、
    　前記第２ウエル領域の表面上に設けられたゲート絶縁膜（７０）と、
    　前記第１ウエル領域の表面上の一部に設けられた、前記ゲート絶縁膜より膜厚の大きなフィールド酸化膜（３０）と、
    　前記第１ウエル領域と前記第２ウエル領域とを電気的に接続するソース電極（１０）と、
    前記ゲート絶縁膜と前記フィールド酸化膜との上に接して連続して形成されたゲート電極（５０）と、
    　前記第１ウエル領域の上方に設けられ、前記ゲート電極と電気的に接続されたゲートパッド（１１）と、
    　前記半導体基板の第２主面に設けられたドレイン電極（１３）と、を備え、
    　前記フィールド酸化膜に接して前記フィールド酸化膜の上面に設けられた前記ゲート電極が前記フィールド酸化膜からはみ出る箇所の前記ゲート絶縁膜と前記フィールド酸化膜との接合部直下にまで前記第１ウエル領域が設けられていることを特徴とする電力用半導体装置。
  3. 前記第１ウエル領域が前記フィールド酸化膜の外周の外側にある箇所において、前記第１ウエル領域と前記ソース電極とを電気的に接続するためのコンタクトホール（６０）が設けられていることを特徴とする請求項１または請求項２に記載の電力用半導体装置。
  4. 前記フィールド酸化膜と前記ゲート絶縁膜との境界の外周で、上面から見た前記ゲート絶縁膜が形成されている領域が１８０度未満のコーナー部においては、前記フィールド酸化膜が形成されている領域の内側にゲート電極が形成されていることを特徴とする請求項３に記載の電力用半導体装置。
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