CN103548144A - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

Info

Publication number
CN103548144A
CN103548144A CN201280023455.4A CN201280023455A CN103548144A CN 103548144 A CN103548144 A CN 103548144A CN 201280023455 A CN201280023455 A CN 201280023455A CN 103548144 A CN103548144 A CN 103548144A
Authority
CN
China
Prior art keywords
silicon carbide
gate electrode
film
insulating film
carbide substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201280023455.4A
Other languages
English (en)
Inventor
穗永美纱子
增田健良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN103548144A publication Critical patent/CN103548144A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

栅电极（50）包括：与栅极绝缘膜（41）接触的多晶硅膜（51）；设置在多晶硅膜（51）上的阻挡膜（52）；以及设置在阻挡膜（52）上且由高熔点金属构成的金属膜（53）。层间绝缘膜（42）被设置为覆盖栅极绝缘膜（41）以及设置在栅极绝缘膜（41）上的栅电极（50）。此外，层间绝缘膜（42）具有衬底接触孔（SH），通过衬底接触孔（SH）在与栅极绝缘膜（41）接触的区域中部分地暴露碳化硅衬底（30）。互连（71）经由衬底接触孔（SH）电连接碳化硅衬底（30），并且借助层间绝缘膜（42）与栅电极（50）电绝缘。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件及其制造方法，并且更特别地涉及一种具有栅电极的碳化硅半导体器件及其制造方法。
背景技术
日本专利公布No.2010-171417（PTL1）公开了一种包括碳化硅衬底、栅极焊盘以及栅电极的MOSFET（金属氧化物半导体场效应晶体管）。栅电极由多晶硅制成。
引证文献列表
专利文献
PTL1：日本专利公布No.2010-171417
发明内容
技术问题
根据上述公布中公开的现有技术，难以在从碳化硅衬底上的栅极焊盘延伸出的栅电极中获得足够低的电阻。因此，特别是在碳化硅半导体器件包括多个单元，每个单元都具有半导体元件结构以及栅极焊盘的情况下，在栅极焊盘和位于靠近该栅极焊盘的单元中包括的栅极结构之间的电阻值以及在该栅极焊盘和位于远离该栅极焊盘的单元中包括的栅极结构之间的电阻值具有很大改变。
提出本发明以解决这种问题，并且其目的是提供一种能抑制栅电极的电阻的碳化硅半导体器件以及提供一种制造该碳化硅半导体器件的方法。
问题的解决手段
根据本发明的碳化硅半导体器件包括碳化硅衬底、栅极绝缘膜、栅电极、层间绝缘膜以及互连。栅极绝缘膜被设置在碳化硅衬底上。栅电极被设置在栅极绝缘膜上。栅电极包括与栅极绝缘膜接触的多晶硅膜、设置在多晶硅膜上的阻挡膜以及由难熔金属制成且被设置在阻挡膜上的金属膜。层间绝缘膜被布置为使得覆盖栅极绝缘膜以及设置在栅极绝缘膜上的栅电极。层间绝缘膜具有衬底接触孔，该衬底接触孔在接触栅极绝缘膜的区域处部分地暴露碳化硅衬底。互连通过衬底接触孔电连接碳化硅衬底，并且通过层间绝缘膜与栅电极电绝缘。
根据本发明的碳化硅半导体器件，栅电极包括具有比多晶硅膜低的电阻率的难熔金属膜。因此，与栅电极仅由多晶硅膜形成的情况相比，可以进一步抑制栅电极的电阻。
优选地，层间绝缘膜具有部分地暴露栅电极的栅极接触孔。碳化硅半导体器件具有通过栅极接触孔电连接到栅电极的栅极焊盘。因此，可以通过具有低电阻的栅电极形成从栅极焊盘延伸的电流路径。更优选地，互连和栅极焊盘由相同材料制成。因此，与互连的材料和栅极焊盘的材料不同的情况相比，可以更容易地制造碳化硅半导体器件。
优选地，难熔金属具有高于1000℃的熔点。因此，可以在形成由难熔金属制成的金属膜之后执行高于1000℃的热处理。
碳化硅衬底可以设置有沟槽，并且栅电极的至少一部分可以被布置在沟槽中。因此，可以进一步抑制栅电极的电阻。
一种制造本发明的碳化硅半导体器件的方法包括以下步骤。
在碳化硅衬底上形成栅极绝缘膜。在栅极绝缘膜上形成栅电极。形成栅电极的步骤包括形成与栅极绝缘膜接触的多晶硅膜、在多晶硅膜上形成阻挡膜以及在阻挡膜上形成由难熔金属制成的金属膜的步骤。形成层间绝缘膜，将其布置为覆盖栅极绝缘膜以及设置在栅极绝缘膜上的栅电极，并且具有在接触栅极绝缘膜的区域处部分地暴露碳化硅衬底的衬底接触孔。形成互连，使其通过衬底接触孔电连接碳化硅衬底，并且通过层间绝缘膜与栅电极电绝缘。
根据制造本发明的碳化硅半导体器件的方法，栅电极包括具有比多晶硅膜低的电阻率的难熔金属膜。因此，与栅电极仅由多晶硅膜形成的情况相比，可以进一步抑制栅电极的电阻。
优选地，在制造碳化硅半导体器件的方法中，对碳化硅衬底施加热处理以使互连和碳化硅衬底之间的电连接更具欧姆性。因此，可以使互连和碳化硅衬底之间的电连接更具欧姆性。更优选地，对碳化硅衬底施加热处理的步骤包括将碳化硅衬底加热至高于1000℃的温度的步骤。因此，可以使互连和碳化硅衬底之间的电连接更具欧姆性。
优选地，形成互连的步骤包括形成与栅电极和碳化硅衬底中的每一个接触的导体膜的步骤以及图案化导体膜的步骤。图案化步骤形成互连以及设置在部分栅电极上的栅极焊盘。因此，与分开形成互连和栅极焊盘的情况相比，可以更容易地制造碳化硅半导体器件。
可以在碳化硅衬底上形成沟槽，并且栅电极的至少一部分可以被布置在沟槽中。因此，可以进一步抑制栅电极的电阻。
发明的有益效果
如从上述内容清楚的，根据本发明的碳化硅半导体器件，可以抑制电阻。
附图说明
图1是示意性示出第一实施例中的碳化硅半导体器件的结构的平面图。
图2是沿图1的线II-II截取的示意截面图。
图3是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第一步骤的截面图。
图4是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第二步骤的截面图。
图5是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第三步骤的截面图。
图6是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第四步骤的截面图。
图7是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第五步骤的截面图。
图8是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第六步骤的截面图。
图9是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第七步骤的截面图。
图10是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第八步骤的截面图。
图11是示意性示出对应于图2的示图的、制造图1的碳化硅半导体器件的方法中的第九步骤的截面图。
图12是示意性示出对应于图2的示图的、第二实施例中的碳化硅半导体器件的截面图。
图13是示意性示出对应于图12的示图的、制造图12的碳化硅半导体器件的方法中的第一步骤的截面图。
图14是示意性示出对应于图12的示图的、制造图12的碳化硅半导体器件的方法中的第二步骤的截面图。
图15是示意性示出图12中所示的结构的变型例的截面图。
具体实施方式
以下将参考附图说明本发明的实施例。在以下附图中，相同或相应的元件分配有相同的附图标记，并且将不再重复其说明。而且，对于说明书中的晶体学描述来说，包括等效的单独取向的组取向由<>指示，并且单独的面由（）指示，并且包括等效的单独面的组面由{}指示。而且，为了指示负指数，在数字前配以负号，而不是在数字上添加“-”（横杠）。
（第一实施例）
如图1和2中所示，本实施例的碳化硅半导体器件是MOSFET101，并且更具体地是DiMOSFET（双注入MOSFET）。MOSFET101包括碳化硅衬底30、栅极绝缘膜41、栅电极50、层间绝缘膜42、源极互连71（互连）、欧姆电极61以及漏电极62。
碳化硅衬底30具有：具有n型导电性（第一导电类型）的单晶晶片20、由具有n型导电性的碳化硅制成的缓冲层31、由具有n型导电性的碳化硅制成的漂移层32、具有p型导电性（第二导电类型）的一对p型体区33、具有n型导电性的n+区34以及具有p型导电性的p+区35。
单晶晶片20是n型的。缓冲层31外延形成在单晶晶片20的主面上，并且利用导电杂质掺杂以成为n型。漂移层32外延形成在缓冲层31上，并且利用导电杂质掺杂以成为n型。每单位体积的漂移层32的杂质浓度低于每单位体积的缓冲层31的杂质浓度。例如，导电杂质是氮（N）。一对p型体区33在碳化硅衬底30的主面上（图2中的顶面）彼此隔离。利用导电杂质将p型体区33掺杂以成为p型。例如，导电杂质是铝（Al）或硼（B）。各个n+区34都设置在碳化硅衬底30的主面上，并且通过p型体区33与漂移层32隔离。n+区34的杂质浓度高于漂移层32的杂质浓度。p+区35从碳化硅衬底30的主面延伸并到达p型体区33，并且在碳化硅衬底30的主面上与n+区34相邻。p+区35的杂质浓度高于p型体区33的杂质浓度。
栅极绝缘膜41直接设置在碳化硅衬底30的主面上，并且从一个n+区34的顶面延伸至另一n+区34的顶面。栅极绝缘膜例如优选是由二氧化硅（SiO2）制成的氧化物膜。
栅电极50直接设置在栅极绝缘膜41上，并且从一个n+区34上方的位置延伸至另一n+区34上方的位置。栅电极50包括接触栅极绝缘膜41的多晶硅膜51、设置在多晶硅膜51上的阻挡膜52以及设置在阻挡膜52上的金属膜53。
多晶硅膜51由添加了导电杂质的多晶硅制成。多晶硅膜51的厚度例如约为400nm。
阻挡膜52由与金属膜53相比不易硅化的材料制成，诸如钛（Ti）、氮化钛（TiN）、钨化钛（TiW）、氮化钨（WN）或钨化钽（TaW）。阻挡膜52的厚度例如约为50nm。
金属膜53由难熔金属制成。难熔金属优选具有高于1000℃的熔点。阻挡膜53的电阻率低于多晶硅膜51的电阻率。具体地，难熔金属基于Au、Cu、Si、Ni、Mo、Ta和W中的任何一种，或由包括这些元素中的至少两种的合金制成。金属膜53的厚度例如约为50-400nm。
层间绝缘膜42设置在碳化硅衬底30上的设置栅极绝缘膜41和栅电极50的区域中。而且，层间绝缘膜42设置了源接触孔SH（衬底接触孔），其暴露各个n+区34和p+区35中的一部分，以及栅极接触孔GH，其局部地暴露栅电极50。层间绝缘膜42例如由二氧化硅（SiO2）制成。
源极互连71通过源接触孔SH电连接碳化硅衬底30。而且，源极互连71通过层间绝缘膜42与栅电极50电绝缘。源极互连71例如由铝（Al）制成。在本实施例中，源极互连71用作焊盘。换言之，源极互连71构造为在其上允许引线键合。
欧姆电极61设置在源极互连71和碳化硅衬底30之间。欧姆电极61由可以与n+区34欧姆接触的材料制成，并具体地由硅化物，例如NixSiy（硅化镍）制成。
栅极焊盘72设置在栅电极50的一部分上。栅极焊盘72通过栅极接触孔GH电连接栅电极50。栅极焊盘72例如由铝（Al）制成。
漏电极62与被包括碳化硅衬底30中的单晶晶片20接触并位于其上。漏电极62由能与碳化硅衬底30欧姆接触的材料制成，并具体地由硅化物，例如NixSiy（硅化镍）制成。
以下将说明制造MOSFET101的方法。
如图3中所示，制备碳化硅衬底30。具体地，执行以下步骤。
首先，制备碳化硅的单晶晶片20。随后，在单晶晶片20的主面上依次外延生长均由碳化硅制成的缓冲层31和漂移层32。例如，可以将CVD（化学气相沉积）方法用于外延生长。
随后，执行离子注入。具体地，执行用于形成p型体区33的离子注入。具体地，例如，将Al（铝）离子注入漂移层32，因此形成p型体区33。随后，执行用于形成n+区34的离子注入。具体地，例如，将P（磷）离子注入p型体区33，因此在p型体区33中形成n+区34。而且，执行用于形成p+区35的离子注入。具体地，例如，将Al离子注入p型体区33，因此在p型体区33中形成p+区35。例如可以通过在漂移层32的主面上形成掩膜层执行离子注入。掩膜层由二氧化硅（SiO2）制成并在应执行离子注入的所需区域中具有开口。
随后，执行活化热处理。例如，执行热处理包括在诸如氩的惰性气体气氛中加热至1700℃并保持30分钟。因此，活化了注入的杂质。
通过上述处理制备碳化硅衬底30。
如图4中所示，在碳化硅衬底30上形成栅极绝缘膜41。具体地，通过执行包括在氧气氛下加热至1300℃并保持60分钟的热处理形成作为栅极绝缘膜41的氧化物膜。随后，利用一氧化氮（NO）气体作为环境气体来执行热处理。用于热处理的条件包括在等于或大于1100℃且等于或小于1300℃的温度下加热约1小时。这种热处理允许将氮原子引入栅极绝缘膜41和漂移层32之间的界面区。因此，抑制了栅极绝缘膜41和漂移层32之间的界面区处形成界面态，因此可以提高最终获得的MOSFET101的沟道迁移率。代替使用NO气体，可以使用能将氮原子引入栅极绝缘膜41和漂移层32之间的界面区中的其他气体。而且，在用于引入氮原子的热处理之后，可以使用氩（Ar）气氛在高于上述热处理的温度下执行热处理，以便进一步抑制界面态的形成。
随后，在栅极绝缘膜41上形成栅电极50。具体地，首先形成接触栅极绝缘膜41的多晶硅膜51。例如使用CVD方法形成多晶硅膜51。随后，阻挡膜52形成在多晶硅膜51上。随后，金属膜53形成在阻挡膜52上。例如使用沉积方法形成阻挡膜52和金属膜53。
如图5中所示，图案化栅电极50。例如使用光刻和蚀刻执行图案化。
如图6中所示，在具有形成在其上的栅极绝缘膜41和栅电极50的碳化硅衬底30上形成层间绝缘膜42。例如通过CVD方法形成层间绝缘膜42。
如图7中所示，在层间绝缘膜42和栅极绝缘膜41上形成部分暴露碳化硅衬底30的源接触孔SH。例如可以使用光刻和蚀刻执行本步骤。
如图8中所示，在碳化硅衬底30上，在源接触孔SH内形成膜61p。膜61p由使得膜61p能够通过加热而与碳化硅衬底30欧姆接触的材料制成，并且具体地由例如可以被硅化的镍（Ni）的材料制成。而且，在本实施例中，在碳化硅衬底30中包括的单晶晶片20的背侧上形成膜62p，膜62p由基本上与膜61p的材料相同的材料制成。例如可以使用沉积方法执行本步骤。
如图9中所示，对碳化硅衬底30施加热处理。热处理的温度设定为足以促进碳化硅衬底30和膜61p（图8）之间的欧姆接触的水平，优选高于1000℃。形成在碳化硅衬底上的膜61p通过这种热处理加热，因此由膜61p形成欧姆电极61。而且，通过加热形成在碳化硅衬底30中包括的单晶晶片20的背侧上的膜62p（图8）形成漏电极62。
如图10中所示，在层间绝缘膜42上形成栅极接触孔GH。因此暴露栅电极50的一部分。例如使用光刻和蚀刻执行本步骤。
如图11中所示，形成由金属制成的膜70。这种金属例如是铝。本说明书中所用术语“金属”不仅包括单质而且还包括合金。而且，膜70不限于单层膜，并且可以是多层膜。这种多层膜可以通过形成阻挡膜并且在阻挡膜上形成铝膜而形成。膜70的材料与用于源极互连71和栅极焊盘72的材料相同。
随后，如图2中所示，图案化膜70，因此分别形成源极互连71和栅极焊盘72。因此可以获得MOSFET101。
根据本实施例，栅电极50包括具有比多晶硅膜51低的电阻率的金属膜53。因此，与仅通过多晶硅膜51形成栅电极50的情况相比，可以进一步抑制电阻。因此，可以通过具有低电阻的栅电极50形成从栅极焊盘72延伸出的电流路径。
在不使用金属膜53而仅通过多晶硅形成栅电极的情况下，获得具有与本实施例一样小的电阻的栅电极的尝试将导致过厚的栅电极，这是因为多晶硅的电阻率高于金属膜的电阻率。如果具有图案的栅电极的厚度过大，则对应于这种图案的大突起和凹陷会形成在碳化硅衬底30上。另一方面，根据本实施例，可以通过使用具有低电阻率的金属膜53使栅电极的厚度更小。因此，可以抑制形成在碳化硅衬底30的突起和凹陷。
而且，对碳化硅衬底30施加热处理，因此在源极互连71和碳化硅衬底30之间形成欧姆电极61。因此，可以使源极互连71和碳化硅衬底30之间的电连接更具欧姆性。优选地，热处理的温度高于1000℃。因此，可以使源极互连71和碳化硅衬底30之间的连接更具欧姆性。
优选地，作为金属膜53的材料的难熔金属具有高于1000℃的熔点。因此，在形成金属膜53之后，可以执行高于1000℃的热处理。
而且，在本实施例中，源极互连71和栅极焊盘72由相同材料制成。因此，与源极互连71的材料和栅极焊盘72的材料不同的情况相比，可以更容易地制造MOSFET101。具体地，可以通过图案化膜70而同时形成源极互连71和栅极焊盘72。
优选的是，面对缓冲层31的一侧上的单晶晶片20的主面相对于{0001}面具有等于或大于50°且等于或小于65°的偏离角。因此，可以提高沟道迁移率。而且，优选的是，在偏离角的偏离取向和<01-10>方向之间的角度等于或小于5°。因此，可以促进单晶晶片20上的外延生长。
而且，优选的是，主面在<01-10>方向上相对于{03-38}面的偏离角等于或大于-3°且等于或小于5°，并且更优选地，主面基本上为{03-38}面。因此，可以进一步提高沟道迁移率。
在主面的偏离取向和<-2110>方向之间的角度可以等于或小于5°。因此，可以促进单晶晶片20上的外延生长。
而且，优选的是，主面是构成单晶晶片20的碳化硅的碳面一侧上的面。碳面一侧上的表面是当由面取向（hklm）表达时m具有负值的表面。更优选的是，该面是（0-33-8）面。因此，可以进一步提高沟道迁移率。
（第二实施例）
如图12中所示，本实施例的碳化硅半导体器件是MOSFET102，
并且更具体地是VMOSFET（V沟槽MOSFET）。MOSFET102具有碳化硅衬底30V。碳化硅衬底30V具有沟槽TV，并且还包括p型体区33V、n型n+区34V以及弛豫区36。沟槽TV具有穿过n+区34V和p型体区33V到达漂移层32的V形。沟槽TV的侧壁的优选面取向与单晶晶片20（图2）的主面的优选面取向相同。弛豫区36面对穿过栅极绝缘膜41的沟槽TV的底部。弛豫区36具有比漂移层32的杂质浓度高的杂质浓度并用于弛豫沟槽TV底部的电场。
以下将说明制造MOSFET102的方法。
如图13中所示，类似于第一实施例，在单晶晶片20的主面上依次外延生长缓冲层31和漂移层32。随后，形成p型体区33V和n+区34V。p型体区33V可以通过离子注入或通过外延生长形成。n+区34V可以通过离子注入形成。
如图14中所示，形成沟槽TV。例如可以使用光刻和蚀刻形成沟槽。随后，执行离子注入以在沟槽TV的底部形成弛豫区36。随后，执行用于活化杂质的热处理。随后，执行与第一实施例的图4至图11的基本上相同的步骤，从而获得MOSFET102（图12）。
除上述之外的构造基本上与上述第一实施例的构造相同。因此，相同或相应的元件被分配有相同的附图标记，并且将不再重复其说明。
根据本实施例，栅电极50具有布置在沟槽TV中的一部分。这种部分的存在允许在不过多增加碳化硅衬底30上的突起和凹陷的情况下增加栅电极50的截面积（图12中的面积），因此可以进一步抑制栅电极50的电阻。
（第三实施例）
如图15中所示，本实施例的碳化硅半导体器件是MOSFET103，并且其具有沟槽TU以替代MOSFET102的沟槽TV（图12）。与沟槽TV不同，沟槽TU具有基本上平坦底部。
除上述之外的构造基本上与第二实施例相同，因此相同或相应的元件被分配有相同的附图标记，并且将不再重复其说明。
在MOSFET101-103的每一个中，n型和p型可以交换。而且，碳化硅半导体器件可以是除MOSFET之外的MISFET（金属绝缘体半导体场效应晶体管）。换言之，栅极绝缘膜41不限于氧化物。而且，碳化硅半导体器件不限于MISFET，并且其可以是具有栅电极的其他类型的器件。例如，该器件可以是IGBT（绝缘栅双极晶体管）。而且，互连和栅极焊盘不必由相同材料制成。
应当理解本文公开的实施例和实例在每个方面都是说明性以及非限制性的。本发明的范围由权利要求项限定，而不是由上述实施例的描述定义，并且其旨在包括等效于权利要求项的范围和含义内的任何变型。
附图标记列表
20：单晶晶片；30,30V：碳化硅衬底；31：缓冲层；32：漂移层；33,33V：p型体区；34,34V：n+区；35：p+区；36：弛豫区；41：栅极绝缘膜；42：层间绝缘膜；50：栅电极；51：多晶硅膜；52：阻挡膜；53：金属膜；61：欧姆电极；62：漏电极；71：源极互连；72：栅极焊盘；101-103：MOSFET（半导体器件）；GH：栅极接触孔；SH：源接触孔（衬底接触孔）；TU，TV：沟槽
权利要求书(按照条约第19条的修改)
1.一种碳化硅半导体器件（102，103），包括：
碳化硅衬底（30V）；
栅极绝缘膜（41），所述栅极绝缘膜（41）被设置在所述碳化硅衬底上；以及
栅电极（50），所述栅电极（50）被设置在所述栅极绝缘膜上，所述栅电极包括与所述栅极绝缘膜接触的多晶硅膜（51）、设置在所述多晶硅膜上的阻挡膜（52）以及设置在所述阻挡膜上且由难熔金属制成的金属膜（53）；
层间绝缘膜（42），所述层间绝缘膜（42）被布置为覆盖所述栅极绝缘膜以及设置在所述栅极绝缘膜上的所述栅电极，并且具有衬底接触孔（SH），所述衬底接触孔（SH）在与所述栅极绝缘膜接触的区域中部分地暴露所述碳化硅衬底；以及
互连（71），所述互连（71）通过所述衬底接触孔电连接到所述碳化硅衬底，并且通过所述层间绝缘膜与所述栅电极电绝缘，其中
所述碳化硅衬底（30V）设置有沟槽（TU，TV），并且所述栅电极的至少一部分被布置在所述沟槽中，并且所述沟槽具有V形或者所述V形与平坦底部的组合的形状。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述层间绝缘膜具有部分地暴露所述栅电极的栅极接触孔（GH），并且
所述碳化硅半导体器件进一步包括：
栅极焊盘（72），所述栅极焊盘（72）通过所述栅极接触孔电连接到所述栅电极。
3.根据权利要求2所述的碳化硅半导体器件，其中，所述互连和所述栅极焊盘由相同材料制成。
4.根据权利要求1至3中的任何一项所述的碳化硅半导体器件，其中，所述难熔金属具有超过1000℃的熔点。
5.一种制造碳化硅半导体器件（102，103）的方法，包括以下步骤：
在碳化硅衬底（30V）中形成沟槽（TU，TV），所述沟槽具有V形或者所述V形与平坦底部的组合的形状；
在所述碳化硅衬底上形成栅极绝缘膜（41）；
在所述栅极绝缘膜上形成栅电极（50），所述栅电极的至少一部分被布置在所述沟槽中，并且
形成栅电极的所述步骤包括形成与所述栅极绝缘膜接触的多晶硅膜（51）、在所述多晶硅膜上形成阻挡膜（52）以及在所述阻挡膜上形成由难熔金属制成的金属膜（53）的步骤；
形成层间绝缘膜（42），所述层间绝缘膜（42）被布置为覆盖所述栅极绝缘膜以及设置在所述栅极绝缘膜上的所述栅电极，并且具有在与所述栅极绝缘膜接触的区域中部分地暴露所述碳化硅衬底的衬底接触孔（SH）；以及
形成互连（71），所述互连（71）通过所述衬底接触孔电连接到所述碳化硅衬底，并且通过所述层间绝缘膜与所述栅电极电绝缘。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，进一步包括对所述碳化硅衬底施加热处理以使在所述互连和所述碳化硅衬底之间的电连接更具欧姆性的步骤。
7.根据权利要求6所述的制造碳化硅半导体器件的方法，其中，对所述碳化硅衬底施加热处理的所述步骤包括将所述碳化硅衬底加热至高于1000℃的温度的步骤。
8.根据权利要求5至7中的任何一项所述的制造碳化硅半导体器件的方法，其中，形成互连的所述步骤包括：形成与所述栅电极和所述碳化硅衬底中的每一个接触的导体膜（70）的步骤，以及图案化所述导体膜的步骤，所述图案化步骤形成所述互连以及设置在所述栅电极的一部分上的栅极焊盘（72）。

Claims (10)

1.一种碳化硅半导体器件（101-103），包括：
碳化硅衬底（30,30V）；
栅极绝缘膜（41），所述栅极绝缘膜（41）被设置在所述碳化硅衬底上；以及
栅电极（50），所述栅电极（50）被设置在所述栅极绝缘膜上，所述栅电极包括与所述栅极绝缘膜接触的多晶硅膜（51）、设置在所述多晶硅膜上的阻挡膜（52）以及设置在所述阻挡膜上且由难熔金属制成的金属膜（53）；
层间绝缘膜（42），所述层间绝缘膜（42）被布置为覆盖所述栅极绝缘膜以及设置在所述栅极绝缘膜上的所述栅电极，并且具有衬底接触孔（SH），所述衬底接触孔（SH）在与所述栅极绝缘膜接触的区域中部分地暴露所述碳化硅衬底；以及
互连（71），所述互连（71）通过所述衬底接触孔电连接到所述碳化硅衬底，并且通过所述层间绝缘膜与所述栅电极电绝缘。
2.根据权利要求1所述的碳化硅半导体器件，其中，所述层间绝缘膜具有部分地暴露所述栅电极的栅极接触孔（GH），并且
所述碳化硅半导体器件进一步包括：
栅极焊盘（72），所述栅极焊盘（72）通过所述栅极接触孔电连接到所述栅电极。
3.根据权利要求2所述的碳化硅半导体器件，其中，所述互连和所述栅极焊盘由相同材料制成。
4.根据权利要求1至3中的任何一项所述的碳化硅半导体器件，其中，所述难熔金属具有超过1000℃的熔点。
5.根据权利要求1至4中的任何一项所述的碳化硅半导体器件，其中，所述碳化硅衬底（30V）设置有沟槽（TU，TV），并且所述栅电极的至少一部分被布置在所述沟槽中。
6.一种制造碳化硅半导体器件（101-103）的方法，包括以下步骤：
在碳化硅衬底（30，30V）上形成栅极绝缘膜（41）；
在所述栅极绝缘膜上形成栅电极（50），形成栅电极的所述步骤包括形成与所述栅极绝缘膜接触的多晶硅膜（51）、在所述多晶硅膜上形成阻挡膜（52）以及在所述阻挡膜上形成由难熔金属制成的金属膜（53）的步骤；
形成层间绝缘膜（42），所述层间绝缘膜（42）被布置为覆盖所述栅极绝缘膜以及设置在所述栅极绝缘膜上的所述栅电极，并且具有在与所述栅极绝缘膜接触的区域中部分地暴露所述碳化硅衬底的衬底接触孔（SH）；以及
形成互连（71），所述互连（71）通过所述衬底接触孔电连接到所述碳化硅衬底，并且通过所述层间绝缘膜与所述栅电极电绝缘。
7.根据权利要求6所述的制造碳化硅半导体器件的方法，进一步包括对所述碳化硅衬底施加热处理以使在所述互连和所述碳化硅衬底之间的电连接更具欧姆性的步骤。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中，对所述碳化硅衬底施加热处理的所述步骤包括将所述碳化硅衬底加热至高于1000℃的温度的步骤。
9.根据权利要求6至8中的任何一项所述的制造碳化硅半导体器件的方法，其中，形成互连的所述步骤包括：形成与所述栅电极和所述碳化硅衬底中的每一个接触的导体膜（70）的步骤，以及图案化所述导体膜的步骤，所述图案化步骤形成所述互连以及设置在所述栅电极的一部分上的栅极焊盘（72）。
10.根据权利要求6至9中的任何一项所述的制造碳化硅半导体器件（102，103）的方法，进一步包括在所述碳化硅衬底（30V）中形成沟槽（TU，TV）的步骤，其中，所述栅电极的至少一部分被布置在所述沟槽中。
CN201280023455.4A 2011-06-15 2012-05-29 碳化硅半导体器件及其制造方法 Pending CN103548144A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011132784A JP2013004636A (ja) 2011-06-15 2011-06-15 炭化珪素半導体装置およびその製造方法
JP2011-132784 2011-06-15
PCT/JP2012/063722 WO2012172965A1 (ja) 2011-06-15 2012-05-29 炭化珪素半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN103548144A true CN103548144A (zh) 2014-01-29

Family

ID=47352981

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280023455.4A Pending CN103548144A (zh) 2011-06-15 2012-05-29 碳化硅半导体器件及其制造方法

Country Status (7)

Country Link
US (1) US20120319134A1 (zh)
EP (1) EP2722892A4 (zh)
JP (1) JP2013004636A (zh)
KR (1) KR20140021609A (zh)
CN (1) CN103548144A (zh)
TW (1) TW201308621A (zh)
WO (1) WO2012172965A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463541A (zh) * 2014-05-23 2017-02-22 松下知识产权经营株式会社 碳化硅半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015015352A (ja) 2013-07-04 2015-01-22 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6098417B2 (ja) 2013-07-26 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6295797B2 (ja) * 2014-04-10 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2017028219A (ja) * 2015-07-28 2017-02-02 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6939278B2 (ja) * 2017-09-01 2021-09-22 株式会社デンソー スイッチング装置
DE102019109368A1 (de) 2018-05-15 2019-11-21 Infineon Technologies Ag Halbleitervorrichtung mit siliziumcarbidkörper und herstellungsverfahren
JP7180425B2 (ja) * 2019-02-06 2022-11-30 住友電気工業株式会社 炭化珪素半導体装置
US20210343847A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Diffusion and/or enhancement layers for electrical contact regions
IT202100003653A1 (it) * 2021-02-17 2022-08-17 St Microelectronics Srl Dispositivo mosfet di carburo di silicio, a conduzione verticale, avente struttura di polarizzazione di porta perfezionata e relativo procedimento di fabbricazione
US20230335595A1 (en) * 2022-04-13 2023-10-19 Leap Semiconductor Corp. Silicon carbide semiconductor power transistor and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US20060097267A1 (en) * 2004-11-08 2006-05-11 C/O Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
US20060205195A1 (en) * 2005-03-14 2006-09-14 Denso Corporation Method of forming an ohmic contact in wide band semiconductor
CN102017159A (zh) * 2008-09-12 2011-04-13 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273326A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP2001284587A (ja) * 2000-03-28 2001-10-12 Kaga Toshiba Electron Kk 半導体装置およびその製造方法
JP4917246B2 (ja) * 2003-11-17 2012-04-18 ローム株式会社 半導体装置およびその製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
KR101230680B1 (ko) * 2009-04-30 2013-02-07 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US20060097267A1 (en) * 2004-11-08 2006-05-11 C/O Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
US20060205195A1 (en) * 2005-03-14 2006-09-14 Denso Corporation Method of forming an ohmic contact in wide band semiconductor
CN102017159A (zh) * 2008-09-12 2011-04-13 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463541A (zh) * 2014-05-23 2017-02-22 松下知识产权经营株式会社 碳化硅半导体装置
CN106463541B (zh) * 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置

Also Published As

Publication number Publication date
EP2722892A1 (en) 2014-04-23
EP2722892A4 (en) 2015-01-21
US20120319134A1 (en) 2012-12-20
KR20140021609A (ko) 2014-02-20
TW201308621A (zh) 2013-02-16
WO2012172965A1 (ja) 2012-12-20
JP2013004636A (ja) 2013-01-07

Similar Documents

Publication Publication Date Title
CN103548144A (zh) 碳化硅半导体器件及其制造方法
CN102007595B (zh) 半导体器件及其制造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
US8415241B2 (en) Method of manufacturing silicon carbide semiconductor device
TW201133573A (en) Method for manufacturing semiconductor device
CN105977292A (zh) 半导体装置及其制造方法
US8765562B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6295797B2 (ja) 炭化珪素半導体装置およびその製造方法
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
US8802552B2 (en) Method for manufacturing semiconductor device
CA2787837A1 (en) Method of manufacturing semiconductor device
CN102770961B (zh) 制造半导体器件的方法
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same
CN213071148U (zh) 半导体装置
JP2017168681A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140129