JP3649056B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＳＯＩ構造を利用した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、高周波信号をオン・オフするスイッチ要素として半導体スイッチのニーズが高まっている。このような半導体スイッチとしては、アナログスイッチや半導体リレーなどが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子（出力接点用の半導体スイッチ素子）とをパッケージに内蔵したものである。高周波の信号のオン・オフに用いる半導体スイッチでは、オン時における抵抗が小さく且つ電流−電圧特性が線形（つまりオフセットがない）であり、オフ時における出力容量が小さく高周波遮断特性が良いことが要求される。また、この類の半導体スイッチにおいてはある程度の高耐圧が要求され、オン・オフの切り換えの瞬間に生じるスパイク電圧などに対する耐量も必要である。
【０００３】
ところで、半導体リレーの出力接点用に用いられる半導体スイッチ素子としては、ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（Lateral Double Diffused MOSFET：以下、ＳＯＩ−ＬＤＭＯＳＦＥＴと称す）がある。
【０００４】
ＳＯＩ−ＬＤＭＯＳＦＥＴは、例えば図２３に示す構造を有している。このＳＯＩ−ＬＤＭＯＳＦＥＴは、図２３に示すように、単結晶シリコンよりなる半導体基板１の一主面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。
【０００５】
なお、ＳＯＩ構造を有する基板（いわゆるＳＯＩウェハ）の形成方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するＳＩＭＯＸ（Separation Implanted Oxygen）法、２枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【０００６】
このＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３内に、ｐ⁺形ウェル領域５とｎ⁺⁺形ドレイン領域４とが離間して形成され、ｎ⁺⁺形ソース領域６がｐ⁺形ウェル領域５内の表面側に形成されている。ここに、ｐ⁺形ウェル領域５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ⁺⁺形ドレイン領域４から所定距離（ドリフト距離）だけ離間して形成されている。また、ｎ⁺⁺形ドレイン領域４はｎ形半導体層３の表面側に形成されている。
【０００７】
ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース領域６とｎ⁺⁺形ドレイン領域４との間に位置する部位の上には、ゲート絶縁膜８を介してポリシリコンなどからなる絶縁ゲート型のゲート電極９が形成されている。また、ｎ⁺⁺形ドレイン領域４上にはドレイン電極１０が形成され、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領域６とに跨る形でソース電極１１が形成されている。ここに、ソース電極１１とｐ⁺形ウェル領域５とは、ｐ⁺形ウェル領域５内に設けられたｐ⁺⁺形ベースコンタクト領域７を介して電気的に接続されている。ところで、上述のＳＯＩ−ＬＤＭＯＳＦＥＴは、ｎ⁺⁺形ソース領域６の平面形状がｎ⁺⁺形ドレイン領域４を囲むドーナツ状に形成してあるが、後述のバイポーラアクションの発生を防止して故障の誘発を防止する（つまり、破壊耐量を向上させる）目的で、ｎ⁺⁺形ソース領域６を平面形状の周方向において一定間隔で分断し且つｐ⁺形ウェル領域５のうちソース電極１１に接続された部分とゲート電極９直下の部分とが電気的に接続されるように形成されたｐ⁺形半導体領域よりなるボディコンタクト領域１２を有している。
【０００８】
以下、上記ＳＯＩ−ＬＤＭＯＳＦＥＴの動作について説明するが、まず、ボディコンタクト領域１２が設けられていない場合の動作を説明する。
【０００９】
上述したＳＯＩ−ＬＤＭＯＳＦＥＴでは、ゲート電極９とソース電極１１との間にゲート電極９が高電位になるように電圧を印加することによって、ｐ⁺形ウェル領域５におけるゲート絶縁膜８直下が強反転状態となってチャネルが形成され、チャネルを通してｎ⁺⁺形ドレイン領域４とｎ⁺⁺形ソース領域６との間に電流（電子電流）が流れオン状態となる。このときは、電流通路にｐｎ接合が介在しないので、電流−電圧特性は微小電流領域で線形になる（つまりオフセットがない）。
【００１０】
これに対し、ＳＯＩ−ＬＤＭＯＳＦＥＴがオフの状態において、図２４に示すようにドレイン電極１０とソース電極１１との間に、ドレイン電極１０が高電位となるドレイン電圧Ｖ_Dが印加されている場合、ｐ⁺形ウェル領域５とｎ形半導体層３とのｐｎ接合に空乏層が形成される。そして、ドレイン電圧Ｖ_Dが耐圧を越えると、電界が最も大きくなるｐ⁺形ウェル領域５とｎ形半導体層３とのｐｎ接合近傍で、なだれ増倍的に電子・正孔対が生成される（ブレークダウンが起こる）。こうして生成されたキャリアはポテンシャルの勾配に従って移動する。すなわち、正孔ｈはｐ⁺形ウェル領域５を通ってソース電極１１へ移動し、電子ｅはｎ形半導体層３、ｎ⁺⁺形ドレイン領域４を通ってドレイン電極１０へ移動する。ここにおいて、上述の正孔ｈはｐ⁺形ウェル領域５におけるｎ⁺⁺形ソース領域６直下を通過してソース電極１１へ移動する。
【００１１】
ところで、ＳＯＩ−ＬＤＭＯＳＦＥＴにおいて出力容量を小さくするにはｎ形半導体層３の厚さを薄くすればよいが、ｎ形半導体層３の厚みが薄くなると、ｎ⁺⁺形ソース領域６と絶縁層２との間の距離が小さくなるので、ｎ⁺⁺形ソース領域６と絶縁層２との間におけるｐ⁺形ウェル領域５の断面積が小さくなって、ｐ⁺形ウェル領域５の抵抗Ｒ（図２４参照）の抵抗値が大きくなり、ｐ⁺形ウェル領域５の抵抗Ｒでの電圧降下が大きくなる。
【００１２】
一方、上述のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３、ｐ⁺形ウェル領域５、ｎ⁺⁺形ソース領域６をそれぞれコレクタ、ベース、エミッタとする寄生ｎｐｎバイポーラトランジスタＴｒが形成されているので、上述の抵抗Ｒでの電圧降下が増大することによって、寄生ｎｐｎバイポーラトランジスタＴｒのベース・エミッタ間が順バイアスされ、やがてこの寄生ｎｐｎバイポーラトランジスタＴｒがオンする。このような寄生ｎｐｎバイポーラトランジスタＴｒが動作される現象（バイポーラアクション、寄生バイポーラ効果などと呼ばれている）はＳＯＩ−ＬＤＭＯＳＦＥＴのチップ面内において一部の領域で発生するので、当該一部領域の温度が上昇し（いわゆるホットスポットが生じ）、電子・正孔対の生成が加速されて流れる電流が大きくなり、さらにこの一部領域の温度が上昇するという正帰還がかかるようになり、ついには電流の集中によって故障を誘発する。なお、バイポーラアクションは、オフ時の電界が最も高くなるｐ⁺形ウェル領域５の平面形状が湾曲しているコーナ部分で最も発生しやすいことが実験により分かっている。
【００１３】
以上の説明は上記ボディコンタクト領域１２が設けられていない場合の動作説明であったが、上記ＳＯＩ−ＬＤＭＯＳＦＥＴでは、バイポーラアクションの発生を防止して故障の誘発を防止する（つまり、破壊耐量を向上させる）目的で、上記ボディコンタクト領域１２を一定間隔で設けることにより、ｐ⁺形ウェル領域５のうちソース電極１１に接続された部分とゲート電極９直下の部分との間の抵抗を小さくしてある。このボディコンタクト領域１２を備えた上記ＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｐ⁺形ウェル領域５とｎ形半導体層３とのｐｎ接合近傍で生成された（発生した）電子・正孔対の正孔ｈをボディコンタクト領域１２を通してソース電極１１側に引き抜くことができる（図２５中の実線で示す矢印はボディコンタクト領域１２を通る正孔ｈの経路を示し、同図中の破線で示す矢印はｐ⁺形ウェル領域５におけるｎ⁺⁺形ソース領域６直下を通る正孔ｈの経路を示す）ので、バイポーラアクションが発生しにくく、アバランシェ耐量やＥＳＤ耐量などの耐量が向上する。なお、上記ボディコンタクト領域１２が形成されたＳＯＩ−ＬＤＭＯＳＦＥＴでは、図２６中に矢印が示された領域にチャネルが形成される。
【００１４】
ところで、ｎ⁺⁺形ドレイン領域４の平面形状はＳＯＩ−ＬＤＭＯＳＦＥＴのオン抵抗、許容電流、コンタクト面積、耐圧、素子全体の面積、内包されるドレインパッドの面積などの制約から決定される。所定のオン抵抗以下の素子を構成するためにはチャネル幅を所定の長さ以上に保つ必要があり、限られた面積の中でチャネル幅を長くするには、例えば図２７に示すようなくし形構造やいわゆるストライプ構造（図示せず）を形成するのが一般的である。図２７に示すＳＯＩーＬＤＭＯＳＦＥＴでは、ｎ⁺⁺形ドレイン領域４の平面形状を略くし形に形成してある。
【００１５】
【発明が解決しようとする課題】
上述のボディコンタクト領域１２を備えたＳＯＩ−ＬＤＭＯＳＦＥＴでは、アバランシェ耐量やＥＳＤ耐量などの耐量を向上させることができるが、より一層の耐量の向上が要求されている。ここで、アバランシェ耐量やＥＳＤ耐量などの耐量を向上させるにはボディコンタクト領域１２を増やすのが有効であることが知られているが、ｎ⁺⁺形ソース領域６がボディコンタクト領域１２により分断されているので、実効的なチャネル幅が減少し、オン抵抗が増大するという不具合があった。
【００１６】
本発明は上記事由に鑑みて為されたものであり、その目的は、オン抵抗を増大させることなくアバランシェ耐量やＥＳＤ耐量などの耐量の向上が可能な半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、絶縁層の上に第１導電形の半導体層を形成したＳＯＩ構造の基板を有し、前記半導体層の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のドレイン領域と、前記ドレイン領域と離間して且つ前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域と、前記ウェル領域内で前記ウェル領域の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のソース領域と、前記ドレイン領域と前記ソース領域との間の前記ウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ウェル領域と前記ソース領域とに跨って接続されたソース電極と、前記ウェル領域内で前記ソース領域を分断する形で形成され前記ウェル領域のうちゲート電極直下の部分とソース電極とを電気的に接続する第２導電形のボディコンタクト領域とを備え、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有することを特徴とするものであり、耐圧以上の電圧がドレイン電極とソース電極との間に印加された時、前記ボディコンタクトダイオード領域でアバランシェ・ブレークダウンを生じることにより、前記半導体層、前記ウェル領域、前記ソース領域で形成される寄生バイポーラトランジスタを有する前記ＭＯＳＦＥＴ領域でのキャリアの発生が抑制されるので、前記寄生バイポーラトランジスタがオンするのを防止することができ、ボディコンタクト領域の面積を増やすことなくアバランシェ耐量やＥＳＤ耐量を向上することができるから、オン抵抗を増加させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００１８】
しかも、前記ボディコンタクトダイオード領域は、前記ウェル領域が平面形状において前記ドレイン領域側へ凸となる形で湾曲した部分にのみ選択的に形成されているので、オン抵抗を小さくするために前記ドレイン領域の平面形状を略くし形に形成した場合に耐圧が低くなる部分に前記ボディコンタクトダイオード領域が形成されていることで、前記ボディコンタクトダイオード領域の耐圧が前記ＭＯＳＦＥＴ領域の耐圧よりも小さくなるから、同じ面積のボディコンタクト領域を有する構造よりも有効にアバランシェ耐量やＥＳＤ耐量を向上することができる。
【００２６】
請求項２の発明は、請求項１の発明において、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とが前記半導体層中において離間して形成され、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とは、各々のドレイン領域同士、ウェル領域同士およびゲート電極同士がそれぞれ電気的に接続されているので、アバランシェ・ブレークダウンを生じる領域が前記ＭＯＳＦＥＴ領域から離れていることで、生成するキャリアおよびアバランシェエネルギによる熱が前記ＭＯＳＦＥＴ領域に伝わり難く、寄生バイポーラトランジスタへの電流集中が緩和され、請求項１の発明よりもアバランシェ耐量やＥＳＤ耐量のような耐量をさらに向上させることができる。
【００２７】
請求項３の発明は、請求項２の発明において、前記ボディコンタクトダイオード領域は、耐圧の小さな高濃度接合の直列接続によって構成されているので、接合容量を抑制することができ、素子の寄生容量を抑制することができる。
【００２８】
【発明の実施の形態】
以下の実施形態においては、説明の便宜上、第１導電形をｎ形、第２導電形をｐ形として説明するが、ｎ形とｐ形とは入れ換えてもよい。
【００２９】
（実施形態１）
本実施形態では、図１に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。図２３および図２７に示した従来例と同様に、本実施形態においても、単結晶シリコンよりなる半導体基板１の上に絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されている。ｎ形半導体層３内には、ｐ⁺形ウェル領域５とｎ⁺⁺形ドレイン領域４とが離間して形成され、ｎ⁺⁺形ソース領域６がｐ⁺形ウェル領域５内で表面側に形成されている。ここに、ｐ⁺形ウェル領域５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成され、且つ、所定の耐圧を保持できるようにｎ⁺⁺形ドレイン領域４から所定距離（ドリフト距離）だけ離間して形成されている。
【００３０】
ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース領域６とｎ⁺⁺形ドレイン領域４との間に位置する部位の上には、ゲート絶縁膜８を介してポリシリコンなどからなる絶縁ゲート型のゲート電極９が形成されている。また、ｎ⁺⁺形ドレイン領域４上にはドレイン電極１０が形成され、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領域６とに跨る形でソース電極１１が形成されている。ここに、ソース電極１１とｐ⁺形ウェル領域５とは、ｐ⁺形ウェル領域５内に設けられたｐ⁺⁺形ベースコンタクト領域７を介して電気的に接続されている。
【００３１】
本実施形態におけるＳＯＩ−ＬＤＭＯＳＦＥＴは、平面形状において、ｎ⁺⁺形ドレイン領域４が図２７に示すような略くし形の形状に形成され、ｎ形半導体層３、ｐ⁺形ウェル領域５、ｎ⁺⁺形ソース領域６、ｐ⁺⁺形ベースコンタクト領域７がｎ⁺⁺形ドレイン領域４を囲むように形成されている。また、本実施形態においても、ｐ⁺形ウェル領域５内でｎ⁺⁺形ソース領域６を分断する形で形成されｐ⁺形ウェル領域５のうちゲート電極９直下の部分とソース電極１１とを電気的に接続するｐ⁺形半導体（シリコン）よりなるボディコンタクト領域１２を備えている。
【００３２】
ここにおいて、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、ボディコンタクト領域１２を、ｐ⁺形ウェル領域５が平面形状においてｎ⁺⁺形ドレイン領域４側へ凸となる形で湾曲した部分にのみ選択的に形成されている点に特徴がある。ここにおいて、図１（ａ）のＹ−Ｙ’断面である図１（ｃ）について見ると、ｎ⁺⁺形ソース領域６がなく、ボディコンタクト領域１２とｎ形半導体層３とでｐｎ接合が形成されたダイオード構造となっている。このダイオード構造を構成する領域（つまり、ボディコンタクト領域１２とｎ形半導体層３とから構成された領域）をボディコンタクトダイオード領域１３と称する。言い換えれば、図１（ｃ）はボディコンタクトダイオード領域１３の断面図を示している。一方、図１（ａ）のＸ−Ｘ’断面である図１（ｂ）を見ると、ＭＯＳＦＥＴ構造が構成されている。要するに、ボディコンタクト領域１２が形成されていない部分ではＭＯＳＦＥＴ構造となっている。このＭＯＳＦＥＴ構造を構成する領域をＭＯＳＦＥＴ領域１４と称する。言い換えれば、図１（ｂ）はＭＯＳＦＥＴ領域１４の断面図を示している。
【００３３】
ところで、本実施形態のように、ｎ⁺⁺形ドレイン領域４が図２７に示すような略くし形の形状に形成されたＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、部分的な平面形状にしたがって耐圧が異なることがデバイスシミュレーションや実験によりわかっている。ｎ⁺⁺形ドレイン領域４が平面形状においてｐ⁺形ウェル領域５側へ凸となる形で湾曲している部分（図１（ａ）における領域Ａ₁）と、ｐ⁺形ウェル領域５が平面形状において直線状に形成されている部分（図１（ａ）における領域Ａ₂）、ｐ⁺形ウェル領域５が平面形状においてｎ⁺⁺形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）における領域Ａ₃）それぞれの耐圧を比較した結果を図２に示す。ただし、図２の縦軸の耐圧ＢＶでは最も小さな耐圧で規格化した数値を示してある。また、図２は、ｐ⁺形ウェル領域５が平面形状においてｎ⁺⁺形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）における領域Ａ₃）においてもｎ⁺⁺形ソース領域６が有る場合についての耐圧を示してあるが、当該部分においてｎ⁺⁺形ソース領域６を削除してボディコンタクト領域１２を設けても耐圧は変化しない。
【００３４】
図２から分かるように、上記領域Ａ₁の耐圧が最も高く、次に、上記領域Ａ₂の耐圧が高く、上記領域Ａ₃の耐圧が最も低くなる。つまり、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴ全体の耐圧はｐ⁺形ウェル領域５が平面形状においてｎ⁺⁺形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）における領域Ａ₃）が決定している。これは耐圧を決定する表面電界の分布がＳＯＩ−ＬＤＭＯＳＦＥＴの平面形状（表面形状）によって変化するためであるが、ここでは説明を省略する。
【００３５】
ここにおいて、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、上述のように、ボディコンタクト領域１２を、ｐ⁺形ウェル領域５が平面形状においてｎ⁺⁺形ドレイン領域４側へ凸となる形で湾曲した部分にのみ選択的に形成してあるので、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さく設定することができる。
【００３６】
しかして、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、耐圧以上の電圧がドレイン電極１０とソース電極１１との間に印加された時、ボディコンタクトダイオード領域１３でアバランシェ・ブレークダウンを生じることにより、過剰なキャリアはボディコンタクトダイオード領域１３で生成される（発生する）ので、ｎ形半導体層３、ｐ⁺形ウェル領域５、ｎ⁺⁺形ソース領域６で形成される寄生ｎｐｎバイポーラトランジスタを有するＭＯＳＦＥＴ領域１４でのキャリアの発生が抑制されるので、上記寄生ｎｐｎバイポーラトランジスタがオンすることによる素子破壊を防止することができ、ボディコンタクト領域１２の面積を増やすことなくアバランシェ耐量やＥＳＤ耐量を向上することができるから、オン抵抗を増加させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００３７】
すなわち、ボディコンタクト領域１２の面積を同じにした従来のＳＯＩ−ＬＤＭＯＳＦＥＴと比較すると、より有効にアバランシェ耐量やＥＳＤ耐量のような耐圧を向上することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００３８】
（参考例１）
本参考例では図３に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００３９】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３において、ｐ^＋＋形ベースコンタクト領域７がｐ^＋形ウェル領域５とｎ形半導体層３との接合まで延設されていて、かつｎ形半導体層３の濃度がＭＯＳＦＥＴ領域１４におけるｎ形半導体層３の濃度よりも高く（濃く）設定されている点に特徴がある。要するに、本実施形態では、実施形態１におけるボディコンタクト領域１２の表面側にｐ^＋＋形ベースコンタクト領域７が延設されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４０】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ形半導体層３の濃度を適宜調整することで、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。ここに、ｎ形半導体層３とのｐｎ接合がＭＯＳＦＥＴ領域１４におけるｐ^＋形ウェル領域５とｎ形半導体層３とのｐｎ接合よりも高濃度接合となっている。
【００４１】
つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ形半導体層３の濃度を適宜調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００４２】
また、上述のようにボディコンタクト領域１２の表面側にｐ⁺⁺形ベースコンタクト領域７が延設されており、このｐ⁺⁺形ベースコンタクト領域７はｐ⁺形のボディコンタクト領域１２よりもｐ形不純物濃度が高いので、ボディコンタクト抵抗が小さくなり、発生したキャリアを効果的にソース電極１１側へ引き抜くことができ、より効果的にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００４３】
（参考例２）
本参考例では図４に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００４４】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ゲート絶縁膜８を介してｐ^＋形ウェル領域５とｎ^＋＋形ドレイン領域４との間に介在するｎ形半導体層３側まで延設されるゲート電極９の延設距離に関して、ボディコンタクトダイオード領域１３における延設距離をＭＯＳＦＥＴ領域１４における延設距離よりも長く設定してある点に特徴がある。ここに、ゲート電極９のうちｐ^＋形ウェル領域５とｎ形半導体層３との接合よりもｎ^＋＋形ドレイン領域４側へ延設された部分をゲート・オーバーハング領域と称し、上記延設距離となるゲート・オーバーハング領域の長さＬ_ＧＨ（図４（ａ）参照）をゲート・オーバーハング長と称す。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４５】
本参考例では、上記ゲート・オーバーハング長Ｌ_ＧＨを適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。
【００４６】
つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３における上記ゲート・オーバーハング長Ｌ_ＧＨを調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００４７】
（参考例３）
本参考例では図５に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００４８】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３においてｎ^＋＋形ドレイン領域４をｐ^＋形ウェル領域５側へ延設することによって、ボディコンタクトダイオード領域１３におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間の距離（ドリフト距離と称す）がＭＯＳＦＥＴ領域１４におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間のドリフト距離よりも短く設定されている点に特徴がある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４９】
本参考例では、上記ドリフト距離を適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。
【００５０】
つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるドリフト距離を調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００５１】
また、本参考例では、ｎ^＋＋形ドレイン領域４のみの設計によって耐圧の調整を行うので、設計変更を容易に行うことができるという利点がある。
【００５２】
（参考例４）
本参考例では図６に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００５３】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３においてｐ^＋形ウェル領域５をｎ^＋＋形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してある点に特徴がある。ここにおいて、ボディコンタクトダイオード領域１３では、ゲート電極９の位置をｎ^＋＋形ドレイン領域４側へずらしてある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５４】
本参考例では、上記ドリフト距離を適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。
【００５５】
つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるドリフト距離を調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。さらに、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３と絶縁層２とが接する境界部分の面積を狭くすることができるので、ドレイン電極１０・半導体基板１間の寄生容量を低減することができるという利点もある。
【００５６】
なお、図６に示した例では、ボディコンタクトダイオード領域１３においてｐ⁺形ウェル領域５をｎ⁺⁺形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してあるが、ｐ⁺形ウェル領域５をｎ⁺⁺形ドレイン領域４側へずらすことによってボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してもよい。
【００５７】
（参考例５）
本参考例では図７に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００５８】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間に介在するｎ形半導体層３（３ｂ）のｎ形不純物濃度が、ＭＯＳＦＥＴ領域１４におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間に介在するｎ形半導体層３（３ａ）のｎ形不純物濃度よりも低く（薄く）設定されている点に特徴がある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５９】
本参考例では、ボディコンタクトダイオード領域１３におけるｐ^＋形ウェル領域５とｎ形半導体層（ドリフト領域）３との接合部分のｎ形半導体層３のｎ形不純物濃度を適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。
【００６０】
つまり、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ形半導体層３のｎ形不純物濃度を調整することで、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、実施形態１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。さらに、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間に介在するｎ形半導体層３（３ｂ）のｎ形不純物濃度が、ＭＯＳＦＥＴ領域１４におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間に介在するｎ形半導体層３（３ａ）のｎ形不純物濃度よりも低く（薄く）設定されていることで、図８の丸２に示すように電界密度が最も高くなる領域が図８の丸１に示す従来例よりもｎ^＋＋ドレイン領域４の近くへ移動する（つまり、ｐ^＋形ウェル領域５から遠いところへ移動する）ので、発生するキャリアが寄生ｎｐｎバイポーラトランジスタのベースに注入される確率が減少し、より効果的に耐量を向上させることができるという利点もある。
【００６１】
（参考例６）
本参考例では図９に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００６２】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、ボディコンタクトダイオード領域１３におけるｎ^＋＋形ドレイン領域４とｐ^＋形ウェル領域５との間に介在するｎ形半導体層３に濃度プロファイルを設け、ｐ^＋形ウェル領域５とｎ形半導体層（ドリフト領域）３との接合部分のｎ形半導体層３のｎ形不純物濃度が、ＭＯＳＦＥＴ領域１４におけるｐ^＋形ウェル領域５とｎ形半導体層３との接合部分のｎ形半導体層３のｎ形不純物濃度よりも低く（薄く）設定されている点、ボディコンタクトダイオード領域１３におけるｐ^＋形ウェル領域５とゲート電極９とを参考例４と同様にｎ^＋＋形ドレイン領域４側へ延設することによって、ボディコンタクトダイオード領域１３におけるドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してある点に特徴がある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６３】
本参考例では、ボディコンタクトダイオード領域１３におけるｐ^＋形ウェル領域５とｎ^＋＋形ドレイン領域４との間に介在するｎ形半導体層（ドリフト領域）３のｎ形不純物濃度プロファイルを適宜調整することによって、ボディコンタクトダイオード領域１３の耐圧を実施形態１で説明したｐ^＋形ウェル領域５が平面形状においてｎ^＋＋形ドレイン領域４側へ凸となる形で湾曲した部分（図１（ａ）の領域Ａ_３）の耐圧と同等の耐圧に設定することができる。ここに、ｎ形不純物濃度プロファイルは、図１０に示すように、ｎ^＋＋形ドレイン領域４のｐ^＋形ウェル領域５側の端部からｐ^＋形ウェル領域５に近づくにつれてｎ形不純物濃度が一様に低くなる（一度も上昇に転じることなく徐々に低くなる）ような濃度プロファイルをもたせてある。
【００６４】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３におけるｎ形半導体層３のｎ形不純物濃度プロファイルを適切に調整することで、耐圧を決定する表面電界分布が理想的な分布を示すようになり、この部分の耐圧を上昇させることができ、この耐圧の上昇分も含めて、ドリフト距離の調整によってボディコンタクトダイオード領域１３の耐圧を実施形態１で説明した領域Ａ_３（図１（ａ）参照）の耐圧と同等の耐圧に設定することができる。つまり、本参考例では、参考例３や参考例４よりもドリフト距離を短くした上で、ＳＯＩ−ＬＤＭＯＳＦＥＴの耐圧を低下させることなく、ボディコンタクトダイオード領域１３の耐圧をＭＯＳＦＥＴ領域１４の耐圧よりも小さな値に設定することができる。また、全チャネル幅に対するボディコンタクト領域１２の割合を従来例と同等に設定すれば、オン抵抗は従来例と同等となる。したがって、参考例５と同様に、実施形態１よりも効果的に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。しかも、ドリフト距離を最大限に短くすることができるので、オン抵抗を小さくできるという利点も有する。
【００６５】
なお、本参考例においても、参考例４で説明したように、ボディコンタクトダイオード領域１３におけるｐ^＋形ウェル領域５をｎ^＋＋形ドレイン領域４側へずらすことによって、ボディコンタクトダイオード領域１３における上記ドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短く設定してもよい。また、参考例３と同様にボディコンタクトダイオード領域１３においてｎ^＋＋形ドレイン領域４をｐ^＋形ウェル領域５側へ延設することによってボディコンタクトダイオード領域１３におけるドリフト距離をＭＯＳＦＥＴ領域１４におけるドリフト距離よりも短くするようにしてもよい。
【００６６】
（参考例７）
本参考例では図１１および図１２に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００６７】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例１と略同じであり、ボディコンタクトダイオード領域１３においてＭＯＳＦＥＴ領域１４から離れた部分におけるｐ^＋＋ベースコンタクト領域７がｐ^＋形ウェル領域５とｎ形半導体層３との接合まで局所的に延設されていて、かつｎ形半導体層３の濃度がＭＯＳＦＥＴ領域１４よりも局所的に高く（濃く）設定されている点に特徴がある。ここに、図１２中に破線で囲んだ領域１３ｂはＭＯＳＦＥＴ領域１４から離れた（遠い）領域を示し、領域１３ａはＭＯＳＦＥＴ領域１４に隣接する領域を示す。なお、参考例１と同様の構成要素には同一の符号を付して説明を省略する。
【００６８】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、参考例１と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、参考例１よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００６９】
また、ボディコンタクトダイオード領域１３の表面側にｐ⁺⁺形ベースコンタクト領域７が延設されており、このｐ⁺⁺形ベースコンタクト領域７はｐ⁺形のボディコンタクト領域１２よりもｐ形不純物濃度が高いので、ボディコンタクト抵抗が小さくなり、発生したキャリアを効果的にソース電極１１側へ引き抜くことができ、より効果的にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。
【００７０】
（参考例８）
本参考例では図１３および図１４に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００７１】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例２と略同じであり、ボディコンタクトダイオード領域１３においてＭＯＳＦＥＴ領域１４から離れた部分におけるゲート・オーバーハング長Ｌ_ＧＨをＭＯＳＦＥＴ領域１４におけるゲート・オーバーハング長よりも長く設定してある点に特徴がある。なお、参考例２と同様の構成要素には同一の符号を付して説明を省略する。
【００７２】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、参考例２と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、参考例２よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００７３】
（参考例９）
本参考例では図１５および図１６に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００７４】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例３と略同じであり、ボディコンタクトダイオード領域１３においてＭＯＳＦＥＴ領域１４から離れた部分におけるｎ^＋＋形ドレイン領域４をｐ^＋形ウェル領域５側へ延設することによって、ドリフト距離をＭＯＳＦＥＴ領域１４のドリフト距離よりも局所的に短く設定してある点に特徴がある。ここに、図１５（ａ）および図１６中の４ａはｎ^＋＋形ドレイン領域４のうち上記延設された部位を示す。なお、参考例３と同様の構成要素には同一の符号を付して説明を省略する。
【００７５】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、参考例３と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、参考例３よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００７６】
（参考例１０）
本参考例では図１７および図１８に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００７７】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は参考例５と略同じであり、ボディコンタクトダイオード領域１３においてＭＯＳＦＥＴ領域１４から離れた部分におけるｎ形半導体層（ドリフト領域）３に局所的にｎ形不純物濃度プロファイルを有し、ｎ形半導体層３とｐ＋形ウェル領域５との接合部分のｎ形不純物濃度がＭＯＳＦＥＴ領域１４よりも局所的に低く（薄く）設定されている点に特徴がある。ここに、図１７および図１８中の３ｃはｎ形半導体層３のうちｎ形不純物濃度プロファイルを有する領域を示す。なお、参考例５と同様の構成要素には同一の符号を付して説明を省略する。
【００７８】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、参考例５と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、生成したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、参考例５よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００７９】
（実施形態２）
本実施形態では図１９および図２０に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００８０】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、実施形態１、参考例１ないし参考例１０と同様の構造を有するＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とを備え、かつ、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とがｎ形半導体層３中において離間して形成され、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、各々のｎ^＋＋形ドレイン領域４，４’同士がドレイン電極１０で電気的に接続され、各々のｐ^＋形ウェル領域５とｐ＋＋形ベースコンタクト領域７とがソース電極１１で電気的に接続され、各々のゲート電極９，９同士が電気的に接続されるように構成されている。なお、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、それぞれ外周形状が閉じた曲線により構成されている。
【００８１】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、実施形態１、参考例１ないし参考例１０と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、実施形態１、参考例１ないし参考例１０よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。
【００８２】
（実施形態３）
本実施形態では図２１および図２２に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００８３】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、実施形態２と同様にＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とを備え、かつ、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とがｎ形半導体層３中において離間して形成され、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、各々のｎ^＋＋形ドレイン領域４，４’同士がドレイン電極１０で電気的に接続され、ｐ＋形ウェル領域５とｐ^＋＋形ベースコンタクト領域７とがソース電極１１で電気的に接続されていて、ボディコンタクトダイオード領域１３が耐圧の小さな高濃度接合（ｐ^＋＋ｎ^＋＋接合）の直列接続によって構成されている。すなわち、図２１および図２２中の１３_ｐ１，１３_ｐ２はそれぞれｐ^＋＋形領域を示し、１３_ｎ１，１３_ｎ２はそれぞれｎ^＋＋形領域を示す。なお、ＭＯＳＦＥＴ領域１４とボディコンタクトダイオード領域１３とは、それぞれ外周形状が閉じた曲線により構成されている。
【００８４】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ボディコンタクトダイオード領域１３の耐圧を接合の濃度と直列に接続する高濃度接合の数によって調整することができ、この耐圧を実施形態２におけるボディコンタクトダイオード領域１３の耐圧と同等にすることによって、実施形態２と同様に、耐圧の低下やオン抵抗の増大などの性能低下を伴わずに、アバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができる。また、アバランシェ・ブレークダウンを生じる領域がＭＯＳＦＥＴ領域１４から遠くにある（離れている）ので、発生したキャリアおよびアバランシェエネルギによる熱がＭＯＳＦＥＴ領域１４に伝わり難く、寄生ｎｐｎバイポーラトランジスタへの電流集中が緩和され、実施形態１，２、参考例１ないし参考例１０よりも有効にアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという利点を有している。さらに、ボディコンタクトダイオード領域１３にｐｎ接合（ｐ^＋＋ｎ^＋＋接合）が直列に多段構成されることによって、ｐｎ接合容量を抑制することができ、素子の寄生容量を低減することにも効果があるという利点を有している。
【００８５】
【発明の効果】
請求項１の発明は、絶縁層の上に第１導電形の半導体層を形成したＳＯＩ構造の基板を有し、前記半導体層の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のドレイン領域と、前記ドレイン領域と離間して且つ前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域と、前記ウェル領域内で前記ウェル領域の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のソース領域と、前記ドレイン領域と前記ソース領域との間の前記ウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ウェル領域と前記ソース領域とに跨って接続されたソース電極と、前記ウェル領域内で前記ソース領域を分断する形で形成され前記ウェル領域のうちゲート電極直下の部分とソース電極とを電気的に接続する第２導電形のボディコンタクト領域とを備え、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有するものであり、耐圧以上の電圧がドレイン電極とソース電極との間に印加された時、前記ボディコンタクトダイオード領域でアバランシェ・ブレークダウンを生じることにより、前記半導体層、前記ウェル領域、前記ソース領域で形成される寄生バイポーラトランジスタを有する前記ＭＯＳＦＥＴ領域でのキャリアの発生が抑制されるので、前記寄生バイポーラトランジスタがオンするのを防止することができ、ボディコンタクト領域の面積を増やすことなくアバランシェ耐量やＥＳＤ耐量を向上することができるから、オン抵抗を増加させることなくアバランシェ耐量やＥＳＤ耐量のような耐量を向上させることができるという効果がある。
【００８６】
しかも、前記ボディコンタクトダイオード領域は、前記ウェル領域が平面形状において前記ドレイン領域側へ凸となる形で湾曲した部分にのみ選択的に形成されているので、オン抵抗を小さくするために前記ドレイン領域の平面形状を略くし形に形成した場合に耐圧が低くなる部分に前記ボディコンタクトダイオード領域が形成されていることで、前記ボディコンタクトダイオード領域の耐圧が前記ＭＯＳＦＥＴ領域の耐圧よりも小さくなるから、同じ面積のボディコンタクト領域を有する構造よりも有効にアバランシェ耐量やＥＳＤ耐量を向上することができるという効果がある。
【００９４】
請求項２の発明は、請求項１の発明において、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とが前記半導体層中において離間して形成され、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とは、各々のドレイン領域同士、ウェル領域同士およびゲート電極同士がそれぞれ電気的に接続されているので、アバランシェ・ブレークダウンを生じる領域が前記ＭＯＳＦＥＴ領域から離れていることで、生成するキャリアおよびアバランシェエネルギによる熱が前記ＭＯＳＦＥＴ領域に伝わり難く、寄生的なバイポーラトランジスタへの電流集中が緩和され、請求項１の発明よりもアバランシェ耐量やＥＳＤ耐量のような耐量をさらに向上させることができるという効果がある。
【００９５】
請求項３の発明は、請求項２の発明において、前記ボディコンタクトダイオード領域は、耐圧の小さな高濃度接合の直列接続によって構成されているので、接合容量を抑制することができ、素子の寄生容量を抑制することができるという効果がある。
【図面の簡単な説明】
【図１】 実施形態１を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図２】 同上の特性説明図である。
【図３】 参考例１を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図４】 参考例２を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図５】 参考例３を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図６】 参考例４を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図７】 参考例５を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図８】 同上の電界分布の説明図である。
【図９】 参考例６を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１０】 同上の表面濃度の説明図である。
【図１１】 参考例７を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１２】 同上の要部概略平面図である。
【図１３】 参考例８を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１４】 同上の要部概略平面図である。
【図１５】 参考例９を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１６】 同上の要部概略平面図である。
【図１７】 参考例１０を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図１８】 同上の要部概略平面図である。
【図１９】 実施形態２を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図２０】 同上の要部概略平面図である。
【図２１】 実施形態３を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図２２】 同上の要部概略平面図である。
【図２３】 従来例を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’断面図である。
【図２４】 同上の動作説明図である。
【図２５】 同上の動作説明図である。
【図２６】 同上の説明図である。
【図２７】 同上の概略平面図である。
【符号の説明】
１ 半導体基板
２ 絶縁層
３ ｎ形半導体層
４ ｎ^＋＋形ドレイン領域
５ ｐ^＋形ウェル領域
６ ｎ^＋＋形ソース領域
７ ｐ^＋＋形ベースコンタクト領域
８ ゲート絶縁膜
９ ゲート電極
１０ ドレイン電極
１１ ソース電極
１２ ボディコンタクト領域
１３ ボディコンタクトダイオード領域
１４ ＭＯＳＦＥＴ領域

Claims (3)

1. 絶縁層の上に第１導電形の半導体層を形成したＳＯＩ構造の基板を有し、前記半導体層の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のドレイン領域と、前記ドレイン領域と離間して且つ前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域と、前記ウェル領域内で前記ウェル領域の表面側に形成され前記半導体層よりも高不純物濃度の第１導電形のソース領域と、前記ドレイン領域と前記ソース領域との間の前記ウェル領域の表面にゲート絶縁膜を介して配置されたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ウェル領域と前記ソース領域とに跨って接続されたソース電極と、前記ウェル領域内で前記ソース領域を分断する形で形成され前記ウェル領域のうちゲート電極直下の部分とソース電極とを電気的に接続する第２導電形のボディコンタクト領域とを備え、前記ボディコンタクト領域と前記半導体層とから構成されたボディコンタクトダイオード領域の耐圧がボディコンタクトダイオード領域以外のＭＯＳＦＥＴ領域の耐圧よりも小さくなるような構造を有し、前記ボディコンタクトダイオード領域は、前記ウェル領域が平面形状において前記ドレイン領域側へ凸となる形で湾曲した部分にのみ選択的に形成されてなることを特徴とする半導体装置。
2. 前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とが前記半導体層中において離間して形成され、前記ボディコンタクトダイオード領域と前記ＭＯＳＦＥＴ領域とは、各々のドレイン領域同士、ウェル領域同士およびゲート電極同士がそれぞれ電気的に接続されてなることを特徴とする請求項１記載の半導体装置。
3. 前記ボディコンタクトダイオード領域は、耐圧の小さな高濃度接合の直列接続によって構成されてなることを特徴とする請求項２記載の半導体装置。

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