JPWO2015178024A1 - 炭化珪素半導体装置 - Google Patents

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Abstract

炭化珪素半導体装置は、トランジスタ領域とダイオード領域とゲート配線領域とゲートパッド領域とを含む。ゲートパット領域とゲート配線領域は、それぞれ、トランジスタ領域に隣接するダイオード領域及び、終端領域に隣接するダイオード領域に挟まれるように配置され、ゲートパット領域とゲート配線領域のゲート電極はエピタキシャル層上に形成された絶縁膜上に形成されている。これによりゲート絶縁膜の品質を低下させることなく、スイッチング及びアバランシェブレークダウン時にゲート領域における絶縁膜の絶縁破壊を抑制することができる。

Description

本願は、炭化珪素半導体装置に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
ＳｉＣを用いた代表的な半導体素子は、金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。
ＳｉＣ−ＭＯＳＦＥＴは、例えば、モータ等の負荷を駆動制御する電力変換器などに用いるスイッチング素子として使用することが検討されている。
例えばＳｉＣを用いたＭＯＳＦＥＴとしては特許文献１、２に示すような構造が開示されている。特許文献１に開示されたＭＯＳＦＥＴにおいて、外部からゲート電圧を印加するためのゲートパッドと縦型ＭＯＳＦＥＴセルが並列に並べられているセル領域には、各ＭＯＳＦＥＴセルと電気的に接続される上部ソース電極が形成されている。また、上部ソース電極を取り囲むようにゲート配線がゲートパッドと電気的につながった状態で外周部に沿って形成されている。上部ソース電極を取り囲むように形成されたゲート配線は、ゲートパッドからの距離によるゲート電極の電位の時間遅延を抑制しスイッチングの高速化を図っている。例えば、ゲート電極としてポリシリコンを用いたとき、ポリシリコンは導電性が十分には高くないため、ゲートパッドよりゲート電極の位置が離れるとＭＯＳＦＥＴのゲート抵抗が高くなる。そのため、ＭＯＳＦＥＴのゲート抵抗とソース−ゲート間の容量により決まる時定数により、ゲート抵抗の高いＭＯＳＦＥＴセルではゲートパッドの電位とゲート電極の電位に遅延が発生する。そのため、例えばアルミニウムなどの低抵抗な材料を用いて上部ソース電極を取り囲むようにゲート配線を形成することで、各ＭＯＳＦＥＴセルのゲート抵抗を低減し、ゲート電極に電位を供給しやすくし、スイッチングの高速化を図っている。
また、ゲート配線よりもさらに外側には終端構造が形成されている。終端構造は表面での電界を緩和する役割をはたすもので、Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ（以下、ＦＬＲと略す）構造の他、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ（以下、ＪＴＥと略す）構造、またはメサ構造等が広く用いられている。
国際公開第２０１０／０７３７５９号 特開２００６−１４０３７２号公報
上述の従来のＭＯＳＦＥＴでは、より高い耐圧を備えることが求められていた。
本願の限定的ではないある実施形態は、高い耐圧を備えた炭化珪素半導体装置を提供する。
本願のある実施形態に係る炭化珪素半導体装置は、第１導電型の半導体基板と、半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、半導体基板の裏面に位置する第１のオーミック電極とを備え、半導体基板の一部、第１炭化珪素半導体層の一部および第１のオーミック電極の一部をそれぞれ含むトランジスタ領域、終端領域およびダイオード領域を含む積層構造であって、半導体基板の主面に垂直な方向からみて、終端領域がトランジスタ領域を囲み、ダイオード領域が終端領域と終端領域との間に位置している積層構造を備えた炭化珪素半導体装置であって、トランジスタ領域は複数のユニットセル領域を含み、炭化珪素半導体装置は、各ユニットセル領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の第１のウェル領域と、第１のウェル領域内に位置する第１導電型のソース領域と、第１炭化珪素半導体層の一部上であって、第１のウェル領域と、ソース領域の少なくとも一部にそれぞれ接して配置されており、少なくとも第１炭化珪素半導体層よりも不純物濃度が低い第１導電型の層を含む第２炭化珪素半導体層と、第２炭化珪素半導体層上のゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、ソース領域と電気的に接続された第２のオーミック電極と、第２のオーミック電極に電気的に接続された上部電極とを備え、ダイオード領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の第２のウェル領域と、第２のウェル領域内に位置する第２のウェル領域よりも不純物濃度の高いコンタクト領域と、第１炭化珪素半導体層の一部上であって、コンタクト領域の少なくとも一部に接して配置された第２炭化珪素半導体層と、第２炭化珪素半導体層上であって、ゲート絶縁膜と概略同じ厚さを有する絶縁膜と、絶縁膜の少なくとも一部上に設けられたゲート電極と、コンタクト領域上に位置し、ゲート電極と電気的に接続されたゲート配線と、コンタクト領域上に位置し、ゲート配線と電気的に接続され、外部との接続をするためのゲートパッドと、コンタクト領域内の、少なくともゲート配線とトランジスタ領域との間に位置する領域、および、ゲート配線と終端領域との間に位置する領域にそれぞれ電気的に接続された第３のオーミック電極と、第３のオーミック電極および各ユニットセル領域の上部電極と電気的に接続されたソース配線とを備え、終端領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の不純物領域を備える。
本開示の炭化珪素半導体装置によれば、トランジスタ領域と終端領域との間に位置するダイオード領域内の、ゲート配線と終端領域との間に位置する領域に、ダイオード領域の第２のウェル領域のコンタクト領域に電気的に接続され、電気的に接続された第３のオーミック電極を備える。よって、変位電流やアバランシェ電流を第３のオーミック電極を介して逃がすことができ、第２のウェル領域の電位の上昇を抑制し、ゲート電極下の絶縁膜の破壊を抑制するこができる。
図１Ａは、実施形態のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１Ｂは、実施形態のＳｉＣ−ＭＯＳＦＥＴのトランジスタ領域、終端領域およびダイオード領域１００Ｄの配置を示す平面図である。 図２は、実施形態のＳｉＣ−ＭＯＳＦＥＴの一例であって、図１ＡのＩ−Ｉ線における模式的断面図である。 図３は、実施形態のＳｉＣ−ＭＯＳＦＥＴの一例であって、図１ＡのＩＩ−ＩＩ線における模式的断面図である。 図４Ａは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図４Ｂは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図４Ｃは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図４Ｄは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図５Ａは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図５Ｂは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図５Ｃは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図５Ｄは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図６Ａは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図６Ｂは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図６Ｃは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図６Ｄは、実施形態のＳｉＣ−ＭＯＳＦＥＴの製造工程を示す工程断面図である。 図７Ａは、アバランシェ耐量値の測定例を示す回路図である。 図７Ｂは、実施形態および比較例のＳｉＣ−ＭＯＳＦＥＴのアバランシェ耐量値の測定結果を示す図である。 図８Ａは、比較例のＳｉＣ−ＭＯＳＦＥＴの構造を示す平面図である。 図８Ｂは、比較例のＳｉＣ−ＭＯＳＦＥＴの構造を示す断面図である。 図９は、変形例１のＳｉＣ−ＭＯＳＦＥＴの一例を示す模式的断面図である。 図１０は、変形例２のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１１Ａは、変形例２のＳｉＣ−ＭＯＳＦＥＴにおいて、ＦＬＲの構造を変化させたときのブレークダウン電圧の変化を示すグラフである。 図１１Ｂは、変形例２のＳｉＣ−ＭＯＳＦＥＴにおいて、ＦＬＲの構造を変化させたときのブレークダウン電圧の変化を示すグラフである。 図１２は、変形例３のＳｉＣ−ＭＯＳＦＥＴの一例を示す模式的断面図である。 図１３は、変形例４のＳｉＣ−ＭＯＳＦＥＴの一例を示す模式的断面図である。 図１４Ａは、変形例５のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１４Ｂは、変形例５のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１５Ａは、変形例５のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１５Ｂは、変形例５のＳｉＣ−ＭＯＳＦＥＴの一例を示す平面図である。 図１６は、特許文献１に開示されたＳｉＣ−ＭＯＳＦＥＴの模式的断面図である。 図１７は、特許文献２に開示されたＳｉＣ−ＭＯＳＦＥＴの模式的断面図である。
本願発明者は、従来技術の半導体装置の耐圧を詳細に検討した。図１６は、特許文献１におけるＳｉＣ−ＭＯＳＦＥＴ１６００の断面模式図を示している。ＳｉＣ−ＭＯＳＦＥＴ１６００は、ダイオード領域１６００Ｄおよびゲートパッド領域１６００Ｇを含む。
ＭＯＳＦＥＴセル１６００Ｔは、第１導電型の半導体基板１６０１上に設けられた、第１導電型の第１炭化珪素半導体（ドリフト層）、第１導電型のドリフト層１６０２の表面に選択的にもうけられた、第２導電型の第１のウェル領域１６０３と、第１のウェル領域の表層に選択的に形成された、第１導電型のソース領域１６０４と、第２導電型のコンタクト領域１６０５と、第１導電型のドリフト層上に形成されたゲート絶縁膜１６０７と、ゲート絶縁膜上に形成されたゲート電極１６０８を含んでいる。ゲート電極１６０８に電圧を印可すると第１のウェル領域の表面にキャリアが誘起され、ＦＥＴのチャネルが形成される。
ダイオード領域１６００Ｄは第１導電型の半導体基板１６０１上に設けられた第１導電型のドリフト層１６０２と、ドリフト層１６０２の表面に選択的に形成された第２導電型の第２のウェル領域１６１５と、第２のウェル領域の表層にもうけられた第２導電型の第２のコンタクト領域１６１６、第２のコンタクト領域にオーミック接触する第２のオーミック電極とからなる。ダイオード領域１６００Ｄは以下の目的で備えられている。チップがアバランシェ状態になったとき、チップ内部にあるトランジスタセル１６００Ｔには、トランジスタセル１６００Ｔ直下のドレイン領域だけから電流が流れ込むが、最外周のトランジスタセル１６００Ｄには、チップ周辺のトランジスタセルのない領域からも電流が流れ込むため、内部セルよりも流れる電流が大きくなる。トランジスタセル１６００Ｔでは第１導電型のソース領域１６０４、第２導電型の第１のウェル領域１６０３、第１導電型のドリフト層１６０２からなる寄生バイポーラトランジスタを含んでいる。したがってドリフト層１６０２から第１のウェル領域１６０３に大電流が流れると、第１のウェル領域１６０３の抵抗によって第１のウェル領域の電位が上昇し、寄生バイポーラトランジスタがオンになることで更に大電流が流れ、最悪デバイスが破壊する。このようなデバイス破壊を防ぐ目的で、最外周のトランジスタセル１６００Ｄからはソース領域を抜き、寄生バイポーラトランジスタを排除する。つまり、第２のウェル領域１６１５とドリフト層１６０２からなる単なるＰＮダイオードとしている。
ゲート領域１６００Ｇは第１導電型の半導体基板１６０１上にもうけられた第１導電型のドリフト層１６０２と、ドリフト層１６０２の表面に選択的に形成された第２導電型の第２のウェル領域１６１５と、第１導電型のドリフト層上に形成された絶縁膜１６１７と、絶縁膜１６１７上に形成されたゲート電極１６０８とからなる。
特許文献１によれば、以下に説明するメカニズムにより、ゲート領域に形成されたウェル領域とゲート電極間に設けられた絶縁膜１６１７が絶縁破壊する場合があることが開示されている。ここでは第１導電型をｎ型、第２導電型をｐ型としている。ＭＯＳＦＥＴがオン（ＯＮ）状態からオフ（ＯＦＦ）状態へスイッチングした場合には、ドレイン電極の電圧が急激に上昇する。この電圧上昇により、ｐ型のウェルとｎ型のドリフト層との間に存在する寄生容量を介して変位電流が第２導電型のウェル内に流れ込む。このとき、例えばゲートパッド下、ここではゲート領域１６００Ｇ、のようなｐ型ウェルの面積が非常に大きな領域では、大きな変位電流が流れる。変位電流は最終的にソース電極に流れ込むが、ソース電極までの電流経路の抵抗と変位電流の積で与えられる電位上昇がＰ型ウェルの内部で発生する。特にソース電極からの水平方向の距離が大きな箇所では、ｐウェル内に無視しえない値の電位上昇が発生する。その結果、ｐウェル上に薄い絶縁膜を介してゲート電極が設けられているとＭＯＳＦＥＴセルがＯＮ状態からＯＦＦ状態へスイッチングした直後でｐウェルとゲート電極間の絶縁膜に大きな電界がかかり、ｐウェル上の絶縁膜が絶縁破壊する場合がある。
また、ＭＯＳＦＥＴのセル領域のアバランシェブレークダウン電圧と比較し、終端部のアバランシェブレークダウン電圧を低く設計したときには、ｐ型ウェル領域にアバランシェ電流が流れる。図示していないが終端部は図面の右側（ゲート領域１６００Ｇを挟んでダイオード領域１６００Ｄと反対側）に形成されている。チップがアバランシェブレークダウンした時には、終端部からダイオード領域に向かって（図面の右端から左に向かって）ゲートパッド下のｐウェル内をアバランシェ電流が流れる。そのため、上記メカニズムと同様にゲートパッド下のｐウェル内に電圧降下が発生し、ｐウェル上の絶縁膜１６１７に大きな電界がかかる。その結果、ゲートパッド下の絶縁膜が絶縁破壊する場合がある。これは、ゲートパッドのみならず、ゲート配線でも同様の現象が発生する。
特許文献１では上記課題に対して、面積の広いｐウェル領域上にゲート絶縁膜より膜厚の大きなフィールド絶縁膜を備えることで、ｐウェル内に電位上昇が発生した際の絶縁膜にかかる電界を低減し、ゲートパッド下の絶縁膜が絶縁破壊することを抑制している。
図１７は、特許文献２におけるＭＯＳＦＥＴの断面模式図を示している。ゲート領域１７００Ｇは第１導電型の半導体基板１７０１上にもうけられた第１導電型のドリフト層１７０２と、ドリフト層の表面に選択的に形成された第２導電型の第２のウェル領域１７１７ａと、第１導電型のドリフト層上に形成された絶縁膜１７１６と、絶縁膜上に形成されたゲート電極１７０８とからなる。第２導電型の第２のウェル領域１７１７ａの不純物濃度を、トランジスタセル１７００Ｔの第１のウェル領域１７０３の不純物濃度と比較し、高くすることで第２のウェル領域１７１７ａを低抵抗化している。これにより、変位電流が流れた時の第２のウェルの電位上昇を抑え、絶縁膜１７１６の破壊を抑制している。加えて、ゲート領域１７００Ｇをはさんでトランジスタセル１７００の反対側にダイオード領域１７００Ｄを設けている。また、ダイオード領域１７００Ｄに形成された第２導電型の第２コンタクト領域は不純物のドーピング深さを深くし、更に不純物ドーピング濃度を濃くしている。この構造により、ダイオード領域１７００Ｄで半導体素子１７００のブレークダウン電圧（以下：ＢＶＤ）が決められている。ダイオード領域１７００Ｄの上面部に上部ソース配線１７１４Ｌを設けることで、アバランシェブレークダウン時のアバランシェ電流はゲート配線部１７００Ｇの第２のウェル領域を通ることなく上部ソース配線１７１２Ｌへと抜けることができ、ゲート配線領域１７００Ｇの第２のウェル領域内の電位上昇を抑制している。その結果、絶縁膜１７１６の絶縁破壊を抑制することが出来るとしている。
一方、ＳｉＣのＭＯＳＦＥＴの低い移動度を改善するために、ウェル領域上にエピタキシャル成長層をもうけることも提案されている。ＳｉＣ−ＭＯＳＦＥＴにおいて第１のウェル領域１６０３は通常、イオン注入によって形成される。イオン注入後に活性化アニールすることにより、第１のウェル領域の結晶性は回復するが、Ｓｉと異なり、イオン注入層に欠陥が残ってしまう。また、活性化アニールの温度が１６００℃以上と高温のため、ドリフト層１６０２に表面荒れが生じる。このためイオン注入により形成された、第１のウェル領域の表面をそのままチャネルとして用いると、ＦＥＴのチャネル移動度が低下する。また、第１のウェル領域表面を熱酸化したゲート絶縁膜もまた、膜質が悪く、膜厚のばらつきを生じるなどの課題がある。このため、ＳｉＣ―ＭＯＳＦＥＴにおいて、第１のウェル領域上にエピタキシャル成長層を形成し、この表面をチャネルとすることが従来から提案されている。エピタキシャル成長層表面は結晶欠陥が少なく、また下地の表面荒れが緩和されるからである。
しかしながら、本願発明者の検討によれば、上記従来の構成はゲートパッドやゲート配線部など面積の広いｐ型ウェル領域上に、ゲート絶縁膜よりも膜厚の大きなフィールド絶縁膜を備えるものであったため、ゲート絶縁膜とは別に膜厚の大きなフィールド酸化膜を形成する工程が必要となる。また、エピタキシャルチャネル層を備えるＳｉＣ−ＭＯＳＦＥＴにおいて、フィールド絶縁膜は、エピタキシャルチャネル層の形成工程とゲート絶縁膜の形成工程の間に実施する必要がある。そのため、上記フィールド絶縁膜の形成工程は、エピタキシャルチャネル層とゲート絶縁膜のＭＯＳ界面の汚染や表面荒れによるゲート絶縁膜の品質低下が考えられる。
本願発明者はこのような課題に鑑み、エピタキシャルチャネル層を備えるＳｉＣ−ＭＯＳＦＥＴにおいても、ゲート絶縁膜の品質を低下させることなく、スイッチング及びアバランシェブレークダウン時にゲート領域における絶縁膜の絶縁破壊を抑制することが可能な炭化珪素半導体装置を想到した。本願に開示する炭化珪素半導体装置の概要は以下のとおりである。
本願のある実施形態に係る炭化珪素半導体装置は、第１導電型の半導体基板と、半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、半導体基板の裏面に位置する第１のオーミック電極とを備え、半導体基板の一部、第１炭化珪素半導体層の一部および第１のオーミック電極の一部をそれぞれ含むトランジスタ領域、終端領域およびダイオード領域を含む積層構造であって、半導体基板の主面に垂直な方向からみて、終端領域がトランジスタ領域を囲み、ダイオード領域が終端領域と終端領域との間に位置している積層構造を備えた炭化珪素半導体装置であって、トランジスタ領域は複数のユニットセル領域を含み、炭化珪素半導体装置は、各ユニットセル領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の第１のウェル領域と、第１のウェル領域内に位置する第１導電型のソース領域と、ソース領域と電気的に接続された第２オーミック電極と、第１炭化珪素半導体層の一部上であって、第１のウェル領域と、ソース領域の少なくとも一部にそれぞれ接して配置されており、少なくとも第１炭化珪素半導体層よりも不純物濃度が低い第１導電型の層を含む第２炭化珪素半導体層と、第２炭化珪素半導体層上のゲート絶縁膜と、ゲート絶縁膜上に位置するゲート電極と、ソース領域と電気的に接続された第２のオーミック電極と、第２のオーミック電極に電気的に接続された上部電極とを備え、ダイオード領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の第２のウェル領域と、第２のウェル領域内に位置する第２のウェル領域よりも不純物濃度の高いコンタクト領域と、第１炭化珪素半導体層の一部上であって、コンタクト領域の少なくとも一部に接して配置された第２炭化珪素半導体層と、第２炭化珪素半導体層上であって、ゲート絶縁膜と概略同じ厚さを有する絶縁膜と、絶縁膜の少なくとも一部上に設けられたゲート電極と、コンタクト領域上に位置し、ゲート電極と電気的に接続されたゲート配線と、コンタクト領域上に位置し、ゲート配線と電気的に接続され、外部との接続をするためのゲートパッドと、コンタクト領域内の、少なくともゲート配線とトランジスタ領域との間に位置する領域、および、ゲート配線と終端領域との間に位置する領域にそれぞれ電気的に接続された第３のオーミック電極と、第３のオーミック電極および各ユニットセル領域の上部電極と電気的に接続されたソース配線とを備え、終端領域において、第１炭化珪素半導体層の一部内に位置する第２導電型の不純物領域を備える。
炭化珪素半導体装置は、ダイオード領域のゲート配線と終端領域の間において、トランジスタ領域のユニットセル領域と同じ構造を有する少なくとも１つのユニットセルをさらに備えていてもよい。
積層構造は、半導体基板の主面に垂直な方向からみて概ね四角形の形状を有し、四角形の４つの角のうち、ゲートパッドにより近い２つの角における終端領域の耐圧は、他の２つの角の少なくとも１つにおける終端領域の耐圧よりも高くてもよい。
終端領域において、不純物領域はＦＬＲを構成しており、ゲートパッドにより近い２つの角における不純物領域の半径は、他の２つの角の少なくとも１つにおける不純物領域の半径よりも大きくてもよい。
終端領域において、不純物領域はＦＬＲ構造を構成し、ゲートパッドにより近い２つの角における不純物領域の幅は、他の２つの角の少なくとも１つにおける不純物領域の幅よりも大きくてもよい。
ダイオード領域の、ゲート配線とトランジスタ領域との間に複数の第３のオーミック電極を有し、ゲート配線とトランジスタ領域との間に位置する複数の第３のオーミック電極は、半導体基板の主面に垂直な方向からみて四角形または円形の形状を有し、複数の第３のオーミック電極のうち、第２のウェル領域の角部に最も近接する第３のオーミック電極は、これに隣接する第３のオーミック電極より大きい面積を有していてもよい。
ダイオード領域の、ゲート配線とトランジスタ領域との間に位置する第３のオーミック電極は、半導体基板の主面に垂直な方向からみてストライプ形状を有し、ストライプの幅は、第２のウェル領域の角部で最大となってもよい。
ダイオード領域において、第２のウェル領域は複数に分割されており、分割された複数の第２のウェル領域間の間隔は、分割された複数の第２のウェル領域と第１のウェル領域との間隔と同等またはそれ以下であってもよい。
以下、図面を参照しながら、本開示の炭化珪素半導体装置の実施形態を説明する。本実施形態では、半導体の２つの導電型のうち、第１の導電型をｎ型とし、第２の導電型をｐ型とする。しかし、第１の導電型がｐ型であり、第２の導電型がｎ型であってもよい。また、導電型の右肩の「＋」または「−」は、不純物の相対的な濃度を示す。例えば、「ｎ＋」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ−」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
また、本実施形態では、半導体装置は、ＭＯＳＦＥＴであるが、半導体装置は、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）構造を備えていてもよい。この場合、不純物領域はエミッタまたはコレクタであり、第１オーミック電極はエミッタ電極またはコレクタ電極であり、第２オーミック電極はコレクタ電極またはエミッタ電極である。
（実施形態）
図１、図２及び図３を参照しながら、本実施形態の炭化珪素装置の実施形態を説明する。図１Ａは本実施形態の炭化珪素半導体装置１００（以下、ＳｉＣ−ＭＯＳＦＥＴ１００と呼ぶ）、を半導体基板の主面側から見た模式的平面図である。図２は図１Ａに示すＩ―Ｉ線における模式的断面図であり、図３は図１Ａに示すＩＩ−ＩＩ線における模式的断面図である。
＜構造＞
本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００は、積層構造２００を備える。積層構造２００は、ｎ＋型のＳｉＣ基板（半導体基板）１０１と、ＳｉＣ半導体基板１０１の主面に位置するドリフト層（第１炭化珪素半導体層）１０２と、ＳｉＣ半導体基板１０１の裏面に位置するドレイン電極（第１オーミック電極）１１０とを備える。
積層構造２００は、ＳｉＣ半導体基板１０１の一部、ドリフト層１０２の一部およびドレイン電極１１０の一部をそれぞれ含むトランジスタ領域１００Ｔ、終端領域１００Ｅおよびダイオード領域１００Ｄを含む。図１Ｂは、ＳｉＣ半導体基板１０１の主面に垂直な方向からみた、これらの領域の配置を模式的に示している。図１Ｂに示すように、終端領域１００Ｅがトランジスタ領域１００Ｔを囲み、ダイオード領域１００Ｄが終端領域１００Ｅとトランジスタ領域１００Ｔとの間に位置している。ダイオード領域１００Ｄはゲート配線領域１００ＧＬおよびゲートパッド領域１００ＧＰを含む。
図２および図３に示すように、トランジスタ領域１００Ｔは、複数のユニットセル領域１００ｕを含む。複数のユニットセル領域１００ｕのそれぞれは、ＭＯＳＦＥＴとして機能し、互いに並列に接続されている。つまり、ユニットセル領域１００ｕにおいて、トランジスタセルが構成されており、ＳｉＣ−ＭＯＳＦＥＴ１００は複数のトランジスタセルを含む。ＳｉＣ半導体基板１０１の主面に垂直な方向からみて、複数のユニットセル領域１００ｕは、２次元に配列されている。
上述したようにダイオード領域１００Ｄはゲート配線領域１００ＧＬおよびゲートパッド領域１００ＧＰを含む。これにより、ゲート配線領域１００ＧＬおよびゲートパッド領域１００ＧＰを含む断面では、ダイオード領域１００Ｄはダイオード領域１００Ｄａおよびダイオード領域１００Ｄｂに分けられる。ダイオード領域１００Ｄａはトランジスタ領域１００Ｔに隣接して配置され、ダイオード領域１００Ｄｂは終端領域１００Ｅに隣接して配置される。
各ユニットセル領域に構成されているトランジスタセルは、ＳｉＣ半導体基板１０１の一部と、ドリフト層１０２の一部と、ドリフト層１０２の上に形成されたチャネル層（第２炭化珪素半導体層）１０６と、チャネル層１０６の上に位置するゲート絶縁膜１０７と、ゲート絶縁膜１０７上に位置するゲート電極１０８と、ソース電極（第２のオーミック電極）１０９と、ドレイン電極１１０の一部とを備えている。ドリフト層１０２の一部内には、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第１のウェル領域１０３が設けられている。第１のウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ＋型のソース領域１０４、および、第１のウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ＋型の第１のコンタクト領域１０５が形成されている。第１のウェル領域１０３、ソース領域１０４および第１のコンタクト領域１０５は、例えば、ドリフト層１０２に対して不純物を注入する工程と、ドリフト層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。
ソース領域１０４とドリフト層１０２とは、チャネル層１０６を介して接続されている。チャネル層１０６は、エピタキシャル成長によってドリフト層１０２の上に形成された４Ｈ−ＳｉＣ層である。また、第１のコンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。従って、第１のウェル領域１０３は、第１のコンタクト領域１０５を介してソース電極１０９と電気的に接続される。
ソース電極１０９は、例えば、ドリフト層１０２におけるソース領域１０４および第１のコンタクト領域１０５の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
ゲート絶縁膜１０７は、例えば、チャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極１０８は、例えば導電性のポリシリコンを用いて形成されている。
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１にはコンタクトホール１１１ｃが形成されており、各ユニットセルにおけるソース電極１０９は、このコンタクトホール１１１ｃを介して、上部電極（例えばＡｌ電極）１１２に並列に接続されている。ドレイン電極１１０には、さらに裏面配線電極１１３が形成されていてもよい。
次に、ＳｉＣ−ＭＯＳＦＥＴ１００の終端領域１００Ｅにおける構造を説明する。終端領域１００Ｅは終端構造を構成している。炭化珪素半導体はＳｉに比べて１０倍以上高い絶縁破壊電界強度を有する。このため、炭化珪素半導体装置では、半導体装置の表面構造における電界集中による絶縁破壊を抑制することが重要であり、終端構造は、積層構造２００の表面での電界の集中を緩和させる。
ＳｉＣ−ＭＯＳＦＥＴ１００は、終端領域１００Ｅにおいて、第１炭化珪素半導体層の一部内に位置するｐ型のリング領域（不純物領域）１２０を備える。ｐ型のリング領域１２０は、ＳｉＣ半導体基板１０１の表面に垂直な方向から見て、トランジスタ領域１００Ｔを囲むリング形状を有する。本実施形態では、複数のリング領域１２０を備え、ＦＬＲ構造を構成している。ＳｉＣ半導体基板１０１の表面に垂直な方向から見て、それぞれのリングは四隅が円弧状に丸まった四角形の形状を有している。リングの四隅が円弧状に丸まっていることにより、四隅に電界が集中することが防止される。例えば、リング領域１２０は、深さ方向において、トランジスタ領域１００Ｔの第１のウェル領域１０３及び第２のウェル領域１１５とほぼ同等の不純物濃度プロファイルを有する。
次に、ＳｉＣ−ＭＯＳＦＥＴ１００のダイオード領域１００Ｄにおける構造を説明する。
ダイオード領域１００Ｄのゲート配線領域１００ＧＬにおいて、ＳｉＣ−ＭＯＳＦＥＴ１００は、ＳｉＣ半導体基板１０１の主面上に形成されたドリフト層１０２と、ドリフト層１０２の上に形成されたエピタキシャル層（第２炭化珪素半導体層）１１８と、エピタキシャル層１１８上に形成された絶縁膜１１７を介して設けられたゲート電極１０８と、ゲート電極１０８と電気的に接続されたゲート配線１１４Ｌとを備えている。ゲート配線領域１００ＧＬにおけるドリフト層１０２は、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１１５とを備え、第２のウェル領域１１５の内部には、第２のウェル領域１１５よりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１１６が形成されている。ゲート電極１０８下での第２のウェル領域１１５における電気抵抗を下げるため、第２のコンタクト領域１１６は、ゲート電極１０８下全体に形成されている。第２のウェル領域１１５は、深さ方向において、第１のウェル領域１０３と同じ不純物濃度プロファイルを有する。同様に、第２のコンタクト領域１１６は、深さ方向において、第１のコンタクト領域１０５と、ほぼ同じ不純物濃度プロファイルを有する。
ゲート電極１０８は層間絶縁膜１１１によって覆われているが、コンタクトホール１１１ｇが形成されており、このコンタクトホール１１１ｇを介して、ゲート配線１１４Ｌとゲート電極１０８とが電気的に接続されている。絶縁膜１１７は、例えば、エピタキシャル層１１８の表面を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であり、例えばゲート絶縁膜１０７と同一の工程で形成され、ゲート絶縁膜１０７と概略同じ厚さを有する。
ＳｉＣ−ＭＯＳＦＥＴ１００は、ダイオード領域１００Ｄａにおいて、ＳｉＣ半導体基板１０１の主面上に形成されたドリフト層１０２と、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１１５と、ベース電極１１９（第３のオーミック電極）とを備える。第２のウェル領域１１５の内部には、第２のウェル領域１１５よりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１１６が形成されている。第２のコンタクト領域１１６はベース電極１１９とオーミック接触を形成している。したがって、第２のウェル領域１１５は第２のコンタクト領域を介してベース電極と電気的に接続されている。ベース電極１１９は、例えば、ドリフト層１０２における第２のコンタクト領域１１６の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成でき、ソース電極１０９と同一の材質で形成される。また、ドリフト層上に形成されたゲート電極１０８を覆う層間絶縁膜にはコンタクトホール１１１ｄが形成されており、ベース電極１１９を介して第２のウェル領域１１５は上部電極１１２と電気的に接続されている。
ＳｉＣ−ＭＯＳＦＥＴ１００は、ダイオード領域１００Ｄｂにおいて、ＳｉＣ半導体基板１０１の主面上に形成されたドリフト層１０２と、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１１５と、ベース電極１１９とを備える。第２のウェル領域１１５の内部には、第２のウェル領域１１５よりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１１６が形成されている。第２のコンタクト領域１１６はベース電極１１９とオーミック接触を形成している。したがって、第２のウェル領域１１５は第２のコンタクト領域を介してベース電極と電気的に接続されている。ベース電極１１９は、例えば、ドリフト層１０２における第２のコンタクト領域１１６の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成でき、ソース電極１０９と同一の材質で形成される。層間絶縁膜にはコンタクトホール１１１ｄが形成されており、ベース電極１１９を介して第２のウェル領域１１５はソース配線１１２Ｌと電気的に接続されている。
図３に示すように、ゲートパッド領域１００ＧＰにおけるＳｉＣ−ＭＯＳＦＥＴ１００の構造は、図２に示すゲート配線領域１００ＧＬにおける構造とほぼ同じである。ゲート配線領域１００ＧＬと異なる点は、ゲート電極１０８を外部と接続するためにゲートパッド１１４が非常に広い領域に形成されている点である。その結果、第２のウェル領域１１５が非常に広くなっている。また、ゲートパッド１１４とゲート電極１０８とを電気的に接続するためゲートパッド１１４の少なくとも一部の下にはゲート電極１０８が形成されている。ゲートパッド領域１００ＧＰにおけるドリフト層１０２は、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１１５とを備え、第２のウェル領域１１５の内部には、第２のウェル領域１１５よりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１１６が形成されている。ゲート下でのｐ型ウェル領域における電気抵抗を下げるため、第２のコンタクト領域１１６は、ゲート電極１０８下全体に形成されている。
また、第２のウェル領域１１５は、深さ方向において、第１のウェル領域１０３とほぼ同じ不純物濃度プロファイルを有する。第２のコンタクト領域１１６は、深さ方向において、第１のコンタクト領域１０５とほぼ同じ不純物濃度プロファイルを有する。
また、ゲート電極１０８は層間絶縁膜１１１によって覆われているが、コンタクトホール１１１ｇが形成されており、このコンタクトホール１１１ｇを介して、ゲートパッド１１４とゲート電極１０８が電気的に接続されている。絶縁膜１１７は、例えば、エピタキシャル層１１８の表面を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であり、ゲート絶縁膜１０７と同一の材質で形成されている。
＜動作及び作用＞
次にＳｉＣ−ＭＯＳＦＥＴ１００の動作を説明する。
ＳｉＣ−ＭＯＳＦＥＴ１００の各ユニットセル領域１００ｕにおいて、チャネル層１０６と、チャネル層１０６に流れる電流を制御するゲート電極１０８と、ゲート絶縁膜１０７と、チャネル層１０６に電気的に接続されたソース電極１０９、及びドレイン電極１１０とによってＭＯＳＦＥＴが構成される。
ＭＯＳＦＥＴの閾値電圧をＶｔｈとすると、ＭＯＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合にオン状態となり、Ｖｄｓ＞０Ｖであれば、ドレイン電極１１０から電流がＳｉＣ半導体基板１０１、ドリフト層１０２、チャネル層１０６、及びソース領域１０４を介してソース電極１０９へ流れる。
一方、Ｖｇｓ＜Ｖｔｈの場合には、トランジスタとしてはオフ状態となる。このように、Ｖｇｓを制御することでオンとオフをスイッチングすることが出来る。通常、電力変換器やモータ等の負荷を駆動するためのスイッチング素子は、ＯＦＦ時には高抵抗となるためドレイン−ソース間の電圧（Ｖｄｓ）が大きく、ＯＮ時には低抵抗となるためドレインーソース間にかかる電圧は小さくなる。
また、縦型のＳｉＣ−ＭＯＳＦＥＴのドレインとソースの間には構造上ドリフト層とウェル領域間のｐｎ接合が存在する。その結果、このｐｎ接合により形成される空乏層に起因する容量（Ｃｄｓ）がドレイン−ソース間に寄生している。
ここで、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングした場合を考えると、ドレイン−ソース間にかかる電圧の急激な変化により、ドリフト層とウェル領域の間に寄生するドレイン−ソース間容量を介して変位電流がウェル内に流れ込む。個々のユニットセル領域１００ｕの、第１のウェル領域１０３とドリフト層１０２で形成されるＰＮ接合の面積が、第２のウェル領域１１５とドリフト層１０２で形成されるＰＮ接合の面積に比べ、１桁ほど小さい。そのため、トランジスタ領域１００Ｔのユニットセル領域１００ｕに流れる変位電流は比較的少ない。また第１のウェル領域１０３の端部から、ソース電極１０９までの距離が短いので、第１のウェル領域１０３内を流れる変位電流の経路の距離も短い。このため第１のウェル領域１０３の抵抗が低く、第１のウェル領域１０３内での電位上昇は小さい。
しかしながら、ゲート配線領域１００ＧＬおよびゲートパッド領域１００ＧＰの第２のウェル領域１１５は第１のウェル領域１０３に比べ１桁程度大きい。そのため、第２のウェル領域１１５に寄生するドレイン−ソース間容量を介して大きな変位電流が流れ込む。本実施形態においては、このようにソース電極１０９もしくはベース電極１１９を配置することが出来ないゲート配線領域１００ＧＬを挟み込むようにダイオード領域１００Ｄａ及び１００Ｄｂを形成している。そのため、第２のウェル領域１１５内に流れ込んだ変位電流はダイオード領域１００Ｄａ及び１００Ｄｂに分散し、各セルに形成されたベース電極１１９を介して上部電極１１２及び上部ソース配線１１２Ｌに流れ出る。
加えて、ゲート電極１０８下には第２のウェル領域１１５よりも不純物濃度の高い第２のコンタクト領域１１６を形成している。そのため、ゲート電極１０８下の電気抵抗を低く保ち、変位電流による電位上昇を抑制することが出来る。
また、第２のコンタクト領域１１６上には、エピタキシャル層１１８を形成し、このエピタキシャル層１１８の表面を熱酸化することにより絶縁膜１１７を形成している。ＳｉＣ半導体層では、高濃度のイオン注入を行うことにより、表面荒れやイオン結晶欠陥が残ることが知られている。そのため、高濃度のイオン注入されたＳｉＣ表面を熱酸化することにより形成された酸化膜の膜質は、エピタキシャル層表面を熱酸化することによって形成された酸化膜の膜質よりも膜質が低下する。本実施形態では、高不純物濃度の第２のコンタクト領域１１６上にエピタキシャル層１１８を形成することで、絶縁膜１１７の膜質を低下させること無く、絶縁膜１１７下の第２のウェル領域１１５の低抵抗化を実現している。
このように、変位電流の分散と、ゲート電極１０８下の第２のウェル領域１１５の低抵抗化と、ゲート電極１０８下の高品質な絶縁膜１１７とにより、第２のウェル領域１１５上での絶縁膜１１７が破壊することを抑制している。
次に、ＳｉＣ−ＭＯＳＦＥＴ１００のアバランシェブレークダウン時の動作を説明する。本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００は終端領域１００ＥにＦＬＲ構造を備えている。ＦＬＲ構造は、上述したように、ＳｉＣ半導体基板１０１の主面に垂直な方向からみて、リング形状を有する第２導電型のリング領域１２０を含む。リング領域１２０の不純物濃度およびＳｉＣ半導体基板１０１の主面に垂直な方向からみたリング領域１２０の幅を変えることで、表面電界を制御し得る。つまり、アバランシェブレークダウン電圧をコントロールすることが出来る。ここでは、素子のブレークダウン電圧が終端領域１００Ｅで決められている時、つまりトランジスタ領域１００Ｔのアバランシェブレークダウン電圧と比較して、終端領域１００Ｅのアバランシェブレークダウン電圧が低い時の動作を説明する。
ドレインとソース間に電圧を印加すると、先ず終端領域１００Ｅでアバランシェブレークダウン電圧に到達する。具体的には、ゲート配線領域１００ＧＬまたはゲートパッド領域１００ＧＰ中の第２のウェル領域１１５の終端領域１００Ｅ側の端での電界が高まり、第２のウェル領域１１５の終端領域１００Ｅ側の端でアバランシェブレークダウンを起こす。そのため、ゲート配線領域１００ＧＬまたはゲートパッド領域１００ＧＰの終端領域１００Ｅ側のｐｎ接合の抵抗が低下し、ドレイン−ソース間電圧がアバランシェブレークダウン電圧にクランプされたまま、第２のウェル領域１１５内にアバランシェ電流が流れ込む。本実施形態では、第２のウェル領域１１５の終端領域１００Ｅ側の端には、ダイオード領域１００Ｄｂが設けられているため、アバランシェ電流はゲート電極１０８下の第２のウェル領域を通ることなく、ダイオード領域１００Ｄｂのベース電極１１９を介して上部配線電極となるソース配線１１２Ｌへと流れる。その結果、ゲート配線下の第２のウェル領域１１５の電位上昇を抑制し、第２のウェル領域１１５上の絶縁膜１１７の絶縁破壊を防止することが出来る。
本実施形態のＳｉＣ−ＭＯＳＦＥＴの効果を確認するために、アバランシェ耐量値を評価した。アバランシェ耐量値は、アバランシェブレークダウン時の特性を示す指標の一つとして知られている。アバランシェ耐量値とは、トランジスタがオフ状態でトランジスタのドレインーソース間に電流を流したとき、つまりアバランシェブレークダウン状態で、半導体素子が破壊するまでのエネルギー量を示している。耐量値が大きければ特性が良く、小さければ特性が悪い。図７Ａはアバランシェ耐量を測定する回路の一例である。アバランシェ耐量を測定する回路は、電源にコイルとＤ．Ｕ．Ｔ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）であるトランジスタが直列に接続されている。また、トランジスタのＯＮとＯＦＦを制御するためのゲート信号が与えられるように構成されている。
アバランシェ耐量値測定の時には、はじめにトランジスタに一定時間ゲート信号を与える。これにより、トランジスタの抵抗が一時的に下がり電源の電圧のほとんどがコイルに印加されることになる。コイルに印加された電圧・時間及びコイルのインダクタンスにより、任意の電流が回路中に流れる。
次に、トランジスタをＯＮからＯＦＦへとスイッチングさせるとトランジスタを流れる電流は減少しようとするが、静電誘導によりコイルの両端に起電力が発生し、コイルに電流を流し続けようとする。その結果、トランジスタのドレイン−ソース間にかかる電圧が上昇し、素子がアバランシェブレークダウン電圧に到達する。アバランシェブレークダウン電圧に到達した半導体素子の抵抗は低下し、ドレイン−ソース間電圧はアバランシェブレークダウン電圧にクランプされた状態で、ドレイン−ソース間にアバランシェ電流が流れることとなる。その後、回路の寄生抵抗などによって、コイルおよびトランジスタに流れる電流は減少し、通常のＯＦＦ状態へと戻る。アバランシェ耐量値はアバランシェブレークダウンしてから、電流が０になるまでの電圧と電流の積分値で定義される。
比較のため、ＳｉＣ−ＭＯＦＳＦＥＴ１００において、ダイオード領域１００Ｄｂを備えていないＳｉＣ−ＭＯＦＳＦＥＴ１００Ａを作製し、アバランシェ耐量値を測定した。図８Ａおよび図８Ｂに、ＳｉＣ−ＭＯＦＳＦＥＴ１００Ａの表面および断面の構造を模式的に示す。分かりやすさのため、図８Ａおよび図８Ｂにおいて、ＳｉＣ−ＭＯＦＳＦＥＴ１００と同じ機能を有する構成要素には同じ参照符号を付している。
図７Ｂに本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００および比較例のＳｉＣ−ＭＯＳＦＥＴ１００Ａのアバランシェ耐量値を示す。本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のアバランシェ耐量値は、１Ｊであったが、比較例のＳｉＣ−ＭＯＳＦＥＴ１００Ａのアバランシェ耐量値は、１ｍＪであった。つまり、比較例に比べて本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００は、３桁程度アバランシェ耐量値が高い。これは、本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００では、上述したように、アバランシェ電流がダイオード領域１００Ｄｂのベース電極１１９を介して上部配線電極となるソース配線１１２Ｌへと流れ、ゲート配線下の第２のウェル領域１１５の電位上昇を抑制し、第２のウェル領域１１５上の絶縁膜１１７の絶縁破壊を防止するからと考えられる。
これに対し、比較例のＳｉＣ−ＭＯＳＦＥＴ１００Ａでは、ダイオード領域１００Ｄｂがないため、アバランシェ電流は、第２のウェル領域１１５を通り、ダイオード領域１００Ｄａからベース電極１１９へと流れ出る。そのため、スイッチング時と同様に第２のウェル内のアバランシェ電流が流れる経路において、ベース電極１１９からの距離が大きな箇所では、無視しえない電位上昇が発生する。その結果、第２のウェル領域１１５上の絶縁膜１１７に大きな電界がかかり、絶縁膜１１７が絶縁破壊する。このため、アバランシェ耐量値が小さくなる。
なお、ここでは説明を簡単にするために、本実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のＩ−Ｉ断面、ＩＩ−ＩＩ断面および、比較例のＳｉＣ−ＭＯＳＦＥＴ１００ＡのＩＩＩ−ＩＩＩ断面（図８Ａ，図８Ｂ参照）におけるアバランシェブレークダウンを説明したが、このような動作は図示した断面の位置に限られない。ＳｉＣ半導体基板１０１の主面から垂直な方向から見て、ＦＬＲの角部においてアバランシェブレークダウンが生じる場合も同様の動作を行う。
このように本実施形態によれば、ゲート電極１０８下の薄い酸化膜の破壊を抑制することが可能である。なお、本実施形態では、第２のコンタクト領域１１６はゲート配線領域１００ＧＬにおけるゲート電極１０８下とダイオード領域１００Ｄａ及び１００Ｄｂにおいて連続して形成された例を示したが、必ずしも連続していなくても良い。例えばダイオード領域の２つのベースコンタクトの中間あたりに第２のコンタクト領域１１６が形成されていない部分があっても構わない。
また、終端領域における終端構造はＦＬＲに限られず、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ構造やメサ構造であっても同様の効果が得られる。
＜製造方法＞
図４Ａから図６Ｄを参照しながら、本実施形態の半導体装置の製造方法の一例を説明する。なお、以下で説明している特定の数値、材料、プロセス条件は、一例であり、本発明を以下の製造方法のみに限定するものではない。
まず、ＳｉＣ半導体基板１０１を準備する。ＳｉＣ半導体基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板である。図４Ａに示すようにＳｉＣ半導体基板１０１の上に高抵抗のドリフト層（第１炭化珪素半導体層）１０２をエピタキシャル成長させる。ドリフト層１０２を形成する前に、ＳｉＣ半導体基板１０１上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば１×１０１８ｃｍ−３であり、バッファー層の厚さは１μｍである。ドリフト層１０２は例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び膜厚はそれぞれ１×１０１６ｃｍ−３及び１０μｍである。
次にドリフト層１０２の上に、例えばＳｉＯ２からなるマスク２０１を形成し、例えばＡｌ（アルミニウム）イオンをドリフト層１０２に注入する。これにより、第１のウェル注入領域１０３Ａ、第２のウェル注入領域１１５Ａ、リング注入領域１２０Ａを同時に形成する。例えば、Ａｌイオンの濃度は２×１０１７ｃｍ−３程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、ドリフト層表面から、注入されたＡｌイオンの濃度がドリフト層のｎ型不純物濃度と等しくなる位置までの距離に相当する。ＳｉＣ半導体基板１０１の主面に垂直な方向における不純物濃度の深さプロファイルは、第１のウェル注入領域１０３Ａ、第２のウェル注入領域１１５Ａ、リング注入領域１２０Ａでほぼ同じとなる。
次に図４Ｃに示すように、イオン注入後、マスク２０１を除去して、続いて、例えばＳｉＯ２からなるマスク２０２を用いて第１のウェル注入領域１０３Ａ内に、例えば窒素をイオン注入することによってソース注入領域１０４Ａを形成する。または、マスク２０１の一部を残したままで、さらにＳｉＯ２等を堆積し、部分的に加工することにより、マスク２０１の側壁マスクを形成してマスク２０２に相当するマスクを形成しても良い。つまり、第１のウェル注入領域１０３Ａおよび第２のウェル注入領域１１５Ａに対してソース注入領域１０４Ａを自己整合的に形成する、いわゆるセルフアラインプロセスを適用しても良い。ソース注入領域１０４Ａの深さは例えば２５０ｎｍ、平均的な不純物濃度は約５×１０１９ｃｍ−３となるように、イオン注入プロファイルを調整する。
イオン注入後、マスク２０２を除去し、図４Ｄに示すように、マスク２０３を形成した後にＡｌを注入することによって、第１のコンタクト注入領域１０５Ａ、第２のコンタクト注入領域１１６Ａを形成する。第１のコンタクト注入領域１０５Ａ及び第２のコンタクト注入領域１１６Ａの深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０２０ｃｍ−３であり、その深さは、例えば５×１０１７ｃｍ−３の不純物濃度が得られる深さとする。
次に、マスク２０３を除去する。ＳｉＣ半導体基板１０１の上方から見て、ドリフト層１０２のうち、トランジスタ領域１００Ｔにおいて、第１のウェル注入領域１０３Ａ、ソース注入領域１０４Ａ、第１のコンタクト注入領域１０５Ａが形成されていない領域をＪＦＥＴ領域とする。ＪＦＥＴ領域に対し、半導体基板１０１の上方からみてＪＦＥＴ領域を包括するように、第１導電型の注入領域を形成してもよい。このＪＦＥＴ注入領域は、例えばＮをイオン注入して形成する。ＪＦＥＴ注入領域をＳｉＣ半導体基板１０１の垂直方向に対して、ドリフト層１０２の表面から、第１のウェル注入領域１０３Ａより深い位置まで形成することが好ましい。例えば、ＪＦＥＴ注入領域の平均不純物濃度は約１×１０１７ｃｍ−３に設定される。
これらのイオン注入後に、ドリフト層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行うことにより、第１のウェル領域１０３、第２のウェル領域１１５、リング領域１２０、ソース領域１０４、第１のコンタクト領域１０５、第２のコンタクト領域１１６を形成する。活性化アニールは、例えばドリフト層１０２上にカーボン膜を２００ｎｍ程度堆積し、ＡｒやＮ２等の不活性ガス雰囲気、または真空中にて、約１７００℃で３０分程度熱処理することで実現できる。
なお、活性化アニール後のドリフト層１０２の表面清浄化のために、ドリフト層１０２の表層を除去する場合がある。例えばドリフト層１０２の表層を５０ｎｍ除去した場合、第１のウェル領域１０３、第２のウェル領域１１５、リング領域１２０、ソース領域１０４、第１のコンタクト領域１０５、第２のコンタクト領域１１６の深さは、全て２５ｎｍほど小さくなる。
次に、図５Ａに示すように、第１のウェル領域１０３、第２のウェル領域１１５、リング領域１２０、ソース領域１０４、第１のコンタクト領域１０５、第２のコンタクト領域１１６を含むドリフト層１０２の表面全体に、炭化珪素半導体層１０６Ａをエピタキシャル成長させる。本実施形態では、図５Ａにおける炭化珪素半導体層１０６Ａの不純物濃度Ｎ（ｃｍ−３）および厚さｄ（ｎｍ）が、例えば以下の条件を満たすように、炭化珪素半導体層１０６Ａの堆形成条件を調整する。炭化珪素半導体層１０６Ａは、ダイオード領域１００Ｄでは、エピタキシャル層１１８である。なお、炭化珪素半導体層１０６Ａは、トランジスタ領域１００Ｔまで形成しても良い。その場合、トランジスタ領域１００Ｔでは、チャネル層１０６であり、ダイオード領域１００Ｄでは、エピタキシャル層１１８である。つまり、チャネル層１０６およびエピタキシャル層１１８は同時に形成する。
Ｎ＝２×１０１８ｃｍ−３
ｄ＝３０ｎｍ
次いで、炭化珪素半導体層１０６Ａの所定部位をドライエッチングした後、例えば熱酸化によって、図５Ｂに示したようにエッチングされた後に残された炭化珪素半導体層１０６Ａの表面にゲート絶縁膜１０７及び絶縁膜１１７を同時に形成する。ゲート絶縁膜１０７はトランジスタ領域１００Ｔに位置し、絶縁膜１１７はダイオード領域１００Ｄに位置する。熱酸化によりゲート絶縁膜１０７および絶縁膜１１７を形成した場合は炭化珪素半導体層１０６Ａの一部はゲート絶縁膜１０７および絶縁膜１１７になってしまう。このため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜１０７および絶縁膜１１７形成後に上記厚さｄになるよう、形成する炭化珪素半導体層１０６Ａの厚さを調整する。例えば、ｄに対して炭化珪素半導体層１０６Ａを約５０ｎｍ程度厚く形成する。ゲート絶縁膜形成前の炭化珪素半導体層１０６Ａの清浄化工程と、ゲート絶縁膜形成工程を経て、ゲート絶縁膜１０７及び絶縁膜１１７形成後の炭化珪素半導体層１０６Ａは、厚さｄを有する。
その後、ゲート絶縁膜１０７の表面に、リンを７×１０２０ｃｍ−３程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。
次に、図５Ｃに示すように、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極１０８を形成する。続いて、ゲート電極１０８の表面及びドリフト層１０２の表面を覆うように、例えばＳｉＯ２を用いた層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍである。
次に、図５Ｄに示すように、フォトレジストによるマスク（不図示）を用いて、ドライエッチングにより、第１のコンタクト領域１０５の表面上と、不純物領域１０４の一部の表面上にある層間絶縁膜１１１およびゲート絶縁膜１０７、絶縁膜１１７を除去することによって、コンタクトホール１１１ｃ、１１１ｄを形成する。
その後、例えば厚さ１００ｎｍ程度のＮｉ膜を、コンタクトホール１１１ｃ、１１１ｄを有する層間絶縁膜１１１上に形成し、不活性雰囲気内で例えば９５０℃の温度で、１分間熱処理することにより、Ｎｉ膜をドリフト層１０２と反応させ、Ｎｉシリサイドで構成されるオーミック電極を形成する。次いで、エッチングによって、層間絶縁膜１１１上のＮｉ膜を除去することで、図６Ａのようなソース電極１０９およびベース電極１１９を得る。
次に、ＳｉＣ半導体基板１０１の裏面にも、例えばＮｉを全面に堆積させ、同様に熱処理によってＳｉＣ半導体基板１０１の裏面と反応させて、図６ＢのようにＮｉシリサイドからなるドレイン電極１１０を形成する。
次に、フォトレジストによるマスク（図示しない）を形成後、ゲート配線領域１００ＧＬにおけるゲート電極１０８の一部を露出するよう、層間絶縁膜１１１の一部をエッチングし、図６Ｃに示したように、ゲートコンタクトホール１１１ｇを形成する。
続いて、表面に、厚さ４μｍ程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図６Ｄに示すように、上部電極１１２、ゲート配線１１４Ｌおよびゲートパッドと上部ソース配線１１２Ｌが得られる。さらに、ドレイン電極１１０の裏面に、ダイボンド用の裏面配線電極１１３として、例えばＴｉ／Ｎｉ／Ａｇを堆積する。（Ｔｉ側がドレイン電極１１０に接する。）このようにして、図１から図３に示したＳｉＣ−ＭＯＳＦＥＴ１００が得られる。
なお、本実施形態では特に図示していないが、上部電極１１２の一部およびゲートパッド１１４の一部に開口を有するパッシベーション膜をさらに層間絶縁膜１１１やゲート配線１１４Ｌ、上部電極１１２上に堆積してもよい。
（変形例１）
図９を参照しながら本実施形態の半導体装置の変形例１を説明する。
上記実施形態で説明したように、ダイオード領域１００Ｄｂのソース配線には変位電流やアバランシェ電流などの大電流が流れるので、できるだけソース配線の幅を広く取ることが好ましい。しかしながら、上部ソース配線下がダイオード領域１００Ｄｂのみであると、チップ全体におけるトランジスタ以外の領域が増加し、チップ面積あたりの電流量が低く、またオン抵抗が高くなる。すなわち面積効率が悪い。本変形例１の特徴は、ソース配線下にもトランジスタセルを配置したことである。このようにすることによって、ソース配線幅を広くしたときのチップ面積あたりの電流量の低下を低減できる。
図９は本実施形態の変形例１の断面模式図を示している。本変形例１のＳｉＣ−ＭＯＳＦＥＴ半導体装置８００は、ダイオード領域１００Ｄにおいて、ダイオード領域１００Ｄｂと終端領域１００Ｅとの間にトランジスタ領域１００ＴＡを備える。また、トランジスタ領域１００ＴＡと終端領域１００Ｅとの間にダイオード領域１００Ｄｃを備えている。トランジスタ領域１００ＴＡには、少なくとも１つのユニットセル領域１００ｕが設けられている。例えば、トランジスタ領域１００ＴＡのユニットセル領域１００ｕは、トランジスタ領域１００Ｔのユニットセル領域１００ｕと同じ構造を備えている。
この構造によりトランジスタの電流を減らすことなく、上部ソース配線１１２Ｌを広くすることができる。特にアバランシェブレークダウン時には以下に説明するような理由で、大きな電流がソース配線に流れる可能性があり、上部ソース配線の配線幅を十分に広くとる必要がある。
トランジスタ領域１００Ｔに形成されるトランジスタセルの耐圧は第１のウェル領域１０３とドリフト層１０２とで形成されるＰＮ接合の耐圧で決まる。終端領域１００ＥおけるＦＬＲからなる終端構造の耐圧は、リングの幅、本数、チップの角部におけるリングの曲率などによって決まる。トランジスタセルの耐圧が終端構造の耐圧よりも低く設計されている場合、アバランシェ電流はチップ内の全ユニットセルに分散して流れ、外部からソース電圧を印加するためのソースパッドとなる上部電極１１２を通ってソースパッドにボンディングされた図示しないワイヤーを通して外部へ流れ出る。ソースパッドとなる上部電極１１２は、ソース配線１１２Ｌに比べ幅が広い。
しかしながら、トランジスタセルの耐圧が終端構造の耐圧よりも高く設計されている場合、アバランシェブレークダウンは先に終端構造で起こり、アバランシェ電流は終端構造のみで流れる。また終端構造の中でもチップの角部に位置する部分は電界集中が起こりやすく、ここで局所的に流れてしまう可能性がある。図１においてチップ左側の終端構造に流れたアバランシェ電流は、ソースパッドまで流れ込むまでに、ソースパッドに比べ幅が細いソース配線１１２Ｌを通らなければならない。そこで、上部ソース配線はアバランシェ電流全部が流れても破壊しないようにその幅を設計する必要がある。
例えば、上部ソース配線１１２Ｌが厚さ３μｍのアルミニウムで構成されている場合、許容される瞬時電流は約５×１０６Ａ／ｃｍ２である。アバランシェ電流が３０Ａとすると、上部ソース配線１１２Ｌの幅は２００μｍ必要となる。チップサイズが１ｍｍ×１ｍｍであれば、上部ソース配線の面積はチップ全体の約４割をしめることになる。ソース配線下が全てダイオード領域であるなら、この領域にはオン電流が流れないので、オン電流が流れる領域はチップ全体の約６割しかなく、面積あたりの電流はきわめて低くなる。そこで、本変形例１のように上部ソース配線１１２Ｌ下にもトランジスタ領域１００ＴＡを配置すれば、ソース配線の幅は広く確保しながら、チップ面積あたりの電流量を減らすことを防ぐことができる。
本変形例１のＳｉＣ−ＭＯＳＦＥＴ８００は上記実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のマスクレイアウトを変えるだけで同様の製造方法で形成することが出来る。
（変形例２）
図１０を参照しながら本実施形態の半導体装置の変形例２を説明する。
上部ソース配線１１２Ｌは上部電極と比較して細い領域が存在するため、できるだけ大電流が流れないようにすることが好ましい。特にアバランシェブレークダウン時には定格電流と同等の電流が角部から上部ソース配線を通って外部へと抜ける可能性がある。本実施形態における変形例２のＳｉＣ−ＭＯＳＦＥＴ９００において、積層構造２００は、ＳｉＣ半導体基板１０１の主面に垂直な方向からみて概ね四角形の形状を有している。四角形の４つの角２００ａ、２００ｂ、２００ｃ、２００ｄのうち、ゲートパッド１１４により近くに位置している、角２００ａ、２００ｂにおける終端領域１００Ｅの耐圧は、他の２つである角２００ｃ、２００ｄのうちの少なくとも１つにおける終端領域１００Ｅの耐圧よりも高い。言い換えると、角２００ｃ、２００ｄのうちの少なくとも１つにおける終端領域１００Ｅの耐圧は、角２００ａ、２００ｂにおける終端領域１００Ｅの耐圧よりも低い。
この構造により、アバランシェ電流が細いソース配線１１２Ｌを通ることなくゲートパッド１１４にボンディングされたワイヤーを通して外部に流れだすことが出来る。
上述したように、トランジスタセルの耐圧は第１のウェル領域１０３とドリフト層１０２で形成されるＰＮ接合の耐圧で決まる。ＦＬＲからなる終端構造の耐圧は、リングの幅、本数、チップの角部におけるリングの曲率などによって決まる。トランジスタセルの耐圧が終端構造の耐圧よりも低く設計されている場合、アバランシェ電流はチップ内の全ユニットセルに分散して流れ、幅の広い上部電極１１２を通って上部電極１１２にボンディングされた図示しないワイヤーを通して外部へ流れ出る。
しかしながら、トランジスタセルの耐圧が終端構造の耐圧よりも高く設計されている場合、アバランシェブレークダウンは先に終端構造で起こり、アバランシェ電流は終端構造のみで流れる。また終端構造の中でもチップの角部に位置する部分は電界集中が起こりやすく、ここで局所的に流れてしまう可能性がある。図１においてチップ左側の終端構造に流れたアバランシェ電流は、上部電極１１２まで流れ込むまでに、上部電極１１２に比べ幅が細いソース配線１１２Ｌを通らなければならない。そこで、細いソース配線１１２Ｌを通ることなくボンディングされたワイヤーを通して外部に流れ出すためには、図１０においてチップの角２００ａ、２００ｂの終端構造においてアバランシェブレークダウンが起こり難くする必要がある。
例えば、終端領域１００ＥがＦＬＲ構造である場合、ＳｉＣ半導体基板１０１の主面に垂直な方向からみて、角２００ａ、２００ｂにおけるＦＬＲのリングの半径を角２００ｃ、２００ｄにおけるＦＬＲのリングの半径よりも大きくしてもよい。具体的に言えば、角２００ａ、２００ｂにおけるＦＬＲの最内のリングであるリング領域１２０の半径を１００μｍとし、角２００ｃ、２００ｄにおけるＦＬＲの最内のリングであるリング領域１２０の半径を１６μｍとする。図１１Ａは、規格化ＢＶＤのＦＬＲの最内側のリング領域１２０の半径依存性を示している。縦軸はＦＬＲの最内側のリング領域１２０の半径を８μｍとした時の値で規格化している。このように、半径を変えることで凡そ±５％程度アバランシェブレークダウン電圧を変化させることが出来る。そのため、ゲートパッド１１４から遠い（上部電極１１２に近接した）角２００ｃ、２００ｄにおけるＦＬＲでアバランシェブレークダウンが起こり、アバランシェ電流が上部ソース配線１１２Ｌを通ることなく、上部電極１１２へと抜けることが出来る。そのため、ソース配線１１２Ｌの幅の決定にアバランシェ電流を考慮する必要がなくなり、上部ソース配線の幅を狭くすることが出来る。これにより、トランジスタセルを配置することが可能な領域が増え、単位面積当たりに取れる電流量を増やすことが可能となる。
また、ＳｉＣ半導体基板１０１の主面に垂直な方向からみて、角２００ａ、２００ｂにおけるＦＬＲのリングであるリング領域１２０の幅を、角２００ｃ、２００ｄにおけるＦＬＲのリングであるリング領域１２０の幅よりも大きくしてもよい。例えば、角２００ａ、２００ｂにおけるＦＬＲのリング領域１２０の幅を１．０μｍとし、角２００ｃ、２００ｄにおけるＦＬＲのリング領域１２０の幅を０．９μｍとしてもよい。図１１Ｂは、規格化ＢＶＤのＦＬＲの不純物領域の幅の依存性を示している。この結果は、リングの配置される周期は一定として、ｐ型が注入される領域を変化させた結果である。ここでは、周期を２μｍとしてリング領域１２０の注入幅を変化させている。縦軸はＦＬＲのリング領域の幅を０．８μｍとした時の値で規格化している。このように、ＦＬＲのリング領域の幅を変化させることで、凡そ１０％程度アバランシェブレークダウン電圧を変化することができる。そのため、ＦＬＲの曲率半径を変えたときと同様の作用・効果を得ることができる。
本変形例２のＳｉＣ−ＭＯＳＦＥＴ９００は、上記実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のマスクレイアウトを変えるだけで同様の製造方法で形成することが出来る。
（変形例３）
図１２を参照しながら、本実施形態の半導体装置の変形例３を説明する。
外部との接続を行うゲートパッド領域１１００ＧＰ領域では、ゲート配線領域１００ＧＬと比較して第２のウェル領域が広い。これにより、ゲートパッド領域１１００ＧＰ領域には大きな変位電流が流れるため、ゲートパッド領域には薄い絶縁膜が単独で存在する領域がない方が好ましい。本変形例３のＳｉＣ−ＭＯＳＦＥＴ１１００は、ゲートパッド領域１１００ＧＰにおいて、ゲート電極１０８を備えていない。これによりゲートパッド領域において薄い絶縁膜上にゲート電極を介することなく層間絶縁膜が存在する。この構造により、大きな変位電流が流れたときに、絶縁膜にかかる電界を緩和し、ゲートパッド領域１１００ＧＰにおける絶縁膜１１７の破壊を抑制することが出来る。
図１２は変形例３における図１中のＩＩ−ＩＩ断面（ゲートパッド領域）の断面模式図を示している。変形例３のゲート配線領域１００ＧＬの構造（図１中のＩ−Ｉ断面）は図２に示す実施形態と同じである。本実施形態における変形例３のＳｉＣ−ＭＯＳＦＥＴ１１００は、図１におけるＩＩ−ＩＩの断面において、トランジスタ領域１００Ｔ、終端領域１００Ｅ、ゲートパッド領域１１００ＧＰ、ダイオード領域１００Ｄａ及びダイオード領域１００Ｄｂを含む。ゲートパッド領域１１００ＧＰはダイオード領域１００Ｄａ及びトランジスタ領域１００Ｔに挟まれて配置されている。また、ダイオード領域１００Ｄｂは終端領域１００Ｅに隣接して配置されている。トランジスタ領域１００Ｔ、ダイオード領域１００Ｄａ、１００Ｄｂ、終端領域１００Ｅは図３に示す構造と同じである。ゲートパッド領域１１００ＧＰはＳｉＣ半導体基板１０１の主面上に形成されたドリフト層１０２と、ドリフト層１０２の上に形成されたエピタキシャル層１１８と、エピタキシャル層１１８上に形成された絶縁膜１１７と層間絶縁膜１１１とゲートパッド１１４とを備えている。ゲートパッド領域１１００ＧＰにおけるドリフト層１０２は、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１１５とを備え、第２のウェル領域１１５の内部には、第２のウェル領域１１５よりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１１６が形成されている。また、第２のウェル領域１１５は第１のウェル領域１０３と、第２のコンタクト領域１１６は第１のコンタクト領域１０５と、縦方向のｐ型不純物プロファイルがほぼ同一である。また、絶縁膜１１７はエピタキシャル層１１８の表面を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であり、ゲート絶縁膜１０７と厚さが概略同じである。ここで、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングした場合を考えると、ドレイン−ソース間にかかる電圧の急激な変化により、ドリフト層とウェル領域の間に寄生するドレイン−ソース間容量を介して変位電流がウェル内に流れ込む。特にゲートパッド領域１１００ＧＰは外部との接続をするため比較的広い領域を必要とする。そのため、第２のウェル領域はゲート配線部と比較しても更に大きく、その領域に寄生するドレイン−ソース間容量を介して非常に大きな変位電流が流れ込む。本変形例３において第２のウェル領域１１５の両側にベース電極が存在するが、ゲートパッド領域の第２のウェル領域は非常に広く、変位電流の経路は必然的に長くなる。その結果、ゲートパッド下の第２のウェル領域１１５内に無視しえない値の電位上昇が発生する。本変形例３のように、ゲートパッド内において、絶縁膜１１７上に必ず層間絶縁膜１１１が形成されるような構造にすることによって、ゲートパッド下の第２のウェル領域１１５内に無視しえない値の電位上昇が発生した時においても、絶縁膜１１７上と層間絶縁膜１１１に電圧が分配されることにより、絶縁膜１１７にかかる電界を緩和することが出来る。その結果、ゲートパッド下の絶縁膜１１７の破壊を抑制することが出来る。
本変形例３のＳｉＣ−ＭＯＳＦＥＴ１１００は、上記実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のマスクレイアウトを変えるだけで同様の製造方法で形成することが出来る。
（変形例４）
図１３を参照しながら、本実施形態の半導体装置の変形例４を説明する。外部との接続を行うゲートパッド領域１００ＧＰはゲート配線領域１００ＧＬ部と比較して第２のウェル領域１１５が広い。変位電流は第２のウェル領域１１５の面積に応じて流れるため、第２のウェル領域１１５上に薄い絶縁膜が単独で存在するときには、第２のウェル領域１１５は狭い方が好ましい。本変形例４のＳｉＣ−ＭＯＳＦＥＴ１２００は、ゲートパッド領域１２００ＧＰにおいて、ゲートパッド領域１２００ＧＰの第２のウェル領域１２１５が分割されていることを特徴としている。この構造により、薄い絶縁膜のみが存在する第２のウェル領域の面積を小さくすることができ、ゲートパッド領域１２００ＧＰにおける絶縁膜１１７の破壊を抑制することが出来る。
変形例４のＳｉＣ−ＭＯＳＦＥＴ１２００において、ゲート配線領域１００ＧＬの構造は（図１中のＩ−Ｉ断面）はＳｉＣ−ＦＯＳＦＥＴ１００と同じである。変形例４のＳｉＣ−ＭＯＳＦＥＴ１２００は、図１中のＩＩ−ＩＩ断面において、トランジスタ領域１００Ｔ、終端領域１００Ｅ、ゲートパッド領域１２００ＧＰ、ダイオード領域１００Ｄａ及び１００Ｄｂにより構成されている。ゲートパッド領域１２００ＧＰはダイオード領域１００Ｄａ、１００Ｄｂに挟まれて配置されている。ダイオード領域１００Ｄｂは終端領域１００Ｅに隣接して配置されている。トランジスタ領域１００Ｔ、ダイオード領域１００Ｄａ、１００Ｄｂ、終端領域１００Ｅの構造は本実施形態と同じである。
ゲートパッド領域１２００ＧＰはＳｉＣ半導体基板１０１の主面上に形成されたドリフト層１０２と、ドリフト層１０２の上に形成されたエピタキシャル層１１８と、エピタキシャル層１１８上に形成された絶縁膜１１７と層間絶縁膜１１１とゲートパッド１１４とを備えている。
ゲートパッド領域１２００ＧＰにおけるドリフト層１０２は、ＳｉＣ半導体基板１０１の導電型と異なる導電型（ここではｐ型）を有する第２のウェル領域１２１５ａ及び１２１５ｂとを備え、第２のウェル領域１１５の内部には、第２のウェル領域１２１５ａ及び１２１５ｂよりも高い濃度でｐ型不純物を含むｐ＋型の第２のコンタクト領域１２１６ａ及び１２１６ｂがそれぞれ形成されている。
また、第２のウェル領域１２１５ａ及び１２１５ｂは第１のウェル領域１０３と、第２のコンタクト領域１２１６ａ及び１２１６ｂは第１のコンタクト領域１０５と、それぞれ縦方向の不純物濃度プロファイルがほぼ同一である。また、絶縁膜１１７はエピタキシャル層１１８の表面を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であり、ゲート絶縁膜１０７と同時に形成されている。
ここで、第２のウェル領域１２１５ａと第２のウェル領域１２１５ｂの間隔Ｌ１は、トランジスタ領域１００Ｔの第１のウェル領域１０３の間隔Ｌ２（図２に示す）と同じかそれ以下である。第２のウェル領域１２１５ａと第２のウェル領域１２１５ｂの間隔Ｌ１を第１のウェル領域１０３の間隔Ｌ２以下とすることで、ドレインーソース間に電圧をかけたとき、互いの空乏層によりドリフト層１０２表面にドレインと同等の電圧がかかることを防ぐことが出来る。また、ダイオード領域１００Ｄａのベース電極１１９から第２のウェル領域１２１５ａの一番遠い端までの距離は、ダイオード領域１００Ｄｂのベース電極１１９から第２のウェル領域１２１５ｂの一番遠い端までの距離よりも短くなっている。ダイオード領域１００Ｄａのベース電極１１９から第２のウェル領域１２１５ａの一番遠い端までの距離を短くすることにより、第２のウェル領域１２１５ｂに流れる変位電流を抑制することが出来る。
ここで、ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングした場合を考えると、ドレイン−ソース間にかかる電圧の急激な変化により、ドリフト層とウェル領域の間に寄生するドレイン−ソース間容量を介して変位電流がウェル内に流れ込む。特にゲートパッド領域１２００ＧＰは外部との接続をするため比較的広い領域を必要とする。そのため、第２のウェル領域１２１５ａ及び１２１５ｂはゲート配線部と比較しても更に大きく、その領域に寄生するドレイン−ソース間容量を介して非常に大きな変位電流が流れ込む。本実施形態においては第２のウェル領域１２１５ａ及び１２１５ｂの両側にベース電極が存在し、そのそれぞれに第２のウェル領域１２１５ａ及び１２１５ｂが電気的に接続されている。本変形例４のように、ゲートパッド内において、第２のウェル領域を分割し、また、ゲート電極が存在する第２のウェル領域１２１５ａの端からベース電極までの距離を短くすることで、変位電流を抑制し、また、変位電流が流れる距離を短くすることで、電位上昇を抑制することが出来る。その結果、ゲートパッド下の絶縁膜１１７の破壊を抑制することが出来る。
本変形例４のＳｉＣ−ＭＯＳＦＥＴ１２００は、上記実施形態のＳｉＣ−ＭＯＳＦＥＴ１００のマスクレイアウトを変えるだけで同様の製造方法で形成することが出来る。
（変形例５）
図１４Ａ、図１４Ｂ、図１５Ａおよび図１５Ｂを参照しながら、本実施形態の半導体装置の変形例５を説明する。
変位電流やアバランシェ電流は、必ずベース電極１１９を介して上部ソース配線１１２Ｌ及び上部電極１１２へと流れ出る。そのため、第２のウェル領域内での電位上昇を低減するのと同時に、ベース電極１１９でのコンタクト抵抗による電位上昇を低減することが望ましい。本変形例５のＳｉＣ−ＭＯＳＦＥＴ１３００，１４００は、ゲート配線１１２とトランジスタ領域１００Ｔの間に形成されたダイオード領域におけるベース電極１１９において、特に第２のウェル領域１１５の角部から近傍にあるベース電極１１９でコンタクト面積が広くなっていることを特徴としている。この構造により、特に電流の集中するベース領域においてコンタクト抵抗による電位上昇を低減することが出来る。その結果、第２のウェル上の絶縁膜の破壊を抑制することができる。
図１４Ａ〜図１５Ｂは変形例５における平面図を示している。図１４Ａと図１５Ａは半導体装置全体の平面図を示しており、図１４Ｂと図１５Ｂは破線で囲まれた箇所の拡大図を示している。
例えば図１４Ｂに示すように、ベース電極１１９がＳｉＣ−ＭＯＳＦＥＴ半導体基板１０１の主面に垂直な方向からみて、四角形の形状を有するときには、第２のウェル領域１１５の角部から最短距離にあるベース電極１１９Ａの面積がこれに隣接するベース電極１１９の面積よりも大きい。また、図１５Ｂに示すように、ベース電極１１９がＳｉＣ−ＭＯＳＦＥＴ半導体基板１０１の主面に垂直な方向からみて、ストライプ形状を有するときには、第２のウェル領域１１５の角部でストライプの幅が最大となる。この構造により、ベース電極１１９での電位上昇を抑制でき、また最大許容電流を超える電流の流れ込みによるベース電極１１９の破壊を抑制することが出来る。
また図１４Ｂ及び図１５Ｂの矢印は平面から見たときの変位電流の流れを模式的に示している。ＭＯＳＦＥＴがＯＮ状態からＯＦＦ状態へスイッチングした場合を考えると、ドレイン−ソース間電圧の急激な変化により、ドリフト層とウェル領域の間に寄生するドレイン−ソース間容量を介して変位電流がウェル内に流れ込む。平面から見たとき、第２のウェル領域１１５の角部に配置されていないベース電極１１９には一方向からしか変位電流が流れ込まないのに対して、第２のウェル領域１１５の角部近傍のベース電極１１９Ａには２方向から（図中の左から右向き及び下から上向きの電流が）電流が流れることになる。ベース電極１１９Ａの面積を隣り合うベース電極１１９よりも大きくすることで、大きな変位電流の流れ込みに対して、ベース電極１１９Ａでの電位上昇を抑制することができる。変位電流の経路に対して、第２のウェル領域１１５とベース電極１１９は直列に配置されている。そのため、第２のウェル領域１１５の任意の位置における電位上昇は、第２のウェル領域１１５の抵抗による電上昇とベース電極のコンタクト抵抗による電位上昇の足し合わせとなる。そのため、ベース電極１１９での電位上昇を抑制することは、第２のウェル領域１１５内の電位上昇を抑制することにつながり、第２のウェル領域１１５上の絶縁膜の破壊を抑制することができる。また、ベース電極１１９の許容電流量も面積に比例して大きくなるため、ベース電極自体の破壊を抑制することが出来る。
また、図１５Ｂ中に示すように、ベース電極はストライプ形状をしていても同様の効果を得ることができる。
なお、変形例ではゲート配線とトランジスタセルに挟まれたベース電極に関して述べたが、ゲート配線と終端部、ゲートパッドとトランジスタセル、ゲートパッドとトランジスタセルとの間に形成されたベース電極でも同様の効果が得られることは言うまでもない。
本開示のＳｉＣ−ＭＯＳＦＥＴは、種々の用途の半導体装置、及びそれを備えたインバータ回路等の種々の制御装置や駆動装置に広く適用できる。
１００，８００，９００，１１００，１２００，１３００，１４００ 半導体装置（ＳｉＣ−ＭＯＳＦＥＴ）
１００Ｔ，１００ＴＡ トランジスタ領域
１００Ｄａ，１００Ｄｂ，１００Ｄｃ ダイオード領域
１００ＧＰ，１１００ＧＰ，１２００ＧＰ ゲートパッド領域
１００ＧＬ ゲート配線領域
１００Ｅ 終端領域
１０１，１６０１，１７０１ 半導体基板
１０２，１６０２，１７０２ 第１炭化珪素半導体層（ドリフト層）
１０３，１６０３，１７０３ 第１のウェル領域
１０４，１６０４ ソース領域
１０５， 第１のコンタクト領域
１０６ 第２炭化珪素半導体層（チャネル層）
１０７，１６０７，１７０７ ゲート絶縁膜
１０８，１６０８，１７０８ ゲート電極
１０９ ソース電極
１１０ ドレイン電極
１１１ 層間絶縁膜
１１１ｃ，１１１ｄ，１１１ｇ コンタクトホール
１１２ 上部電極
１１２Ｌ ソース配線
１１３ 裏面配線電極
１１４ ゲートパッド
１１４Ｌ ゲート配線
１１５，１２１５，１２１５ａ，１２１５ｂ，１６１５，１７１７ａ 第２のウェル領域
１１６，１２１６ａ，１２１６ｂ，１６１６ 第２のコンタクト領域
１１７，１６１７，１７１６ 絶縁膜
１１８ 第２炭化珪素半導体層（エピタキシャル層）
１１９ ベース電極
１２０ リング領域

Claims (8)

  1. 第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、前記半導体基板の裏面に位置する第１のオーミック電極とを備え、前記半導体基板の一部、前記第１炭化珪素半導体層の一部および前記第１のオーミック電極の一部をそれぞれ含むトランジスタ領域、終端領域およびダイオード領域を含む積層構造であって、前記半導体基板の前記主面に垂直な方向からみて、前記終端領域が前記トランジスタ領域を囲み、前記ダイオード領域が前記終端領域と前記終端領域との間に位置している積層構造を備えた炭化珪素半導体装置であって、
    前記トランジスタ領域は複数のユニットセル領域を含み、
    前記炭化珪素半導体装置は、
    各ユニットセル領域において、
    前記第１炭化珪素半導体層の一部内に位置する第２導電型の第１のウェル領域と、
    前記第１のウェル領域内に位置する第１導電型のソース領域と、
    前記第１炭化珪素半導体層の一部上であって、前記第１のウェル領域と、前記ソース領域の少なくとも一部にそれぞれ接して配置されており、少なくとも前記第１炭化珪素半導体層よりも不純物濃度が低い第１導電型の層を含む第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ソース領域と電気的に接続された第２のオーミック電極と、
    前記第２のオーミック電極に電気的に接続された上部電極と、
    を備え、
    前記ダイオード領域において、
    前記第１炭化珪素半導体層の一部内に位置する第２導電型の第２のウェル領域と、
    前記第２のウェル領域内に位置する第２のウェル領域よりも不純物濃度の高いコンタクト領域と、
    前記第１炭化珪素半導体層の一部上であって、前記コンタクト領域の少なくとも一部に接して配置された第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層上であって、前記ゲート絶縁膜と概略同じ厚さを有する絶縁膜と、
    前記絶縁膜の少なくとも一部上に設けられたゲート電極と、
    前記コンタクト領域上に位置し、前記ゲート電極と電気的に接続されたゲート配線と、
    前記コンタクト領域上に位置し、前記ゲート配線と電気的に接続され、外部との接続をするためのゲートパッドと、
    前記コンタクト領域内の、少なくとも前記ゲート配線と前記トランジスタ領域との間に位置する領域、および、前記ゲート配線と前記終端領域との間に位置する領域にそれぞれ電気的に接続された第３のオーミック電極と、
    前記第３のオーミック電極および前記各ユニットセル領域の前記上部電極と電気的に接続されたソース配線と
    を備え、
    前記終端領域において、
    前記第１炭化珪素半導体層の一部内に位置する第２導電型の不純物領域を備える炭化珪素半導体装置。
  2. 前記ダイオード領域の前記ゲート配線と前記終端領域の間において、前記トランジスタ領域のユニットセル領域と同じ構造を有する少なくとも１つのユニットセルをさらに備える請求項１に記載の炭化珪素半導体装置。
  3. 前記積層構造は、前記半導体基板の前記主面に垂直な方向からみて概ね四角形の形状を有し、
    前記四角形の４つの角のうち、前記ゲートパッドにより近い２つの角における終端領域の耐圧は、他の２つの角の少なくとも１つにおける終端領域の耐圧よりも高い請求項１または２に記載の炭化珪素半導体装置。
  4. 前記終端領域において、前記不純物領域はＦＬＲを構成しており、
    前記ゲートパッドにより近い２つの角における前記不純物領域の半径は、前記他の２つの角の少なくとも１つにおける前記不純物領域の半径よりも大きい請求項３に記載の炭化珪素半導体装置。
  5. 前記終端領域において、前記不純物領域はＦＬＲ構造を構成し、
    前記ゲートパッドにより近い２つの角における前記不純物領域の幅は、前記他の２つの角の少なくとも１つにおける前記不純物領域の幅よりも大きい請求項３に記載の炭化珪素半導体装置。
  6. 前記ダイオード領域の、前記ゲート配線と前記トランジスタ領域との間に複数の前記第３のオーミック電極を有し、
    前記複数の第３のオーミック電極は、前記半導体基板の前記主面に垂直な方向からみて四角形または円形の形状を有し、
    前記複数の第３のオーミック電極のうち、前記第２のウェル領域の角部に最も近接する第３のオーミック電極は、これに隣接する第３のオーミック電極より大きい面積を有する請求項１から５のいずれかに記載の炭化珪素半導体装置。
  7. 前記ダイオード領域の、前記ゲート配線と前記トランジスタ領域との間に位置する複数の前記第３のオーミック電極を有し、前記複数の第３のオーミック電極は、前記半導体基板の前記主面に垂直な方向からみてストライプ形状を有し、
    前記ストライプの幅は、前記第２のウェル領域の角部で最大となる請求項１から５のいずれかに記載の炭化珪素半導体装置。
  8. 前記ダイオード領域において、前記第２のウェル領域は複数に分割されており、
    前記分割された複数の第２のウェル領域間の間隔は、前記分割された複数の第２のウェル領域と前記第１のウェル領域との間隔と同等またはそれ以下である請求項１から７のいずれかに記載の炭化珪素半導体装置。
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