JP6430302B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

以下に記載の実施の形態は、不揮発性半導体記憶装置に関する。
近年、不揮発性半導体記憶装置において、リソグラフィ技術の解像度の限界に制限されることなく高集積化を達成するため、３次元型の不揮発性半導体記憶装置が注目されている。例えば、三次元型のＮＡＮＤ型フラッシュメモリとして、ワード線や選択ゲート線として機能する複数の導電膜と層間絶縁膜とを半導体基板上に交互に積層した積層体を備えると共に、この積層膜を貫通するように形成された半導体層を備えた装置が提案されている。この半導体層はメモリストリングのボディとして機能し、半導体層と導電膜との間には、少なくとも電荷蓄積層を含むメモリゲート絶縁層が形成される。
このような３次元型のＮＡＮＤフラッシュメモリは、周辺回路との接続のため、積層された導電膜を階段状に形成した階段状配線部を備える。そして、その階段状の導電膜から積層方向に延びるよう、多数のコンタクトプラグが形成される。このコンタクトプラグ、及び上層配線等を介して、メモリセルアレイが外部の周辺回路に接続される。
しかしながら、従来の３次元型のＮＡＮＤ型フラッシュメモリの階段状の配線部は、メモリの積層数が増えるごとにその面積が増加してしまい、これがメモリチップの面積の増大を招いている。また、積層数の増加により、周辺回路も大型化し、これもメモリチップの面積の増大を招いている。
特開２００９−２６６９４４号公報
以下に記載の実施の形態は、メモリチップの占有面積を縮小することを可能とした不揮発性半導体記憶装置を提供するものである。
以下に記載の実施の形態に係る不揮発性半導体記憶装置は、メモリセルを含むメモリセルアレイと、メモリセルアレイを外部の回路に接続する配線部とを備える。メモリセルアレイは、メモリセルに接続され積層方向に配列された複数の第１導電層を備える。一方、配線部は、複数の第１導電層にそれぞれ接続されその端部の位置が異なっている複数の第２導電層と、第２導電層から積層方向に延びる第３導電層と、第３導電層の一端に接続されるチャネル半導体層と、チャネル半導体層の表面にゲート絶縁膜を介して配置されるゲート電極層とを備える。
第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。 メモリセルアレイＭＡ及び階段状配線部ＳＲの概略構成を示す斜視図である。 メモリセルアレイＭＡの回路構成を説明する回路図である。 メモリセルアレイＭＡの概略斜視図である。 メモリセルアレイＭＡ、及び階段状配線部ＳＲの断面図である。 メモリトランジスタ層３０の構造の詳細を示す断面図である。 第１の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。 トランジスタＴＲの側面図である。 トランジスタＴＲの平面図である。 第１の実施の形態の効果を示す。 第２の実施の形態の、階段状配線部ＳＲの上部に形成されたビット線接続回路ＢＬＨＵに含まれるトランジスタＴＲ’の構造を示す斜視図である。 第２の実施の形態の効果を示す。 第３の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。 第４の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。 第５の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。 第６の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。 第７の実施の形態の、階段状配線部ＳＲの上部に形成されたキャパシタＣの構造を示す斜視図である。 第７の実施の形態の、階段状配線部ＳＲの上部に形成されたキャパシタＣの構造を示す斜視図である。 第７の実施の形態の効果を説明する。
次に、発明の実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。
［第１の実施の形態］
まず、図１等を参照して、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリを説明する。この第１の実施の形態のＮＡＮＤ型フラッシュメモリは、図１に示すように、メモリセルアレイＭＡを備えている。
また、このＮＡＮＤ型フラッシュメモリは、メモリセルＭＡの周囲において、ロウデコーダＲＤ、ワード線接続回路ＳＷ、ビット線接続回路ＢＬＨＵ、センスアンプ回路Ｓ／Ａ、及び周辺回路ＰＥＲＩを備えている。
メモリセルアレイＭＡは、後述するように、３次元状にメモリセルを配列してなる。また、このメモリセルアレイＭＡは、図１のＸ方向を長手方向として延びる複数のワード線ＷＬ、並びにＹ方向を長手方向として延びる複数のビット線ＢＬ及びソース線ＳＬとを備えている。複数のワード線ＷＬがメモリセルアレイＭＡにおいて積層方向に積層される。複数のワード線ＷＬは、それぞれメモリセルアレイＭＡ中で積層方向に配列される異なるメモリセルＭＣに接続される。
また、このメモリセルアレイＭＡの周囲には、ワード線ＷＬと外部回路とを接続するための階段状配線部ＳＲが形成されている。この階段状配線部ＳＲは、図２に示すように、ワード線ＷＬと同一層に接続された引出配線を備えており、この引出配線が階段状に形成されている。階段状配線部ＳＲは、周知の方法により、レジストを等方的にスリミング処理しつつ、積層された導電層及び層間絶縁膜をエッチングすることにより形成される。このため、階段状配線部ＳＲは、図１及び図２に示すように、メモリセルアレイＭＡの四方を取り囲むように形成されるのが通常である。
ロウデコーダＲＤは、複数のワード線ＷＬを選択し、動作に必要な電圧を供給する。また、ワード線接続回路ＳＷは、ワード線ＷＬとロウデコーダＲＤを接続するためのスイッチング回路であり、ワード線ＷＬとロウデコーダＲＤとを接続する多数のトランジスタを備えている。後述するように、このワード線接続回路ＳＷを構成するトランジスタは、階段状配線部ＳＲの上方に、ＸＹ平面内において階段状配線部ＳＲと重畳するように配置されている。
さらに、階段状配線部ＳＲのＹ方向には、センスアンプ回路Ｓ／Ａ、及びビット線接続回路ＢＬＨＵが配置されている。センスアンプ回路Ｓ／Ａは、ビット線接続回路ＢＬＨＵを介してビット線ＢＬに接続され、ビット線ＢＬに書き込みのための電圧を与えると共に、読出し時においてビット線ＢＬに現れた電位を検知・増幅する機能を有する。ビット線接続回路ＢＬＨＵは、ビット線ＢＬとセンスアンプ回路Ｓ／Ａとの接続を制御するトランジスタを有している。周辺回路ＰＥＲＩは、上述以外の回路、例えば電源回路、チャージポンプ回路（昇圧回路）、データレジスタなどを含む。
次に、メモリセルアレイＭＡの回路構成を説明する。図３は、メモリセルアレイＭＡの回路図である。なお、この図３に示すメモリセルアレイＭＡの構造はあくまでも一例である。図示以外の様々な３次元型のメモリセルアレイに対しても、後述するワード線接続回路ＳＷの構造が適用可能であることは言うまでもない。
メモリセルアレイＭＡは、図３に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、Ｙ方向に配列されている。
メモリブロックＭＢは、図３に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタ（メモリセル）ＭＴｒ１〜ＭＴｒ４にて構成されている。図示の例では、説明の簡単化のため、１つのメモリストリングＭＳが４つのメモリトランジスタＭＴｒを含む例を説明しているが、これに限られず、１つのメモリストリングＭＳは、より多数のメモリトランジスタを含むことができることは言うまでもない。
ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りＸＹ平面においてマトリクス状に設けられている。
図３に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。
図３に示すように、メモリブロックＭＢにおいて、Ｘ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてＹ方向に所定ピッチで複数本設けられている。また、Ｙ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでＹ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に複数本設けられている。
図３に示すように、１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、Ｙ方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
上記のようなメモリセルアレイＭＡの回路構成は、図４及び図５に示す積層構造により実現されている。図４は、メモリセルアレイＭＡの概略斜視図である。図５は、メモリセルアレイＭＡ、及び階段状配線部ＳＲの断面図である。
メモリセルアレイＭＡは、図４及び図５に示すように、メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。配線層５０は、各種配線として機能する層である。
ソース側選択トランジスタ層２０は、図４及び図５に示すように、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。ソース側導電層２２は、メモリブロックＭＢに亘って、Ｘ方向及びＹ方向に２次元的に（板状に）広がるように形成されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、例えば、酸化シリコン（ＳｉＯ２）により構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）により構成されている。また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２４を有する。ソース側ホール２４は、Ｘ方向及びＹ方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図５に示すように、ソース側ホール２４に面する側壁に順次形成されたソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２６は、ソース側ホール２４を埋めるように形成されている。ソース側柱状半導体層２６は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２６の上面は、後述する柱状半導体層３５の下面に接するように形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側ゲート絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲート、及びソース側選択ゲート線ＳＧＳとして機能する。
また、メモリトランジスタ層３０は、図４及び図５に示すように、ソース側選択トランジスタ層２０上に順次積層された第１〜第４ワード線導電層３１ａ〜３１ｄ（第１導電層）、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、Ｘ方向及びＹ方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
また、メモリトランジスタ層３０は、図５に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、Ｘ方向及びＹ方向にマトリクス状に形成されている。メモリホール３３は、ソース側ホール２５と整合する位置に形成されている。
さらに、メモリトランジスタ層３０は、図６に示すように、メモリホール３３に面する側壁に順次形成されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃ、及び柱状半導体層３５を有する。
ブロック絶縁層３４ａは、図６に示すように、メモリホール３３に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって形成されている。柱状半導体層３５は、メモリホール３３を埋めるように形成されている。柱状半導体層３５は、積層方向に延びるように柱状に形成されている。柱状半導体層３５の下面は、ソース側柱状半導体層２６の上面に接するように形成されている。また、柱状半導体層３５の上面は、後述するドレイン側柱状半導体層４４の下面に接するように形成されている。なお、柱状半導体層３５は、その中心に絶縁膜コアを有するものとすることもできる。なお、ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、例えば窒化シリコン（ＳｉＮ）にて構成されている。柱状半導体層３５は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成において、第１〜第４ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、メモリトランジスタ層３０の上に積層されたドレイン側導電層４１を有する。ドレイン側導電層４１は、柱状半導体層３５が形成された直上に形成されている。ドレイン側導電層４１は、Ｘ方向を長手方向として延び、Ｙ方向に所定ピッチをもってストライプ状に形成されている。ドレイン側導電層４１は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図５に示すように、ドレイン側導電層４１を貫通するように形成されたドレイン側ホール４２を有する。ドレイン側ホール４２は、Ｘ方向及びＹ方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３３に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図５に示すように、ドレイン側ホール４２に面する側壁に順次形成されたドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、柱状半導体層３５の上面に接するように形成されている。なお、ドレイン側ゲート絶縁層４３は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
配線層５０は、図５に示すように、第１配線層５１、チャネル半導体層ＣＲ、ゲート絶縁層ＧＩ、及びゲート電極層ＧＥ等を有する。
第１配線層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。第１配線層５１は、Ｙ方向に延びるようにＸ方向に所定ピッチをもって形成されている。第１配線層５１は、ビット線ＢＬとして機能する。
また、チャネル半導体層ＣＲ、ゲート絶縁層ＧＩ、及びゲート電極層ＧＥは、前述のワード線接続回路ＳＷ中のトランジスタを構成する部材である。チャネル半導体層ＣＲは、これらトランジスタのチャネル領域として機能する。チャネル半導体層ＣＲの表面には、ゲート絶縁層ＧＩが形成され、ゲート電極層ＧＥは、このゲート絶縁層ＧＩを介してチャネル半導体層ＣＲの表面に形成される。なお、チャネル半導体層ＣＲは、例えばポリシリコン、又は酸化物半導体（例えばＩｎＧａＺｎＯ、ＺｎＯ、ＩｎＯｘなど）により構成され得る。また、ゲート絶縁層ＧＩは、例えば酸化シリコン（ＳｉＯｘ）から構成される。また、ゲート電極層ＧＥは、ポリシリコンから形成され得る。ポリシリコンの代りに、タングステン等の金属膜、又はこのような金属膜とポリシリコンの積層膜が用いられても良い。
階段状配線部ＳＲは、図５に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄを延長して形成される配線層３１ａ’〜３１ｄ’（第２導電層）を有する。すなわち、配線層３１ａ’〜３１ｄ’は、第１〜第４ワード線導電層３１ａ〜３１ｄと同一層に形成され、電気的及び物理的に接続されている。配線層３１ａ’〜３１ｄ’、及びその間に挟まれる層間絶縁層３２ａ’〜３２ｄ’は、そのＸ方向の端部の位置が異なるように階段状に形成され、階段部ＳＴを構成している。具体的に図５に示す階段部ＳＴは、Ｘ方向に、端部の位置が異なる配線層３１ａ’〜３１ｄ’、及び層間絶縁層３２ａ’〜３２ｄ’により形成される段差部ＳＴ１〜ＳＴ４を有する。
この段差部ＳＴ１〜ＳＴ４のそれぞれから、積層方向（Ｚ方向）を長手方向として、コンタクトプラグＣ１（第３導電層）が延びる。
図７は、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＴＲの構造を示す斜視図である。図８は、トランジスタＴＲの側面図であり、また、図９はトランジスタＴＲの平面図である。なお、図７においては、図示の簡略化のため、層間絶縁膜は図示を省略している。
前述したように、ワード線接続回路ＳＷに含まれるトランジスタＴＲは、チャネル半導体層ＣＲ、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥを備えている。これらチャネル半導体層ＣＲ、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥにより、１つの薄膜トランジスタ（ＴＦＴ）が形成される。
チャネル半導体層ＣＲは、図示は省略するが、その長手方向において、例えばｎ型半導体層、ｐ型半導体層、ｎ型半導体層を並べて構成されている。そして、２つのｎ型半導体層の間に挟まれたｐ型半導体層の上層に、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥが順に堆積されている。なお、この実施の形態のチャネル半導体層ＣＲは、段差部ＳＴ１〜ＳＴ４の長手方向に沿って形成される。このような構成の場合、多数のチャネル半導体層ＣＲを、階段部ＳＴの形状に沿って配置することができ、より多くのトランジスタＴＲを形成することが容易になる。
また、この実施の形態のゲート電極層ＧＥは、図７及び図９に示すように、複数のチャネル半導体層ＣＲに亘って共通に（連続に）接続される。図示の例では、ゲート電極層ＧＥはジグザグ形状に形成されているが、複数のチャネル半導体層ＣＲに亘って連続的に接続されていれば、他の形状を採用することも可能である。なお、後述する実施の形態のように、ゲート電極層ＧＥは、複数のチャネル半導体層ＣＲ毎に分離独立する形で形成されていても良い。
また、チャネル半導体層ＣＲの一端（裏面）には、コンタクトプラグＣ１の上端が接続されている。すなわち、チャネル半導体層ＣＲを含むトランジスタＴＲは、コンタクトプラグＣ１の鉛直上方に配置されている。
一方、チャネル半導体層ＣＲの他端（表面）には、コンタクトプラグＣ１とは別のコンタクトプラグＣ２が接続されている。コンタクトプラグＣ２の上端には、方向に延びる上層配線Ｍ１が接続されている。上層配線Ｍ１は、図示の例ではＸ方向を長手方向として配列される。この上層配線Ｍ１が、図示しない領域において、他のコンタクトプラグや配線層を介してロウデコーダＲＤに接続される。
以上説明したように、この実施の形態では、チャネル半導体層ＣＲは、階段部ＳＴの段差部ＳＴ１〜ＳＴ４の長手方向（図示の例ではＹ方向）を長手方向として、階段部ＳＴのＺ方向の直上に形成されている。これにより、図１０に示すように、ワード線接続回路ＳＷは、ＸＹ平面内において階段状配線部ＳＲと重複して配置することができる。したがって、この第１の実施の形態によれば、ワード線接続回路ＳＷによる占有面積の増加を抑制し、全体としてチップ面積を縮小することができる。
［第２の実施の形態］
次に、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１１Ａ及び図１１Ｂを参照して説明する。
この第２の実施の形態のＮＡＮＤ型フラッシュメモリは、図１１Ａに示すように、ビット線接続回路ＢＬＨＵを構成するトランジスタＴＲ’についても、ワード線接続回路ＳＷのトランジスタＴＲと同様に、階段状部ＳＴの直上に形成している。このトランジスタＴＲ’は、図１１Ｂに例示的に示すように、チャネル半導体層ＣＲ’、ゲート絶縁層ＧＩ’及びゲート電極ＧＥ’の積層構造からなり、その基本的構造はトランジスタＴＲと略同一である。このトランジスタＴＲ’の一端は、コンタクトＣ３を介してビット線ＢＬに接続されている。また、トランジスタＴＲ’の他端は、コンタクトＣ４を介して下層配線Ｍ２に接続され、この配線層Ｍ２を介してセンスアンプ回路Ｓ／Ａに接続される。
このような構成により、ビット線接続回路ＢＬＨＵは、図１１Ｂに示すように、ＸＹ平面において階段状配線部ＳＲと重複して配置することが可能となる。したがって、この第２の実施の形態によれば、第１の実施の形態に比べても更にチップ面積を縮小することが可能になる。メモリセルアレイＭＡの構造など、その他の部分の構成は第１の実施の形態と同一であるので、重複する説明は省略する。
［第３の実施の形態］
次に、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１２を参照して説明する。この第３の実施の形態のＮＡＮＤ型フラッシュメモリは、図１２に示すように、ワード線接続回路ＳＷ中のトランジスタＴＲの構成が第１の実施の形態と異なっている。メモリセルアレイＭＡの構造などを含むその他の部分の構造に関しては、第１の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
この第３の実施の形態のワード線接続回路ＳＷ中のトランジスタＴＲは、図１２に示すように、Ｘ方向を長手方向として延びるチャネル半導体層ＣＲを備えている。そして、上層配線Ｍ１は、逆にＹ方向を長手方向として延びるように形成されている。すなわち、チャネル半導体層ＣＲ及び上層配線Ｍ１の長手方向が、第１の実施の形態とは９０°異なっている。この実施の形態でも、ワード線接続回路ＳＷは階段状配線部ＳＲとＸＹ平面において重複させることができるので、第１の実施の形態と同一の効果を奏することができる。なお、図１２では、ゲート電極層ＧＥ１〜４がそれぞれ複数のチャネル半導体層ＣＲ毎に独立して形成される例を図示しているが、第１の実施の形態（図７）と同様に、１つのゲート電極層ＧＥが、複数のチャネル半導体層ＣＲに共通に（連続的に）形成されることも可能である。
［第４の実施の形態］
次に、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１３を参照して説明する。この第４の実施の形態のＮＡＮＤ型フラッシュメモリは、図１３に示すように、ワード線接続回路ＳＷ中のトランジスタＴＲの構成が第１の実施の形態と異なっている。メモリセルアレイＭＡの構造などを含むその他の部分の構造に関しては、第１の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
この第４の実施の形態のワード線接続回路ＳＷ中のトランジスタＴＲは、図１３に示すように、チャネル半導体層ＣＲの表面にゲート絶縁層ＧＩを介してゲート電極層ＧＥｔを有しているのに加え、その裏面にも別のゲート電極層ＧＥｒを有している。この点において第１の実施の形態と異なっている。ゲート電極層ＧＥｔ、ＧＥｒは、それぞれ図示しない別のコンタクトプラグにより、外部回路と接続される。
この実施の形態でも、ワード線接続回路ＳＷは階段状配線部ＳＲとＸＹ平面において重複させることができるので、第１の実施の形態と同一の効果を奏することができる。加えて、この実施の形態によれば、チャネル半導体層ＣＲの表面及び裏面の両方にゲート電極層ＧＥｔ、ＧＥｒが設けられるため、トランジスタＴＲのカットオフ特性を向上させることができる。
［第５の実施の形態］
次に、第５の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１４を参照して説明する。この第５の実施の形態のＮＡＮＤ型フラッシュメモリは、図１４に示すように、ワード線接続回路ＳＷ中のトランジスタＴＲの構成が第１の実施の形態と異なっている。メモリセルアレイＭＡの構造などを含むその他の部分の構造に関しては、第１の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
この第５の実施の形態のワード線接続回路ＳＷ中のトランジスタＴＲは、図１４に示すように、複数のチャネル半導体層ＣＲ毎に分離独立して形成されたゲート電極層ＧＥ１〜ＧＥ４を有している。この点、第１の実施の形態において、１つのゲート電極層ＧＥが複数のチャネル半導体層ＣＲに共通に、連続的に設けられているのと異なっている。ゲート電極層ＧＥ１〜ＧＥ４は、それぞれ個別に異なるコンタクトプラグ（図示せず）に接続され、ゲート制御される。この実施の形態でも、ワード線接続回路ＳＷは階段状配線部ＳＲとＸＹ平面において重複させることができるので、第１の実施の形態と同一の効果を奏することができる。
［第６の実施の形態］
次に、第６の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１５を参照して説明する。この第６の実施の形態のＮＡＮＤ型フラッシュメモリは、図１５に示すように、ワード線接続回路ＳＷ中のトランジスタＴＲの構成が第１の実施の形態と異なっている。メモリセルアレイＭＡの構造などを含むその他の部分の構造に関しては、第１の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
この第６の実施の形態のワード線接続回路ＳＷ中のトランジスタＴＲは、図１５に示すように、複数のチャネル半導体層ＣＲ毎に分離独立して形成されたゲート電極層ＧＥｔ１〜ＧＥｔ４をチャネル半導体層ＣＲの表面に有する。加えて、複数のチャネル半導体層ＣＲ毎に分離独立して形成されたゲート電極層ＧＥｒ１〜ＧＥｒ４が、チャネル半導体層ＣＲの裏面に形成されている。ゲート電極層ＧＥｔ１〜ＧＥｔ４、およびＧＥｒ１〜ＧＥｒ４は、それぞれ個別に異なるコンタクトプラグ（図示せず）に接続され、ゲート制御される。この実施の形態でも、ワード線接続回路ＳＷは階段状配線部ＳＲとＸＹ平面において重複させることができるので、第１の実施の形態と同一の効果を奏することができる。
［第７の実施の形態］
次に、第７の実施の形態に係るＮＡＮＤ型フラッシュメモリを、図１６Ａ〜図１６Ｃを参照して説明する。メモリセルアレイＭＡの構造などを含む、図１６Ａ〜図１６Ｃに示す部分以外の構造に関しては、第１の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
この第７の実施の形態は、図１６Ａ及び図１６Ｂに示すように、キャパシタ／抵抗回路ＣＡＰ／ＲＧ中を、階段状配線部ＳＲとＸＹ平面内で重複させるように配置している。この点が、前述の実施の形態との相違点である。
例えば図１６Ａに示すように、キャパシタ／抵抗回路ＣＡＰ／ＲＧを構成するキャパシタＣは、一例としては半導体層ＣＲｃａｐ、絶縁層ＧＩｃａｐ、及び電極層ＧＥｃａｐを順次積層させたＭＩＭキャパシタにより形成され得る。半導体層ＣＲｃａｐ、絶縁膜ＧＩｃａｐ、及び電極層ＧＥｃａｐは、前述のチャネル半導体層ＣＲ、ゲート絶縁層ＧＩ、及びゲート電極層ＧＥと同一の材料で、同一の工程により形成することができる。そして、この半導体層ＣＲｃａｐ、及び電極層ＧＥｃａｐが、キャパシタＣの２つの電極として機能する。なお、ＭＩＭキャパシタ構造の代りに、図７に示すようなトランジスタＴＲのソースとドレインを短絡して形成されるＭＯＳキャパシタにより、キャパシタＣを形成することも可能である。
また、図１６Ｂに示すように、キャパシタ／抵抗回路ＣＡＰ／ＲＧを構成する抵抗素子Ｒは、一例としては半導体層ＣＲｒｅｇ、絶縁膜ＧＩｒｅｇ、及び電極層ＧＥｒｅｇを順次積層させた抵抗素子により形成され得る。この半導体層ＣＲｃａｐ及び／又は電極層ＧＥｒｅｇが、抵抗素子Ｒの抵抗部として機能する。
キャパシタ／抵抗回路ＣＡＰ／ＲＧは、一般に大きな占有面積を有するが、この第７の実施の形態の構成が採用されることにより、周辺回路ＰＥＲＩの占有面積が減少し、結果としてメモリチップの面積を縮小することができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、ＮＡＮＤ型フラッシュメモリのメモリストリングが、積層方向に対し直線状に延びる半導体層３５を採用している。しかし、これに替えて、例えば半導体層３５がＵ字状に折り返される構造を有するＮＡＮＤ型フラッシュメモリにおいて、上述の実施の形態のような構成を採用することも可能である。また、上述の実施の形態の構成は、３次元型ＮＡＮＤ型フラッシュメモリに限らず、その他の３次元メモリ、例えば抵抗変化メモリなどに適用することも可能である。すなわち、上述の実施の形態の構成は、３次元状に配置される様々な形式のメモリに適用することが可能である。
ＭＡ・・・メモリセルアレイ、 ＲＤ・・・ロウデコーダ、 ＳＷ・・・ワード線接続回路、 ＢＬＨＵ・・・ビット線接続回路、 Ｓ／Ａ・・・センスアンプ回路、 ＰＥＲＩ・・・周辺回路、 ＳＲ・・・階段状配線部、 ＳＲ・・・階段部、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＳＬ・・・ソース線、 ＳＧＤ、ＳＧＳ・・・選択ゲート線、 ＭＢ・・・メモリブロック、 ＭＳ・・・メモリストリング、 ＭＴｒ・・・メモリトランジスタ、 ＳＳＴｒ、ＳＤＴｒ・・・選択トランジスタ、 ＳＴ１〜ＳＴ４・・・段差部、 ＴＲ・・・トランジスタ、 ＣＲ、ＣＲ’・・・チャネル半導体層、 ＧＩ、ＧＩ’・・・ゲート絶縁層、 ＧＥ、ＧＥ’」・・・ゲート電極層、 Ｃ１〜Ｃ４・・・コンタクトプラグ、 Ｍ１・・・上層配線。

Claims (6)

  1. メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
    前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第１導電層を備え、
    前記配線部は、前記複数の第１導電層にそれぞれ接続されその端部の位置が異なっている複数の第２導電層と、前記第２導電層から積層方向に延びた第３導電層と、前記第３導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
    一の前記ゲート電極層が、複数の前記チャネル半導体層によって共有される不揮発性半導体記憶装置。
  2. メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
    前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第１導電層を備え、
    前記配線部は、前記複数の第１導電層にそれぞれ接続されその端部の位置が異なっている複数の第２導電層と、前記第２導電層から積層方向に延びた第３導電層と、前記第３導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
    前記チャネル半導体層は、複数の前記第２導電層による段差部の長手方向に沿って設けられた不揮発性半導体記憶装置。
  3. メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
    前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第１導電層を備え、
    前記配線部は、前記複数の第１導電層にそれぞれ接続されその端部の位置が異なっている複数の第２導電層と、前記第２導電層から積層方向に延びた第３導電層と、前記第３導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
    前記メモリセルアレイは、基板に対して垂直方向に延びた半導体層と、前記半導体層の側面を覆うように配置され電荷蓄積層を含むメモリゲート絶縁膜とを更に備え、前記複数の第１導電層は、前記メモリゲート絶縁膜を覆うように配置された不揮発性半導体記憶装置。
  4. 前記チャネル半導体層は、ポリシリコン又は酸化物半導体により構成される、
    請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記配線部は、前記第２導電層の上方に配置されたキャパシタ又は抵抗素子を更に備える、
    請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
  6. メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
    前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第１導電層を備え、
    前記配線部は、前記複数の第１導電層にそれぞれ接続されその端部の位置が異なっている複数の第２導電層と、前記第２導電層の上方に配置されたキャパシタ又は抵抗素子を備え、
    前記複数の第２導電層の少なくとも一つと、前記キャパシタ又は抵抗素子とは、前記積層方向から見て重なる位置に設けられている不揮発性半導体記憶装置。
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