JP6430302B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
まず、図1等を参照して、第1の実施の形態に係るNAND型フラッシュメモリを説明する。この第1の実施の形態のNAND型フラッシュメモリは、図1に示すように、メモリセルアレイMAを備えている。
また、このNAND型フラッシュメモリは、メモリセルMAの周囲において、ロウデコーダRD、ワード線接続回路SW、ビット線接続回路BLHU、センスアンプ回路S/A、及び周辺回路PERIを備えている。
第1配線層51は、ドレイン側柱状半導体層44の上面に接するように形成されている。第1配線層51は、Y方向に延びるようにX方向に所定ピッチをもって形成されている。第1配線層51は、ビット線BLとして機能する。
この段差部ST1〜ST4のそれぞれから、積層方向(Z方向)を長手方向として、コンタクトプラグC1(第3導電層)が延びる。
前述したように、ワード線接続回路SWに含まれるトランジスタTRは、チャネル半導体層CR、ゲート絶縁膜GI、及びゲート電極層GEを備えている。これらチャネル半導体層CR、ゲート絶縁膜GI、及びゲート電極層GEにより、1つの薄膜トランジスタ(TFT)が形成される。
また、この実施の形態のゲート電極層GEは、図7及び図9に示すように、複数のチャネル半導体層CRに亘って共通に(連続に)接続される。図示の例では、ゲート電極層GEはジグザグ形状に形成されているが、複数のチャネル半導体層CRに亘って連続的に接続されていれば、他の形状を採用することも可能である。なお、後述する実施の形態のように、ゲート電極層GEは、複数のチャネル半導体層CR毎に分離独立する形で形成されていても良い。
一方、チャネル半導体層CRの他端(表面)には、コンタクトプラグC1とは別のコンタクトプラグC2が接続されている。コンタクトプラグC2の上端には、方向に延びる上層配線M1が接続されている。上層配線M1は、図示の例ではX方向を長手方向として配列される。この上層配線M1が、図示しない領域において、他のコンタクトプラグや配線層を介してロウデコーダRDに接続される。
次に、第2の実施の形態に係るNAND型フラッシュメモリを、図11A及び図11Bを参照して説明する。
この第2の実施の形態のNAND型フラッシュメモリは、図11Aに示すように、ビット線接続回路BLHUを構成するトランジスタTR’についても、ワード線接続回路SWのトランジスタTRと同様に、階段状部STの直上に形成している。このトランジスタTR’は、図11Bに例示的に示すように、チャネル半導体層CR’、ゲート絶縁層GI’及びゲート電極GE’の積層構造からなり、その基本的構造はトランジスタTRと略同一である。このトランジスタTR’の一端は、コンタクトC3を介してビット線BLに接続されている。また、トランジスタTR’の他端は、コンタクトC4を介して下層配線M2に接続され、この配線層M2を介してセンスアンプ回路S/Aに接続される。
このような構成により、ビット線接続回路BLHUは、図11Bに示すように、XY平面において階段状配線部SRと重複して配置することが可能となる。したがって、この第2の実施の形態によれば、第1の実施の形態に比べても更にチップ面積を縮小することが可能になる。メモリセルアレイMAの構造など、その他の部分の構成は第1の実施の形態と同一であるので、重複する説明は省略する。
次に、第3の実施の形態に係るNAND型フラッシュメモリを、図12を参照して説明する。この第3の実施の形態のNAND型フラッシュメモリは、図12に示すように、ワード線接続回路SW中のトランジスタTRの構成が第1の実施の形態と異なっている。メモリセルアレイMAの構造などを含むその他の部分の構造に関しては、第1の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
次に、第4の実施の形態に係るNAND型フラッシュメモリを、図13を参照して説明する。この第4の実施の形態のNAND型フラッシュメモリは、図13に示すように、ワード線接続回路SW中のトランジスタTRの構成が第1の実施の形態と異なっている。メモリセルアレイMAの構造などを含むその他の部分の構造に関しては、第1の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
次に、第5の実施の形態に係るNAND型フラッシュメモリを、図14を参照して説明する。この第5の実施の形態のNAND型フラッシュメモリは、図14に示すように、ワード線接続回路SW中のトランジスタTRの構成が第1の実施の形態と異なっている。メモリセルアレイMAの構造などを含むその他の部分の構造に関しては、第1の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
次に、第6の実施の形態に係るNAND型フラッシュメモリを、図15を参照して説明する。この第6の実施の形態のNAND型フラッシュメモリは、図15に示すように、ワード線接続回路SW中のトランジスタTRの構成が第1の実施の形態と異なっている。メモリセルアレイMAの構造などを含むその他の部分の構造に関しては、第1の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
次に、第7の実施の形態に係るNAND型フラッシュメモリを、図16A〜図16Cを参照して説明する。メモリセルアレイMAの構造などを含む、図16A〜図16Cに示す部分以外の構造に関しては、第1の実施の形態と同一であるので、以下ではそれらについての説明は省略する。
例えば図16Aに示すように、キャパシタ/抵抗回路CAP/RGを構成するキャパシタCは、一例としては半導体層CRcap、絶縁層GIcap、及び電極層GEcapを順次積層させたMIMキャパシタにより形成され得る。半導体層CRcap、絶縁膜GIcap、及び電極層GEcapは、前述のチャネル半導体層CR、ゲート絶縁層GI、及びゲート電極層GEと同一の材料で、同一の工程により形成することができる。そして、この半導体層CRcap、及び電極層GEcapが、キャパシタCの2つの電極として機能する。なお、MIMキャパシタ構造の代りに、図7に示すようなトランジスタTRのソースとドレインを短絡して形成されるMOSキャパシタにより、キャパシタCを形成することも可能である。
また、図16Bに示すように、キャパシタ/抵抗回路CAP/RGを構成する抵抗素子Rは、一例としては半導体層CRreg、絶縁膜GIreg、及び電極層GEregを順次積層させた抵抗素子により形成され得る。この半導体層CRcap及び/又は電極層GEregが、抵抗素子Rの抵抗部として機能する。
キャパシタ/抵抗回路CAP/RGは、一般に大きな占有面積を有するが、この第7の実施の形態の構成が採用されることにより、周辺回路PERIの占有面積が減少し、結果としてメモリチップの面積を縮小することができる。
Claims (6)
- メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第1導電層を備え、
前記配線部は、前記複数の第1導電層にそれぞれ接続されその端部の位置が異なっている複数の第2導電層と、前記第2導電層から積層方向に延びた第3導電層と、前記第3導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
一の前記ゲート電極層が、複数の前記チャネル半導体層によって共有される不揮発性半導体記憶装置。 - メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第1導電層を備え、
前記配線部は、前記複数の第1導電層にそれぞれ接続されその端部の位置が異なっている複数の第2導電層と、前記第2導電層から積層方向に延びた第3導電層と、前記第3導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
前記チャネル半導体層は、複数の前記第2導電層による段差部の長手方向に沿って設けられた不揮発性半導体記憶装置。 - メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第1導電層を備え、
前記配線部は、前記複数の第1導電層にそれぞれ接続されその端部の位置が異なっている複数の第2導電層と、前記第2導電層から積層方向に延びた第3導電層と、前記第3導電層に接続されるチャネル半導体層と、前記チャネル半導体層の表面にゲート絶縁膜を介して配置されたゲート電極層とを備え、
前記メモリセルアレイは、基板に対して垂直方向に延びた半導体層と、前記半導体層の側面を覆うように配置され電荷蓄積層を含むメモリゲート絶縁膜とを更に備え、前記複数の第1導電層は、前記メモリゲート絶縁膜を覆うように配置された不揮発性半導体記憶装置。 - 前記チャネル半導体層は、ポリシリコン又は酸化物半導体により構成される、
請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記配線部は、前記第2導電層の上方に配置されたキャパシタ又は抵抗素子を更に備える、
請求項1〜4のいずれか1項記載の不揮発性半導体記憶装置。 - メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部の回路に接続する配線部とを備え、
前記メモリセルアレイは、前記メモリセルに接続され積層方向に配列された複数の第1導電層を備え、
前記配線部は、前記複数の第1導電層にそれぞれ接続されその端部の位置が異なっている複数の第2導電層と、前記第2導電層の上方に配置されたキャパシタ又は抵抗素子を備え、
前記複数の第2導電層の少なくとも一つと、前記キャパシタ又は抵抗素子とは、前記積層方向から見て重なる位置に設けられている不揮発性半導体記憶装置。
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