KR101495806B1 - 비휘발성 기억 소자 - Google Patents

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Abstract

비휘발성 기억 소자를 제공한다. 이 소자는 교대로 적층된 복수의 게이트간 절연 패턴들 및 복수의 셀 게이트 패턴들과, 게이트간 절연 패턴들 및 셀 게이트 패턴들의 일 측벽들을 따라 위로 연장된 활성 패턴을 포함한다. 셀 게이트 패턴들과 활성 패턴 사이에 배치된 전하저장 패턴들은 서로 분리되어 있고, 전하저장 패턴들 및 활성 패턴 사이에 배치된 터널 절연 패턴들은 연장되어 서로 직접 연결되어 있다.

Description

비휘발성 기억 소자{NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히, 비휘발성 기억 소자에 관한 것이다.
반도체 기억 소자들은 휘발성 기억 소자 및 비휘발성 기억 소자로 구분될 수 있다. 휘발성 기억 소자는 전원 공급이 중단되는 경우에 저장된 데이터를 잃어버린다. 예컨대, 디램 소자 또는 에스램 소자등은 휘발성 기억 소자에 해당될 수 있다. 이와는 다르게, 비휘발성 기억 소자는 전원 공급이 중단될지라도 저장된 데이터의 보존이 가능하다. 예컨대, 이피롬 소자(EPROM device), 이이피롬 소자(EEPROM 소자) 또는 플래쉬 기억 소자등은 비휘발성 기억 소자에 포함될 수 있다.
전자 산업 및 반도체 산업이 고도로 발전함에 따라, 비휘발성 기억 소자의 고집적화에 대한 요구가 점점 증가되고 있다. 예컨대, 랩탑(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어등의 휴대용 전자 제품이 발전함으로써, 보다 많은 데이터를 저장할 수 있는 비휘발성 기억 소자에 대한 요구가 증가되고 있다. 그 결과, 비휘발성 기억 소자의 고집적화에 대한 요구가 증가되고 있다.
일반적으로, 비휘발성 기억 소자의 고집적화를 위하여, 소자를 구성하는 미세 패턴들의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 기억 셀들을 집적할 수 있다. 하지만, 최근에, 최소 선폭을 감소시키는 것이 한계에 다다르고 있다. 예컨대, 포토리소그라피 공정이 정의할 수 있는 최소 선폭이 한계에 다다르고 있으며, 또한, 미세 패턴들의 선폭이 감소함에 따라 미세 패턴들의 특성이 열악해져 비휘발성 기억 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 비휘발성 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 가지고 고집적화에 최적화된 비휘발성 기억 소자를 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 비휘발성 기억 소자를 제공한다. 이 소자는 기판 상에 교대로 적층된 복수의 게이트간 절연 패턴들 및 복수의 셀 게이트 패턴들; 상기 기판 상에 배치되고 상기 게이트간 절연 패턴들 및 셀 게이트 패턴들의 일 측벽들을 따라 위로 연장된 활성 패턴; 상기 복수의 셀 게이트 패턴들과 상기 활성 패턴 사이에 각각 배치되고 서로 분리된 복수의 전하저장 패턴들; 상기 복수의 전하저장 패턴들 및 상기 활성 패턴 사이에 각각 배치되고 연장되어 서로 직접 연결된 터널 절연 패턴들; 및 상기 복수의 셀 게이트 패턴들 및 복수의 전하저장 패턴들 사이에 각각 개재된 복수의 블로킹 절연 패턴들을 포함한다.
일 실시예에 따르면, 상기 셀 게이트 패턴의 상기 일 측벽은 옆으로 리세스되어, 언더컷 영역이 정의되고, 상기 전하저장 패턴은 상기 언더컷 영역내에 배치될 수 있다.
일 실시예에 따르면, 상기 터널 절연 패턴은 상기 언더컷 영역내에 배치되고, 상기 터널 절연 패턴의 연장된 부분은 상기 게이트간 절연 패턴의 상기 일 측벽과 상기 활성 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 언더컷 영역 내로 연장된 돌출부를 포함할 수 있다.
상술된 바와 같이, 본 발명의 실시예에 따르면, 상기 전하 저장 패턴들은 서로 분리되어 있다. 이에 따라, 전하 저장 패턴내 저장된 전하들이 아래 및/또는 위로 이동되는 현상을 방지할 수 있다. 그 결과, 비휘발성 기억 셀의 신뢰성을 향상시킬 수 있다. 또한, 상기 터널 절연 패턴들은 연장되어 서로 직접 연결되어 있다. 이로써, 상기 터널 절연 패턴들은 분리를 위한 식각 공정에 노출되지 않는다. 그 결과, 상기 터널 절연 패턴들의 신뢰성 저하를 최소화할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 2a, 도 2b 및 도 2c는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 2d은 도 1의 A 부분을 확대한 도면이다.
도 1, 도 2a, 도 2b 및 도 2d를 참조하면, 반도체 기판(100, 이하, 기판이라 함)은 주변회로 영역(미도시함) 및 셀 어레이 영역을 포함할 수 있다. 상기 주변회로 영역에는 비휘발성 기억 셀들을 동작시키기 위한 주변회로들이 배치될 수 있다. 상기 셀 어레이 영역은 기억 셀 영역(50) 및 연결 영역(60)을 포함할 수 있다. 상기 기억 셀 영역(50)은 비휘발성 기억 셀들이 배치되는 영역이고, 상기 연결 영역(60)은 상기 비휘발성 기억 셀들과 상기 주변회로들을 연결시키기 위한 구조물들이 배치될 수 있다.
상기 기억 셀 영역(50)의 기판(100) 내에 제1 도전형의 도펀트들로 도핑된 웰 영역(102)이 배치된다. 상기 웰 영역(102)은 상기 기억 셀 영역(50)의 전 영역에 배치될 수 있다. 상기 웰 영역(102)은 상기 연결 영역(60)의 기판(100)내로 연장될 수 있다. 상기 웰 영역(102)내에 제2 도전형의 도펀트들로 도핑된 공통 소오스 영역(104)이 배치될 수 있다. 상기 공통 소오스 영역(104)의 상부면은 상기 기판(100)의 상부면과 동일할 수 있다. 상기 공통 소오스 영역(104)은 상기 기억 셀 영역(50)의 전역에 배치될 수 있다. 이에 더하여, 상기 공통 소오스 영역(104)은 상기 웰 영역(50)과 더불어 상기 연결 영역(60)의 기판(100)내로 연장될 수 있다.
복수의 게이트간 절연 패턴들(110) 및 복수의 셀 게이트 패턴들(CG)이 상기 기억 셀 영역(50)의 기판(100) 상에 교대로 적층된다. 상기 셀 게이트 패턴들(CG)은 상기 기억 셀 영역(50)의 기판(110) 전체를 덮을 수 있다. 상기 셀 게이트 패턴들(CG) 중에서 최하부의 셀 게이트 패턴(CG)과 상기 기판(100) 사이에 제1 선택 게이트 패턴(SG1)이 개재되고, 상기 제1 선택 게이트 패턴(SG1)과 상기 기판(100) 사이에 기저 절연막(106)이 개재된다. 상기 게이트간 절연 패턴들(110) 중에서 최하부의 게이트간 절연 패턴(110)이 상기 제1 선택 게이트 패턴(SG1) 및 상기 최하부의 셀 게이트 패턴(CG) 사이에 개재된다.
상기 셀 게이트 패턴들(CG) 중에서 최상부의 셀 게이트 패턴(CG) 상에 제2 선택 게이트 패턴(SG2)이 배치된다. 상기 게이트간 절연 패턴들(110) 중에서 최상부의 게이트간 절연 패턴(110)이 상기 제2 선택 게이트 패턴(SG2) 및 상기 최상부의 셀 게이트 패턴(CG) 사이에 개재된다. 상기 최상부의 게이트간 절연 패턴(110) 은 상기 최상부의 셀 게이트 패턴(CG)의 상부면 전체 상에 배치될 수 있다. 상기 제2 선택 게이트 패턴(SG2)은 상기 최상부의 게이트간 절연 패턴(110)의 일부분 상에 배치될 수 있다. 구체적으로, 복수의 제2 선택 게이트 패턴들(SG2)이 상기 최상부의 게이트간 절연 패턴(110) 상에 배치되고, 제1 방향을 따라 나란히 연장될 수 있다. 상기 제1 방향은 도 1에서 x축 방향에 해당할 수 있다.
제1 층간 절연막(115)이 상기 기판(100) 전면 상에 배치된다. 상기 제1 층간 절연막(115)은 상기 제2 선택 게이트 패턴들(SG2), 셀 게이트 패턴들(CG) 및 제1 선택 게이트 패턴(SG1) 상에 배치된다. 복수의 홀들(120)이 상기 기억 셀 영역(50)내 제1 층간 절연막(115), 제2 선택 게이트 패턴들(SG2), 셀 게이트 패턴들(CG), 게이트간 절연 패턴들(110), 제1 선택 게이트 패턴(SG1) 및 기저 절연막(106)을 연속적으로 관통한다. 상기 홀들(120)은 2차원적으로 배열되어 행들 및 열들을 이룬다. 상기 행들은 상기 제1 방향(x축 방향)을 따라 연장되고, 상기 열들은 상기 제1 방향(x축 방향)에 수직한 제2 방향(y축 방향)을 따라 연장될 수 있다. 하나의 행을 이루는 홀들(120)은 하나의 상기 제2 선택 게이트 패턴(SG2)을 관통한다.
상기 각 홀(120)의 내측벽은 상기 셀 게이트 패턴들(CG)의 일 측벽들(127), 상기 게이트간 절연 패턴들(110)의 일 측벽들(129), 상기 기저 절연막(106)의 일측벽, 상기 제1 선택 게이트 패턴(SG1)의 일 측벽, 상기 제2 선택 게이트 패턴(SG2)의 일 측벽 및 상기 제1 층간 절연막(115)의 일 측벽을 포함할 수 있다. 상기 각 홀(120)내에 활성 패턴(140a)이 배치된다. 상기 활성 패턴(140a)은 상기 홀(120) 아래의 기판(100) 상에 배치되어 상기 홀(120)의 내측벽을 따라 위로 연장된다. 상 기 활성 패턴(140a)은 속이 비어 있는 쉘(shell) 형태 또는 파이프 형태일 수 있다. 이때, 상기 활성 패턴(140a)의 기판(100)에 인접한 부분은 닫힌 상태이고, 제1 층간 절연막(120)에 인접한 부분은 열린 상태일 수 있다. 충진 절연 패턴(145a, filling insulation pattern)이 상기 활성 패턴(140a)의 내부를 채울 수 있다. 이와는 다르게, 상기 활성 패턴(140a)은 상기 홀(120)을 채우는 기둥 형태일 수도 있다. 상기 활성 패턴(140a)이 기둥 형태인 경우에, 상기 충진 절연 패턴(145a)은 생략될 수 있다.
상기 활성 패턴(140a)은 상기 공통 소오스 영역(104)과 접촉될 수 있다. 이에 더하여, 상기 활성 패턴(140a)은 상기 웰 영역(104)과 접촉될 수도 있다. 도 2a 및 도 2b에 도시된 바와 같이, 상기 활성 패턴(140a)이 상기 웰 영역(104)과 접촉되는 경우에, 상기 홀(120)은 아래로 연장되어 상기 공통 소오스 영역(104)을 관통할 수 있다. 이와는 다르게, 도시하지 않았지만, 상기 활성 패턴(140a)은 상기 웰 영역(102)과 접촉되지 않을 수 있다. 이 경우에, 상기 홀(120)의 바닥면은 상기 공통 소오스 영역(104)의 일부분에 해당하고, 상기 활성 패턴(140a)은 오직 상기 공통 소오스 영역(104)과 접촉될 수도 있다.
복수의 다층 패턴들(130a)이 상기 활성 패턴(140a)과 상기 복수의 셀 게이트 패턴들(CG) 사이에 각각 배치된다. 상기 각 홀(120)내에 상기 복수의 셀 게이트 패턴들(CG)에 각각 대응되는 상기 복수의 다층 패턴들(130a)이 배치된다. 도 2d에 개시된 바와 같이, 상기 각 다층 패턴(130a)은 전하를 저장할 수 있는 전하 저장 패턴(131)을 포함한다. 이에 더하여, 상기 각 다층 패턴(130a)은 상기 전하 저장 패 턴(131)과 상기 셀 게이트 패턴(CG) 사이에 개재된 블로킹 절연 패턴(132)을 더 포함한다. 터널 절연 패턴들(135a)이 상기 전하 저장 패턴들(131) 및 상기 활성 패턴(140a) 사이에 각각 배치된다. 제1 게이트 절연막(136a)이 상기 제1 선택 게이트 패턴(SG1)과 상기 활성 패턴(140a) 사이에 개재되고, 제2 게이트 절연막(136b)이 상기 제2 선택 게이트 패턴(SG2) 및 상기 활성 패턴(140a) 사이에 개재된다.
비휘발성 기억 셀은 상기 셀 게이트 패턴(CG), 블로킹 절연 패턴(132) 및 전하 저장 패턴(131)을 포함하는 다층 패턴(130a), 및 터널 절연 패턴(135a)을 포함한다. 제1 선택 트랜지스터는 상기 제1 선택 게이트 패턴(SG1) 및 제1 게이트 절연막(136a)을 포함하고, 제2 선택 트랜지스터는 상기 제2 선택 게이트 패턴(SG2) 및 제2 게이트 절연막(136b)을 포함한다. 하나의 상기 활성 패턴(140a)에 형성된 복수의 비휘발성 기억 셀들, 제1 선택 트랜지스터 및 제2 선택 트랜지스터는 하나의 셀 스트링을 구성한다. 상기 셀 스트링내 비휘발성 기억 셀들은 수직으로 서로 직렬로 연결되어 있다. 상기 셀 스트링내 제1 및 제2 선택 트랜지스터들은 상기 직렬로 연결된 비휘발성 기억 셀들의 양단에 각각 직렬로 연결된다. 상기 비휘발성 기억 소자의 동작시에, 상기 게이트 패턴들(SG1,CG,SG2)의 가장자리 전계(fringe field)에 의하여, 상기 게이트 패턴들(SG1,CG,SG2) 사이, 및 공통 소오스 영역(140) 및 제1 선택 게이트 패턴(SG1) 사이의 활성 패턴(140a)에 반전층들이 생성될 수 있다. 상기 반전층들은 상기 비휘발성 기억 셀들, 선택 트랜지스터들, 및 공통 소오스 영역을 전기적으로 연결시킬 수 있다.
상기 전하 저장 패턴들(131)은 전하들을 저장할 수 있는 트랩들을 갖는 절연 물질을 포함하는 것이 바람직하다. 예컨대, 상기 전하 저장 패턴들(131)은 질화물, 산화물, 금속산화물 및 나노 도트들(nano dots) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 터널 절연 패턴(135a)은 산화물, 산화질화물 및 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연 패턴은 상기 터널 절연 패턴(135a)에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 하프늄 산화물, 알루미늄 산화물등과 같은 절연성 금속질화물등)을 포함할 수 있다.
상기 셀 스트링내에 포함된 상기 전하 저장 패턴들(131)은 서로 분리된 것이 바람직하다. 다시 말해서, 상기 비휘발성 기억 셀의 전하 저장 패턴(131)은 아래 및/또는 위에 인접한 다른 비휘발성 기억 셀의 전하 저장 패턴(131)과 서로 분리된 것이 바람직하다. 상기 셀 스트링내에 포함된 상기 블로킹 절연 패턴들(132)도 서로 분리될 수 있다. 즉, 상기 셀 스트링내에 포함된 상기 다층 패턴들(130a)은 서로 분리될 수 있다.
상기 셀 게이트 패턴(CG)의 일 측벽(127)은 옆으로 리세스(recess)되어 언더컷 영역(125, undercut region)이 정의된다. 구체적으로, 상기 셀 게이트 패턴(CG)의 일 측벽(127)은 상기 게이트간 절연 패턴(110)의 일 측벽(129) 보다 옆으로 리세스되어 있다. 이에 따라, 상기 홀(120)의 내측벽은 요철 형상을 이룬다. 상기 홀(120)의 내측벽의 요부는 상기 언더컷 영역(125)에 해당한다. 상기 언더컷 영역(125)은 상기 셀 게이트 패턴(CG)의 일 측벽(127), 및 상기 셀 게이트 패턴(CG)에 바로 아래 및 위에 위치한 게이트간 절연 패턴들(110)의 가장자리들에 의해 둘러싸인 공간에 해당될 수 있다. 상기 전하 저장 패턴(131)은 상기 언더컷 영 역(125) 내에 배치되는 것이 바람직하다. 상기 각 홀(120)내에 상기 복수의 셀 게이트 패턴들(CG)에 각각 대응되는 복수의 상기 언더컷 영역들(125)이 정의된다. 상기 전하 저장 패턴들(131)은 상기 복수의 언더컷 영역들(125)내에 각각 배치되어 서로 분리된다. 상기 블로킹 절연 패턴들(132)도 상기 언더컷 영역들(125)내에 각각 배치되어 서로 분리될 수 있다. 따라서, 상기 다층 패턴들(130a)이 상기 언더컷 영역들(125)내에 각각 배치되어 서로 분리될 수 있다. 상기 다층 패턴들(130a)은 상기 언더컷 영역(125)의 상부면, 하부면 및 측벽을 따라 콘포말(conformal)하게 배치될 수 있다.
상기 셀 스트링내에 포함된 상기 터널 절연 패턴들(135a)은 아래 및/또는 위로(up and/or down) 연장되어 서로 직접 연결되는 것이 바람직하다. 구체적으로, 상기 터널 절연 패턴(135a)은 상기 셀 게이트 패턴(CG)의 일 측벽(127) 및 상기 활성 패턴(140a) 사이에 개재되고, 상기 터널 절연 패턴(135a)의 연장부(135b)는 상기 게이트간 절연 패턴(110)의 일 측벽(129) 및 상기 활성 패턴(140) 사이에 개재될 수 있다. 이웃한 터널 절연 패턴들(135a)의 연장부들(135b)은 경계면 없이 서로 직접 연결된다. 다시 말해서, 하나의 연속된 터널 절연막이 하나의 상기 활성 패턴(140a) 및 상기 복수의 전하 저장 패턴들(131) 사이에 개재된다. 상기 터널 절연 패턴(135a)은 상기 언더컷 영역(125)의 하부면, 상부면 및 측벽을 따라 콘포말하게 배치될 수 있다. 이에 따라, 상기 다층 패턴(130a) 및 터널 절연 패턴(135a)은 상기 언더컷 영역(125)의 일부만을 채울 수 있다. 이때, 상기 활성 패턴(140a)은 상기 언더컷 영역(125)내로 연장된 돌출부(141)를 포함할 수 있다. 상기 언더컷 영 역(125)은 상기 다층 패턴(130a), 터널 절연 패턴(135a) 및 상기 활성 패턴(140a)의 돌출부(141)에 의하여 채워질 수 있다.
상기 제1 게이트 절연막(136a)은 상기 다층 패턴(130a)과 동일한 물질로 형성된 제1 패턴(130b) 및 상기 터널 절연 패턴(135a)과 동일한 물질로 형성된 제2 패턴(135c)을 포함할 수 있다. 상기 제1 게이트 패턴(136a)의 제1 패턴(130b)은 상기 전하 저장 패턴(131)과 동일한 물질로 형성된 제1 부분 및 상기 블로킹 절연 패턴(132)과 동일한 물질로 형성된 제2 부분을 포함할 수 있다. 상기 제1 게이트 절연막(136a)의 제1 패턴(130b) 및 인접한 비휘발성 기억 셀의 다층 패턴(130a)은 서로 분리될 수 있다. 상기 홀(120)의 내측벽에 포함된 상기 제1 선택 게이트 패턴(SG1)의 일 측벽이 옆으로 리세스되어 언더컷 영역(127)이 정의되고, 상기 제1 패턴(130b)은 상기 언더컷 영역(127)내에 배치될 수 있다. 상기 제1 게이트 절연막(136a)의 상기 제2 패턴(135c)은 위로 연장되어 인접한 비휘발성 기억 셀의 터널 절연 패턴(135a)의 연장부(135b)와 직접 연결될 수 있다.
이와 마찬가지로, 상기 제2 게이트 절연막(136b)은 상기 다층 패턴(130a)과 동일한 물질로 형성된 제1 패턴(130c) 및 상기 터널 절연 패턴(135a)과 동일한 물질로 형성된 제2 패턴(135d)을 포함할 수 있다. 상기 제2 게이트 절연막(136b)의 제1 패턴(130c) 및 인접한 비휘발성 기억 셀의 다층 패턴(130a)은 서로 분리될 수 있다. 상기 제2 게이트 절연막(136b)의 제1 패턴(130c)은 상기 제2 선택 게이트 패턴(SG2)의 일 측벽이 옆으로 리세스되어 정의된 언더컷 영역(127)내에 배치될 수 있다. 상기 제2 게이트 절연막(136b)의 상기 제2 패턴(135c)은 아래로 연장되어 인 접한 비휘발성 기억 셀의 터널 절연 패턴(135a)의 연장부(135b)와 직접 연결될 수 있다.
계속해서, 도 1, 도 2a 및 도 2b를 참조하면, 상기 활성 패턴(140a)의 윗부분내에 제2 도전형의 도펀트로 도핑된 공통 드레인 영역(150)이 배치된다. 상기 공통 드레인 영역(150)의 하부면은 상기 제2 선택 게이트 패턴(SG2)의 상부면과 근접한 높이일 수 있다. 제2 층간 절연막(155)이 상기 제1 층간 절연막(115) 상에 배치되고, 비트 라인(165)들이 상기 제2 층간 절연막(155) 상에 배치된다. 상기 비트 라인들(165)은 상기 제2 방향(y축 방향)을 따라 나란히 연장된다. 상기 비트 라인들(165)은 상기 제2 선택 게이트 패턴들(SG2)을 나란히 가로지른다. 상기 비트 라인(165)은 상기 제2 층간 절연막(155)을 관통하는 비트라인 플러그(160)에 경유하여 상기 공통 드레인 영역(150)과 전기적으로 접속된다.
상기 비트라인들(165) 및 제2 선택 게이트 패턴들(SG2)에 의하여 하나의 상기 활성 패턴(140a)을 선택하고, 상기 셀 게이트 패턴들(CG) 중에서 하나를 선택함으로써, 상기 선택된 활성 패턴(140a)에 형성된 셀 스트링내 비휘발성 기억 셀들 중에 하나를 선택할 수 있다.
상술한 비휘발성 기억 소자에 따르면, 상기 셀 스트링내 전하 저장 패턴들(131)은 서로 분리되어 있다. 이에 따라, 상기 전하 저장 패턴들(131)내에 저장된 전하들이 이웃한 다른 비휘발성 기억 셀의 전하 저장 패턴들(131)로 확산되는 것을 방지할 수 있다. 그 결과, 비휘발성 기억 소자의 신뢰성을 향상시킬 수 있다.
만약, 전하 저장 패턴들이 서로 연결되면, 전하 저장 패턴들의 트랩들 내에 전하가 저장될지라도, 저장된 전하들은 트랩들을 경유하여 인접한 다른 비휘발성 기억 셀들로 이동될 수 있다. 이로써, 데이터 교란등이 발생되어 비휘발성 기억 셀의 신뢰성이 저하될 수 있다. 하지만, 본 발명의 실시예에 따르면, 상기 전하 저장 패턴들(131)은 서로 분리되어 있음으로써, 전하 저장 패턴들(131)내 저장된 전하들이 인접한 아래 및/또는 위의 다른 비휘발성 기억 셀들로 이동되는 현상이 방지된다. 그 결과, 우수한 신뢰성의 비휘발서 기억 소자를 구현할 수 있다.
또한, 상기 셀 스트링내 터널 절연 패턴들(135a) 아래 및/또는 위로 연장되어 서로 직접 연결된다. 이에 따라, 상기 터널 절연 패턴들(135a)은 분리를 위한 식각 공정에 노출되지 않는다. 터널 절연 패턴들(135a)이 분리를 위한 식각 공정에 노출되는 경우에, 상기 터널 절연 패턴들(135a)의 신뢰성이 크게 저하될 수 있다. 결과적으로, 상기 터널 절연 패턴들(135a)이 아래 및/또는 위로 연장되어 직접 연결됨으로써, 터널 절연 패턴들(135a)의 신뢰성 저하를 최소화할 수 있다.
한편, 도 1, 도 2a 및 도 2c를 참조하면, 패드들(CPD)이 제1 선택 게이트 패턴(SG1) 및 셀 게이트 패턴들(CG)로 부터 연장되어 상기 연결 영역(60)내에 배치될 수 있다. 이와 더불어, 상기 기저 절연막(106) 및 게이트간 절연 패턴들(110)도 상기 연결 영역(60)내로 연장될 수 있다. 상기 패드들(CPD)은 상기 연결 영역(60)내에서 계단 구조로 형성될 수 있다. 이때, 상기 패드들(CPD)은 상기 제2 방향(y축 방향)으로 진행되는 계단 구조일 수 있다. 높이가 높아질수록 상기 패드들(CPD)의 평면적들은 단계적으로 감소될 수 있다. 상기 제1 선택 게이트 패턴(SG1)의 패드(CPD)가 가장 넓은 평면적을 가지고, 상기 최상부의 셀 게이트 패턴(CG)의 패 드(CPD)가 가장 좁은 평면적을 가질 수 있다.
상기 제1 층간 절연막(115) 및 상기 제2 층간 절연막(155)은 상기 패드들(CPD) 상에도 배치된다. 복수의 연결 플러그들(162)이 상기 제2 및 제1 층간 절연막들(155,115)을 연속적으로 관통하여 상기 패드들(CPD)과 각각 접속된다. 상기 패드들(CPD)은 상기 제2 방향(y축 방향)으로 진행되는 계단 구조로 형성될 수 있다. 이에 따라, 상기 연결 플러그들(162)과 상기 기억 셀 영역(50)의 셀 게이트 패턴들(CG)간의 수평 거리들은 실질적으로 동일할 수 있다. 따라서, 상기 연결 영역(60)의 평면적을 감소시킬 수 있다. 상기 연결 플러그들(162)은 서로 다른 높이들을 가질 수 있다. 상기 연결 영역(60)의 제2 층간 절연막(155) 상에 복수의 연결 배선들(167)이 서로 이격되어 배치된다. 상기 연결 배선들(167)은 상기 연결 플러그들(162)에 각각 접속된다. 상기 연결 배선들(167)은 주변회로 영역(미도시함)으로 연장되어 주변회로들과 전기적으로 접속될 수 있다.
상기 제2 층간 절연막(155) 상에 상기 제2 선택 게이트 패턴들(SG2)과 전기적으로 접속되는 배선들(미도시함)이 배치될 수 있다. 상기 제2 선택 게이트 패턴들(SG2)에 연결된 상기 배선들(미도시함)은 상기 연결 영역(60)에 배치되지 않을 수 있다.
다음으로, 본 실시예에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 공정 단면도들이다.
도 3a를 참조하면, 기억 셀 영역(50) 및 연결 영역(60)을 포함하는 기판(100)을 준비한다. 상기 기억 셀 영역(50)의 기판내에 제1 도전형의 도펀트들을 공급하여 웰 영역(102)을 형성한다. 상기 웰 영역(102)은 상기 연결 영역(60)의 기판(100)내에도 형성될 수 있다. 상기 웰 영역(102)의 윗부분에 제2 도전형의 도펀트들을 카운트 도핑하여 공통 소오스 영역(104)을 형성한다. 상기 공통 소오스 영역(104)은 상기 기억 셀 영역(50) 및 연결 영역(60)의 웰 영역(50)내에 형성될 수 있다.
상기 공통 소오스 영역(104)을 갖는 기판(100) 전면 상에 기저 절연막(106)을 형성한다. 상기 기저 절연막(106)은 산화막, 질화막 및 산화질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 기저 절연막(106)을 형성하기 전에, 상기 기판(100)의 주변회로 영역(미도시함)내에 주변회로를 구성하기 위한 트랜지스터들 및/또는 저항체등을 형성할 수 있다.
상기 기저 절연막(106) 상에 제1 선택 게이트 도전막을 형성하고, 상기 제1 선택 게이트 도전막 상에 복수의 게이트간 절연막들 및 복수의 셀 게이트 도전막을 교대로 형성한다. 상기 게이트간 절연막들 중에서 최상부의 게이트간 절연막 상에 제2 선택 게이트 도전막을 형성한다. 상기 제1 선택 게이트 도전막, 셀 게이트 도전막 및 제2 선택 게이트 도전막은 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄, 금속(ex, 텅스텐, 알루미늄, 티타늄, 탄탈늄등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드등) 및 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 선택 게이트 도전막, 셀 게이트 도전막 및 제2 선택 게이트 도전막은 서로 동일한 도전물질로 형성될 수 있다. 이와는 달리, 상기 제1 선택 게이트 도전막, 셀 게이트 도전막 및 제2 선택 게이트 도전막은 서로 다른 도전물질로 형성될 수도 있다. 상기 게이트간 절연막들은 산화막, 질화막 및/또는 산화질화막등으로 형성될 수 있다.
상기 제2 선택 게이트 도전막을 패터닝하여 제1 방향(도 1의 x축 방향)으로 나란히 연장된 제2 선택 게이트 패턴들(SG2)을 형성한다. 상기 제2 선택 게이트 패턴들(SG2)은 상기 기억 셀 영역(50)내에 형성될 수 있다.
상기 게이트간 절연막들, 셀 게이트 도전막들 및 제1 선택 게이트 도전막을 연속적으로 패터닝하여 제1 선택 게이트 패턴(SG1)과, 교대로 적층된 게이트간 절연 패턴들(110) 및 셀 게이트 패턴들(CG)을 형성한다. 상기 제1 선택 게이트 패턴(SG1), 게이트간 절연 패턴들(110) 및 셀 게이트 패턴들(CG)은 상기 기억 셀 영역(50)의 기판(100) 전체를 덮을 수 있다. 이에 더하여, 상기 제1 선택 게이트 패턴(SG1), 게이트간 절연 패턴들(110) 및 셀 게이트 패턴들(CG)은 상기 연결 영역(60)의 기판(100) 전체를 덮을 수 있다.
상기 연결 영역(60)의 게이트 패턴들(CG,SG1) 및 게이트간 절연 패턴들(110)에 패터닝 공정들을 수행하여 도 1 및 도 2c에 개시된 패드들(CPD)를 형성할 수 있다. 상기 패드들(CPD)의 상부면들은 서로 다른 위치에서 노출된다. 상기 패터닝 공정은 포토리소그라피 공정 및 식각 공정을 포함한다. 상기 패드들(CPD)의 층수 보다 작은 횟수의 패터닝 공정들을 수행하여 상기 패드들(CPD)을 형성할 수 있다. 이를 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 연결 패드들을 형성하는 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'을 따라 취해진 공정 단면도들이다.
도 1, 도 2c 및 도 4a를 참조하면, 상기 연결 영역(60)내에 형성될 패드들(도 2c의 CPD)을 제1 그룹 및 제2 그룹으로 구분한다. 상기 제1 그룹의 패드들(CPD)의 층수는 상기 제2 그룹의 패드들(CPD)의 층수와 동일하거나, 상기 제2 그룹의 패드들(CPD)의 층수 ± 1과 동일할 수 있다. 상기 연결 영역(60)내에 형성되는 패드들(CPD)의 총 층수가 짝수인 경우에, 상기 제1 그룹의 패드들(CPD)의 층수와 상기 제2 그룹의 패드들(CPD)의 층수가 동일할 수 있다. 상기 연결 영역(60)내에 형성되는 패드들(CPD)의 총 층수가 홀수인 경우에, 상기 제1 그룹의 패드들(CPD)의 층수는 상기 제2 그룹의 패드들(CPD)의 층수 ± 1과 동일할 수 있다.
설명의 편의를 위하여, 본 실시예에서 5층의 패드들(CPD)을 도 2c에 도시하였다. 상기 제1 그룹의 패드들의 층수를 2로 지정하고, 상기 제2 그룹의 패드들의 층수를 3으로 지정할 수 있다. 물론, 본 발명은 여기에 한정되지 않는다. 상기 제1 그룹의 패드들의 층수를 3으로 지정하고, 상기 제2 그룹의 패드들의 층수를 2로 지정할 수도 있다.
상기 연결 영역(60)내에 제1 영역 및 제2 영역을 구분하는 제1 포토리소그라피 공정을 수행한다. 상기 제1 포토리소그라피 공정에 의해 형성된 제1 마스크 패턴(112a)은 상기 연결 영역(60)의 제1 영역의 게이트 패턴들(SG1,CG)을 덮는다. 이때, 상기 제2 영역의 게이트 패턴들(SG1,CG)은 노출된다. 상기 제1 영역은 상기 제 1 그룹의 패드들(CPD)이 형성되는 영역에 해당하고, 상기 제2 영역은 상기 제2 그룹의 패드들(CPD)이 형성되는 영역에 해당한다. 상기 제1 마스크 패턴(112a)은 상기 기억 셀 영역(50)의 전체를 덮는다.
상기 제1 마스크 패턴(112a)을 식각 마스크로 사용하여 제1 식각 공정을 수행한다. 상기 제1 식각 공정에 의하여 상기 제2 그룹의 패드들(CPD) 중에서 최상부 패드(CPD)로 형성되는 게이트 패턴(CG)이 노출된다. 상기 제1 포토리소그라피 공정 및 제1 식각 공정은 제1 패터닝 공정에 포함된다.
도 1, 도 2c 및 도 4b를 참조하면, 상기 제1 그룹의 패드들(CPD)을 상기 제1 그룹 및 제2 그룹의 구분법과 동일한 방법으로 2개의 부 그룹들로 구분하고, 상기 제2 그룹의 패드들(CPD)도 상기 동일한 방법으로 2개의 부 그룹들로 구분한다. 상기 제1 그룹내 2개의 부 그룹들을 각각 제1 부 그룹 및 제2 부 그룹이라 정의하고, 상기 제2 그룹내 2개의 부 그룹들을 각각 제3 부 그룹 및 제4 부 그룹이라 정의한다. 본 실시예에서, 상기 제1, 제2 및 제3 부 그룹의 각각의 패드 층수는 1이고, 상기 제4 부 그룹의 패드 층수는 2이다.
상기 제1 부 그룹의 패드들(CPD)의 층수는 상기 제2 부 그룹의 패드들(CPD)의 층수와 같거나, 상기 제2 부 그룹의 패드들(CPD)의 층수 ± 1과 같을 수 있다. 이와 마찬가지로, 상기 제3 부 그룹의 패드들(CPD)의 층수는 상기 제4 부 그룹의 패드들(CPD)의 층수와 같거나, 상기 제4 부 그룹의 패드들(CPD)의 층수 ± 1과 같을 수 있다.
이와 유사하게, 상기 제1 영역을 2개의 부 영역들로 구분하고, 상기 제2 영 역을 2개의 부 영역들로 구분된다. 즉, 상기 제1 영역은 상기 제1 부 그룹의 패드(CPD)가 형성되는 제1 부 영역 및 상기 제2 부 그룹의 패드(CPD)가 형성되는 제2 부 영역으로 구분되고, 상기 제2 영역은 상기 제3 부 그룹의 패드(CPD)가 형성되는 제3 부 영역 및 상기 제4 부 그룹의 패드(CPD)가 형성되는 제4 부 영역으로 구분된다.
상기 제1 패터닝 공정을 수행한 후에, 상기 제1 마스크 패턴(112a)을 제거한다. 이어서, 제2 포토 리소그라피 공정을 수행하여 제2 마스크 패턴(112b)을 형성한다. 상기 제2 마스크 패턴(112b)은 상기 제1 영역 내 제1 부 영역, 및 상기 제2 영역 내 제3 부 영역을 덮는다. 이때, 상기 제1 영역 내 제2 부 영역 및 상기 제2 영역 내 제4 부 영역에 위치한 게이트 패턴은 노출된다.
상기 제2 마스크 패턴(112b)을 식각 마스크로 사용하여 제2 식각 공정을 수행한다. 상기 제2 식각 공정에 의하여 상기 제2 부 영역 및 제4 부 영역내 게이트 패턴을 식각한다. 이에 따라, 하나의 패드를 갖는 상기 제1, 제2 및 제3 부 그룹들의 패드들(CPD)이 형성된다. 상기 제2 포토리소그라피 공정 및 상기 제2 식각 공정은 제2 패터닝 공정에 포함된다.
도 1, 도 4c를 참조하면, 이어서, 상기 제2 마스크 패턴(112b)을 제거한다. 상기 제4 부 그룹의 패드들(CPD)의 층수는 2층이다. 따라서, 상기 제4 부 그룹의 패드들을 다시 2개의 부 그룹으로 구분한다. 이와 마찬가지로, 상기 제4 부 영역을 상기 제4 부 그룹내 2개의 부 그룹들에 각각 대응하는 2개의 부 영역들로 구분한다. 제3 포토리소그라피 공정을 수행하여 상기 제4 부 영역내 하나의 부 영역을 덮 는 제3 마스크 패턴(112c)을 형성한다. 이때, 상기 제4 부 영역내 다른 하나의 부 영역의 게이트 패턴이 노출된다. 상기 제3 마스크 패턴(112c)은 이미 형성된 다른 패드들(CPD)을 덮는다. 또한, 상기 제3 마스크 패턴(112c)은 기억 셀 영역(50)의 전체를 덮는다. 상기 제3 마스크 패턴(112c)을 식각 마스크로 사용하여 제3 식각 공정을 수행한다. 이로써, 상기 제4 부 영역내에 2개의 패드들(CPD)이 형성된다. 상기 제3 포토리소그라피 공정 및 제3 식각 공정은 제3 패터닝 공정에 포함된다.
상술한 방법과 같이, 상기 연결 영역(60)을 제1 영역 및 제2 영역으로 구분하고, 상기 제1 영역의 일부 및 상기 제2 영역의 일부를 동시에 패터닝함으로써, 패드들(CPD)의 총 층수 보다 적은 횟수의 패터닝 공정들을 수행하여, 상기 연결 영역(60)내 모든 패드들(CPD)을 구현할 수 있다.
좀더 구체적으로, 상기 연결 영역(60)내 총 층수(X) 가 2n-1 < X ≤ 2n (n은 자연수) 일때, 상기 패터닝 공정의 횟수는 n이 된다. 예를 들면, 상기 패드들(CPD)의 총 층수(X)가 32인 경우에, n은 5이다. 즉, 상기 패드들(CPD)의 총 층수가 32인 경우에 5회의 패터닝 공정으로 모든 패드들(CPD)를 구현할 수 있다. 또 다른 예로서, 상기 패드들(CPD)의 총 층수(X)가 64인 경우에, 6회의 패터닝 공정들을 수행하여 상기 64층의 패드들(CPD)를 모두 구현할 수 있다.
계속해서, 도 1 및 도 3b를 참조하면, 상기 패드들(CPD) 및 게이트 패턴들(SG1,CG,SG2)을 형성한 후에, 상기 기판(100) 전면을 덮는 제1 층간 절연막(115)을 형성한다. 상기 제1 층간 절연막(115)은 산화막, 질화막 및/또는 산화질화막등 으로 형성될 수 있다.
기억 셀 영역(50)내 상기 제1 층간 절연막(115), 제2 선택 게이트 패턴(SG2), 셀 게이트 패턴들(CG), 게이트간 절연 패턴들(110), 제1 선택 게이트 패턴(SG1) 및 기저 절연막(106)을 연속적으로 패터닝하여 홀들(120)을 형성한다. 상기 홀들(120)은 상기 기억 셀 영역(50)내에 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 홀(120)은 상기 공통 소오스 영역(104)을 노출시킨다.
도 3c를 참조하면, 상기 홀(120)의 내측벽에 노출된 상기 셀 게이트 패턴들(CG)을 옆으로 리세스(recess)시키어 언더컷 영역(125)을 정의한다. 상기 리세스 공정에 의하여 상기 셀 게이트 패턴들(CG)의 일 측벽들(127)이 상기 게이트간 절연 패턴들(110)의 일 측벽들(129) 보다 옆으로 이동되어 상기 언더컷 영역(125)이 정의된다. 상기 셀 게이트 패턴들(CG)과 더불어 상기 제1 선택 게이트 패턴(SG1) 및 제2 선택 게이트 패턴(SG2)도 옆으로 리세스될 수 있다. 이에 따라, 상기 제1 및 제2 선택 게이트 패턴들(SG1,SG2) 옆에도 언더컷 영역(120)이 정의될 수 있다. 상기 홀(120)내 상기 게이트 패턴들(SG1,CG,SG2)은 등방성 식각(ex, 습식식각등)에 의하여 리세스될 수 있다.
도 3d를 참조하면, 상기 홀(120) 및 언더컷 영역(125)을 갖는 기판(100) 상에 다층 절연막(130)을 형성한다. 상기 다층 절연막(130)은 차례로 적층된 블로킹 절연막 및 전하저장막을 포함한다. 상기 다층 절연막(130)은 상기 홀(120) 및 언더컷 영역(125)내에 형성된다. 또한, 상기 다층 절연막(130)은 상기 제1 층간 절연막(115) 상에도 형성될 수 있다. 상기 다층 절연막(130)은 상기 언더컷 영역(120) 을 갖는 홀(120)의 내측벽을 따라 콘포말(conformal)하게 형성될 수 있다. 이로써, 상기 언더컷 영역(125)의 일부는 비어 있을 수 있다.
도 3e를 참조하면, 상기 다층 절연막(130) 상에 상기 홀(120) 및 상기 언더컷 영역(125)을 채우는 희생막을 형성할 수 있다. 상기 희생막은 상기 다층 절연막(130)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 희생막은 산화막등으로 형성될 수 있다.
상기 희생막을 상기 제1 층간 절연막(115)의 상부면 상에 위치한 상기 다층 절연막(130)이 노출될때까지 평탄화시키고, 상기 평탄화된 희생막을 상기 홀(120)의 바닥면 상에 배치된 다층 절연막(130)이 노출될때까지 이방성 식각하여 희생 패턴들(132)을 형성할 수 있다. 상기 희생 패턴(132)은 상기 언더컷 영역(125)을 채울 수 있다. 이때, 상기 홀(120)내 기저 절연막(106)의 일측벽, 게이트간 절연 패턴들(110)의 일 측벽들(129) 및 제1 층간 절연막(115)의 일측벽 상에 형성된 상기 다층 절연막(130)이 노출된다.
도 3f를 참조하면, 상기 희생 패턴들(132)을 식각 마스크로 사용하여 상기 노출된 다층 절연막(130)을 제거할 수 있다. 이에 따라, 상기 셀 게이트 패턴들(CG) 옆의 언더컷 영역들(125)내에 다층 절연 패턴들(130a)이 각각 형성된다. 상기 홀(120)내 게이트간 절연 패턴들(110)의 일측벽들(129) 상에 위치한 상기 다층 절연막(130)이 제거됨으로써, 상기 홀(120)내의 상기 다층 절연 패턴들(130a)은 서로 분리된다. 최하부의 언더컷 영역(125) 아래의 다층 절연막(130)이 제거됨으로써, 상기 공통 소오스 영역(104)이 노출될 수 있다. 상기 노출된 다층 절연막(130) 은 등방성 식각으로 제거되는 것이 바람직하다. 상기 제1 선택 게이트 패턴(SG1) 옆의 언더컷 영역(125)내에 제1 게이트 절연막의 제1 패턴(130b)이 형성될 수 있으며, 상기 제2 선택 게이트 패턴(SG2) 옆의 언더컷 영역(125)내에 제2 게이트 절연막의 제1 패턴(130c)이 형성될 수 있다. 상기 제1 및 제2 게이트 절연막들의 제1 패턴들(130b,130c)은 인접한 상기 다층 절연 패턴들(130a)과 분리될 수 있다. 상기 다층 절연 패턴들(130a)을 형성한 후에, 상기 희생 패턴들(132)을 제거한다. 상기 희생 패턴들(132)은 등방성 식각으로 제거될 수 있다.
상술한 방법에 따르면, 상기 희생 패턴들(132)을 이용하여 상기 다층 절연막(130)을 등방성 식각하여 상기 다층 절연 패턴들(130a)을 형성할 수 있다. 이와는 달리, 상기 언더컷 영역(125) 외부에 위치한 상기 다층 절연막(130)을 이방성 식각 공정으로 제거하여 상기 다층 절연 패턴들(130a)을 형성할 수 있다. 이 경우에, 상기 희생 패턴들(132)이 요구되지 않는다. 즉, 도 3d의 다층 절연막(130)을 이방성 식각하여 상기 언더컷 영역(125) 외부의 상기 다층 절연막(130)을 제거할 수 있다. 이 경우에, 상기 홀(120)내 제1 층간 절연막(115)의 일측벽 상의 다층 절연막(130), 게이트간 절연 패턴들(110)의 일 측벽들(129) 상의 다층 절연막들, 및 기저 절연막(110)의 일측벽의 다층 절연막이 순차적으로 제거될 수 있다.
계속해서, 도 3g를 참조하면, 상기 다층 절연 패턴들(130a)을 갖는 기판(100) 상에 터널 절연막(135)을 콘포말하게 형성한다. 상기 터널 절연막(135)은 상기 다층 절연 패턴(130a)의 표면 및 상기 홀(120)내 게이트간 절연 패턴들(110)의 일 측벽들(129)을 따라 실질적으로 균일한 두께로 형성될 수 있다. 또한, 상기 터널 절연막(135)은 상기 제1 패턴들(130b,130c)의 표면들, 상기 홀(120)내 제1 층간 절연막(115)의 일측벽, 기저 절연막(106)의 일 측벽 및 상기 홀(120)의 바닥면 상에도 형성될 수 있다. 이에 더하여, 상기 터널 절연막(135)은 상기 제1 층간 절연막(115)의 상부면 상에도 형성될 수 있다. 상기 터널 절연막(135)은 원자층 적층법에 의하여 형성될 수 있다.
상기 언더컷 영역(125)내에 배치된 터널 절연막은 터널 절연 패턴(135a)에 해당하고, 상기 게이트간 절연 패턴들(110)의 일 측벽들(129) 상에 배치된 터널 절연막은 터널 절연 패턴(135a)의 연장부(135b)에 해당할 수 있다. 상기 터널 절연 패턴(135a)은 상기 다층 절연 패턴(130a)의 표면을 따라 콘포말하게 형성됨으로써, 상기 언더컷 영역(125)의 일부가 비어 있을 수 있다. 상기 제1 패턴들(130b,130c)이 내재된 언더컷 영역들(125)내에 형성된 터널 절연막들은 각각 제2 패턴들(135c,135d)에 해당할 수 있다. 상기 제1 게이트 절연막(136a)은 제1 패턴(130b) 및 제2 패턴(135c)을 포함하고, 상기 제2 게이트 절연막(136b)은 제1 패턴(130c) 및 제2 패턴(135d)을 포함한다.
도 3h를 참조하면, 상기 홀(120)의 바닥면 상에 형성된 터널 절연막(135)을 제거하여 상기 공통 소오스 영역(104)을 노출시킬 수 있다. 이때, 상기 게이트간 절연 패턴들(110)의 일측벽들(129) 상에 형성된 터널 절연 패턴의 연장부들(130b)은 그대로 잔존된다. 즉, 상기 홀(120)의 바닥면 상에 형성된 터널 절연막(135)을 제거할지라도, 상기 홀(120)의 내측벽 상에 형성된 터널 절연 패턴들(135a) 및 연장부들(135b)의 식각 손상은 최소화된다.
상기 홀(120)의 바닥면상의 터널 절연막(135)을 제거한 후에, 상기 노출된 공통 소오스 영역(104)을 상기 웰 영역(102)이 노출될때까지 식각할 수 있다. 이로써, 상기 홀(120)이 아래로 연장될 수 있다. 상기 홀(120)의 연장부의 측벽에 상기 공통 소오스 영역(104)이 노출된다.
이어서, 상기 기판(100) 상에 활성막(140)을 형성한다. 상기 활성막(140)은 실리콘, 게르마늄 및/또는 실리콘-게르마늄으로 형성될 수 있다. 상기 활성막(140)은 언도프트 상태이거나, 상기 웰 영역(102)과 동일한 타입인 제1 도전형의 도펀트들로 도핑될 수 있다. 상기 활성막(140)은 상기 언더컷 영역(125)을 채울 수 있다. 상기 활성막(140)은 상기 웰 영역(102) 및 공통 소오스 영역(104)과 접촉될 수 있다. 본 발명의 일 실시예에 따르면, 상기 홀(120)의 연장부를 형성하는 공정을 생략하는 경우에, 상기 활성막(140)은 상기 웰 영역(102)과 접촉하지 않을 수 있다.
상기 활성막(140) 상에 상기 홀(120)을 채우는 충진 절연막(145, filling insulation layer)을 형성할 수 있다. 상기 충진 절연막(145)은 산화막, 질화막 및/또는 산화질화막등으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성막(140)이 상기 홀(120)을 채울 수 있다. 이 경우에, 상기 충진 절연막(145)은 생략될 수 있다.
도 3i를 참조하면, 상기 충진 절연막(145) 및 활성막(140)을 상기 제1 층간 절연막(115)이 노출될때까지 평탄화시키어 상기 홀(120)내에 활성 패턴(140a) 및 충진 절연 패턴(145a)을 형성한다.
계속해서, 도 2a를 참조하여 후속 공정들을 설명한다. 상기 활성 패턴(140a) 의 상단부에 제2 도전형의 도펀트들을 공급하여 도 2a의 공통 드레인 영역(150)을 형성한다. 상기 기판(100) 전면 상에 제2 층간 절연막(155)을 형성하고, 상기 제2 층간 절연막(155)을 관통하는 비트라인 플러그(160)을 형성한다. 연결 영역(60)의 제2 층간 절연막(155) 및 제1 층간 절연막(115)을 연속적으로 관통하는 도 2c의 연결 플러그들(162)을 형성한다. 상기 비트라인 플러그(160) 및 연결 플러그들(162)은 동시에 형성될 수 있다. 상기 비트라인 플러그(160) 및 연결 플러그들(162)은 도전 물질로 형성된다. 예컨대, 상기 비트라인 플러그(160) 및 연결 플러그들(162)은 금속(ex, 텅스텐, 알루미늄, 티타늄 또는 탄탈늄등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등에서 선택된 적어도 하나를 포함할 수 있다.
기억 셀 영역(50)의 상기 제2 층간 절연막(150) 상에 상기 비트라인 플러그(160)와 접속된 비트라인(165)을 형성한다. 상기 연결 영역(60)의 제2 층간 절연막(150) 상에 상기 연결 플러그(162)와 접속된 배선(167)을 형성한다. 상기 비트라인(165) 및 배선(167)은 동시에 형성될 수 있다. 상기 비트라인(165) 및 배선(167)은 금속(ex, 텅스텐, 알루미늄, 티타늄 또는 탄탈늄등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등)등에서 선택된 적어도 하나를 포함할 수 있다. 이로써, 도 1, 도 2a 내지 도 2d에 개시된 비휘발성 기억 소자를 구현할 수 있다.
상술한 비휘발성 기억 소자의 형성 방법에 따르면, 상기 홀(120)내에 상기 다층 절연 패턴들(130a)에 각각 포함된 전하 저장 패턴들은 서로 분리되어 있다. 이에 따라, 상기 전하 저장 패턴의 트랩들에 저장된 전하들이 이웃한 다른 전하 저장 패턴들로 이동되는 현상이 방지된다. 그 결과, 비휘발성 기억 소자의 신뢰성이 향상될 수 있다.
또한, 상기 전하 저장 패턴들을 분리한 후에, 상기 터널 절연막(135)을 형성하고, 상기 터널 절연막(135)은 분리를 위한 식각 공정에 노출되지 않는다. 따라서, 터널 절연 패턴들(135a)은 연장부들(135b)에 의하여 서로 직접 연결되어 있다. 결과적으로, 상기 터널 절연 패턴들(135a) 및 연장부들(135b)은 분리를 위한 식각 공정에 노출되지 않음으로써, 상기 터널 절연 패턴들(135a)의 신뢰성 저하를 최소화시킬 수 있다.
(제2 실시예)
본 실시예에 따른 비휘발성 기억 소자는 상술한 제1 실시예의 비휘발성 기억 소자와 유사하다. 본 실시예에 따른 비휘발성 기억 소자는 다른 형태의 셀 게이트 패턴들을 개시한다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 6은 도 5의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(200, 이하 기판이라 함)은 기억 셀 영역(50) 및 상기 기억 셀 영역(50) 일측에 위치한 연결 영역(60)을 포함한다. 또한, 상기 기판(200)은 주변회로들을 포함하는 주변회로 영역(미도시함)을 포함한다. 상기 기억 셀 영역(50)의 기판(200) 내에 제1 도전형의 도펀트들로 도핑된 웰 영역(202)이 배치된다. 상기 웰 영역(202)은 상기 연결 영역(60)의 기판(200)내로 연장될 수 있다.
상기 기판(200) 상에 소자분리 패턴들(216)이 제1 방향을 따라 나란히 연장된다. 상기 소자분리 패턴들(216)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격된다. 상기 제1 방향은 도 5의 x축 방향에 해당하고 상기 제2 방향은 도 5의 y축 방향에 해당한다. 상기 소자분리 패턴(216)은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다.
인접한 한쌍의 소자분리 패턴들(216) 사이의 상기 기판(200) 상에 한쌍의 게이트 스택들(300)이 배치된다. 상기 한쌍의 게이트 스택들(300)은 상기 제1 방향(x축 방향)을 따라 나란히 연장된다. 상기 한쌍의 게이트 스택들(300)은 상기 제2 방향(y축 방향)으로 서로 이격되어 그루브(220, groove)를 정의한다. 상기 그루브(220)는 상기 한쌍의 게이트 스택들(300) 사이의 공간으로서 상기 제1 방향(x축 방향)을 따라 연장된다. 상기 한쌍의 게이트 스택들(300)은 상기 그루브(220)를 기준으로 대칭적인 구조이다. 상기 한쌍의 게이트 스택들(300)을 하나의 게이트 스택 그룹으로 정의할 수 있다. 상기 기판(300) 상에 복수의 게이트 스택 그룹들이 상기 제2 방향(y축 방향)으로 배열될 수 있다. 상기 복수의 게이트 스택 그룹들은 나란히 배열될 수 있다. 상기 소자분리 패턴(216)은 인접한 한쌍의 상기 게이트 스택 그룹들 사이의 트렌치(215)를 채울 수 있다.
상기 게이트 스택(300)은 상기 기판(200) 상에 교대로 적층된 복수의 게이트간 절연 패턴들(210a) 및 복수의 셀 게이트 패턴들(CG)을 포함한다. 또한, 상기 게이트 스택(300)은 제1 선택 게이트 패턴(SG1) 및 제2 선택 게이트 패턴(SG2)을 더 포함할 수 있다. 상기 제1 선택 게이트 패턴(SG1)은 상기 셀 게이트 패턴들(CG) 중 에서 최하부의 셀 게이트 패턴(CG) 및 상기 기판(200) 사이에 개재되고, 상기 제2 선택 게이트 패턴(SG2)은 상기 셀 게이트 패턴들(CG) 중에서 최상부의 셀 게이트 패턴(CG) 상부에 배치된다. 상기 게이트간 절연 패턴들(210a) 중에서 최하부의 게이트간 절연 패턴(210a)은 상기 제1 선택 게이트 패턴(SG1) 및 상기 최하부의 셀 게이트 패턴(CG) 사이에 개재되고, 상기 게이트간 절연 패턴(210a) 중에서 최상부의 게이트간 절연 패턴(210a)은 상기 제2 선택 게이트 패턴(SG2) 및 상기 최상부의 셀 게이트 패턴(CG) 사이에 개재된다. 기저 절연 패턴(206a)이 상기 제1 선택 게이트 패턴(SG1) 및 기판(200) 사이에 개재된다. 상기 제2 선택 게이트 패턴(SG2) 상에 캐핑 절연 패턴(214a)이 배치될 수 있다. 상기 게이트 패턴들(SG1,CG,SG2) 및 절연 패턴들(206a,210a,214a)은 상기 제1 방향(x축 방향)을 따라 연장된 라인 형태이다.
패드들(CPD)이 상기 게이트 스택(300)의 게이트 패턴들(SG1,CG,SG2)로부터 상기 연결 영역(60)내로 각각 연장된다. 상기 게이트간 절연 패턴들(210a)도 상기 연결 영역(60)내로 연장되어 상기 패드들(CPD) 사이에 개재된다. 상기 패드들(CPD)은 상기 제1 방향(x축 방향)으로 진행하는 계단 형태의 구조를 가질 수 있다.
상기 기판(100) 상에 제1 층간 절연막(218)이 배치된다. 상기 제1 층간 절연막(218)은 상기 게이트 스택들(300) 및 소자분리 패턴(216)을 덮는다. 또한, 상기 제1 층간 절연막(218)은 상기 패드들(CPD)을 덮는다. 상기 그루브(220)는 위로 연장되어 상기 제1 층간 절연막(218)을 관통한다. 즉, 상기 그루브(220)의 내측벽은 상기 제1 층간 절연막(218)의 일측벽, 상기 게이트 패턴들(SG1,CG,SG2)의 일측벽 들, 상기 캐핑 절연 패턴(214a)의 일측벽, 상기 게이트간 절연 패턴들(210a)의 일측벽들, 및 상기 기저 절연 패턴(206a)의 일측벽을 포함한다.
상기 제1 선택 게이트 패턴(SG1) 아래의 기판(200)에 제2 도전형의 도펀트로 도핑된 공통 소오스 영역(204a)이 배치된다. 상기 공통 소오스 영역(204a)은 상기 웰 영역(202)내에 형성되며, 상기 공통 소오스 영역(204a)의 상부면은 상기 기판(200)의 상부면과 동일한 높이일 수 있다. 상기 공통 소오스 영역(204a)은 상기 제1 방향(x축 방향)으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(204a)은 상기 소자분리 패턴(216) 아래로 연장되어 이웃한 공통 소오스 영역(204a)과 직접 연결될 수 있다. 상기 인접한 소자분리 패턴들(216) 사이의 상기 한쌍의 게이트 스택들(300) 아래에 각각 배치된 공통 소오스 영역들(204a)은 서로 이격될 수 있다. 이와는 다르게, 본 발명의 일 실시예에 따르면, 상기 기억 셀 영역(50)내 상기 공통 소오스 영역들(204a)은 연장되어 모두 직접 연결될 수 있다.
상기 그루브(220)내에 상기 한쌍의 게이트 스택들에 각각 인접한 한쌍의 활성 패턴들(240a)이 배치된다. 상기 활성 패턴(240a)은 상기 게이트 스택(300)의 일 측벽을 따라 상기 기판(200)으로부터 위로 연장된다. 상기 한쌍의 활성 패턴들(240a)은 상기 제2 방향(y축 방향)으로 서로 이격될 수 있다. 상기 한쌍의 활성 패턴들(240a)의 하단부들도 서로 이격될 수 있다. 이와는 다르게, 상기 한쌍의 활성 패턴들(240a)의 하단부들은 연장되어 서로 연결될 수도 있다. 상기 한쌍의 게이트 스택들(300) 사이에 충진 절연 패턴(245a)이 개재될 수 있다. 상기 충진 절연 패턴(245a)은 상기 활성 패턴들(240a)에 대하여 식각선택비를 갖는 절연 물질로 형 성할 수 있다. 상기 한쌍의 활성 패턴들(240a)은 한쌍의 수직형 셀 스트링들에 각각 포함된다. 상기 한쌍의 활성 패턴들(240a)을 하나의 활성 패턴 그룹으로 정의한다. 상기 그루브(200) 내에 복수의 상기 활성 패턴 그룹들이 상기 제1 방향(x축 방향)을 따라 배열되고, 상기 활성 패턴 그룹들은 서로 이격된다.
상기 활성 패턴(240a)은 상기 공통 소오스 영역(204a)과 접촉된다. 이에 더하여, 상기 활성 패턴(240a)은 상기 웰 영역(202)과도 접촉될 수 있다. 상기 활성 패턴(240a)의 상단부에 제2 도전형의 도펀트로 도핑된 공통 드레인 영역(250)이 형성된다. 상기 공통 드레인 영역(250)의 하부면은 상기 제2 선택 게이트 패턴(SG2)의 상부면에 근접한 높이일 수 있다.
상기 셀 게이트 패턴들(CG)과 인접한 상기 활성 패턴(240a) 사이에 다층 절연 패턴들(230a)이 각각 배치된다. 상술된 제1 실시예의 다층 절연 패턴(130a)과 같이, 상기 다층 절연 패턴(230a)은 전하 저장 패턴 및 상기 전하 저장 패턴과 상기 셀 게이트 패턴(CG) 사이에 개재된 블로킹 절연 패턴을 포함한다. 상기 다층 절연 패턴(230a)의 전하 저장 패턴 및 블로킹 절연 패턴은 각각 상술한 제1 실시예의 전하 저장 패턴(131) 및 블로킹 절연 패턴(132)과 동일한 물질로 형성될 수 있다. 상기 전하 저장 패턴들은 서로 분리되어 있다. 이와 마찬가지로, 상기 블로킹 절연 패턴들도 서로 분리된다. 따라서, 상기 활성 패턴(240a)에 인접한 복수의 다층 절연 패턴들(230a)은 서로 분리되어 있다. 구체적으로, 상기 셀 게이트 패턴들(CG)의 일 측벽들(227)은 상기 게이트간 절연 패턴들(210a)의 일 측벽들(229) 보다 옆으로 리세스되어 언더컷 영역들(235)이 정의되고, 상기 다층 절연 패턴들(230a)은 상기 언더컷 영역들(235)내에 각각 배치된다.
상기 다층 절연 패턴들(230a)과 상기 활성 패턴(240a) 사이에 터널 절연 패턴들(235a)이 각각 개재된다. 구체적으로, 상기 터널 절연 패턴들(235a)은 상기 다층 절연 패턴들(230a)의 전하 저장 패턴들과 상기 활성 패턴(240a) 사이에 각각 배치된다. 상기 터널 절연 패턴들(235a)은 아래 및/또는 위로 연장되어 서로 직접 연결된다. 즉, 연속적인 터널 절연막이 복수의 상기 다층 절연 패턴들(230a)과 상기 활성 패턴(240a) 사이에 개재된다. 상기 터널 절연 패턴(235a)의 연장부(235b)는 상기 게이트간 절연 패턴(210a)의 일 측벽(229) 및 활성 패턴(240a) 사이에 배치된다. 상기 터널 절연 패턴(235a)은 상술한 제1 실시예의 터널 절연 패턴(135a)과 동일한 물질로 형성될 수 있다. 상기 활성 패턴(240a)은 언더컷 영역(235)내로 연장된 돌출부(241)를 포함할 수 있다.
상기 제1 선택 게이트 패턴(SG1)과 상기 활성 패턴(240a) 사이에 제1 게이트 절연막(236a)이 개재된다. 상기 제1 게이트 절연막(236a)은 제1 패턴(230b) 및 제2 패턴(235c)을 포함할 수 있다. 상기 제1 패턴(230b)은 상기 다층 절연 패턴(230a)과 동일한 물질로 형성될 수 있다. 상기 제1 패턴(230b)은 인접한 다층 절연 패턴(230a)과 이격될 수 있다. 예컨대, 상기 제1 선택 게이트 패턴(SG1)의 일 측벽도 상기 게이트간 절연 패턴(210a)의 일측벽(239) 보다 옆으로 리세스되어 언더컷 영역(235)이 정의될 수 있다. 상기 제1 패턴(230b)은 상기 제1 선택 게이트 패턴(SG1) 옆의 언더컷 영역내에 배치될 수 있다. 상기 제1 게이트 절연막(236a)의 제2 패턴(235c)은 위로 연장되어 상기 터널 절연 패턴(230a)의 연장부(230b)와 직 접 연결될 수 있다. 상기 제2 선택 게이트 패턴(SG1)과 상기 활성 패턴(240a) 사이에 제2 게이트 절연막(236b)이 개재된다. 상기 제2 게이트 절연막(236b)은 상기 다층 절연 패턴(230a)과 동일한 물질로 형성된 제1 패턴(230c) 및 상기 터널 절연 패턴(235a)과 동일한 물질로 형성된 제2 패턴(235d)을 포함할 수 있다. 상기 제2 게이트 절연막(236b)의 제1 패턴(230c)은 언더컷 영역(235)내에 배치되어 인접한 다층 절연 패턴(230a)과 이격될 수 있다. 상기 제2 게이트 절연막(236b)의 제2 패턴(235d)은 아래로 연장되어 상기 터널 절연 패턴(235a)의 연장부(235b)와 직접 연결될 수 있다.
상기 기판(200) 전면 상에 제2 층간 절연막(255)이 배치된다. 상기 제2 층간 절연막(255)은 상기 활성 패턴 그룹들 사이의 그루브(220)를 채울 수 있다. 비트라인 플러그(260)가 상기 기억 셀 영역(50)의 제2 층간 절연막(255)을 관통하여 상기 공통 드레인 영역(250)에 접속된다. 연결 플러그들(262)이 상기 제2 및 제1 층간 절연막들(255,218)을 연속적으로 관통하여 상기 패드들(CPD)에 각각 접속된다.
상기 제2 층간 절연막(255) 상에 상기 비트라인 플러그(262)와 접속되는 비트라인(265)이 배치된다. 상기 비트라인(265)은 상기 제2 방향(y축 방향)으로 연장된다. 상기 비트라인(265)은 상기 제2 방향(y축 방향)으로 배열된 복수의 공통 드레인 영역들(250)과 접속된다. 상기 제2 층간 절연막(255) 상에는 복수의 상기 비트라인(265)이 나란히 배열된다. 상기 연결 영역(60)의 제2 층간 절연막(255) 상에 상기 연결 플러그들(262)과 각각 접속되는 배선들(미도시함)이 배치될 수 있다.
도 7a 내지 도 7d 는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 Ⅳ-Ⅳ'을 따라 취해진 공정 단면도들이다.
도 5 및 도 7a를 참조하면, 기판(200)내에 제1 도전형의 도펀트들로 도핑된 웰 영역(202)을 형성하고, 상기 웰 영역(202)에 제2 도전형의 도펀트들로 카운트 도핑하여 공통 소오스 영역(104)을 형성한다.
상기 기판(200) 상에 기저 절연막 및 제1 선택 게이트 도전막을 차례로 형성하고, 상기 제1 선택 게이트 도전막 상에 복수의 게이트간 절연막들 및 복수의 셀 게이트 도전막들을 교대로 적층시킨다. 최상부의 게이트간 절연막 상에 제2 선택 게이트 도전막 및 캐핑 절연막을 차례로 형성한다. 상기 캐핑 절연막, 제2 선택 게이트 도전막, 게이트간 절연막들, 셀 게이트 도전막들, 제1 선택 게이트 도전막 및 기저 절연막을 연속적으로 패터닝하여 예비 게이트 스택들을 형성한다. 상기 예비 게이트 스택은 예비 기저 절연 패턴(206), 예비 제1 선택 게이트 패턴(207), 예비 게이트간 절연 패턴들(210), 예비 셀 게이트 패턴들(211), 예비 제2 선택 게이트 패턴(213) 및 예비 캐핑 절연 패턴(214)을 포함한다. 상기 예비 게이트간 절연 패턴들(210) 및 예비 셀 게이트 패턴들(211)은 교대로 적층된다. 상기 예비 게이트 스택은 기억 셀 영역(50)의 기판(200) 및 연결 영역(60)의 기판(200) 상에 형성된다.
상기 트렌치(215)를 채우는 소자분리막을 기판(200) 상에 형성하고, 상기 소자분리막(200)을 상기 예비 캐핑 절연 패턴(214)이 노출될때까지 평탄화시키어 소자분리 패턴(216)을 형성한다. 상기 연결 영역(60)의 예비 게이트 스택을 계단 형태로 형성하여 예비 패드들(미도시함)을 형성할 수 있다. 상기 예비 패드들을 형성 하는 방법은 제1 실시예의 도 4a 내지 도 4c를 참조하여 설명한 패드들(CPD)의 형성 방법과 동일한 방법으로 수행할 수 있다.
도 7b를 참조하면, 상기 소자분리 패턴(216)을 갖는 기판(200) 상에 제1 층간 절연막(218)을 형성한다. 상기 제1 층간 절연막(218)은 상기 예비 패드들 상에도 형성된다. 상기 제1 층간 절연막(218) 및 상기 예비 게이트 스택을 연속적으로 패터닝하여 상기 공통 소오스 영역(204)을 노출시키는 그루브(220)를 형성한다. 이에 따라, 상기 예비 게이트 스택은 한쌍의 게이트 스택들로 분리된다. 또한, 상기 예비 패드들도 상기 각 게이트 스택에 연결된 패드들로 분리된다. 상기 게이트 스택은 기저 절연 패턴(206a), 제1 선택 게이트 패턴(SG1), 게이트간 절연 패턴들(210a), 셀 게이트 패턴들(CG), 제2 선택 게이트 패턴(SG2) 및 캐핑 절연 패턴(214a)을 포함한다.
도 7c를 참조하면, 상기 그루브(220)에 노출된 게이트 패턴들(SG1,CG,SG2)을 게이트간 절연 패턴들(210a) 보다 옆으로 리세스시켜 언더컷 영역들(235)을 정의한다. 상기 언더컷 영역(235)은 셀 게이트 패턴(CG)의 일 측벽(237) 및 셀 게이트 패턴(CG) 아래 및 위의 게이트간 절연 패턴(210a)의 가장자리에 의하여 정의될 수 있다. 상기 언더컷 영역들(235)을 갖는 기판(200) 상에 다층 절연막을 콘포말하게 형성한다. 다층 절연막은 블로킹 절연막 및 전하저장막을 포함한다. 상기 언더컷 영역들(235) 외부의 상기 다층 절연막을 제거하여, 상기 언더컷 영역들(235)내에 각각 배치되고 서로 분리된 다층 절연 패턴(230a) 및 제1 패턴들(230b,230c)을 형성한다. 상기 언더컷 영역(235) 외부의 상기 다층 절연막은 상술한 제1 실시예에서 설명한 이방성 식각 또는 희생 패턴을 이용한 등방성 식각으로 제거될 수 있다.
상기 다층 절연 패턴들(230a)을 갖는 기판(200) 상에 터널 절연막을 콘포말하게 형성한다. 상기 터널 절연막은 원자층 적층법으로 형성될 수 있다. 상기 터널 절연막은 산화막, 질화막 및/또는 산화질화막등으로 형성될 수 있다. 상기 셀 게이트 패턴(CG) 옆의 언더컷 영역(235) 내에 형성된 터널 절연막은 터널 절연 패턴(235a)에 해당하고, 상기 게이트간 절연 패턴(210a)의 일 측벽(239) 상에 배치된 터널 절연막은 연장부(235b)에 해당한다. 상기 선택 게이트 패턴들(SG1,SG2) 옆의 언더컷 영역들(235)내에 형성된 터널 절연막은 제2 패턴들(235c,235d)에 해당한다.
상기 그루브(220)의 바닥면 상에 배치된 터널 절연막을 제거하여 상기 공통 소오스 영역(204)을 노출시킬 수 있다. 이어서, 상기 노출된 공통 소오스 영역(204)을 식각하여 상기 웰 영역(202)을 노출시킬 수 있다. 상기 그루브(220)의 형태에 의하여 식각된 공통 소오스 영역(204a)은 일방향(도 1의 x축 방향)으로 연장된 라인 형태로 형성될 수 있다.
도 7d를 참조하면, 상기 그루브(220)내에 상기 한쌍의 게이트 스택들의 일측벽들 상에 각각 인접하고 서로 이격된 한쌍의 활성 패턴들(240a) 및 상기 한쌍의 패턴들(240a) 사이의 충진 절연 패턴(245a)을 형성한다. 도 7d에 도시된 바와 같이, 상기 한쌍의 활성 패턴들(240a)의 하단부들은 서로 이격될 수 있다. 이와는 달리, 상기 한쌍의 활성 패턴들(240a)의 하단부는 연장되어 서로 연결될 수도 있다. 상기 한쌍의 활성 패턴들(240a)은 상기 공통 소오스 영역(204a) 및 웰 영역(202)과 접촉될 수 있다. 상기 한쌍의 활성 패턴들(240a)을 형성하는 방법을 도 8a 및 도 8c의 평면도를 참조하여 좀더 구체적으로 설명한다.
도 8a 내지 도 8c는 도 7d의 활성 패턴을 형성하는 방법을 설명하기 위한 평면도들이다.
도 7d 및 도 8a를 참조하면, 상기 터널 절연 패턴(235a)을 갖는 기판(200) 상에 활성막을 콘포말하게 형성한다. 상기 활성막은 상기 언더컷 영역(235)을 채울 수 있다. 상기 그루브(220)의 일부는 비어 있을 수 있다. 상기 그루브(220)의 바닥면 상 및 상기 제1 층간 절연막(218) 상의 활성막을 이방성 식각으로 제거할 수 있다. 이에 따라, 상기 그루브(220)의 양내측벽 상에 배치된 예비 활성 패턴들(240)이 형성될 수 있다. 상기 예비 활성 패턴(240)은 상기 셀 게이트 패턴들(SG1,CG,SG2)과 평행하게 연장될 수 있다. 상기 예비 활성 패턴들(240)을 갖는 기판(200) 상에 상기 그루브(220)를 채우는 충진 절연막을 형성할 수 있다. 상기 예비 활성 패턴(240)이 노출되도록 그루브(220) 외부의 충진 절연막을 제거할 수 있다. 이로써, 상기 그루브(220)내에 예비 충진 절연 패턴(245)이 형성될 수 있다.
한편, 상기 예비 활성 패턴(240) 및 예비 충진 절연 패턴(245)은 다른 방법에 의하여 형성될 수도 있다. 구체적으로, 상기 활성막 및 상기 충진 절연막을 차례로 형성한 후에, 상기 충진 절연막 및 상기 활성막을 상기 제1 층간 절연막(218)이 노출될때까지 평탄화시키어 상기 예비 활성 패턴(240) 및 예비 충진 절연 패턴(245)을 형성할 수도 있다. 이 경우에, 상기 그루브(220)의 양내측벽에 형성된 예비 활성 패턴들(240)의 하단부가 연장되어 서로 연결된 상태일 수 있다.
도 8b를 참조하면, 상기 예비 충진 절연 패턴(245)을 패터닝하여 상기 그루 브(220)내에 서로 이격된 충진 절연 패턴들(245a)을 형성한다. 상기 충진 절연 패턴들(245a) 사이의 상기 예비 활성 패턴(240)은 노출된다.
도 8c를 참조하면, 상기 충진 절연 패턴들(245a)을 마스크로 사용하여 상기 충진 절연 패턴들(245a) 사이의 예비 활성 패턴(240)을 제거한다. 이로써, 상기 그루브(220)내에 활성 패턴들(245a)이 형성된다. 상기 충진 절연 패턴들(245a) 사이의 예비 활성 패턴(240)은 등방성 식각(ex, 습식 식각등)으로 제거될 수 있다.
상기 활성 패턴들(240a)은 다른 방법으로 형성될 수도 있다. 구체적으로, 상기 활성막을 형성한 후에, 상기 활성막에 포토리소그라피 공정 및 이방성 식각을 포함하는 패터닝 공정을 수행하여 상기 활성 패턴들(240a)을 형성할 수도 있다. 이 경우에, 상기 충진 절연 패턴들(245a)은 생략될 수도 있다.
계속해서, 후속 공정들을 도 6을 참조하여 설명한다. 활성 패턴(240a)의 상단부에 제2 도전형의 도펀트들을 공급하여 공통 드레인 영역(250)을 형성한다. 이어서, 제2 층간 절연막(255)을 기판(200) 전면 상에 형성한다. 상기 제2 층간 절연막(255)은 상기 충진 절연 패턴들(245a) 사이의 그루브(220)를 채울 수 있다. 상기 충진 절연 패턴(245a)이 생략되는 경우에, 상기 제2 층간 절연막(255)은 서로 마주보는 한쌍의 활성 패턴들(240a)도 채울 수 있다.
이어서, 상기 제2 층간 절연막(255)을 관통하여 상기 공통 드레인 영역(250)과 접속되는 비트라인 플러그(260)를 형성한다. 상기 제2 및 제1 층간 절연막들(255,218)을 연속적으로 관통하여 패드들(도 5의 CPD)과 접속되는 연결 플러그들(도 5의 262)을 형성한다. 상기 비트라인 플러그(260) 및 연결 플러그들(262)은 동시에 형성될 수 있다.
이어서, 상기 제2 층간 절연막(255) 상에 상기 비트라인 플러그(260)와 접속되는 비트라인(265) 및 상기 연결 플러그(262)와 접속되는 배선(미도시함)을 형성한다. 이로써, 도 5 및 도 6에 개시된 비휘발성 기억 소자를 구현할 수 있다.
상술된 제1 및 제2 실시예들에 따른 비휘발성 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 비휘발성 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 기억 소자가 실장된 패키지는 상기 비휘발성 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 9는 본 발명의 실시예들에 따른 비휘발성 기억 소자를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤 러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 종류의 비휘발성 기억 소자 및 임의의 수시 접근이 가능한 휘발성 기억 소자등의 다른 종류의 기억 소자들 중에서 적어도 하나를 더 포함할 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 장착한다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도.
도 2a는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 2b는 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 2c는 도 1의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 2d은 도 1의 A 부분을 확대한 도면.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 공정 단면도들.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 연결 패드들을 형성하는 방법을 설명하기 위하여 도 1의 Ⅲ-Ⅲ'을 따라 취해진 공정 단면도들.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도.
도 6은 도 5의 Ⅳ-Ⅳ'을 따라 취해진 단면도.
도 7a 내지 도 7d 는 본 발명의 다른 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 5의 Ⅳ-Ⅳ'을 따라 취해진 공정 단면도들.
도 8a 내지 도 8c는 도 7d의 활성 패턴을 형성하는 방법을 설명하기 위한 평면도들.
도 9는 본 발명의 실시예들에 따른 비휘발성 기억 소자를 포함하는 전자 시스템의 블록도.
도 10은 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 포함하는 메모리 카드를 나타내는 블록도.

Claims (10)

  1. 기판 상에 교대로 적층된 복수의 게이트간 절연 패턴들 및 복수의 셀 게이트 패턴들;
    상기 기판 상에 배치되고 상기 게이트간 절연 패턴들 및 셀 게이트 패턴들의 일 측벽들을 따라 위로 연장된 활성 패턴;
    상기 복수의 셀 게이트 패턴들과 상기 활성 패턴 사이에 각각 배치되고 서로 분리된 복수의 전하저장 패턴들;
    상기 복수의 전하저장 패턴들 및 상기 활성 패턴 사이에 각각 배치되고 연장되어 서로 직접 연결된 터널 절연 패턴; 및
    상기 복수의 셀 게이트 패턴들 및 복수의 전하저장 패턴들 사이에 각각 개재된 복수의 블로킹 절연 패턴들을 포함하되,
    상기 셀 게이트 패턴들 각각의 상기 일 측벽은 옆으로 리세스되어 언더컷 영역을 정의하고, 상기 활성 패턴은 상기 언더컷 영역 내로 연장된 돌출부를 포함하는 비휘발성 기억 소자.
  2. 청구항 1항에 있어서,
    상기 전하저장 패턴들 각각은 상기 언더컷 영역 내에 배치된 비휘발성 기억 소자.
  3. 청구항 2항에 있어서,
    상기 터널 절연 패턴은 상기 언더컷 영역 내에 배치되고,
    상기 터널 절연 패턴의 연장된 부분은 상기 게이트간 절연 패턴의 상기 일 측벽과 상기 활성 패턴 사이에 개재된 비휘발성 기억 소자.
  4. 삭제
  5. 청구항 2항에 있어서,
    상기 블로킹 절연 패턴들은 서로 분리된 비휘발성 기억 소자.
  6. 청구항 1항에 있어서,
    상기 셀 게이트 패턴들 중에서 최하부의 셀 게이트 패턴과 상기 기판 상에 개재된 제1 선택 게이트 패턴;
    상기 제1 선택 게이트 패턴과 상기 활성 패턴 사이에 개재된 제1 게이트 절연막;
    상기 셀 게이트 패턴들 중에서 최상부의 셀 게이트 패턴 상부에 배치되고, 제1 방향으로 연장된 제2 선택 게이트 패턴;
    상기 제2 선택 게이트 패턴과 상기 활성 패턴 사이에 개재된 제2 게이트 절연막; 및
    상기 제2 선택 게이트 패턴 상부에 배치되고, 상기 제1 방향에 수직한 제2 방향으로 연장된 비트 라인을 더 포함하는 비휘발성 기억 소자.
  7. 청구항 6항에 있어서,
    상기 기판 내에 배치되고, 제1 도전형의 도펀트로 도핑된 웰 영역;
    상기 웰 영역내에 배치되고, 제2 도전형의 도펀트로 도핑된 공통 소오스 영역; 및
    상기 활성 패턴의 최상부내에 형성되고, 상기 제2 도전형의 도펀트로 도핑된 공통 드레인 영역을 더 포함하되, 상기 활성 패턴은 상기 공통 소오스 영역과 접촉되고, 상기 비트라인은 상기 공통 드레인 영역과 전기적으로 접속된 비휘발성 기억 소자.
  8. 청구항 7항에 있어서,
    상기 활성 패턴은 상기 웰 영역과 접촉된 비휘발성 기억 소자.
  9. 청구항 1항에 있어서,
    상기 활성 패턴은 상기 셀 게이트 패턴들 및 상기 게이트간 절연 패턴들을 관통하는 홀 내에 배치되고, 상기 셀 게이트 패턴들 및 상기 게이트간 절연 패턴들의 상기 일 측벽들은 상기 홀의 측벽을 이루는 비휘발성 기억 소자.
  10. 청구항 1항에 있어서,
    상기 게이트간 절연 패턴들 및 상기 셀 게이트 패턴들은 기판의 상부면과 평행한 일방향을 따라 연장된 라인 형태인 비휘발성 기억 소자.
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