CN102177656B - 时钟净化锁相环 - Google Patents

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Abstract

本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。

Description

时钟净化锁相环
根据35U.S.C.§119主张优先权
本专利申请案主张2008年10月8日申请的标题为“减少敏感性接收器的频带内杂散信号(IN-BAND SPUR REDUCTION FOR SENSITIVE RECEIVER)”的第61/103,893号临时申请案的优先权，所述申请案已转让给本受让人，且以引用的方式明确地并入本文中。
技术领域
本发明一般涉及电子学，且更具体来说，涉及用以产生干净时钟信号的电路。
背景技术
例如蜂窝式电话的无线装置通常包括一个或一个以上接收器。每一接收器可接收输入的射频(RF)信号、处理(例如，放大、下变频和滤波)所述输入RF信号，并提供模拟基带信号。所述接收器可实施于RF集成电路(RFIC)上，所述RF集成电路(RFIC)可包括例如一个或一个以上模/数转换器(ADC)的其它电路。ADC可接收来自RFIC外部的集成电路(IC)的时钟信号、通过所述时钟信号将来自相关联的接收器的模拟基带信号数字化，并将数字样本提供到所述外部IC。所述时钟信号可能包括不合意的杂散信号，其为不合意的频谱分量。所述杂散信号可能使RFIC上的所述接收器的性能降级。
附图说明
图1展示具有杂散信号耦合的无线通信装置。
图2展示具有用以减轻杂散信号耦合的整数N锁相环(PLL)的无线通信装置。
图3展示整数N PLL的方框图。
图4展示整数N PLL内的相位-频率检测器、电荷泵和环路滤波器的示意图。
图5展示压控振荡器(VCO)的示意图。
图6展示具有用以减轻杂散信号耦合的整数N PLL的另一无线通信装置。
图7A和图7B展示来自分数N频率合成器的第一时钟信号和来自整数N PLL的第二时钟信号的时序图。
图8A和图8B展示第一时钟信号和第二时钟信号的频谱曲线。
图9展示操作接收器的过程。
具体实施方式
词语“示范性”在本文中用以指“充当实例、例子或说明”。本文中被描述为“示范性”的任何设计未必解释为比其它设计优选或有利。
本文中描述可接收具有不合意的杂散信号的第一时钟信号比提供具有较少杂散信号的第二时钟信号的时钟净化PLL。所述时钟净化PLL可用于各种电子装置，例如无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持式装置、无线调制解调器、无绳电话、广播接收器、蓝牙装置，等等。为了清楚起见，以下描述时钟净化PLL在可为蜂窝式电话或某一其它装置的无线装置中的使用。
图1展示包括RFIC 110和专用集成电路(ASIC)150的无线通信装置100的示范性设计的方框图。在图1中所展示的示范性设计中，RFIC 110包括前端调谐器120和ADC 130。前端调谐器120包括低噪声放大器(LNA)122和接收器电路124。LNA 122接收来自天线的输入RF信号(RFin)、放大所述输入RF信号，并提供放大的RF信号。接收器电路124处理(例如，下变频、放大和滤波)所述放大的RF信号并提供模拟基带信号。接收器电路124可包括一个或一个以上下变频器、滤波器、放大器和/或其它电路(为了简单起见未将其展示于图1中)。ADC 130使用来自ASIC 150的时钟信号(CLK)而数字化所述模拟基带信号并将数字样本提供到ASIC 150。
ASIC 150可包括各种处理器、控制器、存储器和其它模块(未展示于图1中)，其可处理来自ADC 130的数字样本并执行无线装置100的其它功能。ASIC 150还包括分数N频率合成器160，分数N频率合成器160可产生用于ADC 130的时钟信号。一般来说，分数N频率合成器为接收第一频率下的输入信号并产生第二频率下的输出信号的电路块，其中所述第一频率以一非整数比率与所述第二频率相关。在图1中所展示的示范性设计中，频率合成器160接收具有精确频率fin的参考(Ref)信号并提供具有所要频率fout的时钟信号。分数除法器比率N等于fin与fout的比率，或N＝fin/fout，且对于给定的fin来说视所要fout而定。术语“分数N”是指除法器比率N可为非整数值的事实。
图1展示包括单一接收器的RFIC 110的简单设计。一般来说，RFIC 110可包括任何数目个接收器来用于任何数目个无线电技术和频带。RFIC 110还可包括一个或一个以上发射器。
图1展示芯片上***(SoC)接收器的实例，其包括制造于共同衬底上的前端调谐器120和芯片上ADC 130。可能需要ADC 130在芯片上的集成以获得较低成本、较小电路面积、较高集成程度，等等。然而，ADC 130可产生可经由衬底耦合到接收器内的其它敏感电路(例如LNA 122)的噪声。由ADC 130产生的噪声的频谱内容可视用以触发ADC 130的时钟信号的频谱内容而定。因此，对于ADC 130来说，需要使用干净的时钟信号。
SoC接收器通常与例如图1中的ASIC 150的主机介接。为了主机与SoC接收器之间的数据同步，主机可产生用于芯片上ADC 130的时钟信号，如图1中所展示。所述时钟信号可能含有不合意的杂散信号。尤其在时钟信号是由分数N频率合成器160产生的情况下，可能出现这种情况。
图7A展示由图1中的分数N频率合成器160产生的时钟信号的示范性时序图。频率合成器160可使参考信号在频率上除以两个整数除法器比率L和M以获得所要频率下的时钟信号，其中通常M＝L+1。分数除法器比率N可为L与M之间的非整数值。频率合成器160可接着使用累加计数器在一些时间使参考信号在频率上除以L且在一些其它时间使参考信号在频率上除以M。所述时钟信号可包括与“长”循环混合的“短”循环，其中每一短循环涵盖参考信号的L个周期且每一长循环涵盖参考信号的M个周期。短循环的百分比和长循环的百分比视分数除法器比率N以及整数除法器比率L和M而定。短循环和长循环的位置视如何选择除法器比率L和M而定。在任何情况下，每当除法器比率从L改变到M(即，发生从短循环到长循环的切换)以及(同样地)从M改变到L(即，发生从长循环到短循环的切换)时，便发生时钟信号的频率上的突发性跳跃。在图7A中所展示的实例中，L＝2，M＝3且N＝2.5。时钟信号因此包括交替的短循环和长循环，其中每一短循环涵盖参考信号的两个周期且每一长循环涵盖参考信号的三个周期。
图8A展示由图1中的分数N频率合成器160产生的时钟信号的示范性频谱曲线。所述时钟信号包括时钟频率fout的奇谐波。时钟信号进一步包括归因于时钟信号中的突发性跳频而引起的不合意的发散性杂散信号，其可能由频率合成器160使用分数除法器比率引起。除法器比率L与M之间的切换可为周期性的且可在时钟信号中产生周期性跳频。时钟信号可接着包括频谱中的奇谐波之间的发散性杂散信号，如图8A中所展示。发散性杂散信号为在整个频谱上和在谐波之间出现而非仅在某些频率下出现的不合意的频率分量。一般来说，发散性杂散信号可存在于在时域中具有突发性跳频的任何时钟信号中。突发性跳频可由使用分数N频率合成器而引起或可归因于某一其它机构而发生。
返回参看图1，具有发散性杂散信号的时钟信号可用以对SoC接收器中的ADC 130进行计时。发散性杂散信号可接着存在于ADC 130内的各种信号和电路中。发散性杂散信号可经由衬底从ADC电路区域耦合到LNA 122的输入(如图1中所展示)且可充当到LNA输入处的输入RF信号的额外噪声。所述额外噪声可能使接收器的性能降级，尤其在接收器需要非常良好的敏感性或易受频带内杂散信号影响的情况下。所述接收器的一个实例为全球定位***(GPS)接收器。频带内杂散信号为在接收器的操作频率范围内的杂散信号。因为发散性杂散信号存在于整个频谱上，所以发散性杂散信号中的一些将自然地处于频带内。
图2展示具有用以对抗不合意的发散性杂散信号的时钟净化PLL的无线通信装置200的示范性设计的方框图。无线装置200包括RFIC 210和ASIC 250。ASIC 250可包括为了简单起见而未展示于图2中的处理器、控制器、存储器等等。ASIC 250还包括分数N频率合成器260，分数N频率合成器260可产生用于RFIC 210的第一时钟信号(CLK1)。
在图2中所展示的示范性设计中，RFIC 210包括前端调谐器220、ADC 230，和用作时钟净化PLL的整数N PLL 240。前端调谐器220包括可如上文针对图1所描述而操作的LNA 222和接收器电路224。整数N PLL 240接收来自ASIC 250中的分数N频率合成器260的第一时钟信号并产生用于ADC 230的第二时钟信号(CLK2)。一般来说，整数N PLL为接收第一频率下的输入信号并产生第二频率下的输出信号的电路块，其中所述第一频率以一整数比率与所述第二频率相关。所述第一时钟信号可能包括不合意的发散性杂散信号，且所述第二时钟信号可能包括较少杂散信号。ADC 230使用来自PLL250的第二时钟信号而数字化来自接收器电路224的模拟基带信号，并将数字样本提供到ASIC 250。ADC 230可为西格马-德耳塔(∑Δ)ADC、快闪ADC、连续近似ADC，或某一其它类型的ADC。
图3展示图2中的RFIC 210内的整数N PLL 240的示范性设计的方框图。在PLL 240内，相位-频率检测器310接收来自ASIC 250的第一时钟信号和来自可编程延迟单元360的反馈信号，比较所述两个信号的相位，并提供指示第一时钟信号与反馈信号之间的相位误差/差异的“向上”信号和“向下”信号。所述“向上”信号和“向下”信号还一般称作早信号和迟信号、提前信号和推后信号，等等。电荷泵320接收“向上”信号和“向下”信号并产生指示经检测的相位误差的电流信号(Icp)。环路滤波器330对来自电荷泵320的电流信号进行滤波并产生用于VCO 340的控制信号(Vctrl)。环路滤波器330调整所述控制信号以使得反馈信号的频率被锁定到第一时钟信号的频率。
VCO 340产生具有由来自环路滤波器330的控制信号确定的频率的振荡器信号。除法器350使振荡器信号在频率上除以整数除法器因子K(例如，除以2、3、4，等等)并提供除法器输出信号。缓冲器352缓冲所述除法器输出信号并将第二时钟信号提供到ADC 230。可编程延迟单元360使除法器输出信号延迟一可编程的延迟并将经延迟的除法器输出信号作为反馈信号提供到相位-频率检测器310。可调整单元360的延迟以使得第二时钟信号具有所要的相位(例如，与第一时钟信号时间上对准)。还可省略可编程延迟单元360，且可直接将除法器输出信号提供为反馈信号。
环路滤波器330具有可经选择以获得PLL 240的所要闭环带宽的频率响应。可将PLL240的闭环带宽设计为低，以便极大地衰减第一时钟信号中的突发性跳频并抑制LNA222的操作频率范围内的发散性杂散信号。一般来说，PLL 240的渐小的闭环带宽可提供对第一时钟信号中的突发性跳频的渐大的衰减且因此提供渐少的发散性杂散信号。然而，较小的闭环带宽还可导致PLL 240的较长稳定时间，此可能为不合意的。在一个示范性设计中，PLL 240的闭环带宽可被选择为低于(例如，低至少两倍)或远低于(例如，约为1/10)分数N频率合成器260的闭环带宽。
图7B展示由图2中的分数N频率合成器260和整数N PLL 240产生的时钟信号的示范性时序图。在图7B中所展示的实例中，L＝2，M＝3，N＝2.5，且来自频率合成器260的第一时钟信号包括交替的短循环和长循环，如上文针对图7A所描述。在此实例中，来自VCO 340的振荡器信号具有两倍于所要频率fout的频率且在频率上除以因子二以获得所要频率下的第二时钟信号。
在图7B所展示的实例中，第一时钟信号归因于除以非整数除法器比率而具有突发性跳频。第二时钟信号归因于除以整数除法器比率(在此实例中为二)而不具有突发性跳频。第一时钟信号的瞬时频率可不同于第二时钟信号的瞬时频率。然而，第一时钟信号的平均频率等于第二时钟信号的平均频率。
图8B展示由图2中的整数N PLL 240产生的第二时钟信号的示范性频谱曲线。所述第二时钟信号包括时钟频率fout的奇谐波但不包括不合意的发散性杂散信号。
整数N PLL 240可衰减第一时钟信号中的突发性跳频，突发性跳频为不合意的发散性杂散信号的根源。整数N PLL 240可因此抑制第一时钟信号中的发散性杂散信号经由衬底而耦合并使LNA 222的性能降级。整数N PLL 240可通过使来自VCO 340的振荡器信号除以整数除法器比率而提供无突发性跳频的相对干净的第二时钟信号。一般来说，第二时钟信号的频率f2可等于第一时钟信号的频率f1或可为f1的整数倍或f1的整数除数。
图4展示图3中的整数N PLL 240内的相位-频率检测器310、电荷泵320和环路滤波器330的示范性设计的示意图。在相位频率检测器310内，分别将第一时钟信号和反馈信号提供到D触发器412和414的时钟输入。触发器412和414的数据(D)输入耦合到电源并接收逻辑高。触发器412的数据(Q)输出指示第一时钟信号相对于反馈信号为早的。触发器414的Q输出指示第一时钟信号相对于反馈信号为迟的。“与”门416接收触发器412和414的Q输出并对所述两个信号执行逻辑“与”。延迟单元418使“与”门416的输出延迟一小量并将复位信号提供到触发器412和414的复位(R)输入。触发器412的经反相数据(Q)输出提供“向上”信号，且触发器414的Q输出提供“向下”信号。
在电荷泵320内，P沟道金属氧化物半导体(PMOS)晶体管422和N沟道MOS(NMOS)晶体管424串联耦合并耦合于电源与电路接地之间。PMOS晶体管422的源极耦合到电源，其栅极接收来自触发器412的“向上”信号，且其漏极耦合到节点A。NMOS晶体管424的漏极耦合到节点A，其栅极接收来自触发器414的“向下”信号，且其源极耦合到电路接地。PMOS晶体管422在通过“向上”信号启用时提供上拉电流，且NMOS晶体管424在通过“向下”信号启用时提供下拉电流。
单元418的短延迟用以对抗电荷泵320中的死区。PMOS晶体管422和NMOS晶体管424需要某一量的时间来接通或断开。此转变时间称作死区，因为在转变时间期间，可能丢失“向上”信号和“向下”信号中的相位信息。所述短延迟对抗所述死区。
在环路滤波器330内，电阻器432耦合于节点A与节点B之间。电阻器434和电容器436串联耦合并耦合于节点B与电路接地之间。电容器438耦合于节点B与电路接地之间。可仅使用电阻器432和电容器438来实施一阶环路。可仅使用电阻器432和434以及电容器436来实施二阶环路。可使用电阻器432和434以及电容器436和438来实施具有用于额外衰减的高频极点的二阶环路。电容器438可减少来自环路滤波器330的控制电压上的波纹且还可使PLL环路稳定。可选择电阻器432和434以及电容器436和438的值以获得用于整数N PLL 240的所要的闭环带宽。
图5展示图3中的VCO 340的示范性设计的示意图。在此示范性设计中，VCO 340用环形振荡器来实施且包括耦合于环路中的三个可变延迟单元510a、510b和510c。延迟单元510a的输出耦合到延迟单元510b的输入，延迟单元510b的输出耦合到延迟单元510c的输入，延迟单元510c的输出进一步耦合到延迟单元510a的输入。可以类似方式实施所述三个延迟单元510a、510b和510c，且下文仅描述延迟单元510c。
在延迟单元510c内，将PMOS晶体管512和NMOS晶体管514耦合为反相器。MOS晶体管512和514的栅极耦合在一起并耦合到延迟单元输入，且其漏极耦合在一起并耦合到延迟单元输出(其为节点X)。电阻器516耦合于PMOS晶体管512的源极与电源之间。电阻器518耦合于NMOS晶体管514的源极与电路接地之间。电容器522耦合于节点X与电路接地之间。电容器524耦合于节点X与节点Y之间。电容器526的一端耦合到节点Y且另一端接收来自环路滤波器330的Vctrl控制信号。电阻器528的一端耦合到节点Y且另一端接收偏置电压(Vbias)。
延迟单元510c的延迟是通过电阻器516和518的值R和电容器522、524和526的值来确定。电容器526的值Ctune可通过改变Vctrl控制信号上的电压而变化。电容器524可为AC耦合电容器且可具有远大于Ctune的值。可选择电容器522的值Cp和电容器526的标称值以获得VCO 340的所要标称中心频率和所要调谐范围。所要调谐范围可取决于(i)第一时钟信号的操作频率的范围和(ii)归因于IC工艺、温度、电源等的变化而引起的频率变化。可将相同Vbias控制电压施加到所有三个延迟单元510a、510b和510c中的电阻器528。类似地，可将相同Vctrl信号施加到所有三个延迟单元510a、510b和510c中的电容器526。如图5中所展示，电阻器516和518可具有固定值R。或者，电阻器516和518可具有可配置的值，可选择所述可配置的值以获得VCO 340的所要标称频率。
图5展示VCO 340的示范性设计，其可易于实施且可进一步占据较小的面积并消耗极少的电流。还可以其它设计来实施VCO 340。
图6展示具有用以对抗不合意的发散性杂散信号的时钟净化PLL的无线通信装置600的示范性设计的方框图。无线装置600包括RFIC 610和ASIC 650。ASIC 650可包括为了简单起见而未展示于图6中的处理器、控制器、存储器等等。
在图6中所展示的示范性设计中，RFIC 610包括前端调谐器620、ADC 630、用作时钟净化PLL的整数N PLL 640，和分数N频率合成器660。前端调谐器620包括可如上文针对图1所描述而操作的LNA 622和接收器电路624。频率合成器660可产生归因于使用非整数除法器比率而具有突发性跳频的第一时钟信号。PLL 640可接收来自频率合成器660的第一时钟信号并产生用于ADC 630的第二时钟信号。第二时钟信号可归因于使用整数除法器比率而不具有突发性跳频且可因此包括比第一时钟信号少的杂散信号。ADC 630使用来自PLL 640的第二时钟信号而数字化来自接收器电路624的模拟基带信号并将数字样本提供到ASIC 650以供处理。
如图2和图6中所展示，整数N PLL可用作用于ADC时钟信号的净化PLL，以便极大地减少高频杂散信号且因此减少在LNA的输入处所观测到的频带内杂散信号。整数N PLL可用简单的数字PLL设计(例如，如图3、图4和图5中所展示)来实施且于是可占据较小的面积并消耗极少的额外电流。整数N PLL可接收归因于突发性跳频而具有发散性杂散信号的第一时钟信号并可使用较低的闭环带宽来净化杂散信号。整数NPLL可向ADC提供干净的第二时钟信号。
在一个示范性设计中，集成电路可包含PLL和ADC，例如，如图2中所展示。所述PLL可接收归因于突发性跳频而具有杂散信号的第一时钟信号(CLK1)且可提供(例如)归因于无突发性跳频而具有减少的杂散信号的第二时钟信号(CLK2)。第一时钟信号可由分数N频率合成器产生，所述分数N频率合成器可处于集成电路外部(例如，如图2中所展示)或处于集成电路内部(例如，如图6中所展示)。在任一情况下，第一时钟信号中的突发性跳频可由在频率合成器中使用分数除法器比率而引起，例如，如图7A中所说明。第二时钟信号可由PLL基于整数除法器比率而产生且可能归因于使用整数除法器比率而不包括突发性跳频，例如，如图7B中所说明。
ADC可基于第二时钟信号而数字化模拟基带信号并提供数字样本。集成电路可进一步包含LNA和接收器电路。所述LNA可接收并放大输入的RF信号并提供放大的RF信号。所述接收器电路可处理放大的RF信号并将模拟基带信号提供到ADC。LNA可归因于使用用以净化第一时钟信号的PLL而观测到经由集成电路的衬底耦合的较少杂散信号。
在一个示范性设计中，PLL可包含相位-频率检测器、电荷泵、环路滤波器、VCO和除法器，例如，如图3中所展示。所述相位-频率检测器可接收第一时钟信号和反馈信号并提供指示所述第一时钟信号与所述反馈信号之间的相位误差的第一检测器输出信号和第二检测器输出信号(例如，“向上”信号和“向下”信号)。所述电荷泵可接收第一检测器输出信号和第二检测器输出信号并提供电流信号。所述环路滤波器可对所述电流信号进行滤波并提供控制信号(例如，Vctrl信号)。所述VCO可接收所述控制信号并提供具有由控制信号确定的频率的振荡器信号。所述除法器可使所述振荡器信号在频率上除以整数除法器比率并提供除法器输出信号。所述PLL可进一步包含可编程延迟单元，其用以使所述除法器输出信号延迟可编程的延迟，并提供反馈信号。所述可编程的延迟可经选择以相对于第一时钟信号的相位来调整第二时钟信号的相位。
在一个示范性设计中，VCO可包含耦合于环路中的多个可变延迟单元，例如，如图5中所展示。每一可变延迟单元可具有由来自环路滤波器的控制信号确定的可变延迟。所述VCO和所述PLL还可用其它设计来实施。
在一个示范性设计中，PLL可具有可比分数N频率合成器的闭环带宽低至少两倍(例如，10倍)的闭环带宽。使用PLL的较低闭环带宽可实现第一时钟信号中的不合意的杂散信号的较大衰减。在一个示范性设计中，第一时钟信号和第二时钟信号可具有相同频率，例如，如图7B中所展示。在另一示范性设计中，第一时钟信号可具有可通过整数比率与第二时钟信号的第二频率相关的第一频率。
在一个示范性设计中，一种设备可包含第一集成电路和第二集成电路。第一集成电路(例如，图2中的ASIC 250)可包含可提供第一时钟信号的分数N频率合成器。第二集成电路(例如，图2中的RFIC 210)可耦合到所述第一集成电路且可包含PLL和ADC。所述PLL可接收所述第一时钟信号并提供第二时钟信号。所述ADC可基于第二时钟信号而数字化模拟基带信号并提供数字样本。第二集成电路可进一步包含LNA和接收器电路。所述LNA可接收并放大输入的RF信号并提供放大的RF信号。接收器电路可处理所述放大的RF信号并将模拟基带信号提供到ADC。LNA可归因于使用用以净化第一时钟信号的PLL而观测到经由第二集成电路的衬底耦合的较少杂散信号。
图9展示用于操作实施于集成电路上的接收器的过程900的示范性设计。可(例如)从实施于同一集成电路或另一集成电路上的分数N频率合成器接收归因于突发性跳频而具有杂散信号的第一时钟信号(步骤912)。可基于参考信号和第一时钟信号的频率与所述参考信号的频率之间的非整数除法器比率而产生所述第一时钟信号。可(例如)使用实施于集成电路上的整数N PLL基于第一时钟信号而产生具有减少的杂散信号的第二时钟信号(步骤914)。可使用可比分数N频率合成器的闭环带宽低(例如)至少两倍的闭环带宽来操作所述PLL，以便极大地衰减第一时钟信号中的杂散信号。可基于第二时钟信号来数字化模拟基带信号以获得数字样本(步骤916)。
本文中所描述的时钟净化PLL可实施于IC、模拟IC、RFIC、混频信号IC、ASIC、印刷电路板(PCB)、电子装置等上。还可使用例如互补金属氧化物半导体(CMOS)、NMOS、PMOS、双极结晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等各种IC处理技术来制造时钟净化PLL。
实施本文中所描述的时钟净化PLL的设备可为独立装置或可为较大装置的一部分。一种装置可为：(i)独立IC；(ii)可包括用于存储数据和/或指令的存储器IC的一个或一个以上IC的集合；(iii)RFIC，例如RF接收器(RFR)或RF发射器/接收器(RTR)；(iv)ASIC，例如移动台调制解调器(MSM)；(v)可嵌入其它装置内的模块；(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元；(vii)等等。
在一种或一种以上示范性设计中，所描述的功能可以硬件、软件、固件或其任何组合来实施。如果以软件来实施，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。计算机可读媒体包括计算机存储媒体和通信媒体两者，通信媒体包括促进将计算机程序从一处传递到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。以实例而非限制的方式，所述计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码并可由计算机存取的任何其它媒体。而且，将任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)，或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程源发射软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电和微波等无线技术均包括于媒体的定义中。如本文中所使用，磁盘和光盘包括压缩光盘(CD)、激光光盘、光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各者的组合也应包括在计算机可读媒体的范围内。
提供对本发明的先前描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本文中所界定的一般原理可应用于其它变化。因此，本发明无意限于本文中所描述的实例和设计，而将赋予本发明与本文中所揭示的原理和新颖特征相一致的最广范围。

Claims (23)

1.一种集成电路，其包含：
锁相环PLL，其用以接收归因于周期性的突发性跳频而具有杂散信号的第一时钟信号并提供具有减少的杂散信号的第二时钟信号，所述第二时钟信号是由所述PLL基于所述PLL的环路中的除法器的整数除法器比率而产生；以及
模／数转换器ADC，其用以基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。
2.根据权利要求1所述的集成电路，所述第一时钟信号是由所述集成电路外部的分数N频率合成器产生，且所述第一时钟信号中的所述突发性跳频是由在所述频率合成器中使用分数除法器比率而引起。
3.根据权利要求1所述的集成电路，其进一步包含：
分数N频率合成器，其用以接收参考信号并提供归因于在所述频率合成器中使用分数除法器比率而具有突发性跳频的所述第一时钟信号。
4.根据权利要求1所述的集成电路，其进一步包含：
低噪声放大器LNA，其用以接收并放大输入的射频RF信号并提供放大的RF信号；以及
接收器电路，其用以处理所述放大的RF信号并将所述模拟基带信号提供到所述ADC。
5.根据权利要求1所述的集成电路，所述PLL包含
相位-频率检测器，其用以接收所述第一时钟信号和反馈信号并提供指示所述第一时钟信号与所述反馈信号之间的相位误差的第一和第二检测器输出信号，
电荷泵，其用以接收所述第一和第二检测器输出信号并提供电流信号，
环路滤波器，其用以对所述电流信号进行滤波并提供控制信号，和
压控振荡器VCO，其用以接收所述控制信号并提供具有由所述控制信号确定的频率的振荡器信号。
6.根据权利要求5所述的集成电路，所述PLL进一步包含
除法器，其用以使所述振荡器信号在频率上除以整数除法器比率，并提供用以导出所述第二时钟信号的除法器输出信号。
7.根据权利要求6所述的集成电路，所述PLL进一步包含
可编程延迟单元，其用以接收所述除法器输出信号，且使所述除法器输出信号延迟可编程的延迟并提供所述反馈信号。
8.根据权利要求1所述的集成电路，所述PLL包含
压控振荡器VCO，其包含耦合于环路中的多个可变延迟单元，每一可变延迟单元具有由来自所述PLL的控制信号确定的可变延迟。
9.根据权利要求2所述的集成电路，所述PLL具有比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽。
10.根据权利要求1所述的集成电路，所述第一和第二时钟信号具有相同频率。
11.根据权利要求1所述的集成电路，所述第一时钟信号具有通过整数比率与所述第二时钟信号的第二频率相关的第一频率。
12.一种设备，其包含：
第一集成电路，其包含提供第一时钟信号的分数N频率合成器，所述第一时钟信号归因于周期性的突发性跳频而具有杂散信号；以及
第二集成电路，其耦合到所述第一集成电路并包含
锁相环PLL，其用以接收所述第一时钟信号并提供具有减少的杂散信号的第二时钟信号，所述第二时钟信号是由所述PLL基于所述PLL的环路中的除法器的整数除法器比率而产生，和
模／数转换器ADC，其用以基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。
13.根据权利要求12所述的设备，所述第一时钟信号归因于由在所述频率合成器中使用分数除法器比率引起的突发性跳频而具有杂散信号，且所述第二时钟信号归因于在所述PLL中使用整数除法器比率而具有减少的杂散信号。
14.根据权利要求12所述的设备，所述第二集成电路进一步包含
低噪声放大器LNA，其用以接收并放大输入的射频RF信号并提供放大的RF信号，和
接收器电路，其用以处理所述放大的RF信号并将所述模拟基带信号提供到所述ADC。
15.根据权利要求12所述的设备，所述PLL具有比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽。
16.一种方法，其包含：
接收归因于周期性的突发性跳频而具有杂散信号的第一时钟信号；
基于所述第一时钟信号而产生具有减少的杂散信号的第二时钟信号，所述第二时钟信号是由锁相环PLL基于所述PLL的环路中的除法器的整数除法器比率而产生；以及
基于所述第二时钟信号而数字化模拟基带信号以获得数字样本。
17.根据权利要求16所述的方法，其进一步包含：
基于参考信号和所述第一时钟信号的第一频率与所述参考信号的第二频率之间的非整数除法器比率而产生所述第一时钟信号。
18.根据权利要求16所述的方法，所述接收所述第一时钟信号包含从第一集成电路上的分数N频率合成器接收所述第一时钟信号，且所述产生所述第二时钟信号包含使用第二集成电路上的锁相环PLL来产生所述第二时钟信号。
19.根据权利要求18所述的方法，其进一步包含：以比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽来操作所述PLL。
20.一种设备，其包含：
用于接收归因于周期性的突发性跳频而具有杂散信号的第一时钟信号的装置；
用于基于所述第一时钟信号而产生具有减少的杂散信号的第二时钟信号的装置，所述第二时钟信号是由锁相环PLL基于所述PLL的环路中的除法器的整数除法器比率而产生；以及
用于基于所述第二时钟信号而数字化模拟基带信号以获得数字样本的装置。
21.根据权利要求20所述的设备，其进一步包含：
用于基于参考信号和所述第一时钟信号的第一频率与所述参考信号的第二频率之间的非整数除法器比率而产生所述第一时钟信号的装置。
22.根据权利要求20所述的设备，所述用于接收所述第一时钟信号的装置包含用于从第一集成电路上的分数N频率合成器接收所述第一时钟信号的装置，且所述用于产生所述第二时钟信号的装置包含用于使用第二集成电路上的锁相环PLL来产生所述第二时钟信号的装置。
23.根据权利要求22所述的设备，其进一步包含：
用于以比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽来操作所述PLL的装置。
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