JP3210849B2 - 分数ｎ周波数シンセサイザ - Google Patents
分数ｎ周波数シンセサイザInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザに関し、特に、基準周波数以下の周波数分解能が得ら
れる分数Ｎ周波数シンセサイザに係る。
ザに関し、特に、基準周波数以下の周波数分解能が得ら
れる分数Ｎ周波数シンセサイザに係る。
【０００２】
【従来の技術】従来の分数Ｎ周波数シンセサイザの構成
を図６に示す。この図において、１は位相比較器、３は
ループフィルタ、４は電圧制御発振器（ＶＣＯ）、５は
可変分周器、２０はアキュムレータを表わしている。該
アキュムレータは、ｎビットの加算器２１とｎビットの
ラッチ２２より成る。
を図６に示す。この図において、１は位相比較器、３は
ループフィルタ、４は電圧制御発振器（ＶＣＯ）、５は
可変分周器、２０はアキュムレータを表わしている。該
アキュムレータは、ｎビットの加算器２１とｎビットの
ラッチ２２より成る。
【０００３】アキュムレータ２０は、加算器２１に入力
されるデータＫを基準信号の入力毎に累算動作する。加
算器２１は累算動作によりその内容が２n 以上になると
オーバーフロー信号を可変分周器５に送出する。可変分
周器５はこのオーバーフロー信号を受け取ると、その分
周比を整数値ＮからＮ＋１に変更する。
されるデータＫを基準信号の入力毎に累算動作する。加
算器２１は累算動作によりその内容が２n 以上になると
オーバーフロー信号を可変分周器５に送出する。可変分
周器５はこのオーバーフロー信号を受け取ると、その分
周比を整数値ＮからＮ＋１に変更する。
【０００４】この時、可変分周器５の分周比は２n 回の
基準信号入力の内Ｋ回がＮ＋１、（２n −Ｋ）回がＮと
なる。従って、２n サイクルに渡って平均した分周比Ｎ
AVEは、“数１”で示す整数部Ｎと分数部Ｋ／２n との
和で表わされる。
基準信号入力の内Ｋ回がＮ＋１、（２n −Ｋ）回がＮと
なる。従って、２n サイクルに渡って平均した分周比Ｎ
AVEは、“数１”で示す整数部Ｎと分数部Ｋ／２n との
和で表わされる。
【０００５】
【数１】
【０００６】従って、基準周波数をｆREF とすると、位
相同期した際のＶＣＯの発振周波数ｆVCO は、“数２”
に示すようになり、データＫを１ずつ変更することによ
ってｆVCO は基準周波数ｆREF の１／２n の周波数ステ
ップで変化する。
相同期した際のＶＣＯの発振周波数ｆVCO は、“数２”
に示すようになり、データＫを１ずつ変更することによ
ってｆVCO は基準周波数ｆREF の１／２n の周波数ステ
ップで変化する。
【０００７】
【数２】
【０００８】そのため、周波数ステップに対し、基準周
波数を２n 倍に高く設定できる。一般に位相同期ループ
では、基準周波数を高くすると位相雑音特性が良好とな
り、周波数切換速度が高速となる。しかしながら、分数
Ｎ周波数シンセサイザでは、分周比の周期的な切り換え
に伴い、スプリアスを生じる。
波数を２n 倍に高く設定できる。一般に位相同期ループ
では、基準周波数を高くすると位相雑音特性が良好とな
り、周波数切換速度が高速となる。しかしながら、分数
Ｎ周波数シンセサイザでは、分周比の周期的な切り換え
に伴い、スプリアスを生じる。
【０００９】このスプリアスを抑圧するためにループフ
ィルタの帯域幅を小さくすると、周波数切換速度が遅く
なる。このようなスプリアスを低減する回路の具体的な
例が例えば、文献「U. Rohde, Digital PLL Frequency
Synthesizers, Prentice−Hall, 1983. 」等に記載さ
れている。
ィルタの帯域幅を小さくすると、周波数切換速度が遅く
なる。このようなスプリアスを低減する回路の具体的な
例が例えば、文献「U. Rohde, Digital PLL Frequency
Synthesizers, Prentice−Hall, 1983. 」等に記載さ
れている。
【００１０】スプリアス低減回路を付加した従来の分数
Ｎ周波数シンセサイザの構成の例を図７に示す。この図
において、１８はＤＡコンバータ（ＤＡＣ）、２は加算
器である。この従来例の動作を示すタイミングチャート
を図８に示す。図７、図８において、はＶＣＯ４の出
力、は可変分周器５の出力、は基準信号、は位相
比較器１の論理動作、○印で囲んだ１０（以下文章中で
は（１０）と表記する）はＤＡＣ１８の出力を表わす。
Ｎ周波数シンセサイザの構成の例を図７に示す。この図
において、１８はＤＡコンバータ（ＤＡＣ）、２は加算
器である。この従来例の動作を示すタイミングチャート
を図８に示す。図７、図８において、はＶＣＯ４の出
力、は可変分周器５の出力、は基準信号、は位相
比較器１の論理動作、○印で囲んだ１０（以下文章中で
は（１０）と表記する）はＤＡＣ１８の出力を表わす。
【００１１】図８では、可変分周器５の分周比Ｎを２と
しており、加算器２１のオーバーフロー信号を受け取る
と、その分周比を３に変更する。アキュムレータ２０の
ビット数ｎは３としており、２3 ＝８でオーバーフロー
を起こす。また、加算器２１に入力されるデータＫを３
としている。
しており、加算器２１のオーバーフロー信号を受け取る
と、その分周比を３に変更する。アキュムレータ２０の
ビット数ｎは３としており、２3 ＝８でオーバーフロー
を起こす。また、加算器２１に入力されるデータＫを３
としている。
【００１２】初め、可変分周器５の出力信号と基準信
号の位相が一致しているとする。加算器２１の内容
は、基準信号の入力毎に３，６と累算される。この
時、可変分周器５の分周比は２であり、信号は、ＶＣ
Ｏ４の出力信号の２番目、４番目で立ち上がる。加算
器２１の内容は、次の基準信号入力で９となるが、オー
バーフローを起こし、８を引いた残りの１を初期値とし
て累算動作を継続する。
号の位相が一致しているとする。加算器２１の内容
は、基準信号の入力毎に３，６と累算される。この
時、可変分周器５の分周比は２であり、信号は、ＶＣ
Ｏ４の出力信号の２番目、４番目で立ち上がる。加算
器２１の内容は、次の基準信号入力で９となるが、オー
バーフローを起こし、８を引いた残りの１を初期値とし
て累算動作を継続する。
【００１３】また、オーバーフロー信号により、可変分
周器５の分周比を３に変更する。加算器２１の内容は、
基準信号の８サイクルで初期値に戻り、８サイクル中、
３回オーバーフローを起こす。信号が基準信号の８サ
イクル目に立ち上がるのは信号の１９番目である。
周器５の分周比を３に変更する。加算器２１の内容は、
基準信号の８サイクルで初期値に戻り、８サイクル中、
３回オーバーフローを起こす。信号が基準信号の８サ
イクル目に立ち上がるのは信号の１９番目である。
【００１４】従って、信号の平均分周比は、１９／８
＝２＋（３／８）となる。一方、基準信号は一定の周
波数であり、信号の１９／８倍の周期である。位相比
較器１の論理動作を示す信号は、信号と基準信号
の位相差に応じてパルス幅が変わる。その幅は初め０で
あり、次に（１９／８）−２＝３／８，（３８／８）−
４＝６／８と変化する。
＝２＋（３／８）となる。一方、基準信号は一定の周
波数であり、信号の１９／８倍の周期である。位相比
較器１の論理動作を示す信号は、信号と基準信号
の位相差に応じてパルス幅が変わる。その幅は初め０で
あり、次に（１９／８）−２＝３／８，（３８／８）−
４＝６／８と変化する。
【００１５】実際の位相比較器１の出力は、信号を積
分した波形であり、位相差に比例した電圧となる。この
電圧によりＶＣＯを制御するが、信号のパルス幅は周
期的に変化しているため、スプリアスを発生させる。
分した波形であり、位相差に比例した電圧となる。この
電圧によりＶＣＯを制御するが、信号のパルス幅は周
期的に変化しているため、スプリアスを発生させる。
【００１６】ここで加算器２１の内容を見ると、信号
のパルス幅と比例して変化しているのがわかる。従って
アキュムレータ２０の出力信号をＤＡＣ１８によりアナ
ログ電圧に変換した信号（１０）を反転し、加算器２で
適当に重みを付けて加算することによって、位相比較器
１の出力の周期的な変化を打ち消し、スプリアスを低減
することができる。
のパルス幅と比例して変化しているのがわかる。従って
アキュムレータ２０の出力信号をＤＡＣ１８によりアナ
ログ電圧に変換した信号（１０）を反転し、加算器２で
適当に重みを付けて加算することによって、位相比較器
１の出力の周期的な変化を打ち消し、スプリアスを低減
することができる。
【００１７】
【発明が解決しようとする課題】上述したような従来の
分数Ｎ周波数シンセサイザでは、ＤＡコンバータが必要
であるが、ＤＡコンバータは回路規模が大きく、制作費
用が嵩むため、経済性が損なわれるという問題があっ
た。また、分数Ｎ周波数シンセサイザは周波数ステップ
より基準周波数を高くすることに特徴があるが、ＤＡコ
ンバータは、この高くした基準周波数で動作する必要が
あるため、消費電力も大きくなるという問題もあった。
分数Ｎ周波数シンセサイザでは、ＤＡコンバータが必要
であるが、ＤＡコンバータは回路規模が大きく、制作費
用が嵩むため、経済性が損なわれるという問題があっ
た。また、分数Ｎ周波数シンセサイザは周波数ステップ
より基準周波数を高くすることに特徴があるが、ＤＡコ
ンバータは、この高くした基準周波数で動作する必要が
あるため、消費電力も大きくなるという問題もあった。
【００１８】本発明の目的は、ＤＡコンバータを用いず
に、低コストで実現することができ、また、低消費電力
で、かつ、スプリアスの小さい分数Ｎ周波数シンセサイ
ザを提供することにある。
に、低コストで実現することができ、また、低消費電力
で、かつ、スプリアスの小さい分数Ｎ周波数シンセサイ
ザを提供することにある。
【００１９】
【課題を解決するための手段】本発明によれば上述の課
題は、前記特許請求の範囲に記載した手段により解決さ
れる。
題は、前記特許請求の範囲に記載した手段により解決さ
れる。
【００２０】すなわち、請求項１の発明は、周波数制御
端子に入力される電圧により発振周波数が設定される電
圧制御発振器と、この電圧制御発振器の出力が入力され
て、切換信号の論理レベルによって分周比を整数Ｎまた
はＮ＋１のいずれかに切り換える可変分周器と、
端子に入力される電圧により発振周波数が設定される電
圧制御発振器と、この電圧制御発振器の出力が入力され
て、切換信号の論理レベルによって分周比を整数Ｎまた
はＮ＋１のいずれかに切り換える可変分周器と、
【００２１】この可変分周器の出力と基準信号との位相
差を比較して、位相差に比例する電圧、あるいは、位相
差に応じた時間幅のパルス、または、これを積分した電
圧を出力する位相比較器と、
差を比較して、位相差に比例する電圧、あるいは、位相
差に応じた時間幅のパルス、または、これを積分した電
圧を出力する位相比較器と、
【００２２】この位相比較器の出力を前記電圧制御発振
器の周波数制御端子に帰還接続するループフィルタと、
前記可変分周器の出力が入力され、整数Ｍが設定されて
入力パルスを設定値Ｍだけカウントした時、これを知ら
せる信号を出力する第一のカウンタと、
器の周波数制御端子に帰還接続するループフィルタと、
前記可変分周器の出力が入力され、整数Ｍが設定されて
入力パルスを設定値Ｍだけカウントした時、これを知ら
せる信号を出力する第一のカウンタと、
【００２３】前記可変分周器の出力が入力され、第一の
カウンタの設定値Ｍより小さい整数Ａが設定されて入力
パルスを設定値Ａだけカウントした時、これを知らせる
信号を出力すると共にカウント動作を停止し、第一のカ
ウンタがその設定値Ｍだけカウントした時に、カウント
動作を再開する第二のカウンタと、
カウンタの設定値Ｍより小さい整数Ａが設定されて入力
パルスを設定値Ａだけカウントした時、これを知らせる
信号を出力すると共にカウント動作を停止し、第一のカ
ウンタがその設定値Ｍだけカウントした時に、カウント
動作を再開する第二のカウンタと、
【００２４】第一のカウンタが入力パルスを設定値Ｍだ
けカウントした時、及び、第二のカウンタが入力パルス
を設定値Ａだけカウントした時に、出力の論理レベルを
反転する切換信号発生回路と、この切換信号発生回路の
出力またはこれを反転した出力が入力されて、その直流
レベルを変換するレベルシフト回路と、
けカウントした時、及び、第二のカウンタが入力パルス
を設定値Ａだけカウントした時に、出力の論理レベルを
反転する切換信号発生回路と、この切換信号発生回路の
出力またはこれを反転した出力が入力されて、その直流
レベルを変換するレベルシフト回路と、
【００２５】このレベルシフト回路の出力が入力され
て、その積分値を出力する積分器とを備え、前記切換信
号発生回路の出力を前記可変分周器の分周比切換信号と
すると共に、前記積分器の出力を、前記位相比較器の出
力に加算もしくは減算することにより構成した分数Ｎ周
波数シンセサイザである。
て、その積分値を出力する積分器とを備え、前記切換信
号発生回路の出力を前記可変分周器の分周比切換信号と
すると共に、前記積分器の出力を、前記位相比較器の出
力に加算もしくは減算することにより構成した分数Ｎ周
波数シンセサイザである。
【００２６】また、請求項２の発明は、上記請求項１記
載の分数Ｎ周波数シンセサイザにおいて、第一のカウン
タが入力パルスを設定値Ｍだけカウントした時、これを
知らせるための出力信号、及び、第二のカウンタが入力
パルスを設定値Ａだけカウントした時、これを知らせる
ための出力信号を、出力信号の論理レベルを反転するこ
とによるように構成したものである。
載の分数Ｎ周波数シンセサイザにおいて、第一のカウン
タが入力パルスを設定値Ｍだけカウントした時、これを
知らせるための出力信号、及び、第二のカウンタが入力
パルスを設定値Ａだけカウントした時、これを知らせる
ための出力信号を、出力信号の論理レベルを反転するこ
とによるように構成したものである。
【００２７】
【発明の実施の形態】図１は、本発明の分数Ｎ周波数シ
ンセサイザの実施の形態の例を示す図である。この図に
おいて、数字符号１は位相比較器、２は加算器、３はル
ープフィルタ、４は電圧制御発振器（ＶＣＯ）、５は可
変分周器、６は第一のカウンタ、７は第二のカウンタ、
８は切換信号発生回路、９はレベルシフト回路、１０は
積分器を表わしている。図中の〜の表示は、その箇
所における信号を後述する図２で示される波形等と対応
付けるものである。
ンセサイザの実施の形態の例を示す図である。この図に
おいて、数字符号１は位相比較器、２は加算器、３はル
ープフィルタ、４は電圧制御発振器（ＶＣＯ）、５は可
変分周器、６は第一のカウンタ、７は第二のカウンタ、
８は切換信号発生回路、９はレベルシフト回路、１０は
積分器を表わしている。図中の〜の表示は、その箇
所における信号を後述する図２で示される波形等と対応
付けるものである。
【００２８】第一のカウンタ６の設定値をＭ、第二のカ
ウンタ７の設定値をＡとし、Ｍ＞Ａとする。第二のカウ
ンタ７は、入力パルスを設定値Ａだけカウントした時に
カウント動作を停止する。次に第一のカウンタ６が入力
パルスを設定値Ｍだけカウントした時に、第一のカウン
タ６及び第二のカウンタ７をリセットして初めの設定値
に戻し、動作を繰り返す。
ウンタ７の設定値をＡとし、Ｍ＞Ａとする。第二のカウ
ンタ７は、入力パルスを設定値Ａだけカウントした時に
カウント動作を停止する。次に第一のカウンタ６が入力
パルスを設定値Ｍだけカウントした時に、第一のカウン
タ６及び第二のカウンタ７をリセットして初めの設定値
に戻し、動作を繰り返す。
【００２９】切換信号発生回路８は、第一のカウンタが
入力パルスを設定値Ｍだけカウントした時及び第二のカ
ウンタが入力パルスを設定値Ａだけカウントした時に、
その出力の論理レベルを反転する。従って切換信号発生
回路８の出力は、入力信号のＡサイクルと（Ｍ−Ａ）サ
イクルとでハイ・ローレベルを切り換える。今、入力信
号のＡサイクルで“ハイ”、（Ｍ−Ａ）サイクルで“ロ
ー”であるとする。
入力パルスを設定値Ｍだけカウントした時及び第二のカ
ウンタが入力パルスを設定値Ａだけカウントした時に、
その出力の論理レベルを反転する。従って切換信号発生
回路８の出力は、入力信号のＡサイクルと（Ｍ−Ａ）サ
イクルとでハイ・ローレベルを切り換える。今、入力信
号のＡサイクルで“ハイ”、（Ｍ−Ａ）サイクルで“ロ
ー”であるとする。
【００３０】可変分周器５は、切換信号発生回路８の出
力信号のハイ・ローレベルによって、分周比をＮとＮ＋
１とに切り換える。今、切換信号発生回路８の出力の
“ハイ”で分周比が（Ｎ＋１）、“ロー”で分周比がＮ
であるとすると、Ｍサイクルに渡って可変分周器５の分
周比を平均した分周比ＮAVE は、“数３”のようになっ
て、ＮAVE は、整数部Ｎと分数部Ａ／Ｍとの和で表わさ
れる。
力信号のハイ・ローレベルによって、分周比をＮとＮ＋
１とに切り換える。今、切換信号発生回路８の出力の
“ハイ”で分周比が（Ｎ＋１）、“ロー”で分周比がＮ
であるとすると、Ｍサイクルに渡って可変分周器５の分
周比を平均した分周比ＮAVE は、“数３”のようになっ
て、ＮAVE は、整数部Ｎと分数部Ａ／Ｍとの和で表わさ
れる。
【００３１】
【数３】
【００３２】従って、基準周波数をｆREF とすると、位
相同期した際のＶＣＯの発振周波数ｆVCO は、“数４”
のようになり、第二のプログラマブル・カウンタ６の設
定値Ａを１ずつ変更することによってｆVCO は基準周波
数ｆREF の１／Ｍのステップ周波数で変化する。
相同期した際のＶＣＯの発振周波数ｆVCO は、“数４”
のようになり、第二のプログラマブル・カウンタ６の設
定値Ａを１ずつ変更することによってｆVCO は基準周波
数ｆREF の１／Ｍのステップ周波数で変化する。
【００３３】
【数４】
【００３４】図２は、図１に示す実施の形態の例の動作
を示すタイミングチャートである。図１、図２におい
て、はＶＣＯ４の出力、は可変分周器５の出力、
は切換信号発生回路８の出力、は基準信号、は位相
比較器１の論理動作、はレベルシフト回路９の出力、
は積分器１０の出力を表わしている。
を示すタイミングチャートである。図１、図２におい
て、はＶＣＯ４の出力、は可変分周器５の出力、
は切換信号発生回路８の出力、は基準信号、は位相
比較器１の論理動作、はレベルシフト回路９の出力、
は積分器１０の出力を表わしている。
【００３５】図２では、可変分周器５の分周比Ｎを２と
しており、切換信号発生回路８の出力信号が“ハイ”の
時には、その分周比を３に変更する。また第一のカウン
タ６の設定値Ｍを８、第二のカウンタ７の設定値Ａを３
としている。
しており、切換信号発生回路８の出力信号が“ハイ”の
時には、その分周比を３に変更する。また第一のカウン
タ６の設定値Ｍを８、第二のカウンタ７の設定値Ａを３
としている。
【００３６】初め、可変分周器５の出力信号と基準信
号の位相が一致しており、切換信号発生回路８の出力
信号は“ハイ”であるとする。従って、可変分周器５
の分周比は３であり、出力は、ＶＣＯ４の出力信号
の３番目、６番目で立ち上がる。次に信号が、信号
の９番目に立ち上がった時、第二のカウンタ７は設定値
３をカウントし終えて、カウンタ動作を停止すると共
に、切換信号発生回路８の出力信号が“ロー”とな
る。
号の位相が一致しており、切換信号発生回路８の出力
信号は“ハイ”であるとする。従って、可変分周器５
の分周比は３であり、出力は、ＶＣＯ４の出力信号
の３番目、６番目で立ち上がる。次に信号が、信号
の９番目に立ち上がった時、第二のカウンタ７は設定値
３をカウントし終えて、カウンタ動作を停止すると共
に、切換信号発生回路８の出力信号が“ロー”とな
る。
【００３７】これに伴い、可変分周器５の分周比は２に
変更される。第一のカウンタ６が設定値８をカウントし
終えるのは、信号が信号の１９番目に立ち上がった
時である。従って信号の平均分周比は、１９／８＝２
＋（３／８）となる。一方、基準信号は一定の周波数
であり、信号の１９／８倍の周期である。
変更される。第一のカウンタ６が設定値８をカウントし
終えるのは、信号が信号の１９番目に立ち上がった
時である。従って信号の平均分周比は、１９／８＝２
＋（３／８）となる。一方、基準信号は一定の周波数
であり、信号の１９／８倍の周期である。
【００３８】位相比較器１の論理動作を示す信号は、
信号と基準信号の位相差に応じてパルス幅が変わ
る。その幅は初め０であり、次に３−（１９／８）＝５
／８，６−（３８／８）＝１０／８と変化する。実際の
位相比較器１の出力は、信号を積分した波形であり、
位相差に比例した電圧となる。この電圧によりＶＣＯを
制御するが、信号のパルス幅は周期的に変化している
ため、このままＶＣＯに加えるとスプリアスを発生させ
てしまう。
信号と基準信号の位相差に応じてパルス幅が変わ
る。その幅は初め０であり、次に３−（１９／８）＝５
／８，６−（３８／８）＝１０／８と変化する。実際の
位相比較器１の出力は、信号を積分した波形であり、
位相差に比例した電圧となる。この電圧によりＶＣＯを
制御するが、信号のパルス幅は周期的に変化している
ため、このままＶＣＯに加えるとスプリアスを発生させ
てしまう。
【００３９】そのため、切換信号発生回路８の出力信号
を分岐して、レベルシフト回路に入力する。図３に
レベルシフト回路の例を示す。同図において、数字符号
３１はコンデンサ、３２は抵抗、３３はコイルである。
レベルシフト回路の時定数を入力の変化に充分追随する
値に選ぶと、その出力の平均直流レベルは０であり、出
力波形は入力波形と同じとなる。
を分岐して、レベルシフト回路に入力する。図３に
レベルシフト回路の例を示す。同図において、数字符号
３１はコンデンサ、３２は抵抗、３３はコイルである。
レベルシフト回路の時定数を入力の変化に充分追随する
値に選ぶと、その出力の平均直流レベルは０であり、出
力波形は入力波形と同じとなる。
【００４０】この様子を、図２のに示す。レベルシフ
ト回路９の入力信号はハイである時間とローである時
間の比が９：１０であるため、ハイレベルとローレベル
の電圧比は１０：９となる。従ってこの信号を積分し
た信号はに示すように、信号のハイレベルの時間に
は単調増加し、ローレベルの時間には単調減少して、信
号の０番目と１９番目の時刻に同じ電圧値である三角
波となる。
ト回路９の入力信号はハイである時間とローである時
間の比が９：１０であるため、ハイレベルとローレベル
の電圧比は１０：９となる。従ってこの信号を積分し
た信号はに示すように、信号のハイレベルの時間に
は単調増加し、ローレベルの時間には単調減少して、信
号の０番目と１９番目の時刻に同じ電圧値である三角
波となる。
【００４１】この信号は、信号のパルス幅と比例し
て変化している。従って信号を反転し、加算器２で適
当に重みを付けて加算することで、位相比較器１の出力
の周期的な変化を打ち消し、スプリアスを低減すること
ができる。
て変化している。従って信号を反転し、加算器２で適
当に重みを付けて加算することで、位相比較器１の出力
の周期的な変化を打ち消し、スプリアスを低減すること
ができる。
【００４２】以上説明したように本発明によれば、ＤＡ
コンバータを用いずに、簡単な付加回路でスプリアスの
小さい分数Ｎ周波数シンセサイザが実現でき、基準周波
数以下の周波数分解能が得られる。
コンバータを用いずに、簡単な付加回路でスプリアスの
小さい分数Ｎ周波数シンセサイザが実現でき、基準周波
数以下の周波数分解能が得られる。
【００４３】上述したような本発明の実施の形態の例
を、実際のハードウェアを用いて構成した実施例につい
ての実験結果を図４及び図５に示す。図４はオシロスコ
ープによる観測波形に基づいて作図したものであり、図
中の及びは図１と同じ回路の出力であることを示し
ている。図５は周波数シンセサイザの出力をスペクトラ
ム・アナライザによって観測したスペクトラムに基づい
て作図したものである。
を、実際のハードウェアを用いて構成した実施例につい
ての実験結果を図４及び図５に示す。図４はオシロスコ
ープによる観測波形に基づいて作図したものであり、図
中の及びは図１と同じ回路の出力であることを示し
ている。図５は周波数シンセサイザの出力をスペクトラ
ム・アナライザによって観測したスペクトラムに基づい
て作図したものである。
【００４４】図４及び図５は、ＶＣＯの出力周波数ｆ
VCO は４．８３ＧＨｚ、基準周波数ｆ REF は８０ＭＨ
ｚ、可変分周器の分周比Ｎを６０、第一のカウンタの設
定値Ｍを１６、第二のカウンタの設定値Ａを６とした場
合のものであり、８０ＭＨｚの基準周波数のもとで５Ｍ
Ｈｚの周波数ステップを得ている。
VCO は４．８３ＧＨｚ、基準周波数ｆ REF は８０ＭＨ
ｚ、可変分周器の分周比Ｎを６０、第一のカウンタの設
定値Ｍを１６、第二のカウンタの設定値Ａを６とした場
合のものであり、８０ＭＨｚの基準周波数のもとで５Ｍ
Ｈｚの周波数ステップを得ている。
【００４５】図４において、位相比較器の出力信号は
基準周波数の８０ＭＨｚと５ＭＨｚの三角波とが重畳さ
れた波形となっている。一方、積分器の出力は５ＭＨ
ｚの三角波である。これらを加算器によって加算する。
基準周波数の８０ＭＨｚと５ＭＨｚの三角波とが重畳さ
れた波形となっている。一方、積分器の出力は５ＭＨ
ｚの三角波である。これらを加算器によって加算する。
【００４６】図５の（ａ）は加算前の周波数シンセサイ
ザの出力、図５の（ｂ）は加算後の周波数シンセサイザ
の出力である。加算前、４．８３ＧＨｚの希望波信号
と、４．８３ＧＨｚから５ＭＨｚ離れた所に生じている
スプリアスとのレベル差は５８ｄＢであったが、加算後
には８３ｄＢと大きく低減していることが分かる。
ザの出力、図５の（ｂ）は加算後の周波数シンセサイザ
の出力である。加算前、４．８３ＧＨｚの希望波信号
と、４．８３ＧＨｚから５ＭＨｚ離れた所に生じている
スプリアスとのレベル差は５８ｄＢであったが、加算後
には８３ｄＢと大きく低減していることが分かる。
【００４７】以上の実測結果からも、本発明によればＤ
Ａコンバータを用いずに、簡単な付加回路でスプリアス
の小さい分数Ｎ周波数シンセサイザが実現できることが
分かる。
Ａコンバータを用いずに、簡単な付加回路でスプリアス
の小さい分数Ｎ周波数シンセサイザが実現できることが
分かる。
【００４８】先に図３に基づいて説明したレベルシフト
回路の例では、レベルシフト回路９の出力の平均直流レ
ベルが０となるように、図３において抵抗３２あるいは
コイル３３の一端を接地する形式としているが、これに
限るものではなく、平均直流レベルをある基準電位とし
ても良い。この場合、積分器１０は入力信号と基準電位
との差を積分すれば良い。
回路の例では、レベルシフト回路９の出力の平均直流レ
ベルが０となるように、図３において抵抗３２あるいは
コイル３３の一端を接地する形式としているが、これに
限るものではなく、平均直流レベルをある基準電位とし
ても良い。この場合、積分器１０は入力信号と基準電位
との差を積分すれば良い。
【００４９】また切換信号発生回路８の出力信号の分岐
は同相分配ではなく、互いに反転した信号が可変分周器
５とレベルシフト回路９に入力される構成であっても、
加算器２において２つの入力信号の極性が反転していれ
ば良い。
は同相分配ではなく、互いに反転した信号が可変分周器
５とレベルシフト回路９に入力される構成であっても、
加算器２において２つの入力信号の極性が反転していれ
ば良い。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
ＤＡコンバータを用いずに、簡単な付加回路でスプリア
スの小さい分数Ｎ周波数シンセサイザを構成することが
可能であり、低消費電力で、位相雑音特性が良好であっ
て、かつ、周波数切換速度が速い周波数シンセサイザを
低コストで実現できる利点がある。
ＤＡコンバータを用いずに、簡単な付加回路でスプリア
スの小さい分数Ｎ周波数シンセサイザを構成することが
可能であり、低消費電力で、位相雑音特性が良好であっ
て、かつ、周波数切換速度が速い周波数シンセサイザを
低コストで実現できる利点がある。
【図１】本発明の実施の形態の例を示す図である。
【図２】本発明の実施の形態の例の動作を示すタイミン
グチャートである。
グチャートである。
【図３】レベルシフト回路の例を示す図である。
【図４】オシロスコープによる観測波形を示す図であ
る。
る。
【図５】スペクトラム・アナライザによる観測結果を示
す図である。
す図である。
【図６】従来の分数Ｎ周波数シンセサイザの例を示す図
である。
である。
【図７】従来のスプリアス低減回路を付加した分数Ｎ周
波数シンセサイザの例を示す図である。
波数シンセサイザの例を示す図である。
【図８】従来のスプリアス低減回路を付加した分数Ｎ周
波数シンセサイザの動作を示すタイミングチャートであ
る。
波数シンセサイザの動作を示すタイミングチャートであ
る。
１ 位相比較器 ２ 加算器 ３ ループフィルタ ４ 電圧制御発振器 ５ 可変分周器 ６ 第一のカウンタ ７ 第二のカウンタ ８ 切換信号発生回路 ９ レベルシフト回路 １０ 積分器 ２０ アキュムレータ ２１ 加算器 ２２ ラッチ ３１ コンデンサ ３２ 抵抗 ３３ コイル
フロントページの続き (56)参考文献 特開 平８−223037（ＪＰ，Ａ) 特開 平８−242165（ＪＰ，Ａ) 特開 平４−266220（ＪＰ，Ａ) 特開 平４−129330（ＪＰ，Ａ) 特表 平８−505993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/183 - 7/197
Claims (2)
- 【請求項１】 周波数制御端子に入力される電圧により
発振周波数が設定される電圧制御発振器と、 この電圧制御発振器の出力が入力されて、切換信号の論
理レベルによって分周比を整数ＮまたはＮ＋１のいずれ
かに切り換える可変分周器と、 この可変分周器の出力と基準信号との位相差を比較し
て、位相差に比例する電圧、あるいは、位相差に応じた
時間幅のパルス、または、これを積分した電圧を出力す
る位相比較器と、 この位相比較器の出力を前記電圧制御発振器の周波数制
御端子に帰還接続するループフィルタと、 前記可変分周器の出力が入力され、整数Ｍが設定されて
入力パルスを設定値Ｍだけカウントした時、これを知ら
せる信号を出力する第一のカウンタと、 前記可変分周器の出力が入力され、第一のカウンタの設
定値Ｍより小さい整数Ａが設定されて入力パルスを設定
値Ａだけカウントした時、これを知らせる信号を出力す
ると共に、カウント動作を停止し、第一のカウンタがそ
の設定値Ｍだけカウントした時、カウント動作を再開す
る第二のカウンタと、 第一のカウンタが入力パルスを設定値Ｍだけカウントし
た時、及び、第二のカウンタが入力パルスを設定値Ａだ
けカウントした時に、出力の論理レベルを反転する切換
信号発生回路と、 この切換信号発生回路の出力またはこれを反転した出力
が入力されて、その直流レベルを変換するレベルシフト
回路と、 このレベルシフト回路の出力が入力されて、その積分値
を出力する積分器とを備え、 前記切換信号発生回路の出力を前記可変分周器の分周比
の切換信号とすると共に、 前記積分器の出力を、前記位相比較器の出力に加算もし
くは減算することを特徴とする分数Ｎ周波数シンセサイ
ザ。 - 【請求項２】 第一のカウンタが入力パルスを設定値Ｍ
だけカウントした時、これを知らせるための出力信号、
及び、第二のカウンタが入力パルスを設定値Ａだけカウ
ントした時、これを知らせるための出力信号は、出力信
号の論理レベルを反転することによるものである請求項
１記載の分数Ｎ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31989795A JP3210849B2 (ja) | 1995-12-08 | 1995-12-08 | 分数ｎ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31989795A JP3210849B2 (ja) | 1995-12-08 | 1995-12-08 | 分数ｎ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162732A JPH09162732A (ja) | 1997-06-20 |
| JP3210849B2 true JP3210849B2 (ja) | 2001-09-25 |
Family
ID=18115461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31989795A Expired - Lifetime JP3210849B2 (ja) | 1995-12-08 | 1995-12-08 | 分数ｎ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210849B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189455A (ja) * | 2006-01-12 | 2007-07-26 | Thine Electronics Inc | 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ |
| US8145171B2 (en) * | 2008-10-08 | 2012-03-27 | Qualcomm Incorporated | Clock clean-up phase-locked loop (PLL) |
| CN108039885B (zh) * | 2018-02-11 | 2023-08-25 | 深圳市卓越信息技术有限公司 | 一种高速分频方法及具有占空比调节功能的高速分频器 |
-
1995
- 1995-12-08 JP JP31989795A patent/JP3210849B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162732A (ja) | 1997-06-20 |
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