CN102104378A - 用于全数字锁相环的锁定检测方法及装置 - Google Patents
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Abstract
本发明提供了一种用于全数字锁相环的锁定检测方法，包括以下步骤：当全数字锁相环进入动态锁定状态时，将全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；统计寄存器阵列中每个寄存器中的值；计算寄存器阵列的不相等数，其中，当寄存器阵列中的值全相等时，不相等数等于0，否则相等数等于col(1，m)*col(1，n)；以及根据不相等数生成锁定信号，以确定全数字锁相环是否锁定，其中，当寄存器阵列中的值不全相等时，寄存器阵列的每个寄存器中的值为第一值或第二值，以及其中，m，n是正整数，m表示其值为第一值的寄存器是数量，以及n表示其值为第二值的寄存器是数量。本发明还提供了一种用于全数字锁相环的锁定检测装置。本发明能够实现对锁相环的锁定进行检测。
Description
技术领域
本发明涉及锁相环应用，更具体地，涉及用于全数字锁相环的锁定检测方法及装置。
背景技术
锁相环(phase locked loop)最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的发展，锁相环被用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信***的发展，锁相环应用越来越广，例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。
锁相环在无线电发射中使频率稳定而被经常利用。锁相环主要包括压控振荡器和PLLIC，压控振荡器输出一个信号，该信号的一部分作为输出信号被输出，而另一部分则通过进行分频与PLL IC所产生的本振信号进行相位比较。为了保持频率不变，要求相位差不发生改变，如果相位差变化，则PLL IC的电压输出端的输出电压就会发生变化，从而以变化的电压控制VCO，直到相位差恢复，从而达到锁频的目的。锁相环电路是能够使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
锁相环还包括鉴相器、环路滤波器。鉴相器用于鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，从而形成压控振荡器的控制电压Uc。Uc被施加于压控振荡器，从而将压控振荡器的输出振荡频率f拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间保留有一定的相位差。
近年来，由于数字技术的快速发展及其集成和成本等方面的优势，使得集成电路的数字化成为当今集成电路发展的一大热点。数字式锁相环是近年来发展起来的一种新型锁相环结构，由于其有很多的优点而被各大商业公司看好。TI公司以staszewski为首的射频研发团队在TI的C035工艺线(interconnection material：copper，minimum metal pitch：0.35um，transistor nominal voltage：1.5V，L drawn：0.11um，L effective：0.08um，gate oxide：29A，substrate resistivity：50)上实现了全数字锁相环(ADPLL)，其后又扩展为调频调幅的收发机结构，并被成功应用到BLUETOOTH和EDGE等协议的实现中。后来全数字锁相环又被集成到TI的C54X系列Hydra DSP中。Ching-Chen Chung，Chen-Yi Lee等人于2003年在JSSC上提出了一种用于产生高速时钟信号的全数字锁相环结构，该锁相环采用0.3衸CMOS工艺实现，工作频率范围为45MHz~510MHz，输出信号的Pk-Pk抖动小于70ps、RMS抖动小于22ps，电路功耗为100mW，芯片面积为0.71mm2；Robert Bogdon，John L.Wallberg等人于2005年在JSSC上提出一种应用于手机上的全数字锁相环结构，该结构采用90nm数字CMOS工艺实现，中心频率为824.2MHz，带内相位噪声为-93dBc/Hz(环路带宽为40KHz)，带外相位噪声为-122dBc/Hz@400KHz；VolodymyrKratyuk，Pavan KumarHanumolu等人于2007年在IEEE CICC上提出一种具有宽的跟踪范围的数字锁相环结构，该结构采用0.13衸CMOS工艺实现，工作频率范围为0.6GHz～2GHz，RMS抖动为[email protected]，电路功耗为15.7mW，芯片面积为0.27mm2。
数字锁定检测装置(LD，lock detector)是数字式锁相环(DPLL，digital phaselocked loop)的重要电路模块，也是整个锁相环及收发机的设计难点。目前，全数字锁相环在锁定时不能被很好的检测到。
发明内容
根据本发明的一个方面，提供了一种用于全数字锁相环的锁定检测方法，包括以下步骤：当全数字锁相环进入动态锁定状态时，将全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；统计寄存器阵列中每个寄存器中的值；计算寄存器阵列的不相等数，其中，当寄存器阵列中的值全相等时，不相等数等于0，如果所述寄存器阵列中的值分别为第一值或第二值，不相等数等于col(1，m)*col(1，n)；以及根据不相等数生成锁定信号，以确定全数字锁相环是否锁定，其中，m，n是正整数，m表示其值为第一值的寄存器是数量，以及n表示其值为第二值的寄存器是数量。
优选地，第一值与第二值相近。
优选地，寄存器阵列构成先进先出寄存器。
优选地，寄存器阵列包括7个寄存器。
根据本发明的另一个方面，提供了一种用于全数字锁相环的锁定检测装置，该装置包括：记录单元，用于在全数字锁相环进入动态锁定状态时，将全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；统计单元，统计寄存器阵列中每个寄存器中的值；计算单元，计算寄存器阵列的不相等数，其中，当寄存器阵列中的值全相等时，不相等数等于0，如果所述寄存器阵列中的值分别为第一值或第二值，不相等数等于col(1，m)*col(1，n)；以及确定单元，根据不相等数生成锁定信号，以确定全数字锁相环是否锁定，其中，m，n是正整数，m表示其值为第一值的寄存器是数量，以及n表示其值为第二值的寄存器是数量。
优选地，第一值与第二值相近。
优选地，寄存器阵列构成先进先出寄存器。
优选地，寄存器阵列包括7个寄存器。
本发明的锁定检测装置可用标准数字单元实现。利用本发明的该锁定检测装置及方法能够识别全数字锁相环在环路锁定时的行为模式从而能够实现对锁相环的锁定进行检测。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
下面结合附图和具体实施方式对本发明的技术方案作进一步具体说明。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的锁定检测方法流程图；
图2是根据本发明实施例的锁定检测装置示意图；以及
图3是一种多模式分级锁定方案的示意图。
具体实施方式
下面将结合附图来详细说明本发明的实施例。
参照图1，用于全数字锁相环的锁定检测方法包括以下步骤：
步骤S102，当全数字锁相环进入动态锁定状态时，将全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；
步骤S104，统计寄存器阵列中每个寄存器中的值；
步骤S106，计算寄存器阵列的不相等数，其中，当寄存器阵列中的值全相等时，不相等数等于0，否则不相等数等于col(1，m)*col(1，n)；以及
步骤S108，根据不相等数生成锁定信号，以确定全数字锁相环是否锁定，
其中，当寄存器阵列中的值不全相等时，寄存器阵列的每个寄存器中的值为第一值或第二值，以及其中，m，n是正整数，m表示其值为第一值的寄存器的数量，以及n表示其值为第二值的寄存器的数量。
优选地，第一值与第二值相近。
优选地，寄存器阵列构成先进先出寄存器。
优选地，寄存器阵列包括7个寄存器。
参照图2，用于全数字锁相环的锁定检测装置包括：
记录单元202，用于在全数字锁相环进入动态锁定状态时，将全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；
统计单元204，用于统计寄存器阵列中每个寄存器中的值；
计算单元206，用于计算寄存器阵列的不相等数，其中，当寄存器阵列中的值全相等时，不相等数等于0，否则相等数等于col(1，m)*col(1，n)；以及
确定单元208，用于根据不相等数生成锁定信号，以确定全数字锁相环是否锁定，其中，当寄存器阵列中的值不全相等时，寄存器阵列的每个寄存器中的值为第一值或第二值，以及其中，m，n是正整数，m表示其值为第一值的寄存器是数量，以及n表示其值为第二值的寄存器是数量。
优选地，第一值与第二值相近。
优选地，寄存器阵列构成先进先出寄存器。
优选地，寄存器阵列包括7个寄存器。
下面参照图3来描述本发明的另一个实施例。
图3是一种多模式分级锁定方案的示意图。锁定过程是分3步完成的，上电初始进行的是PVT锁相过程，接下来是acquisition锁相过程，再接下来是tracking的锁相过程。
在本实施例中，一组寄存器构成一个先进先出的FIFO，FIFO记录了全数字锁相环的相位误差或控制字寄存器的内容。假设FIFO中寄存器的长度为7，FIFO中7个寄存器中值分别为F1、F2、F3、F4、F5、F6、和F7。在锁相环的动态锁定过程中FIFO中各寄存器中的值一直在变化。当数字锁相环在某个阶段锁定时，各寄存器中的值会等于某个标准值或围绕某个标准值做最近邻波动。这时FIFO中的值要么全相等，要么为某两个近邻的数。通过比较各寄存器中的值可得出不相等数(NumofNotEqual)，其中：
当FIFO中各寄存器中的值全相等时，不相等数为0；
当FIFO中的各寄存器中的值分别为两个近邻的数(a，b)时，利用col(m，n)函数来确定不相等数，其中col(m，n)函数表示从n个东西中取m个东西的组合数，m，n为正整数，且m不大于n。在该实施例中，针对各寄存器中的值可以如下确定不相等数：
1a6b(即，FIFO中7个寄存器中的值包括1个a，6个b)，其不相等数为col(1，1)*col(1，6)＝6；
2a5b(即，FIFO中7个寄存器中的值包括2个a，5个b)，其不相等数为col(1，2)*col(1，5)＝10；
3a4b(即，FIFO中个寄存器中的值包括3个a，4个b)，其不相等数为col(1，3)*col(1，4)＝12；
由于a，b对于不相等数是互易对称的(因为组合运算是中心对称的)，所以，4a3b，5a2b等可以很容易得出。
通过不相等数就可以对环路的锁定状态进行检测。这部分功能由图4中的CL模块实现。CL模块通过利用不相等数译码生成锁定信号来判断锁相环是否锁定。
本发明的锁定检测装置可用标准数字单元实现。利用本发明的该锁定检测装置及方法能够识别全数字锁相环在环路锁定时的行为模式从而能够实现对锁相环的锁定进行检测。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种用于全数字锁相环的锁定检测方法，其特征在于，包括：
当所述全数字锁相环进入动态锁定状态时，将所述全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；
统计所述寄存器阵列中每个寄存器中的值；
计算所述寄存器阵列的不相等数，其中，当所述寄存器阵列中的值全相等时，所述不相等数等于0，如果所述寄存器阵列中的值分别为第一值或第二值，所述不相等数等于col(1，m)*col(1，n)；以及
根据所述不相等数生成锁定信号，以确定所述全数字锁相环是否锁定，
其中，其中，m，n是正整数，m表示其值为所述第一值的寄存器的数量，以及n表示其值为所述第二值的寄存器的数量。
2.根据权利要求1所述的用于全数字锁相环的锁定检测方法，其特征在于，所述第一值与所述第二值相近。
3.根据权利要求2所述的用于全数字锁相环的锁定检测方法，其特征在于，所述寄存器阵列构成先进先出寄存器。
4.根据权利要求2所述的用于全数字锁相环的锁定检测方法，其特征在于，所述寄存器阵列包括7个寄存器。
5.一种用于全数字锁相环的锁定检测装置，其特征在于，包括：
记录单元，用于在所述全数字锁相环进入动态锁定状态时，将所述全数字锁相环的相位误差信号或数字控制振荡器控制字记录在寄存器阵列中；
统计单元，统计所述寄存器阵列中每个寄存器中的值；
计算单元，计算所述寄存器阵列的不相等数，其中，当所述寄存器阵列中的值全相等时，所述不相等数等于0，如果所述寄存器阵列中的值分别为第一值或第二值，所述不相等数等于col(1，m)*col(1，n)；以及
确定单元，根据所述不相等数生成锁定信号，以确定所述全数字锁相环是否锁定，
其中，其中，m，n是正整数，m表示其值为所述第一值的寄存器的数量，以及n表示其值为所述第二值的寄存器的数量。
6.根据权利要求5所述的用于全数字锁相环的锁定检测装置，其特征在于，所述第一值与所述第二值相近。
7.根据权利要求6所述的用于全数字锁相环的锁定检测装置，其特征在于，所述寄存器阵列构成先进先出寄存器。
8.根据权利要求6所述的用于全数字锁相环的锁定检测装置，其特征在于，所述寄存器阵列包括7个寄存器。
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