CN102414980A - 具有使用累加器和相位-数字转换器的两点调制的数字锁相环 - Google Patents
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Abstract
本发明描述一种支持两点调制的数字锁相环(DPLL)。在一个设计中，所述DPLL包括相位-数字转换器以及在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。所述第一处理单元接收输入调制信号，并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号。所述第二处理单元接收所述输入调制信号，并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。所述第一处理单元可包括累加所述输入调制信号以将频率转换为相位的累加器。所述第二处理单元可包括以可变增益缩放所述输入调制信号的缩放单元。
Description
技术领域
本发明一般来说涉及电子设备，且更具体来说涉及具有两点调制的数字锁相环(DPLL)。
背景技术
DPLL是通常用以调整振荡器的频率和/或相位的一种电路。在一个常见应用中，DPLL可用以将振荡器的频率和/或相位锁定于具有精确频率的参考信号。
在另一应用中，DPLL可用以利用调制信号来调制振荡器的频率和/或相位。如果调制信号的带宽比DPLL的闭环带宽小得多，那么可将调制信号应用于DPLL内环路滤波器的前面。然而，如果调制信号的带宽比闭环带宽要宽，那么可执行两点调制。对于两点调制而言，调制信号可应用于DPLL中的两条调制路径——用于窄带调制的一个调制路径以及用于宽带调制的另一调制路径。两点调制可用以有效地增加DPLL的带宽，以使得可利用宽带调制信号对振荡器进行调频，同时对DPLL的正常操作的干扰最小。
发明内容
本文描述支持两点调制的DPLL。在一个设计中，DPLL包括相位-数字转换器(PDC)和在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。低通调制路径支持振荡器的频率和/或相位的窄带调制。高通调制路径支持振荡器的频率和/或相位的宽带调制。第一处理单元接收输入调制信号，并向环路内部在相位-数字转换器后面且在环路滤波器前面的第一点提供第一调制信号。第二处理单元接收输入调制信号，并向环路内部在环路滤波器后面的第二点提供第二调制信号。
在一个设计中，第一处理单元包括累加器，第二处理单元包括缩放单元，且DPLL进一步包括第一加法器、第二加法器以及分隔器。累加器累加输入调制信号以将频率转换为相位，并提供第一调制信号。缩放单元以可变增益缩放输入调制信号，以获得第二调制信号。相位-数字转换器确定反馈信号与参考信号之间的相位差，并提供相位差信号。第一加法器使得相位差信号与第一调制信号相加，并提供相位误差信号。环路滤波器对相位误差信号进行滤波，并提供经滤波的相位误差信号。第二加法器使得经滤波的相位误差信号与第二调制信号相加，并提供用于振荡器的控制信号。分隔器在频率上从振荡器分隔经调制的信号，并提供反馈信号。第二处理单元可进一步包括自适应延迟单元，其使得输入调制信号延迟可变延迟，以匹配低通调制路径和高通调制路径的延迟。
下文更详细地描述本发明的各种方面和特征。
附图说明
图1展示具有两点调制的DPLL的框图。
图2和图3展示具有使用累加器和相位-数字转换器的两点调制的DPLL的两个设计的框图。
图4展示相位-数字转换器的框图。
图5展示自适应缩放单元的框图。
图6展示自适应延迟单元的框图。
图7展示两点调制所用DPLL的操作过程。
图8展示无线通信装置的框图。
具体实施方式
本文中使用词语“示范性”来表示“充当实例、例子或例证”。本文中描述为“示范性”的任何设计不一定被理解为优选或优于其它设计。
图1展示具有两点调制的DPLL 100的模型的框图。两点调制通常也称作双端口调制。在DPLL 100内，为用于低通调制路径的第一处理单元110和用于高通调制路径的第二处理单元120两者提供输入调制信号fm(t)。第一处理单元110累加输入调制信号，可能会使得输入调制信号延迟适量时间，并提供第一调制信号fm1(t)，其为调相信号。第二处理单元120以可变增益缩放输入调制信号，可能会使得输入调制信号延迟适量时间，并提供第二调制信号fm2(t)。
加法器142从第一调制信号中减去反馈信号，并提供相位误差信号。环路滤波器150对相位误差信号进行滤波，并提供经滤波的相位误差信号。环路滤波器150设置DPLL100的环动力，并确定闭环带宽、DPLL 100的采集时间和采集范围、相位噪声性能等。加法器152使得经滤波的相位误差信号与第二调制信号相加，并提供用于振荡器160的控制信号。所述控制信号调整振荡器160的频率，以使得振荡器的相位遵循此调制的相位。振荡器160提供经调制的信号m(t)，其已利用输入调制信号调制其频率。分隔器170在频率上分隔经调制的信号，并向加法器142提供反馈信号。
如图1中所示，用于低通调制路径的调制点可能位于在环路滤波器150前面的加法器142的输入处。用于高通调制路径的调制点可能位于在环路滤波器150后面的加法器152的输入处。输入调制信号的带宽可由使用了DPLL 100的应用确定，且可能比该DPLL的闭环带宽要宽。低通调制路径的带宽由环路滤波器150确定，且可能相对较窄(例如，低于100KHz)，以便实现所要的噪声滤波和环动力。通过经由单独的高通调制路径和低通调制路径应用输入调制信号，DPLL 100可利用与DPLL的闭环带宽相比较宽的信号带宽来调制振荡器160。
振荡器160可为数字控制振荡器(DCO)、电压控制振荡器(VCO)、电流控制振荡器(ICO)、数值控制振荡器(NCO)，或其频率可由控制信号调整的某种其它类型的振荡器。振荡器160可在fosc的标称频率下操作，其可由使用了DPLL 100的应用确定。举例来说，DPLL 100可用于无线通信装置，且fosc可为数百兆赫(MHz)或几千兆赫(GHz)。
图1展示具有两点调制的DPLL的模型。可利用多个设计实施图1中的DPLL。
图2展示具有使用了累加器和相位-数字转换器(PDC)的两点调制的DPLL 200的设计的框图。在DPLL 200内，为用于低通调制路径的第一处理单元210和用于高通调制路径的第二处理单元220两者提供输入调制信号fm(t)。在第一处理单元210内，累加器212累加将频率转换为相位的输入调制信号，并提供第一调制信号fm1(t)，其为调相信号。在第二处理单元220内，自适应缩放单元224以可变增益g(t)缩放输入调制信号，并提供第二调制信号fm2(t)，其为调频信号。
相位-数字转换器240将反馈信号ffb(t)的相位与参考信号fref的相位作比较，并提供相位差信号pd(t)。所述参考信号可能具有固定且精确的频率，并也可称作参考时钟。加法器242使得相位差信号与第一调制信号相加，并提供相位误差信号pe(t)。环路滤波器250对相位误差信号进行滤波，并提供经滤波的相位误差信号。加法器252使得经滤波的相位误差信号与第二调制信号相加，并提供用于DCO 260的控制信号。多模分隔器270从DCO 260接收经调制的信号m(t)，在频率上用分频因子除经调制的信号，并提供反馈信号。所述分频因子可由DCO 260的振荡频率fosc和参考信号的频率fref确定。
所述参考信号可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)或具有精确频率的某种其它类型的振荡器产生。参考信号的频率可能比DCO 260的频率要低得多。举例来说，fref可能是数十MHz，而fosc可能是几GHz。
两点调制的性能取决于应用于每一调制路径的适当增益和延迟。自适应缩放单元224可自适应地基于输入调制信号和相位误差信号而改变高通调制路径的增益g(t)，以匹配低通调制路径的增益，如下所述。自适应延迟单元可包括在一个调制路径中——通常在延迟较短的调制路径中。自适应延迟单元可改变其调制路径的延迟，以匹配另一调制路径的延迟。
图3展示具有使用了累加器和相位-数字转换器的两点调制且具有自适应的延迟匹配的DPLL 202的设计的框图。DPLL 202包括图2中DPLL 200中的所有电路块，除了图2中高通调制路径所用的第二处理单元220以外，其在图3中被替换为第二处理单元222。在第二处理单元222内，自适应缩放单元224可变增益g(t)缩放输入调制信号，并提供经缩放的调制信号。自适应延迟单元226使得经缩放的调制信号延迟可变延迟τ(t)，并提供第二调制信号fm2(t)。
自适应缩放单元224可自适应地基于输入调制信号和相位误差信号而改变高通调制路径的增益g(t)，如下所述。自适应延迟单元226可自适应地基于经缩放的调制信号和相位误差信号而改变高通调制路径的延迟τ(t)，也如下所述。自适应延迟单元226可放置在自适应缩放单元224后面(如图3中所示)或自适应缩放单元224前面(未显示在图3中)。在图3所示的设计中，自适应延迟单元226用于高通调制路径中。在另一设计中，可删除自适应延迟单元226，且第一处理单元210中可包含一个自适应延迟单元用于低通调制路径(例如，***到累加器212后面)。
在图3所示的设计中，可分别由自适应缩放单元224和自适应延迟单元226获得用于高通调制路径和低通调制路径的增益和延迟匹配。增益和延迟匹配可使得一旦DPLL202锁定，在环路滤波器250的输入处便消除经由高通调制路径和低通调制路径的两点调制的影响。随后DPLL 202可如同低通调制和高通调制没有应用一样来操作。
图2和图3展示具有使用了累加器和相位-数字转换器的两点调制的DPLL的两个示范性设计。在图2和图3所示的DPLL设计中，低通调制路径添加到环路内的前馈路径中。这可能会提供一定的优势。具体而言，通过将低通调制路径添加入前馈路径中处于相位-数字转换器后面，可避免对反馈路径(从DCO 260，穿过分隔器270，到相位-数字转换器240)的干扰。使用相位-数字转换器240(而不是时间-数字转换器)可能会导致相位-数字转换器240中的增益误差。在没有两点调制的情况下，相位-数字转换器240的增益会变成环路增益的一部分，且PLL环路操作不需要校准。在具有两点调制的情况下，由于第一调制信号与第二调制信号之间的相对增益将受到相位-数字转换器240的增益的影响，因此可执行此增益的校准。
也可利用其它设计实施具有两点调制的DPLL。举例来说，具有两点调制的DPLL可包括从分隔器接收输出信号并提供反馈信号的时间-数字转换器(TDC)。随后可(i)经由Δ-∑调制器向环路外的分隔器或(ii)经由累加器向时间-数字转换器后面的加法器添加低通调制路径。在这两种情况下，DPLL中时间-数字转换器的使用可能会提供一定的弊端。具体而言，所述时间-数字转换器中的增益误差可能会导致经调制的信号中的尖刺。所述时间-数字转换器可能需要精确的增益校准(例如，为实现1％的增益精度)以便降低尖刺和相位噪声。这种高增益精度可能难以实现。因此，图2和图3中的DPLL设计可能比使用了时间-数字转换器的DPLL更具优势。
可利用所有或大多数的数字电路实施图2和图3中的DPLL 200和DPLL 202。举例来说，可利用数字电路实施图2和图3中的所有电路块(可能除DCO 260以外)。可在合适的频率fsamp下，基于取样时钟操作所有数字电路块(可能除分隔器270以外)。因此，向数字电路块或由数字电路块提供的信号可由取样率(fsamp)下的一连串样本组成。这些数字电路块可经设计以具有足够的位宽和分辨率。
图4展示图2和图3中相位-数字转换器240的设计的框图。相位-数字转换器240包括早期/晚期信号多路复用器410以及时间-数字转换器440。信号多路复用器410接收参考信号和反馈信号，提供一个信号作为较早的信号，并提供另一信号作为较晚的信号。时间-数字转换器440确定较早信号与较晚信号之间的相位差，使相位差量化，并提供相位差信号。
在信号多路复用器410内，延迟单元422使得参考信号延迟固定的延迟，并提供经延迟的参考信号。延迟单元424使得反馈信号延迟同一固定的延迟，并提供经延迟的反馈信号。早期/晚期检测器420确定参考信号是否早于反馈信号，反之亦然。检测器420提供设置为“0”的早期/晚期控制信号(如果参考信号早于反馈信号)，或设置为“1”的早期/晚期控制信号(如果参考信号晚于反馈信号)。多路复用器426在两个输入处接收经延迟的参考信号以及经延迟的反馈信号，并基于所述早期/晚期控制信号而提供其中一个信号作为第一多路复用器输出信号。多路复用器428也在两个输入处接收经延迟的参考信号以及经延迟的反馈信号，并基于所述早期/晚期控制信号而提供其中一个信号作为第二多路复用器输出信号。脉冲产生器430接收第一多路复用器输出信号，并产生具有针对所述第一多路复用器输出信号中每一前缘的脉冲的较早信号。同样地，脉冲产生器432接收第二多路复用器输出信号，并产生具有针对所述第二多路复用器输出信号中每一前缘的脉冲的较晚信号。
时间-数字转换器440包括N个延迟元件442a到442n、N个D触发器444a到444n以及解码器446，其中N＝2B，且B为用于经量化的相位误差的位数。延迟元件442a到442n串联耦合，其中第一延迟元件442a接收较早的信号。每一延迟元件442提供Tunit的延迟，且可利用反相器和/或其它类型的逻辑元件实施以获得所要的延迟分辨率。延迟元件442a到442n可提供近似于参考信号的一个周期的总延迟。触发器444a到444n具有其分别耦合到延迟元件442a到442n的输出的D输入，以及其接收较晚信号的时钟输入。每一触发器444对相关延迟元件442的输出进行取样，并向解码器446提供经取样的输出。逻辑高触发器的数量与逻辑低触发器的数量的比表示参考信号与反馈信号之间的相位差。此相位差可具有Tunit/2的分辨率。反相器448接收较晚的信号，并向解码器446提供锁存信号。解码器446从触发器444a到444n接收N个输出，当由锁存信号触发时将这N个输出转换为B位二进制值，并提供用于相位差信号的B位二进制值。
一般而言，相位-数字转换器240可经设计具有任意位数的分辨率。举例来说，B可能等于8或8以上，这取决于各种因素，例如所要的延迟分辨率、给定集成电路(IC)工艺可用的最小延迟等等。所要的延迟分辨率可能取决于使用了DPLL的应用、参考信号频率等等。
对于具有两点调制的DPLL来说，自适应增益缩放可经执行以匹配这两条调制路径的增益。对于自适应增益缩放来说，高通调制路径的增益可经自适应地调整以顾及这两条调制路径之间的任何增益差。自适应增益调整可基于各种自适应算法，例如最小均方(LMS)算法、最小二乘方(LS)算法、最小均方误差(MMSE)算法等等。由西蒙·赫金在标题为“自适应滤波器原理(Adaptive Filter Theory)”的书中(第三版，Prentice Hall，1996年)对这多种自适应的算法进行了描述。为清楚起见，在下文描述基于LMS算法的自适应增益缩放。
根据LMS算法，可基于输入调制信号fm(t)和相位误差信号pe(t)，自适应地确定用于高通调制路径的增益g(t)，如下所述：
g(t)＝g(t-1)+Δg(t)
＝g(t-1)+γ·fm(t)·pe(t) 等式(1)
其中γ为自适应步长，
Δg(t)为针对取样周期t的增益更新值，以及
g(t)为针对取样周期t的增益。
自适应步长γ确定增益收敛为最终值的速度。较大的自适应步长可能会导致增益g(t)较快收敛到其最终值，但也可能会导致更多的抖动。相反，较小的自适应步长可能会导致收敛较慢，但抖动较少。可基于收敛速度与抖动之间的权衡来选择合适的自适应步长。自适应步长也可以是多种多样的。举例来说，较大的自适应步长可用于采集，而较小的自适应步长可用于收敛后的跟踪。
图5展示图2和图3中自适应缩放单元224的设计的框图。自适应缩放单元224包括增益计算单元510和乘法器520。在增益计算单元510内，乘法器512使得输入调制信号与相位误差信号相乘。乘法器514使得乘法器512的输出缩放自适应步长γ。累加器516累加乘法器514的输出，并提供增益g(t)。乘法器520使得输入调制信号与所述增益相乘，并提供图2中的第二调制信号或提供图3中的经缩放的调制信号。
对于具有两点调制的DPLL来说，自适应延迟匹配可经执行以匹配这两条调制路径的延迟。对于自适应延迟匹配来说，一条调制路径(例如，图3所示设计中的高通调制路径)的延迟可经自适应地调整以顾及这两条调制路径之间的任何延迟差(例如，由DCO 260的延迟中的波动引起)。可基于例如LMS算法、LS算法、MMSE算法等等多种自适应算法进行自适应的延迟调整。为清楚起见，在下文描述基于LMS算法的自适应延迟调整。
根据LMS算法，可基于经缩放的调制信号fms(t)和相位误差信号pe(t)，自适应地确定用于高通调制路径的延迟τ(t)，如下所述：
τ(t)＝τ(t-1)+Δτ(t)
＝τ(t-1)+μ·fms(t)·pe(t) 等式(2)
其中μ为自适应步长，
Δτ(t)为针对取样周期t的延迟更新值，以及
τ(t)为针对取样周期t的延迟。
较大的自适应步长可能会导致延迟τ(t)较快收敛，而较小的自适应步长可能会导致抖动较少。可基于收敛速度与抖动之间的权衡来选择合适的自适应步长。自适应步长也可能是多种多样的，(例如)以用于采集和跟踪。
在计算等式(2)中的延迟更新值Δτ(t)时，为避免乘法，可自适应地更新延迟如下：
τ(t)＝τ(t-1)+μ·sign[fms(t)]·pe(t)，等式(3)
其中，sign[fms(t)]是经缩放的调制信号的正负号。自适应步长μ可选为2的方幂。在这种情况下，可通过以下方式获得延迟更新值：(i)使得pe(t)移位由自适应步长确定的具***数，以及(ii)如果fms(t)小于零，则翻转经移位的pe(t)的正负号。
可以取样周期为单位给出延迟τ(t)，且所述延迟τ(t)可分解为整数部分和小数部分。可利用可编程延迟单元获得τ(t)的整数部分，所述可编程延迟单元可提供整数个取样周期的延迟。可利用内插器获得τ(t)的小数部分，所述内插器可提供作为一个取样周期的分数的延迟。
对于任何给定的延迟τ来说(其中τ可为正值或负值)，可使得经缩放的调制信号fms(t)延迟τ以获得第二调制信号fm2(t)＝fms(t-τ)。可通过在最接近fms(t-τ)的经缩放的调制信号中选择一样本来获得τ的整数部分。可通过内插两个或两个以上位于fms(t-τ)两侧的样本来获得τ的小数部分。
在一个设计中，可使用线性内插法以获得小数延迟。为简单起见，以下描述假定-1≤τ(t)≤1且三个调频样本f(t-1)、f(t)和f(t+1)是可用的，其中f(t)为当前样本，f(t-1)为先前/较旧样本，且f(t+1)为下一/未来样本。可通过延迟经缩放的调制信号并将经延迟信号的最新样本用作f(t+1)来获得这三个样本。
用以获得小数延迟的线性内插法可执行如下：
等式(4)中的设计采用两个乘法——与τ(t)的一个乘法以及与[1-τ(t)]的另一乘法。通过重新排列等式(4)中的各项来减少乘法的数量，如下所示：
等式(5)等效于等式(4)。然而，仅利用与τ(t)的一个乘法来计算fm2(t)。
等式(4)和(5)使用线性内插法来获得小数延迟。也可利用较高阶内插法(例如二次内插法、样条内插法等)来获得小数延迟。
图6展示图3中自适应延迟单元226的设计的框图。在自适应延迟单元226内，延迟计算单元610接收经缩放的调制信号fms(t)和相位误差信号pe(t)，并计算针对每一取样周期的延迟τ(t)，例如，如等式(2)和(3)中所示。可编程延迟单元620从单元610接收经缩放的调制信号以及延迟的整数部分，并使得经缩放的调制信号延迟整数个取样周期。内插器630从可编程延迟单元620接收输出信号，且从单元610接收延迟的小数部分。内插器630执行内插法以获得小数延迟(例如，如等式(4)或(5)中所示)，并提供第二调制信号fm2(t)。
一般来说，一种设备(例如，集成电路、无线通信装置等)可包括能够执行两点调制的DPLL。DPLL可包括相位-数字转换器和在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。第一处理单元可接收输入调制信号，并向环路内部在相位-数字转换器后面且在环路滤波器前面的第一点提供第一调制信号。第二处理单元可接收输入调制信号，并向环路内部在环路滤波器后面的第二点提供第二调制信号。相位-数字转换器可确定环路中的反馈信号与参考信号之间的相位差，并可提供相位差信号。环路滤波器可对基于相位差信号所获得的相位误差信号进行滤波，并提供经滤波的相位误差信号。DPLL可包括其它电路块。
在一个设计中，第一处理单元可包括累加器，其累加输入调制信号以将频率转换为相位并提供第一调制信号。
在一个设计中，第二处理单元可包括自适应缩放单元，其以可变增益缩放输入调制信号。在一个设计中，自适应缩放单元可包括增益计算单元和乘法器，例如，如图5中所示。增益计算单元可基于输入调制信号以及提供给环路滤波器的相位误差信号而确定可变增益。乘法器可使得输入调制信号与可变增益相乘。
第二处理单元可进一步包括自适应延迟单元，其使得输入调制信号延迟可变延迟。在一个设计中，自适应延迟单元可包括延迟计算单元、内插器以及可编程延迟单元。延迟计算单元可基于输入调制信号以及相位误差信号而确定可变延迟。内插器可提供针对输入调制信号的可变延迟的小数部分，所述小数部分在+1与-1取样周期之间。可编程延迟单元可提供针对输入调制信号的可变延迟的整数部分，所述整数部分包括整数个取样周期。
在一个设计中，处理器可经由DPLL的低通调制路径和高通调制路径执行两点调制，所述DPLL包括相位-数字转换器和在环路中操作的环路滤波器。处理器可处理用于低通调制路径的输入调制信号，以获得第一调制信号，且可将所述第一调制信号应用于环路内在相位-数字转换器后面且在环路滤波器前面的第一点。处理器也可处理用于高通调制路径的输入调制信号，以获得第二调制信号，且可将所述第二调制信号应用于环路内在环路滤波器后面的第二点。处理器可通过累加输入调制信号以将频率转换为相位来处理用于低通调制路径的输入调制信号。处理器可通过以可变增益缩放输入调制信号，且可能通过使得输入调制信号延迟可变延迟来处理用于高通调制路径的输入调制信号。
在一个设计中，DPLL可包括累加器、缩放单元、相位-数字转换器、第一加法器、第二加法器、环路滤波器以及分隔器，例如，如图2和图3中所示。累加器可累加输入调制信号以将频率转换为相位，并可提供第一调制信号。缩放单元可以可变增益缩放输入调制信号，以获得第二调制信号。相位-数字转换器可确定反馈信号与参考信号之间的相位差，并可提供相位差信号。第一加法器可使得相位差信号与第一调制信号相加，并可提供相位误差信号。环路滤波器可对相位误差信号进行滤波，并可提供经滤波的相位误差信号。第二加法器可使得经滤波的相位误差信号和第二调制信号相加，并可提供用于振荡器的控制信号。所述分隔器可在频率上从振荡器来分隔经调制的信号，并可提供反馈信号。DPLL可进一步包括自适应延迟单元，其可使得输入调制信号延迟可变延迟，例如，如图3中所示。
图7展示用于操作两点调制所用DPLL的过程700的设计。输入调制信号可经累加以将频率转换为相位，并可获得第一调制信号(块712)。所述输入调制信号可按可变增益进行缩放，且可经进一步延迟可变延迟，以获得第二调制信号(块714)。可分别基于输入调制信号和相位误差信号确定可变增益和可变延迟，例如，如等式(1)、(2)和(3)中所示。可确定反馈信号与参考信号之间的相位差以获得相位差信号(块716)。所述相位差信号与所述第一调制信号可经相加以获得相位误差信号(块718)。所述相位误差信号可经滤波以获得经滤波的相位误差信号(块720)。所述经滤波的相位误差信号与所述第二调制信号可经相加以获得用于振荡器的控制信号(块722)。来自振荡器的经调制的信号可经在频率上分隔以获得反馈信号(块724)。
本文中描述的DPLL可用于例如通信、计算、联网、个人电子设备等各种应用中。举例来说，DPLL可用于无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持式装置、游戏装置、计算装置、膝上型计算机、消费电子装置、个人计算机、无绳电话、无线本地环路(WLL)站等。下文描述DPLL在无线通信装置中的示范性使用。
图8展示用于无线通信***的无线通信装置800的设计的框图。无线装置800可为蜂窝式电话、终端、手持机、无线调制解调器等。所述无线通信***可为码分多址(CDMA)***、全球移动通信(GSM)***、正交频分多址(OFDMA)***等。
无线装置800能够经由接收路径和发射路径而提供双向通信。在接收路径中，基站(未显示)所发射的信号由天线810接收，并提供给接收器812。接收器812调节并数字化所接收的信号，且向模块820提供样本用于进一步处理。在发射路径中，发射器816接收要从模块820发射的数据，处理并调节该数据，并产生经调制的信号，所述经调制的信号经由天线810发射到基站。接收器812和发射器816可支持CDMA、GSM、OFDMA等。
模块820包括多种处理单元、接口单元以及存储器单元，例如(举例来说)，调制解调器处理器822、精简指令集计算机/数字信号处理器(RISC/DSP)824、控制器/处理器826、存储器828、输入/输出(I/O)电路830以及DPLL 832。调制解调器处理器822可执行针对数据发射和接收的处理，例如，编码、调制、解调、解码等。RISC/DSP 824可执行针对无线装置800的一般和专门处理。控制器/处理器826可引导模块820内部各个单元的操作。存储器828可存储用于模块820内部各个单元的数据和/或指令。I/O电路830可与外部I/O装置840通信。DPLL 832可产生用于模块820内部的处理单元的时钟。
DPLL 814可产生针对降频转换和/或解调而由接收器812使用的接收本机振荡器(LO)信号。DPLL 818可产生针对增频转换和/或调制而由发射器816使用的发射LO信号。可利用图2中的DPLL 200、图3中的DPLL 202或具有两点调制(TPM)的其它某种DPLL来实施DPLL 814和/或818。参考振荡器842可产生用于DPLL 814、818和/或832的精确参考信号。参考振荡器842可为XO、VCXO、TCXO等。
可在IC、模拟IC、射频IC(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上实施本文描述的DPLL。也可利用多种IC工艺技术制造DPLL，例如，互补金属氧化物半导体(CMOS)、N沟道金属氧化物半导体(NMOS)、P沟道金属氧化物半导体(PMOS)、双极结式晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等。
本文描述的实施DPLL的设备可为独立装置，或者可为较大装置的一部分。一种装置可为：(i)独立IC；(ii)可包括用于存储数据和/或指令的存储器IC的一个或一个以上IC的集合；(iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)等RFIC；(iv)例如移动台调制解调器(MSM)等ASIC；(v)可嵌入其它装置内的模块；(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元；(vii)等等。
在一个或一个以上示范性设计中，可以硬件、软件、固件或其任一组合来实施所描述的功能。如果实施于软件中，则可将功能作为计算机可读媒体上的一个或一个以上指令或代码而加以存储或传输。计算机可读媒体包括计算机存储媒体与包括促进计算机程序从一处传递到另一处的任何媒体的通信媒体两者。存储媒体可为可由计算机存取的任何可用媒体。以实例方式(且并非限制)，所述计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于载送或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。同样，可恰当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波的无线技术包括于媒体的定义中。如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地再现数据，而光盘使用激光光学地再现数据。上文的组合也应包括在计算机可读媒体的范围内。
本发明的先前描述经提供以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且在不偏离本发明的范围的情况下，本文中所界定的一般原理可适用于其它变化。因此，不希望本发明限于本文中描述的实例和设计，而是赋予其与本文中揭示的原理和新颖特征相一致的最广范围。
Claims (28)
1.一种设备，其包含：
数字锁相环(DPLL)，其包含
相位-数字转换器和在环路中操作的环路滤波器，
第一处理单元，其用于低通调制路径，且操作以接收输入调制信号并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号，以及
第二处理单元，其用于高通调制路径，且操作以接收所述输入调制信号并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。
2.根据权利要求1所述的设备，其中所述第一处理单元包含
累加器，其操作以累加所述输入调制信号从而将频率转换为相位，并提供所述第一调制信号。
3.根据权利要求1所述的设备，其中所述第二处理单元包含
自适应缩放单元，其操作以按可变增益缩放所述输入调制信号。
4.根据权利要求3所述的设备，其中所述自适应缩放单元包含
增益计算单元，其操作以基于所述输入调制信号以及提供给所述环路滤波器的相位误差信号而确定所述可变增益，以及
乘法器，其操作以使得所述输入调制信号与所述可变增益相乘。
5.根据权利要求3所述的设备，其中所述第二处理单元进一步包含自适应延迟单元，其操作以使得所述输入调制信号延迟可变延迟。
6.根据权利要求5所述的设备，其中所述自适应延迟单元包含
延迟计算单元，其操作以基于所述输入调制信号以及提供给所述环路滤波器的相位误差信号而确定所述可变延迟，以及
内插器，其操作以提供针对所述输入调制信号的所述可变延迟的小数部分，所述小数部分在-1取样周期与+1取样周期之间。
7.根据权利要求6所述的设备，其中所述自适应延迟单元进一步包含
可编程延迟单元，其操作以提供针对所述输入调制信号的所述可变延迟的整数部分，所述整数部分包含整数个取样周期。
8.根据权利要求1所述的设备，其中所述相位-数字转换器操作以确定所述环路中的反馈信号与参考信号之间的相位差并提供相位差信号，且其中所述环路滤波器操作以对基于所述相位差信号获得的相位误差信号进行滤波，并提供经滤波的相位误差信号。
9.根据权利要求8所述的设备，其中所述DPLL进一步包含
第一加法器，其操作以使得所述相位差信号与所述第一调制信号相加，并提供所述相位误差信号，
第二加法器，其操作以使得所述经滤波的相位误差信号与所述第二调制信号相加，并提供用于振荡器的控制信号，以及
分隔器，其操作以在频率上从所述振荡器分隔经调制的信号，并提供所述反馈信号。
10.根据权利要求8所述的设备，其中所述相位-数字转换器包含
信号多路复用器，其操作以接收所述参考信号和所述反馈信号，提供所述参考信号和所述反馈信号中的较早者作为较早信号，且提供所述参考信号和所述反馈信号中的较晚者作为较晚信号，以及
时间-数字转换器，其操作以确定所述较早信号与所述较晚信号之间的相位差，并提供所述相位差信号。
11.根据权利要求1所述的设备，其中所述设备为集成电路。
12.根据权利要求1所述的设备，其中所述设备为无线通信装置。
13.一种设备，其包含：
处理器，其操作以经由包含相位-数字转换器以及在环路中操作的环路滤波器的数字锁相环(DPLL)的低通调制路径和高通调制路径来执行两点调制，处理用于所述低通调制路径的输入调制信号以获得第一调制信号，将所述第一调制信号应用于所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点，处理用于所述高通调制路径的所述输入调制信号以获得第二调制信号，且将所述第二调制信号应用于所述环路内部在所述环路滤波器后面的第二点。
14.根据权利要求13所述的设备，其中所述处理器操作以通过累加所述输入调制信号从而将频率转换为相位来处理用于所述低通调制路径的所述输入调制信号，且通过以可变增益缩放所述输入调制信号来处理用于所述高通调制路径的所述输入调制信号。
15.一种设备，其包含：
数字锁相环(DPLL)，其包含
累加器，其操作以累加输入调制信号来将频率转换为相位，从而获得第一调制信号，
缩放单元，其操作以按可变增益缩放所述输入调制信号，从而获得第二调制信号，
相位-数字转换器，其操作以确定反馈信号与参考信号之间的相位差，并提供相位差信号，
第一加法器，其操作以使得所述相位差信号与所述第一调制信号相加，并提供相位误差信号，
环路滤波器，其操作以对所述相位误差信号进行滤波，并提供经滤波的相位误差信号，以及
第二加法器，其操作以使得所述经滤波的相位误差信号与所述第二调制信号相加，并提供用于振荡器的控制信号。
16.根据权利要求15所述的设备，其中所述DPLL进一步包含
分隔器，其操作以在频率上从所述振荡器分隔经调制的信号，并提供所述反馈信号。
17.根据权利要求15所述的设备，其中所述DPLL进一步包含
自适应延迟单元，其操作以使得所述输入调制信号延迟可变延迟。
18.一种操作数字锁相环(DPLL)的方法，其包含：
累加输入调制信号以将频率转换为相位且获得第一调制信号；
以可变增益缩放所述输入调制信号，以获得第二调制信号；
确定反馈信号与参考信号之间的相位差，以获得相位差信号；
使得所述相位差信号与所述第一调制信号相加，以获得相位误差信号；
对所述相位误差信号进行滤波，以获得经滤波的相位误差信号；以及
使得所述经滤波的相位误差信号与所述第二调制信号相加，以获得用于振荡器的控制信号。
19.根据权利要求18所述的方法，其进一步包含：
在频率上从所述振荡器分隔经调制的信号，以获得所述反馈信号。
20.根据权利要求18所述的方法，其进一步包含：
使得所述输入调制信号延迟可变延迟，以获得所述第二调制信号。
21.根据权利要求20所述的方法，其进一步包含：
基于所述输入调制信号和所述相位误差信号而确定所述可变延迟。
22.根据权利要求18所述的方法，其进一步包含：
基于所述输入调制信号和所述相位误差信号而确定所述可变增益。
23.一种设备，其包含：
用于累加输入调制信号以将频率转换为相位并获得第一调制信号的装置；
用于以可变增益缩放所述输入调制信号以获得第二调制信号的装置；
用于确定反馈信号与参考信号之间的相位差以获得相位差信号的装置；
用于使得所述相位差信号与所述第一调制信号相加以获得相位误差信号的装置；
用于对所述相位误差信号进行滤波以获得经滤波的相位误差信号的装置；以及
用于使得所述经滤波的相位误差信号与所述第二调制信号相加以获得用于振荡器的控制信号的装置。
24.根据权利要求23所述的设备，其进一步包含：
用于使得所述输入调制信号延迟可变延迟以获得所述第二调制信号的装置。
25.根据权利要求24所述的设备，其进一步包含：
用于基于所述输入调制信号和所述相位误差信号而确定所述可变延迟的装置。
26.根据权利要求23所述的设备，其进一步包含：
用于基于所述输入调制信号和所述相位误差信号而确定所述可变增益的装置。
27.一种计算机程序产品，其包含：
计算机可读媒体，其包含：
用于使得至少一台计算机累加输入调制信号以将频率转换为相位并获得第一调制信号的代码；
用于使得至少一台计算机以可变增益缩放所述输入调制信号以获得第二调制信号的代码；
用于使得至少一台计算机确定反馈信号与参考信号之间的相位差以获得相位差信号的代码；
用于使得至少一台计算机使所述相位差信号与所述第一调制信号相加以获得相位误差信号的代码；
用于使得至少一台计算机对所述相位误差信号进行滤波以获得经滤波的相位误差信号的代码；以及
用于使得至少一台计算机使所述经滤波的相位误差信号与所述第二调制信号相加以获得用于振荡器的控制信号的代码。
28.根据权利要求27所述的计算机程序产品，所述计算机可读媒体进一步包含：
用于使得所述至少一台计算机使所述输入调制信号延迟可变延迟以获得所述第二调制信号的代码。
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